JP3600529B2 - Ｃｄｍａ用受信機 - Google Patents
Ｃｄｍａ用受信機 Download PDFInfo
- Publication number
- JP3600529B2 JP3600529B2 JP2000603180A JP2000603180A JP3600529B2 JP 3600529 B2 JP3600529 B2 JP 3600529B2 JP 2000603180 A JP2000603180 A JP 2000603180A JP 2000603180 A JP2000603180 A JP 2000603180A JP 3600529 B2 JP3600529 B2 JP 3600529B2
- Authority
- JP
- Japan
- Prior art keywords
- path
- unit
- timing
- delay
- detection time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/7097—Interference-related aspects
- H04B1/711—Interference-related aspects the interference being multi-path interference
- H04B1/7115—Constructive combining of multi-path signals, i.e. RAKE receivers
- H04B1/7117—Selection, re-selection, allocation or re-allocation of paths to fingers, e.g. timing offset control of allocated fingers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/709—Correlator structure
- H04B1/7093—Matched filter type
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/7097—Interference-related aspects
- H04B1/711—Interference-related aspects the interference being multi-path interference
- H04B1/7115—Constructive combining of multi-path signals, i.e. RAKE receivers
- H04B1/712—Weighting of fingers for combining, e.g. amplitude control or phase rotation using an inner loop
Description
技術分野
本発明は直接拡散によるスペクトラム拡散通信方式（以下ＤＳ）におけるＣＤＭＡ用受信機に係わり、特に、基準タイミングに同期させることが可能なＣＤＭＡ用受信機に関する。
背景技術
ワイヤレスマルチメディア通信を実現する次世代の移動通信システムとして、DS-CDMA(Direct Sequence Code Division Multiple Access:直接拡散符号分割多元接続)技術を用いたデジタルセルラー無線通信システムの開発が進められている。かかるCDMA通信において、複数のチャンネルあるいはユーザの伝送情報は拡散符号により多重され、無線回線などの伝送路を通じて伝送される。
移動通信では、移動体の速度および搬送波の周波数によって決まる最大周波数をもった、ランダムな振幅・位相の変化、フェージングが起こり、これによって固定の無線通信に比較して、安定した受信が非常に難しい。このような周波数選択性フェージングの影響による劣化を軽減するものとして、スペクトラム拡散通信方式が有効である。それは挟帯域の信号を高帯域に拡散して送信するため、ある固有の周波数域で受信電界強度の落ち込みが生じても、その他の帯域から情報を誤り少なく復元できるからである。
又、移動通信では、遠くの高層ビルや山などからの遅延波により、受信機周辺の環境によって上記と同様のフェージングが生じるとマルチパスフェージング環境となる。ＤＳの場合、この遅延波は拡散符号に対して干渉波となるため受信特性の劣化を招く。この遅延波を特性改善に積極的に用いる方法の一つとして、RAKE受信方式が知られている。これはマルチパスの各パスを介して到来する各遅延波毎に逆拡散を行ない、それぞれの遅延時間を揃え、受信レベルに応じて重み付けして加算することで合成するものである。
図２３は従来のＣＤＭＡ用無線機の構成例であり、１は送信系回路、２は受信系回路、３は送信信号をアンテナに送出し、受信信号を受信系回路に入力するデュプレクサ、４はアンテナである。送信系回路１において、１ａは送信信号（送信データ）をコード化するコーダ、１ｂはマッピング部であり、例えば、フレームデータ（パイロット信号及び送信データ）を１ビットづつ交互に振り分けて同相成分（Ｉ成分：In-Phase compornent）データと直交成分（Ｑ成分：Quadrature compornent）データの２系列のＩシンボルデータＤI，ＱシンボルデータＤQに変換するもの、１ｃ，１ｄはＩシンボルデータ，ＱシンボルデータＤI，ＤQに所定の拡散コードを用いて拡散変調を施す拡散器、１ｅ，１ｆは波形成形用のフィルター、１ｇ，１ｈは各フィルタ１ｅ，１ｆの出力をＤＡ変換するＤＡコンバータ、１ｉはＩch信号、Ｑch信号にＱＰＳＫ直交変調を施して出力する直交変調回路、１ｊはＩＦかＲＦへの周波数変換、高周波増幅等を行う無線部である。
受信系回路２において、２ａはＲＦかＩＦへの周波数変換、高周波増幅等を行う無線部、２ｂは直交検波によりＩch信号，Ｑch信号を復調する直交検波回路、２ｃ，２ｄはＩch，Ｑch信号をデジタルに変換するＡＤコンバータ、２ｅはマルチパスをサーチするパスサーチ回路、２ｆはレーク合成／復調部であり、マルチパスのパス毎に逆拡散処理を実行し、逆拡散により得られたＩシンボルデータ，ＱシンボルデータＤI′，ＤQ′を元のデータに復調し、復調結果を合成して出力するもの、２ｇはデコーダである。
図２４はパスサーチ部２ｅとレーク合成／復調部２ｆの構成図である。レーク合成／復調部２ｆは、マルチパスの各パスに応じて設けられたフィンガー部５1，５2，５3、各フィンガー部の出力を合成するレーク合成部６を有している。パスサーチ部２ｅはマッチトフィルタ（ＭＦ：mached filter）７ａ、積分回路７ｂ、パス選別部７ｃ、タイミング生成部７ｄを備え、マルチパスを検出し、該マルチパスを構成する各パスを介して到来する信号の到来時刻あるいは基準時刻からの遅延時間を識別し、各パスに応じたフィンガー部に逆拡散開始のタイミングデータＰ1〜Ｐ3及び遅延時間調整データＤ1〜Ｄ3を入力する。
送信機より送られてくる信号の受信レベルは図２５に示すようにマルチパスに応じて変化し、かつ、受信機への到達時刻も異なる。そこで、マッチトフィルタ７ａは、受信信号に含まれる希望信号の自己相関を出力する。アンテナ４の受信出力には自分に割り当てられたチャンネル以外の他チャンネル成分も含まれているから、マッチトフィルタ７ａは自チャンネルの拡散符号を用いてアンテナ受信信号より自チャンネルの信号成分（希望信号）を抽出して出力する。この場合、Ｉch信号とＱch信号の相関値Ｉ，Ｑが独立して得られるから、例えば（Ｉ＋ｊＱ）（Ｉ−ｊＱ）＝Ｉ2＋Ｑ2の演算を行って電力値に出力する。
すなわち、マッチトフィルタ７ａはマルチパスの影響を受けた直接拡散信号（ＤＳ信号）が入力すると、到来遅延時間と受信電界強度に応じた複数のピークを持つパルス列を出力し、積分回路７ｂを通してパス選別部７ｃに入力する。積分回路７ｂはフェージングによる瞬時的なレベルの落ち込みでの取こぼしを救済するためにマッチトフィルタ出力を時間平均してパス選別部７ｃに入力する。パス選別部７ｃは積分回路の積分出力（図２５）を参照し、しきい値より大きなマルチパス信号ＭＰ1、ＭＰ2、ＭＰ3に基づいてマルチパスを検出し、マルチパスを構成する各パス及び遅延時間ｔ1，ｔ2,ｔ3を検出し、各パスに応じたフィンガー部５1，５2，５3に逆拡散開始のタイミングデータＰ1，Ｐ2，Ｐ3及び遅延時間調整データＤ1，Ｄ2，Ｄ3を入力する。なお、マルチパス信号ＭＰ1、ＭＰ2、ＭＰ3をその大きさ順に並べ、マルチパス信号が最大のパスを１番目のフィンガー５1に割り当て、マルチパス信号が第２番目の大きさのパスを２番目のフィンガー５2に割り当て、マルチパス信号が第３番目の大きさのパスを３番目のフィンガー５3に割り当て、各フィンガー部は割り当てられたパスを介して到来する信号に以下の処理を行う。
各パスに応じたフィンガー部５1，５2，５3は同一構成になっており、逆拡散回路５ａ、復調回路５ｂ、遅延回路５ｃを有している。各逆拡散回路５ａはパスサーチ部２ｅより指示されたタイミング（Ｐ1〜Ｐ3）で自チャンネルの拡散コードを用いて受信Ｉch信号，Ｑch信号に逆拡散処理を施す。復調回路５ｂは逆拡散により得られたＩシンボルデータＤI′，ＱシンボルデータＤQ′を用いて元のデータを復調し、遅延回路５ｃはパスサーチ部２ｅより指示された時間（Ｄ1〜Ｄ3）遅延して出力する。この結果、各フィンガー部は送信機の拡散符号と同一タイミングで逆拡散し、かつ、パスに応じて遅延時間を調整し、位相を揃えてレーク合成部６に入力し、レーク合成部は入力信号を合成して出力する。
図２６はフィンガー部における逆拡散回路の構成例であり、Ｉch信号とＱch信号のそれぞれに逆拡散処理を施せるようになっている。８ａは送信機と同一の拡散コードを発生する拡散コード発生部であり、符号長は１シンボル当りのチップ数Ｎで例えば256である。８ｂは１チップ毎にＩch信号と拡散コードを乗算する乗算器、８ｂ′は１チップ毎にＱch信号と拡散コードを乗算する乗算器、８ｃ，８ｃ′は乗算結果を１シンボル周期にわたって積算（256回累積加算）する積分器で、８ｄ，８ｄ′は加算器、８ｅ，８ｅ′は１チップ時間遅延回路、８ｆ，８ｆ′はシンボルクロックで１シンボル周期の累積結果をラッチしてＩシンボルデータＤI′，ＤQ′を出力する出力レジスタである。
以上要約すれば、パスサーチ部２ｅのマッチトフィルタ７ａにおいて受信信号と希望信号（予測される拡散符号列）との相関値を求め、その値が大きいものをパス選択部７ｃで選びその時間差を逆拡散回路５ａへ通知する。図２４では相関値の積分出力が大きい３つを逆拡散している。
このようにして検出される３つの確からしいパスの到来時間ｔ1，ｔ2，ｔ3を、それぞれのフィンガー部５1，５2，５3における逆拡散回路５ａの逆拡散タイミングとする。各逆拡散回路５ａでは、このようにして得られた逆拡散タイミングに合わせて逆拡散コードを発生し、受信データを逆拡散する。位相変調であれば、逆拡散により得られたＩ，Ｑシンボルデータから復調回路５ｂによって元のデータを復元する。その後それぞれの遅延量の中から、一番遅いものに合わせて他の２つの遅延回路５ｃでシフトして復元データの位置を揃える。これを加算することで合成信号を得る。この結果を図示しないデータ判定部の比較器で”０”，”１”判定し、受信データとする。場合によっては、レーク合成部６で合成前にそれぞれの受信レベルに応じた信頼度を乗じてから加算することで最大比合成する。
以上の説明では、DLL(Delay Locked Loop)回路を設けなかったが、実際には、図２７に示すように、パスサーチ部２ｅと各フィンガー部５1，５2，５3間にDLL回路９1〜９3が設けられている。パスサーチ部２ｅで同期捕捉しても何もしなければシステムクロックの周波数変動や送受信機間の距離変動、雑音の影響などで同期位置を見失ってしまう。このため、相関器７ａ′で同期捕捉に成功した時、受信側の逆拡散符号列が時間ずれを起こさないように制御する必要がある（同期追跡）。DLL回路９1〜９3はフィンガー部５1〜５3における逆拡散のタイミングをパスサーチ部２ｅの初期タイミングデータ生成部７ｄが指示するタイミングに同期するよう制御する。
図２８はDLL回路の構成図である。９ａは１シンボル期間毎にNチップの逆拡散符号列Ａ１を循環的に発生する逆拡散符号発生器であり、初期タイミング生成部７ｄから出力するタイミングデータに応じた初期値がロードされる。９ｂは１チップ周期分逆拡散符号列Ａ1を遅延して第２の逆拡散符号列Ａ2を出力する遅延回路、９ｃ，９ｄは逆拡散符号Ａ1，Ａ2にキャリア信号を乗算する乗算部、９ｅは第１の逆拡散符号列Ａ1と受信信号（受信拡散符号列）Ｂをチップ毎に乗算する乗算器、９ｆは１チップ遅延した第２の逆拡散符号列Ａ2と受信拡散符号列Ｂをチップ毎に乗算する乗算器、９ｇ，９ｈはバンドパスフィルタ、９ｉ，９ｊは包絡線検波器、９ｋは包絡線検波器９ｉの出力と包絡線検波器９ｊの出力の符号を反転したものを加算する加算器、９ｍはローパスフィルタ、９ｎはローパスフィルタ出力に基づいてクロック周波数（チップ周波数）を可変する電圧制御発振器（ＶＣＯ）、９ｐはチップクロックをカウントして逆拡散タイミング信号を出力するカウンタである。
乗算器９ｅは逆拡散符号列Ａ1と受信拡散符号列Ｂの相関を演算する機能を備え、これら符号の位相が一致していれば最大になる。従って、包絡線検波器９ｉは図２９（ａ）に示すように１シンボル毎に１チップ周期幅の相関値Ｒ（τ）＝１を出力し、位相が１チップ周期以上ずれると相関値Ｒ（τ）＝1/Nを出力する。乗算器９ｆは１チップ周期遅延した第２の逆拡散符号列Ａ2と受信拡散符号列Ｂの相関を演算する機能を備え、これら符号の位相が一致していれば最大になる。従って、包絡線検波器９ｊは図２９（ｂ）に示すように１シンボル毎に１チップ周期幅の相関値Ｒ（τ）＝１を出力し、位相が１チップ周期以上ずれると相関値Ｒ（τ）＝1/Nを出力する。加算器９ｋは包絡線検波器９ｉの出力と包絡線検波器９ｊの出力の符号を反転したものを加算することにより、位相差τに対して図２９（ｃ）に示すＳカーブ特性を有する信号をローパスフィルタ９３を介して出力する。
電圧制御発振器９ｇは、ローパスフィルタ出力に基づいて位相差τが０となるようにクロック周波数を制御する。例えば、逆拡散符号の位相が受信拡散符号に対して進めばクロック周波数を小さくして位相差が０となるように制御し、又、逆拡散符号の位相が受信拡散符号に対して遅れればクロック周波数を高くして位相差が０となるように制御する。
以上により、パスサーチ部２ｅで送信側の拡散符号列（受信拡散符号列）の位相を１チップ以内の精度で検出し（同期捕捉）、以後、DLL回路９1〜９3により同期追跡を行い、送信側拡散符号列の位相に同期した逆拡散符号列Ａ1をフィンガー部に入力する。
移動通信では送受信機の一方もしくは両方の環境が時間と共に変化するため、パスサーチ部２ｅでは推移していく遅延量と受信レベルから、新たに検出した３つのパスがそれまで受信していた３つのパスと同じであることを推測し、レーク受信機は該３つのパスからの信号を用いてレーク受信制御する必要がある。また、始めに確からしかった３つのパス（受信強度が大きな３つのパス）とは別の遅延量の新たなパスがより確からしくなることもある。かかる場合、パスの割り当てを切り替える必要がある。従来のパス割り当ての切替は、マルチパス信号をその大きさ順に並べ、マルチパス信号が最大のパスを１番目のフィンガー５1に割り当て、マルチパス信号が第２番目の大きさのパスを２番目のフィンガー５2に割り当て、マルチパス信号が第３番目の大きさのパスを３番目のフィンガー５3に割り当てるものであった。しかし、かかる割り当て方法では、新しく確からしいと推定されたパスの遅延量が小さいと、他の２つパスを介して送られてくる拡散周期の一部が欠落する。
図３０はパス割り当ての切替時に生じるデータ欠落の説明図である。第１のパス割当て切替時点において、マッチトフィルタ７ａより得られる５個のパスａ〜ｅの相関値は大きさ順にｂ＞ｄ＞ｅ＞ａ＞ｃである。パス選別部７ｃは上位３個のパスｂ，ｄ，ｅを選択し、パスｂを第１のフィンガー部５1に割り当て、パスｄを第２のフィンガー部５2に割り当て、パスｅを第３のフィンガー部５3に割り当てる。各フィンガー部５1，５2，５3はそれぞれ時刻Ｔ11，Ｔ12，Ｔ13においてパスｂ，ｄ，ｅから到来する信号に逆拡散処理を施し、得られた逆拡散信号を遅延時間ｄ1，ｄ2，ｄ3遅延して位相を揃えて出力する。
ついで、第２のパス割当て切替時点において、マッチトフィルタ７ａより得られる５個のパスａ〜ｅの相関値は大きさ順にｄ＞ｂ＞ａ＞ｅ＞ｃになる。パス選別部７ｃは上位３個のパスｄ，ｂ，ａを選択し、パスｄを第１のフィンガー部５1に割り当て、パスｂを第２のフィンガー部５2に割り当て、パスａを第３のフィンガー部５3に割り当てる。この結果、各フィンガー部５1，５2，５3はそれぞれ時刻Ｔ21，Ｔ22，Ｔ23においてパスｄ，ｂ，ａから到来する信号に逆拡散処理を施し、得られた逆拡散信号を遅延時間ｄ1′，ｄ2′，ｄ3′遅延して位相を揃えて出力する。以上より、第１、第２のパス割当て切替時点の間にパスｂを介して受信した有効データが８シンボルであるとすれば、パスｄを介して受信した有効データは６．７シンボル、パスｅを介して受信した有効データは４．６シンボルである。このため、最長有効データ（＝８シンボル）に対して、パスｄよりのデータは１．３シンボル分欠落し（欠落部ＤＦ１）、パスｅよりのデータは３．４シンボル分欠落する（欠落部ＤＦ２）。この欠落部では拡散利得が減小し、検出精度が劣化する。
又、確からしい３つのパスが変わらない場合であっても、そのマルチパス信号レベル（相関値）が変化するとパスの割り当て切替が行われて上述のデータ欠落が発生する。又、受信環境やシンボル周期によっては更に多くのシンボルが欠落し、場合によっては全パスからのデータが欠落する。
上記パスサーチ法では、受信レベルの大きいパスから始めてフィンガー部を順番に割り当てる。このパス割当方法は簡単に行える利点がある。しかし、前述のようにデータ欠落が発生し、しかも、同じ３つのパスであってもマルチパス信号レベル（相関値）により相互に入れ替わり、この入れ替りによりデータ欠落が発生する。
以上より、前回と今回のパスの同一性を正確に判定し、同一の場合には該パスのフィンガー部への割当てを変更しないようにする必要がある。
又、基地局と移動機の送受のクロックは非同期でスイープし、しかも、移動機のシステムクロックは変動する。このため、なんらかのタイミング同期を行なって移動機のタイミングを基地局の基準タイミングに同期させる必要がある。従来はDLL回路によりかかるタイミング制御を行っているが、DLL回路は、パス（フィンガー）毎に必要で、しかも、VCO、包絡線検波部、各種フィルタなどのアナログ回路を必要とする問題がある。
従って、本発明の目的は、パスの同一性を正確に判定し、同一の場合にはフィンガーへのパス割当てを変更しないようにすることである。
本発明の別の目的は、DLL回路を使用しないで基準タイミングに同期させることである。
本発明の別の目的は、デジタル的にDLL回路に相当するパス追従機能を備えたＣＤＭＡ用受信機を提供することである。
発明の開示
ＣＤＭＡ用受信機おけるパスサーチ部を、（1）所定時間毎に受信信号と希望信号との相関を検出する相関検出部、（2）前記相関のピークレベルに基づいて希望信号が到来する複数のパスを選別すると共にピーク検出時刻を希望信号検出時刻とする選別部、（3）今回選別したパスを介して到来する希望信号の検出時刻と前回の検出時刻との差が許容範囲内であれば、今回選別したパスが所定の逆拡散／遅延調整部においてそれまで割り当てていたパスと同一であると判定するパス判定部、（4）同一パスであれば該選別したパスを介して到来する希望信号に対する逆拡散及び遅延調整処理をそれまでと同一の逆拡散／遅延調整部に実行させるようパスの割当てを行うパス割当て部で構成し、タイミング制御部を、（1）前記同一パスにおける今回の検出時刻と基準時刻との差を演算する演算部、（2）各同一パスにおける前記時刻差の合計値に基づいてタイミングの進み／遅れを制御するタイミング制御回路、で構成する。
このようにＣＤＭＡ用受信機を構成すれば、それまでフィンガー部（逆拡散／遅延調整部）に割り当てていたパスと今回選別したパスが同一であれば、該パスのフィンガー部への割当てを変更しないから、パス割り当て時におけるデータ欠落を防止できる。
又、検出時刻の差が許容範囲（１チップ時間）内にあるかによりパスの同一性を判定するため、パス同一性の推定精度を高めることができる。
又、パスサーチ部で送信側の拡散符号列の位相を１チップ以内の精度で検出でき（同期捕捉）、しかも、各同一パスにおける今回の検出時刻と検出時刻との差の合計値に基づいてタイミング信号の進み／遅れを制御できる（同期追跡）。この結果、送受信機間の距離変動やシステムクロック変動が発生しても、各部のタイミングを基地局の基準タイミングに同期させることができ、DLL回路を不要にできる。尚、（1）各フィンガー部に新たなパスを割り当てた時の該パスにおける希望信号検出時刻を基準時刻とし、あるいは、（2）基地局との通信開始時に検出した基地局のフレーム開始時刻を基準時刻とする。
タイミング制御回路は、以下によりタイミングの進み、遅れを制御する。
第１の方法は、今回の検出時刻が基準時刻より遅いか、早いかに応じて、前記時刻差を＋１，−１とし、各同一パスにおける時刻差の合計値に基づいてタイミングの進み、遅れを制御する。このようにすれば、ハード構成を簡単にできる。
第２の方法は、今回の相関値の大きさ（受信レベル）に基づいて時刻差に重み付けを施し、各同一パスにおける重み付けされた時刻差の合計値に基づいてタイミングの進み、遅れを制御する。このようにすれば、相関値が大きなパスに高信頼度を与えてタイミング制御（同期追跡制御）ができる。
第３の方法は、同一パスと判定されたパスの数を検出し、該パス数に基づいて時刻差の合計値を正規化し、得られた値に基づいてタイミングの進み、遅れを制御する。このようにすれば、電波環境によりマルチパス数が変化しても感度一定のタイミング制御（同期追跡制御）を行うことができる。
第４の方法は、前回と同一パスと判定されたパスで、相関値が所定レベル以上のパス数に基づいて時刻差の合計値を正規化し、得られた値に基づいてタイミングの進み、遅れを制御する。このようにすれば、電波環境をより考慮して感度一定のタイミング制御（同期追跡制御）を行うことができる。
タイミングの具体的な制御法は、（1）時刻差の合計値に基づいて電圧制御発振器（ＶＣＯ）を制御してシステムクロックの周波数を制御し、あるいは、（2）高速クロック発振器から出力するパルスを分周してシステムクロックを発生する場合は、時刻差の合計値に基づいてパルスの挿入、抜き取りを行ってシステムクロック周波数を制御し、あるいは、（3）システムクロックを分周して各種タイミング信号を生成する場合は、時刻差の合計値に基づいて該分周比を制御することによりタイミングの進み、遅れを制御する。
【図面の簡単な説明】
図１は本発明のCDMA用受信機の基本構成図である。
図２は本発明のパス割り当て説明図である。
図３は本発明のCDMA用受信機を備えた無線機の全体の構成図である。
図４は本発明のCDMA用受信機の要部構成図である。
図５はピーク検出動作説明図である。
図６は積分回路の構成図である。
図７は極値検出部の構成図である。
図８はパス選別部の構成図である。
図９はパス追従部の構成図である。
図１０はパス追従部の動作説明用タイムチャートである。
図１１は逆拡散タイミング生成部の構成図である。
図１２はタイミング制御部における演算部の構成図である。
図１３はタイミング制御部におけるタイミング制御回路の第１の構成図である。
図１４はタイミング制御部におけるタイミング制御回路の第２の構成図である。
図１５はタイミング制御部におけるタイミング制御回路の第３の構成図である。
図１６はタイミング制御部におけるタイミング制御回路の第４の構成図である。
図１７は有効パス数による正規化の例を示す図表である。
図１８は有効パス計数部を備えたパス追従部の構成図である。
図１９は有効パス計数部を備えたパス追従部の別の構成図である。
図２０はタイミング制御部における演算部の別の構成図（位相差に応じた数値を出力）である。
図２１はタイミング制御部における演算部の別の構成図（受信レベルに応じた重み付け）である。
図２２はタイミング制御部における演算部の別の構成図（基準時刻固定）である。
図２３は従来のCDMA用無線機の構成図である。
図２４は従来のパスサーチ及びレーク合成／復調部の構成図である。
図２５はパスサーチ部によるパスサーチ説明図である。
図２６は逆拡散回路の例である。
図２７はDLLを備えたパスサーチ部及びレーク合成部の構成図である。
図２８はDLL回路の構成図である。
図２９はDLLのSカーブ説明図である。
図３０はパス割り当ての切替時におけるデータ欠落の説明図である。
発明を実施するための最良の形態
（Ａ）本発明の概略
図１は本発明のＣＤＭＡ用受信機の基本構成図である。図中、１１1〜１１3はフィンガー部（逆拡散／遅延調整部）で、割り当てられたパスを介して到来する３つの遅延希望波ｂ，ｄ，ｅにタイミングｔ1〜ｔ3で逆拡散処理を施し、逆拡散処理により得られた逆拡散信号に該パスに応じた遅延量d1〜d3を加えて出力するもの、１２は各フィンガー部の出力を合成する合成部、１３は各フィンガー部にパスを割り当てるパスサーチ部、１４はタイミングを基準タイミングに同期させるタイミング制御部である。
パスサーチ部１３は、受信信号と希望信号との相関を検出する相関器３１、相関のピークレベルに基づいて希望信号が到来する複数のパスを選別すると共に、ピーク検出時刻を希望信号検出時刻とするパス選別部３４、選別されたパスがいずれかのフィンガー部にそれまで割り当てていたパスと同一であれば、引き続き該フィンガー部に逆拡散／遅延調整処理を実行させるパス追従部３５を有している。
パス追従部３５は、（1）各フィンガー部に新たなパスを割り当てた時の該パスの希望信号検出時刻をそれぞれ基準時刻Ｔrjとして記憶すると共に、該パスの最新（前回）の希望信号検出時刻を記憶する検出時刻記憶部４１、（2）今回選別したパスを介して到来する希望信号の検出時刻と記憶部に記憶してある前回の検出時刻との差が許容範囲内であれば、今回選別したパスが所定のフィンガー部においてそれまで割り当てていたパスと同一であると判定するパス判定部４２、（3）同一パスであれば該選別したパスを介して到来する希望信号に対する逆拡散及び遅延調整処理をそれまでと同一のフィンガー部に実行させるようパスの割当てを行うパス割当て部４３を備えている。
タイミング制御部１４は、（1）同一パスにおける今回の検出時刻と該パスの基準時刻との差を演算する演算部５１、（2）各同一パスにおける時刻差の合計値に基づいてタイミングの進み／遅れを制御するタイミング制御回路５２を備えている。
パス追従部３５は、パス同一性の判定のためにDLL回路と同様に擬似的なＳカーブをウィンドウとして用意し、該Ｓカーブウィンドウ内に新たに相関検出したタイミングが存在すればパスが同一であると推定する。具体的には、前回いずれかのフィンガー部に割り当てたパスの相関値の検出タイミング（前記の希望信号検出時刻）（Ｔ0）と今回選別したパスの相関値の検出タイミング（今回の希望信号検出時刻）（Ｔ1）とが±δチップ以内にあるかを判断する（δ=0.5チップ）。すなわち、次式
Ｔ0−δ＜Ｔ1＜Ｔ0＋δ
を満足するかチェックし、満足すれば、パスが同一であると推定する。そして、同一であれば、パス追従部３５は今回選別したパスをそれまでと同一のフィンガー部に割り当てる。又、パス追従部３５は以上のパス同一性に基づいてパス割り当てをしないフィンガー部には、同じく割り当てされなかった選別パスを個別に強制的に割り振る。これらは新たに生じた確からしいパスであるので、それまでのパスのタイミングとは大幅に変わっている可能性があるが、受信レベルの低いパスが切り捨てられ、その合成による利得も小さいので、欠落による影響は小さい。
以上により、パスフィンガー部へのパス割り当てが完了すれば、各パスを介して到来した希望信号の検出時刻（Ｔ1）を各フィンガー部に入力して逆拡散演算を行わせる。
検出時刻記憶部４１は、前述のようにフィンガー部１１1〜１１3に新たにパスを割り当てた時の該パスの希望信号検出時刻を基準時刻Ｔr1〜Ｔr3として記憶している。タイミング制御部１４の演算部５１は、パス同一であると判定されたパスにおける今回の希望信号検出時刻Ｔ1と記憶部に記憶されている基準時刻との差を演算し、タイミング制御回路５２は同一であると判定された全パスにおける前記時刻差の合計値に基づいて、システムクロックの周波数を制御してタイミングの進み／遅れを制御する。
以上により、パスサーチ部１３で送信側の拡散符号列の位相を１チップ以内の精度で検出し（同期捕捉）、以後、タイミング制御部１４でタイミング信号の進み／遅れを制御する（同期追跡）。
（Ｂ）本発明のパス割り当て制御
図２はパス割当ての説明図である。最初のパス割当て時点において、相関検出部３１より得られる５個のパスａ〜ｇの相関値は大きさ順にｂ＞ｄ＞ｅ＞ｃ＞ａである。パス選別部３４はフィンガー数（＝３）の上位３個のパスｂ，ｄ，ｅを候補パスとして選別し、相関値順にそれぞれの検出時刻Ｔ1，Ｔ2，Ｔ3をパス追従部３５に出力する。初期時、パス追従部３５は検出時刻Ｔ1，Ｔ2，Ｔ3を記憶すると共に、相関値が大きな候補パスｂ，ｄ，ｅの順にパスを第１〜第３フィンガー部１１1，１１2，１１3に割り当てる。すなわち、初期時、パス追従部３５はパスｂを第１のフィンガー部１１1に割り当て、パスｄを第２のフィンガー部１１2に割り当て、パスｅを第３のフィンガー部１１3に割り当て、それぞれのフィンガー部に逆拡散開始タイミングt1〜t3及び遅延時間ｄ1〜ｄ3を入力する。各フィンガー部１１1，１１2，１１3はそれぞれ時刻ｔ1、ｔ2、ｔ3においてパスｂ，ｄ，ｅから到来する信号に逆拡散処理を施し、得られた逆拡散信号を遅延時間ｄ1，ｄ2，ｄ3遅延して位相を揃えて出力する。
ついで、第２のパス割当て時点において、相関検出部３１より得られる５個のパスａ′〜ｅ′の相関値は大きさ順にｄ′＞ｂ′＞ａ′＞ｃ′＞ｅ′になる。パス選別部３４はフィンガー数（＝３）の上位３個のパスｄ′，ｂ′，ａ′を候補パスとして選別して、相関値順にそれぞれの検出時刻Ｔ1′，Ｔ2′，Ｔ3′をパス追従部３５に出力する。これにより、パス追従部３５は、▲１▼相関値順に今回選別した候補パスｄ′の検出時刻Ｔ1′と前回記憶してある各検出時刻Ｔ1〜Ｔ3との差が許容範囲内であるかチェックし、▲２▼ついで、２番目に大きい候補パスｂ′の検出時刻Ｔ2′と記憶してある各検出時刻Ｔ1〜Ｔ3との差が許容範囲内であるかチェックし、▲３▼最後に、検出時刻Ｔ3′と記憶してある各検出時刻Ｔ1〜Ｔ3との差が許容範囲内であるかチェックする。
パス追従部３５は、▲１▼〜▲３▼のそれぞれにおいて差が許容範囲内であれば、今回選別したパスが所定のフィンガー部にそれまで割り当てていたパスと同一であると判定する。例えば、検出時刻Ｔ1と検出時刻Ｔ1′との差及び検出時刻Ｔ2と検出時刻Ｔ2′との差が共に許容範囲内となるから、パスｂとパスｂ′、パスｄとパスｄ′はそれぞれ同一パスであると判定する。
ついで、パス追従部３５は、パスｂ′，パスｄ′を介して到来する希望信号に対する逆拡散及び遅延調整処理をパスｂ，パスｄのフィンガー部に実行させる。すなわち、パス追従部３５はパスｂ′を第１のフィンガー部１１1に割り当て、パスｄ′を第２のフィンガー部１１2に割り当て、それぞれのフィンガー部に逆拡散開始タイミングｔ1′，ｔ2′及び遅延時間ｄ1′，ｄ2′を入力する。このように、パスｂ，ｄと今回選別したパスｂ′，ｄ′が同一であれば、パスｂ′，パスｄ′を介して到来する希望信号に対する逆拡散及び遅延調整処理をパスｂ，パスｄのフィンガー部１１1，１１2に引き続き行わせるから、パス割り当て時においてフィンガー部１１1，１１2においてデータ欠落は発生しない。又、検出時刻の差が許容範囲内であるかによりパスの同一性を判定するため、パス同一性の推定精度を高めることができる。
一方、パス追従部３５は、パスの同一性基準に従ってパス割当てがなされなかったフィンガー部１１3には、同様に割り当てられなかったパスａ′を割り当て、該フィンガー部１１3に逆拡散開始タイミングｔ3′及び遅延時間ｄ3′を入力する。この結果、フィンガー部１１3はそれまでのパスｅと異なるパスａ′から到来する希望信号に対して逆拡散及び遅延調整処理を行う。このため、パスｅからのデータが3.4シンボル欠落し（欠落部ＤＦ）、この欠落により拡散利得は減小するが、全体でのデータ欠落数を最小にでき、検出精度を従来に比べて向上することができる。
（Ｃ）実施例
（ａ）無線機の全体の構成
図３は本発明のＣＤＭＡ用受信機を備えた無線機の構成図であり、図２３と同一部分には同一符号を付している。１は送信系回路、２は受信系回路、３は送信信号をアンテナに送出し、受信信号を受信系回路に入力するデュプレクサ、４はアンテナである。送信系回路１において、１ａは送信信号（送信データ）をコード化するコーダ、１ｂはマッピング部であり、例えば、フレームデータ（パイロット信号及び送信データ）を１ビットづつ交互に振り分けて同相成分（Ｉ成分：In-Phase compornent）データと直交成分（Ｑ成分：Quadrature compornent）データの２系列のＩシンボルデータＤI，ＱシンボルデータＤQに変換するもの、１ｃ，１ｄはＩシンボルデータ，ＱシンボルデータＤI，ＤQに所定の拡散コードを用いて拡散変調を施す拡散器、１ｅ，１ｆは波形成形用のフィルタ、１ｇ，１ｈは各フィルタ１ｅ，１ｆの出力をＤＡ変換するＤＡコンバータ、１ｉはＩch信号、Ｑch信号にＱＰＳＫ直交変調を施して出力する直交変調回路、１ｊはＩＦかＲＦへの周波数変換、高周波増幅等を行う無線部である。
受信系回路２において、２ａはＲＦかＩＦへの周波数変換、高周波増幅等を行う無線部、２ｂは直交検波によりＩch信号，Ｑch信号を復調する直交検波回路、２ｃ，２ｄはＩch，Ｑch信号をデジタルに変換するＡＤコンバータ、２ｇはデコーダである。又、１１はレーク合成／復調部であり、複数のフィンガー部１１1〜１１3（図１）を備えている。１３はパスをサーチしてフィンガー部に割り当てるパスサーチ部、１４は基準タイミングに同期させるタイミング制御部、１５はタイミング制御部によりクロックMCLKの周波数を制御されるクロック発生部である。
（ｂ）本発明のCDMA用受信機
図４は本発明のCDMA用受信機の要部構成図である。
１１1〜１１3はそれぞれフィンガー部（逆拡散／遅延調整部）あり、割り当てられたパスを介して到来する希望信号に指示されたタイミングｔ1〜ｔ3に基づいて逆拡散処理を施し、逆拡散処理により得られた逆拡散信号に該パスに応じた遅延量ｄ1〜ｄ3を加えて出力するもの、１２は各フィンガー部の出力を合成する合成部、１３は各フィンガー部にパスを割り当てるパスサーチ部、１４はタイミングを基準タイミングに同期させるタイミング制御部である。
各フィンガー部１１1〜１１3は同一構成になっており、逆拡散回路２１、復調回路２２、遅延回路２３を有している。各逆拡散回路２１はパスサーチ部１３より指示された逆拡散タイミング（ｔ1〜ｔ3）で自チャンネルの拡散コードを用いて受信Ｉch信号，Ｑch信号に逆拡散処理を施す。復調回路２２は逆拡散により得られたＩシンボルデータＤI，ＱシンボルデータＤQを用いて元のデータを復調し、遅延回路２３はパスサーチ部１３より指示された時間（ｄ1〜ｄ3）遅延して出力する。この結果、各フィンガー部１１1〜１１3は送信機の拡散符号と同一タイミングで逆拡散し、かつ、パスに応じて遅延時間を調整し、位相を揃えてレーク合成部１２に入力し、レーク合成部１２は入力信号を合成して出力する。
パスサーチ部１３は相関検出を行うマッチトフィルタ（ＭＦ）３１、相関値を積分して出力する積分回路３２、極値検出部３３、パス選別部３４、パス追従部３５、タイミング生成部３６を有している。
マッチトフィルタ３１は自チャンネルの拡散符号を用いてアンテナ受信信号より自チャンネルの信号成分（希望信号）を抽出して出力する。この場合、Ｉch信号とＱch信号の相関値Ｉ，Ｑが独立して得られるから、例えば(I+jQ)(I-jQ)=I2+Q2の演算を行って電力値にして出力する。積分回路３２は、フェージングによる瞬時的なレベルの落ち込みでの取こぼしを救済するためにマッチトフィルタ出力を時間平均して出力する。極値検出部３３は積分相関値のピークを検出して出力する。パス選択部３４は該ピーク値に基づいて大きい順にフィンガー数の希望信号到来パスを選別すると共に、該パスを介して到来する希望信号の検出時刻を出力する。ピーク検出部３３は１チップ範囲内に複数のピークが存在する場合には、大きい方のピークを検出して出力する。
拡散符号は前後１チップ程度に有意な相関が現れるため、この範囲に別の遅延パスが存在すれば、相関器からはそれらの合成された相関値が出力される（図５参照）。この合成した相関値に１チップ範囲内に複数のピークＰＫ1，ＰＫ2が存在する場合、最大ピークＰＫ1をフィンガー部に割り当てることは有効であるが、それ以下の小さい値のピークＰＫ2は、より遅延差のある他のピークＰＫ3を合成するよりも有効であるかどうか相関値だけで判定できない。これは、図５に示すように実際はピークＰＫ3より小さなピークＰＫ2がピークＰＫ1の影響でピークＰＫ3より大きくなっている場合があるからである。又、チップ範囲内ではノイズにも相関があるため、レーク合成したときにノイズ成分が相殺されず、期待した利得が得られないからである。そこで、極値検出部３３はこの１チップ範囲で最大値をとるピークＰＫ1だけをパス選別の候補とし、最大でないピークＰＫ2をパス選別から除外する。
パス追従部３５は、検出時刻記憶部４１、パス判定部４２、パス割当て部４３を備えている。検出時刻記憶部４１は、各フィンガー部に新たなパスを割り当てた時の該パスの希望信号検出時刻を基準時刻として記憶すると共に、該パスの最新（前回）の希望信号検出時刻を記憶する。パス判定部４２は、パス選別部３４で選別したパスがそれまで選別していたいずれかのパスと同一であるか否かを、希望信号検出時刻に基づいて判定する。パス割当て部４３は、▲１▼判定の結果、同一パスであれば今回選別したパスを介して到来する希望信号に対する逆拡散及び遅延調整処理をそれまでと同一のフィンガー部に実行させるようパスの割当てを行う。すなわち、今回とそれまでのパスが同一であれば、引き続きそれまでと同一のフィンガー部に逆拡散／遅延調整処理を実行させる。又、▲２▼パス割当て部４３は、パスの同一性基準に従ってパス割当てがなされなかったフィンガー部には、受信レベル順に選別した強制的に割り当てる。
タイミング生成部３６は各フィンガー部１１1〜１１3に割り当てたパスの検出時刻Ｔ1〜Ｔ3に応じて各フィンガー部の逆拡散開始タイミングデータｔ1〜ｔ3及び遅延時間データｄ1〜ｄ3を生成して各フィンガー部１１1〜１１3に入力する。
（ｃ）パスサーチ部
（１）積分回路
図６は積分回路３２の構成図であり、nフレーム分の各サンプリング時刻における相関値の時間平均を計算して出力するようになっている。アドレスカウンタ32aはフレームタイミングによりアドレスをリセットすると共に、以後、マスタークロックMCLKが発生する毎にアドレスADRを歩進し、かつ、1クロック毎にリードサイクル/ライトサイクル信号RWSを出力する。RAM32bはマスタークロックMCLKでサンプリングした相関値をサンプリング時刻毎に積分して記憶するものであり、N個のマスタークロックで１フレームを構成するものとすれば、N個の相関積分値を記憶する。RAM32bは、リードサイクルにおいて、アドレスADRが示す相関積分値をバッファ32cを介して加算器32dに入力し、ライトサイクルにおいてバッファ32eを介して入力する加算結果（積分相関値）を記憶する。加算器32dはマスタークロック発生毎に相関値入力と積分相関値（RAM出力）を加算してレジスタ32fに格納し、レジスタ32fはライトサイクルにおいて加算結果をバッファ32eを介してRAM32bに入力し、所定のアドレスに格納する。
（２）極値検出部
図７は極値検出部３３の構成図である。
極値検出部３３は１チップ範囲で最大値をとるピークだけをパス選別の候補とし、最大でないピークをマスクしてパス選別から除外する。極値検出部３３はチップ周波数の４倍の周波数で動作するようになっており（４サンプリング／１チップ）、ピーク検出部３３1、最大ピーク検出部３３2、４進カウンタ（タイマ）３３3、積分相関値を1チップ期間遅延する遅延部３３4、1チップ範囲内で複数ピークが存在する場合には最大ピークのみを出力するゲート回路３３5を有している。
ピーク検出部３３1において、記憶部３３ａは積分相関値を記憶し、比較器３３ｂは今回のサンプリング値（積分相関値）と前回のサンプリング値を比較し、今回のサンプリング値が大きいときハイレベルの信号を出力し、Ｄ型フリップフロップ３３ｃは比較器出力を記憶し、アンドゲート３３ｄは増加から減小に転じた時点でピーク検出信号ＰＤを出力する。最大ピーク検出部３３2において、３３ｅは１チップ内の最大ピークを記憶する記憶部、比較器３３ｆはそれまでの最大ピークと検出されたピークの大小を比較し、今回のピークが大きければ最大ピーク検出信号ＭＰＤを出力し、アンドゲート３３ｇは最大ピーク検出信号ＭＰＤ発生時に極値検出信号ＰＫＤＴを出力し、記憶部３３ａに記憶されている値を最大ピーク値として記憶部３３ｅに記憶する。４進カウンタ３３3は最大ピークが検出される毎にリセットし、次の１チップ期間（相関性を有する範囲）に新たな最大ピークを検出しなければ計数値３のタイミングデータ有効信号ＤＴＥを出力し、ゲート回路３３5と記憶部３３ｅに入力する。
ゲート回路３３5はデータ有効信号ＤＴＥの発生タイミングで開く。このとき、遅延部３３4より1チップ期間遅延した積分相関値がゲート回路に入力しているから、ゲート回路３３5は最大ピークを出力する。すなわち、ゲート回路は1チップ範囲内に複数ピークが存在する場合には最大ピークのみ出力し、それ以外のピークをマスクする。この結果、公団のパス選別部３４は１チップ期間内で最大のピークのみ用いてパス選別制御を行う。すなわち、１チップ範囲で最大値をとるピークだけをパス選別の候補として、最大でないピークをパス選別から除外する。なお、データ有効信号ＤＴＥにより記憶部３３ｅはリセットされる。
（３）パス選別部
図８はパス選別部の構成図であり、極値検出部３３から入力する積分相関値Ｒ0とその相関検出時刻（スロットカウンタ値）Ｔ0を入力され、大きい順に８個の相関値Ｒ1〜Ｒ8とその検出時刻Ｔ1〜Ｔ8を選別するものである。８個選別するということは８個のフィンガー部が存在するものとしている。又、スロットカウンタ値は図６の積分回路におけるアドレスカウンタ32aのカウント値である。
図８において３４1〜３４8は第１〜第８番目に大きい積分相関値Ｒ1〜Ｒ8及びその検出時刻Ｔ1〜Ｔ8を記憶するための回路であり、それぞれ同一構成を有し、比較器３４ａとＤ型ＦＦ構成のレジスタ３４ｂとセレクタ３４ｃを備えている。比較器３４ａは、入力する積分相関値Ｒi-1（ｉ＝１〜８）とレジスタ３４ｂに記憶してある積分相関値Ｒi（ｉ＝１〜８）の大小を比較し、Ｒi-1＞Ｒiであればハイレベルのイネーブル信号ENSを出力する。セレクタ３４ｃはＲi-1＞Ｒiであればレジスタ３４ｂに記憶されている積分相関値Ｒiと検出時刻Ｔiを選択して次段に出力し、Ｒi-1≦Ｒiであれば入力した積分相関値Ｒi-1とその検出時刻Ｔi-1を選択して次段に出力する。レジスタ３４ｂはＲi-1＞Ｒiであれば入力した積分相関値Ｒi-1とその検出時刻Ｔi-1を新たに記憶し、Ｒi-1≦Ｒiであれば記憶内容を変更しない。以上により、パス選別部３４は大きい順に８個の相関値Ｒ1〜Ｒ8とその検出時刻Ｔ1〜Ｔ8を順に各回路３４1〜３４8のレジスタ３４ｂに記憶し、検出時刻Ｔ1〜Ｔ8を次段のパス追従部３５に出力する。
（４）パス追従部
図９はパス追従部の構成図、図１０はパス追従部の動作説明用タイムチャートである。３５ａは８＊２進のカウンタであり、０〜７を計数する８進カウンタ部とそのオーバフローパルスをカウントしてWRITE/READ信号をそれぞれ出力する２進カウンタ部で構成されている。３５ｂはWRITE時（パス同一性判定時）及びREAD時（パス強制割当て時）に計数値０〜７により第１〜第８番目の検出時刻Ｔ1〜Ｔ8を順次選択して出力するセレクタ、４１1〜４１8は第１〜第８フィンガー部に対応して設けられた検出時刻記憶部、４２1〜４２8は第１〜第８フィンガー部に対応して設けられ、今回とそれまでの選別パスの同一性を判定するパス同一性判定部、４３はパス同一性判定に基づいて割り当てられなかったフィンガー部にパスを強制的に割り当てるパス割当て部である。
（4-1）検出時刻記憶部
検出時刻記憶部４１1〜４１8は、各フィンガー部に強制的に新たなパスを割り当てた時の該パスの希望信号検出時刻を基準時刻Ｔrj(j=1〜8)として記憶する基準時刻記憶部４１ａ1〜４１ａ8と、該パスの最新（前回）の希望信号検出時刻Ｔj′(j=1〜8)を記憶する前回検出時刻記憶部４１ｂ1〜４１ｂ8を備えている。
（4-2）パス同一性判定部
第１〜第８パス同一性判定部４２1〜４２8は同一の構成を備え、セレクタ３５ｂから出力する今回の検出タイミングＴiと前回の検出タイミングＴj′を比較し、次式
Ｔj′−δ＜Ｔi＜Ｔj′＋δ（ｊ＝１〜８） （1）
を満足するかチェックする比較器４２ａ、アンドゲート４２ｂ、▲１▼上式を満足するとき(DETj="1")及び▲２▼後述の強制取り込みパルスＰj(j=1〜8)発生時にそれぞれイネーブル信号Ｅi(i=1〜8)を出力するオアゲート４２ｃを有している。但し、（1）式においてδは0.5チップ、1チップは4サンプルであるからδ＝２である。
WRITE時（パス同一性判定時）、セレクタ３５ｂは計数値ｉに応じた第ｉ検出時刻Ｔiを出力し、各パス同一性判定部４２1〜４２8の比較部４２ａ及びアンドゲート４２ｂは（1）式を満足するかチェックする。上式を満足すれば、検出時刻Ｔiのパスとそれまで第ｊフィンガー部に割り当てていたパスとが同一であると推定する。例えば、今回の第ｉ検出時刻Ｔiが第１のパス同一性判定部４２1において、（1）式を満足すれば(j=1)、第１パス同一性判定部４２1は該検出時刻Ｔiを記憶部４１ｂ1に記憶する。又、第１パス同一性判定部４２1は該検出時刻Ｔiを第１フィンガー部に割り当てたパスの検出タイミングとしてタイミング生成回路３６（図４）に入力する。
（4-3）パス割当て部
パス割当て部４３は、オアゲート４３ａ、ＲＡＭ４３ｂ、パス割当てフィンガー記憶部４３ｃ、優先判定回路４３ｄを有している。オアゲート４３ａは、第１〜第８パス同一性判定部４２1〜４２8より出力するイネーブル信号Ｅ1〜Ｅ8のオアを演算して出力する。すなわち、オアゲート４３ａはパス同一性判定によりパスが同一であると判定された時にハイレベルの信号ＰＴＳを出力する。
ＲＡＭ４３ｂは、WRITEイネーブル時（パス同一性判定時）にカウンタ３５ａの計数値０〜７が示すアドレスにオアゲート出力（”１”又は”０”）を書き込み、READイネーブル時（パス強制割当て時）にカウンタ３５ａの計数値０〜７が示すＲＡＭアドレスよりデータを読み出して出力する。すなわち、ＲＡＭ４３ｂは、第１〜第８検出時刻Ｔ1〜Ｔ8に応じた記憶領域を有し、パス同一と判定された時の検出時刻に応じた記憶領域に”１”を書き込み、パス強制割当て時に各記憶領域より順次記憶内容を出力する。
パス割当てフィンガー記憶部４３ｃは第１〜第８フィンガー部に応じた記憶領域を有し、パス割当てされたフィンガー部に応じた記憶領域に”１”を記憶する。すなわち、パス同一性判定によりパスが第ｉフィンガー部に割り当てられるとハイレベルのイネーブル信号Ｅｉが出力するから第ｉフィンガー部に応じた記憶領域に”１”を記憶する。又、強制的パス割当てにより第ｊフィンガー部にパスを割り当てると、ハイレベルのイネーブル信号Ｅjが出力するから第jフィンガー部に応じた記憶領域に”１”を記憶する。
優先判定回路４３ｄは、パス同一性判定により割り当てられなかったパスを同様に割り当てられなかったフィンガー部に強制的に割り当てるものである。すなわち、ＲＡＭ４３ｂの記憶内容より割り当てられなかった検出時刻（パス）を判別し、記憶部４３ｃの記憶内容よりパスが割り当てされなかったフィンガー部を判別し、該フィンガー部に割り当てられなかった時間（パス）を割り当てる。
READ時（パス強制割当て時）、優先判定回路４３ｄは、カウンタ３５ａの計数値ｉが示すＲＡＭ４３ｂの記憶内容を参照して第ｉ検出時刻Ｔｉに応じたパスがパス同一性判定によりいずれかのフィンガー部に割り当てられたかチェックする。割り当てられていなければ、記憶部４３ｃを参照してパス割当てされていないフィンガー部を若い番号から順に求める。第ｊフィンガー部がパス割当てされていなければ、優先判定回路４３ｄは第ｊフィンガー部に対応する第ｊパス同一性判定部４２jに強制取り込み信号Ｐjを出力してパスを割り当てる。以上と並行してセレクタ３５ｂは計数値ｉに応じた第ｉ検出時刻Ｔiを出力する。
この結果、第jパス同一性判定部４２ｊの記憶部４１ajは該検出時刻Ｔiを、第jフィンガー部に新たなパスを割り当てた時の最初の希望信号検出時刻（基準時刻）Ｔrjとして記憶する。又、第jパス同一性判定部のオアゲート４２ｃからイネーブル信号Ｅjが発生するから、記憶部４１bjは該検出時刻Ｔiを該パスの最新の希望信号検出時刻Ｔj′として記憶し、かつ、該検出時刻をタイミング生成回路３６（図４）に入力する。更に、ハイレベルのイネーブル信号Ｅｊによりパス割当てフィンガー記憶部４３ｃは第ｊフィンガー部に応じた記憶領域に”１”を記憶する。以後、同様の処理を行って、パス強制割当てを行う。
図１０は第２パス判定部４２2(DET2="1")→第１パス判定部４２1(DET1="1")→第８パス判定部４２8(DET8="1")の順にパス同一と判定された場合において、第３〜第７フィンガー部に強制的にパスを割り当てる場合のタイムチャートを示している。
（５）タイミング生成部
図１１はタイミング生成部３６の構成図である。マスターフレームカウンタ３６ａはマスタークロックをカウントしフレーム周期でフレームパルスFPを発生する。逆拡散タイミング発生部36b1〜36b8において、J-Kフリップフロップ３６ｃはフレームパルスFPによりリセットされ、比較部３６ｄはカウンタ36aのカウント値と希望信号検出時刻Ｔ1〜Ｔ8が一致した時にハイレベルの一致信号ＣＩ出力し、アンドゲート３６ｅは一致信号ＣＩの発生によりフレームカウンタ３６ｆをリセットする。フレームカウンタ３６ｆはマスタークロックを計数すると共に内容が零になる毎に逆拡散タイミング信号ｔ1を出力する。
（ｄ）タイミング制御部
（１）演算部
図１２はタイミング制御部１４（図４）における演算部５１の構成図である。演算部５１は第１から第８フィンガー部に対応して同一構成の第１〜第８演算部５１1〜５１8を有している。各演算部５１1〜５１8の比較部５１ａはセレクタ３５ｂ（図９参照）から順次出力する希望信号検出時刻Ｔ1〜Ｔ8と記憶部４１ａ1〜４１ａ8に記憶してある基準時刻Ｔrj(j=1〜8)を比較し、基準時刻の方が大きければ出力端子GTからハイレベルの位相進み信号（数値１に対応）を、基準時刻の方が小さければ出力端子LTからハイレベルの位相遅れ信号（数値１に対応）を出力し、等しい時はいずれの端子から信号を出力しない。
各演算部５１1〜５１8のレジスタ５１ｂ，５１ｃは強制取り込み信号Ｐ1〜Ｐ8によりクリアされると共に、今回選別されたパスとそれまで第1〜第8フィンガー部に割り当てていたパスとが同一であると推定されたとき(DET1〜DET8="1")、比較部５１ａの出力信号（数値１または０）をそれぞれ記憶し、位相進み情報A1〜A8及び位相遅れ情報D1〜D8として出力する。
以上より、今回選別したパスがそれまで第ｊフィンガー部においてそれまで割り当てていたパスと同一であると判定されると、第ｊフィンガー対応の演算部51jは今回の検出時刻と基準時刻Ｔriとの差を演算し、その大小に応じて１または０の位相進み情報、位相遅れ情報を出力する。
（２）タイミング制御回路
（2-1）第１実施例
図１３はタイミング制御部１４（図４）におけるタイミング制御回路５２の第１実施例である。この第１実施例は全パスを均等に扱い、システムクロックを発生するクロック発生部の発振周波数を位相の進み遅れに応じて直接制御して位相変化を零にする（同期保持する）ものである。
第１の加算回路５２ａは８個の位相進み情報Ａ1〜Ａ8を加算し、第２の加算回路５２ｂは８個の位相遅れ情報Ｄ1〜Ｄ8を加算する。演算部５２ｃは第１、第２の加算回路の加算結果を減算し、積分回路５２ｄは演算結果を積分し、ＤＡ変換器５２ｅは積分結果をアナログに変換してＶＣＯ構成のクロック発生器５２ｆの発振周波数を制御する。
基準時刻からの位相の進みが大きいと第１加算回路５２ａの出力は大きくなり、又、基準時刻からの位相の遅れが大きいと第２加算回路５２ｂの出力が大きくなる。従って、位相の進み／遅れの程度に応じて演算部５２ｃ、積分回路５２の出力が変化し、これにより、クロック発生器５２ｆは位相変化が零となるように発振周波数を変化する。すなわち、クロックの周波数変動や送受信機間の距離変動等により、タイミングが変化して位相が遅れあるいは進むとＡＤ変換器出力が正あるいは負になって、位相変化を零となるようにフィードバック制御が行われる。
（2-2）第２実施例
図１４はタイミング制御回路５２の第２実施例であり、マスタークロックを発生する発振器として高周波発振器を用い、位相の進み遅れに応じてパルスの挿入、抜き取りを行い、クロック周波数を制御して位相変化を零にする（同期保持する）ものである。
第１の加算回路５２ａは８個の位相進み情報Ａ1〜Ａ8を加算し、第２の加算回路５２ｂは８個の位相遅れ情報Ｄ1〜Ｄ8を加算する。演算部５２ｃは第１、第２の加算回路の加算結果を減算し、ＲＷＦ(Random Walk Filter)回路５２ｇは演算結果を加算し容量を越えるとオーバーフロー／アンダーフローを出力する。高速のクロック発振器５２ｈは必要なシステムクロックの２倍以上の高速のマスタークロックをを発生する。クロック制御部５２ｉはクロック発振器５２ｈから出力するパルスを分周（通常は２分周）して所定周波数のシステムクロックパルスを発生すると共に、位相が遅れてオーバーフローがＲＷＦ回路５２ｇより発生すると、該システムクロックパルスに付加パルスを挿入してクロック周波数を高くし、位相が進んでアンダーフローがＲＷＦ回路５２ｇより発生するとシステムクロックパルスよりパルスを抜き取ってクロック周波数を低下する。
以上により、クロック制御部５２ｉは位相変化が零となるようにクロック周波数を制御する。すなわち、クロックの周波数変動や送受信機間の距離変動等により、タイミングが変化して位相が進みあるいは遅れると位相変化が零となるようにフィードバック制御が行われる。
クロック挿抜を行なうためには、マスタークロックは必要なシステムクロックの２倍以上の高速なものになるが、アナログ部品を削減することができる。また積分回路としてＲＷＦなどの周波数情報を保持しないものを使用できる。
（2-3）第３実施例
図１５はタイミング制御回路５２の第３実施例であり、第２実施例のクロック制御部５２ｉの動作をクロック挿入／抜き取り動作からクロックイネーブル動作に変えた場合の構成である。
第１の加算回路５２ａは８個の位相進み情報Ａ1〜Ａ8を加算し、第２の加算回路５２ｂは８個の位相遅れ情報Ｄ1〜Ｄ8を加算する。演算部５２ｃは第１、第２の加算回路の加算結果を減算し、ＲＷＦ回路５２ｇは演算結果を加算し容量を越えるとオーバフロー／アンダーフローを出力する。クロック制御部５２ｉ′はプリセットカウンタ機能を備え、クロック発振器５２ｈ′から発生するシステムクロックを分周してプリセット数値に応じた周波数を有するタイミングパルス、例えばフレームパルスを出力する。又、クロック制御部５２ｉ′は位相が遅れてオーバフローがＲＷＦ回路５２ｇより発生すると、プリセット数値を増加してタイミングパルスの位相を遅らせ、位相が進んでアンダーフローがＲＷＦ回路５２ｇより発生するとプリセット数値を減少してタイミングパルスの位相を遅らせる。
以上により、クロック制御部５２ｉ′は位相変化が零となるようにクロック周波数を制御する。すなわち、クロックの周波数変動や送受信機間の距離変動等により、タイミングが変化して位相が進みあるいは遅れると位相変化を零となるようにフィードバック制御が行われる。
第２実施例においてクロックの挿入／抜き取りを行うために、マスタークロックは必要なシステムクロックの２倍以上の高速なものになるが、第３実施例では低速のシステムクロック相当のクロック発振器で構成できる。しかし、ジッタが大きくなる問題があるから、適宜、カウンタ５２ｊで分周して積分部用タイミングパルスなどを出力する。
（2-4）第４実施例
以上の第１〜第３実施例のタイミング制御回路は有効パス数に関係無く、進み位相のパス数と遅れ位相のパス数の差に応じてタイミング制御を行うものであった。しかし、移動機の位置によって電波環境が変化し、マルチパス数が変化する。このため、マルチパスのない環境では、前回と今回で同一パスと推定されるパス数（追従パス数）は最大１であるが、マルチパス環境では追従パス数は１〜８の範囲で変化する。このため、第１〜第３実施例のタイミング制御回路は、マルチパス環境においてタイミング制御の感度が高くなり、マルチパスのない環境ではタイミング制御の感度が低くなる。そこで、第４実施例では追従パス数（有効パス数）に応じて演算部出力を正規化し、タイミング制御の感度を電波環境に依存しないようにする。
図１６はタイミング制御回路５２の第４実施例であり、正規化部５２ｍ以外の他の構成は第１実施例と同じである。
第１の加算回路５２ａは８個の位相進み情報Ａ1〜Ａ8を加算し、第２の加算回路５２ｂは８個の位相遅れ情報Ｄ1〜Ｄ8を加算する。演算部５２ｃは第１、第２の加算回路の加算結果を減算し、正規化部５２ｍは有効パス数ｎに基づいて演算部出力Ｖを正規化する。積分回路５２ｄは正規化部５２の正規化出力を積分し、ＤＡ変換器５２ｅは積分結果をアナログに変換してＶＣＯ構成のクロック発生器５２ｆの発振周波数を制御する。
正規化部５２ｍにおける正規化演算は図１７の図表より正規化のための値αを求めて演算結果Ｖに乗算することにより行う。図１７において、縦軸は有効パス数ｎ、横軸は演算結果Ｖであり、αは近似的に次式
α＝１２８・Ｖ／ｎ
により決定している。正規化部５２ｍはαを表より求めて演算結果Ｖに乗算することにより正規化し、マルチパス環境であるか否かに関係無くタイミング制御の感度を均一にする。
図１８は有効パス数計数部を備えたパス追従部の構成図であり、図９と同一部分には同一符号を付している。パス割当部４３のオア回路４３ａは、第１〜第８パス判定部４２1〜４２8のいずれかがパス同一を検出するとハイレベルのパス追従信号ＰＴＳを出力する。有効パス数計数部４４のカウンタ４４ａはゲート回路４４ｂｗｏ介して出力するｒｕこのパス追従信号ＰＴＳを計数することにより追従パス数を計数し、有効パス数ｎを出力する。
以上の第４実施例では追従パスの数を有効パス数としたが、追従パスのうち相関値（受信レベル）が所定レベル以上のパスの数を有効パス数とすることができる。図１９はかかる場合の有効パス数計数部を備えたパス追従部の構成図であり、図１８と同一部分には同一符号を付している。パス選別部３４（図８）は検出時刻Ｔ1〜Ｔ8と共に相関値Ｒ1〜Ｒ8をセレクタ３５ｂ、４５に入力する。セレクタ３５ｂが検出時刻Ｔiを出力するのと同時にセレクタ４５は相関値Ｒｉを出力し、振幅比較部４６は該相関値Ｒiと設定レベルＶsと比較する。有効パス数計数部４４のゲート回路４４ｂはパス追従信号ＰＴＳが発生、かつ、相関値Ｒiが設定レベルＶｓ以上の時にハイレベルの信号を出力し、カウンタ４４ａは該信号を計数し、計数値を有効パス数ｎとして出力する。
（３）演算部の別の構成
図１２の演算部５１は、位相進み／遅れの大きさや希望信号の受信レベル（相関値）に関係無く各パスを均等に扱って位相情報を出力したが、位相進み／遅れの大きさや受信レベルを考慮して位相差情報を出力するように構成できる。又、図１２の演算部は、新たなパスをフィンガー部に割り当てた時の該パスにおける希望信号検出時刻を基準時刻としたが、基地局より得られる基準時刻を採用することもできる。以上の観点より、演算部５１として以下の３つの構成が更に考えられる。
（3-1）第１の構成
第１の構成は、各フィンガー部に対応する演算部511〜518より位相時間差に応じた数値Ｃｉを出力する。図２０はかかる演算部の構成図であり、第１フィンガー部に対応する演算部５１1のみ示すが、他のフィンガー部に対応する演算部５１2〜５２8も同一の構成を備えている。
演算部５１1の比較部５１ａはセレクタ３５ｂ（図９参照）から順次出力する今回の希望信号検出時刻Ｔ1〜Ｔ8と記憶部４１ａ1に記憶してある基準時刻Ｔr1を比較し、基準時刻の方が大きければ出力端子GTからハイレベルの位相進み信号を、基準時刻の方が小さければ出力端子LTからハイレベルの位相遅れ信号を出力する。又、演算部５１ｅは基準時刻Ｔr1と希望信号検出時刻Ｔ1〜Ｔ8の差（位相時間差）を演算する。
レジスタ５１ｄは強制取り込み信号Ｐ1によりクリアされると共に、今回選別されたパスとそれまで第１フィンガー部に割り当てていたパスとが同一であると推定されたとき(DET1="1")、比較部５１ａから出力する進み位相信号を＋１として記憶し、遅れ位相信号を−１として記憶する。
レジスタ５１ｆは強制取り込み信号Ｐ1によりクリアされると共に、今回選別されたパスとそれまで第１フィンガー部に割り当てていたパスとが同一であると推定されたとき(DET1="1")、演算部５１ｅから出力する検出時刻差Ｃｉを記憶する。
以後、タイミング制御回路５２は各演算部５１1〜５１8より出力する位相時間差に応じた数値Ｃiを合計し、合計値に基づいてタイミング制御する。
（3-2）第２の構成
第２の構成は、検出時刻が基準時刻より進んでいるか遅れているかにより出力される１、０の進み位相情報Aj(j=1〜8)及び遅れ位相情報Bj(j=1〜8)を出力し、相関値（受信レベル）に応じて重み付けする。図２１はかかる演算部の構成図であり、第１フィンガー部に対応する演算部５１1のみ示すが、他のフィンガー部に対応する演算部５１2〜５１8も同一の構成を備えている。又、図２１の演算部は、重み付け演算部５１ｇ，５１ｈを除けば図１２の演算部と同一の構成を備えている。
各演算部５１1の比較部５１ａはセレクタ３５ｂから順次出力する今回の希望信号検出時刻Ｔ1〜Ｔ8と記憶部４１ａ1に記憶してある基準時刻Ｔr1を比較し、基準時刻の方が大きければ出力端子GTからハイレベルの位相進み信号を、基準時刻の方が小さければ出力端子LTからハイレベルの位相遅れ信号を出力し、等しい時はいずれの端子から信号を出力しない。
演算部５１ｇ，５１ｈはそれぞれ相関値に基づいて位相進み信号、位相遅れ信号に重みデータｗiを乗算して出力する。各レジスタ５１ｂ，５１ｃは強制取り込み信号Ｐ1〜Ｐ8によりクリアされると共に、今回選別されたパスとそれまで第1フィンガー部に割り当ていたパスとが同一であると推定されたとき(DET1="1")、各演算部５１ｇ，５１ｈから出力する数値をそれぞれ記憶し、位相進み情報Ａ1′及び位相遅れ情Ｄ1′として出力する。尚、検出時刻Ｔ1〜Ｔ8は相関値順になっているから例えば重みｗ1〜ｗ8を８〜１とする。
タイミング制御回路５２は各演算部５１1〜５１8より出力する位相進み情報Ａ1′〜Ａ8′及び位相遅れ情報Ｄ1′〜Ｄ8′を合計し、合計値に基づいてタイミング制御する。
（3-3）第３の構成
第３の構成は基地局より得られる所定のタイミングを基準時刻として位相差情報を出力するものである。
移動機は基地局との通信に先立って基地局コードを識別する必要がある。このため、移動機は所定の手順に従って基地局コードを取得するが、この基地局コードの取得の過程で基地局のフレームタイミング（基準タイミング）がわかる。そこで、この基地局のフレームタイミングを基準時刻Ｔrとして保存し、該基準時刻Ｔｒより希望信号検出時刻が進んでいるか遅れているかに応じて位相差情報を出力する。
図２２(a)〜(c)は基地局のフレームタイミングを基準時刻Ｔrとする場合における演算部の構成図であり、第１フィンガー部に対応する演算部５１1のみ示しているが他の演算部５１2〜５２8は同一構成になっている。６１は基準時刻記憶部である。
図２２(a)は図１２において基地局のフレームタイミングを基準時刻Ｔrとした例であり、次段のタイミング制御回路として図１３〜図１６の構成を用いることができる。
図２２(b)は図２０において基地局のフレームタイミングを基準時刻Ｔrとした例であり、次段のタイミング制御回路として図１３〜図１５の構成を用いることができる。
図２２(c)は図２１において基地局のフレームタイミングを基準時刻Ｔrとした例であり、次段のタイミング制御回路として図１３〜図１５の構成を用いることができる。
以上のように、図２２の演算部によれば、全体の初期基準タイミングが確定している場合、これを各フィンガの追従タイミングの中央値となるようにタイミング同期を取ることで、ＭＦタップ長内にある新規生成パスを漏れなく検出することができる。
以上により、パスサーチ部１３で送信側の拡散符号列の位相を１チップ以内の精度で検出し（同期捕捉）、以後、タイミング制御部１４でタイミング信号の進み／遅れを制御することができる（同期追跡）。
以上本発明によれば、それまでフィンガー部に割り当てていたパスと今回選別したパスが同一であれば、該パスのフィンガー部への割当てを変更しないから、パス割り当て時におけるデータ欠落を防止できる。又、検出時間の差が許容範囲（１チップ時間）内にあるかによりパスの同一性を判定するため、パス同一性の推定精度を高めることができる。
又、本発明によれば、パスサーチ部で送信側の拡散符号列の位相を１チップ以内の精度で検出でき（同期捕捉）、しかも、同一パスにおける今回の検出時刻と基準時刻との差の合計値に基づいてタイミング信号の進み／遅れを制御するため（同期追跡）、送受信機間の距離変動やシステムクロック変動が発生しても、各部のタイミングを基準タイミングに同期させることができ、DLL回路を不要にできる。尚、基準時刻として、（1）各フィンガー部に新たなパスを割り当てた時の該パスにおける希望信号検出時刻を基準時刻とし、あるいは、（2）基地局との通信開始時に検出した基地局のフレームタイミング等を基準時刻とすることができる。
又、本発明によれば、今回の検出時刻が基準時刻より遅いか、早いかに応じて、時刻差を＋１，−１とし、各同一パスにおける時刻差の合計値に基づいてタイミングの進み、遅れを制御するようにしたから、ハード構成を簡単にできる。
又、本発明によれば、今回の相関値の大きさに基づいて時刻差に重み付けを施し、各同一パスにおける重み付けされた時刻差の合計値に基づいてタイミングの進み、遅れを制御するようにしたから、相関値が大きなパスに重きをおいてタイミング制御（同期追跡制御）ができる。
又、本発明によれば、同一パスと判定されたパスの数を検出し、該パス数に基づいて時刻差に重み付けを施し、重み付けされた検出時刻差の合計値に基づいてタイミングの進み、遅れを制御するようにしたから、電波環境（マルチパス環境）が変化しても略同一の感度でタイミング制御（同期追跡制御）を行うことができる。
又、本発明によれば、同一パスと判定されたパスで、相関値が所定レベル以上のパスの数に基づいて時刻差に重み付けを施し、重み付けされた検出時刻差の合計値に基づいてタイミングの進み、遅れを制御するようにしたから、電波環境をより考慮してタイミング制御（同期追跡制御）を行うことができる。
又、本発明によれば、時刻差の合計値に基づいて電圧制御発振器（ＶＣＯ）を制御してシステムクロック周波数を制御して容易にタイミングを制御できる。
又、本発明によれば、高速クロック発振器から出力するパルスを分周してシステムクロックを発生すと共に、パルスの挿入、抜き取りを行ってシステムクロック周波数を制御するようにしたから、アナログ素子を除去してデジタル的にタイミングを制御できる。
又、本発明によれば、システムクロックを分周して各種タイミング信号を生成すると共に、位相差に基づいてプリセット数値（分周比）を変えてタイミングの進み、遅れを制御するようにしたから、デジタル的にタイミングを制御できると共に、高速クロック発振器を不要にできる。
以上、本発明を実施例により説明したが、本発明は請求の範囲に記載した本発明の主旨に従い種々の変形が可能であり、本発明はこれらを排除するものではない。
本発明は直接拡散によるスペクトラム拡散通信方式（以下ＤＳ）におけるＣＤＭＡ用受信機に係わり、特に、基準タイミングに同期させることが可能なＣＤＭＡ用受信機に関する。
背景技術
ワイヤレスマルチメディア通信を実現する次世代の移動通信システムとして、DS-CDMA(Direct Sequence Code Division Multiple Access:直接拡散符号分割多元接続)技術を用いたデジタルセルラー無線通信システムの開発が進められている。かかるCDMA通信において、複数のチャンネルあるいはユーザの伝送情報は拡散符号により多重され、無線回線などの伝送路を通じて伝送される。
移動通信では、移動体の速度および搬送波の周波数によって決まる最大周波数をもった、ランダムな振幅・位相の変化、フェージングが起こり、これによって固定の無線通信に比較して、安定した受信が非常に難しい。このような周波数選択性フェージングの影響による劣化を軽減するものとして、スペクトラム拡散通信方式が有効である。それは挟帯域の信号を高帯域に拡散して送信するため、ある固有の周波数域で受信電界強度の落ち込みが生じても、その他の帯域から情報を誤り少なく復元できるからである。
又、移動通信では、遠くの高層ビルや山などからの遅延波により、受信機周辺の環境によって上記と同様のフェージングが生じるとマルチパスフェージング環境となる。ＤＳの場合、この遅延波は拡散符号に対して干渉波となるため受信特性の劣化を招く。この遅延波を特性改善に積極的に用いる方法の一つとして、RAKE受信方式が知られている。これはマルチパスの各パスを介して到来する各遅延波毎に逆拡散を行ない、それぞれの遅延時間を揃え、受信レベルに応じて重み付けして加算することで合成するものである。
図２３は従来のＣＤＭＡ用無線機の構成例であり、１は送信系回路、２は受信系回路、３は送信信号をアンテナに送出し、受信信号を受信系回路に入力するデュプレクサ、４はアンテナである。送信系回路１において、１ａは送信信号（送信データ）をコード化するコーダ、１ｂはマッピング部であり、例えば、フレームデータ（パイロット信号及び送信データ）を１ビットづつ交互に振り分けて同相成分（Ｉ成分：In-Phase compornent）データと直交成分（Ｑ成分：Quadrature compornent）データの２系列のＩシンボルデータＤI，ＱシンボルデータＤQに変換するもの、１ｃ，１ｄはＩシンボルデータ，ＱシンボルデータＤI，ＤQに所定の拡散コードを用いて拡散変調を施す拡散器、１ｅ，１ｆは波形成形用のフィルター、１ｇ，１ｈは各フィルタ１ｅ，１ｆの出力をＤＡ変換するＤＡコンバータ、１ｉはＩch信号、Ｑch信号にＱＰＳＫ直交変調を施して出力する直交変調回路、１ｊはＩＦかＲＦへの周波数変換、高周波増幅等を行う無線部である。
受信系回路２において、２ａはＲＦかＩＦへの周波数変換、高周波増幅等を行う無線部、２ｂは直交検波によりＩch信号，Ｑch信号を復調する直交検波回路、２ｃ，２ｄはＩch，Ｑch信号をデジタルに変換するＡＤコンバータ、２ｅはマルチパスをサーチするパスサーチ回路、２ｆはレーク合成／復調部であり、マルチパスのパス毎に逆拡散処理を実行し、逆拡散により得られたＩシンボルデータ，ＱシンボルデータＤI′，ＤQ′を元のデータに復調し、復調結果を合成して出力するもの、２ｇはデコーダである。
図２４はパスサーチ部２ｅとレーク合成／復調部２ｆの構成図である。レーク合成／復調部２ｆは、マルチパスの各パスに応じて設けられたフィンガー部５1，５2，５3、各フィンガー部の出力を合成するレーク合成部６を有している。パスサーチ部２ｅはマッチトフィルタ（ＭＦ：mached filter）７ａ、積分回路７ｂ、パス選別部７ｃ、タイミング生成部７ｄを備え、マルチパスを検出し、該マルチパスを構成する各パスを介して到来する信号の到来時刻あるいは基準時刻からの遅延時間を識別し、各パスに応じたフィンガー部に逆拡散開始のタイミングデータＰ1〜Ｐ3及び遅延時間調整データＤ1〜Ｄ3を入力する。
送信機より送られてくる信号の受信レベルは図２５に示すようにマルチパスに応じて変化し、かつ、受信機への到達時刻も異なる。そこで、マッチトフィルタ７ａは、受信信号に含まれる希望信号の自己相関を出力する。アンテナ４の受信出力には自分に割り当てられたチャンネル以外の他チャンネル成分も含まれているから、マッチトフィルタ７ａは自チャンネルの拡散符号を用いてアンテナ受信信号より自チャンネルの信号成分（希望信号）を抽出して出力する。この場合、Ｉch信号とＱch信号の相関値Ｉ，Ｑが独立して得られるから、例えば（Ｉ＋ｊＱ）（Ｉ−ｊＱ）＝Ｉ2＋Ｑ2の演算を行って電力値に出力する。
すなわち、マッチトフィルタ７ａはマルチパスの影響を受けた直接拡散信号（ＤＳ信号）が入力すると、到来遅延時間と受信電界強度に応じた複数のピークを持つパルス列を出力し、積分回路７ｂを通してパス選別部７ｃに入力する。積分回路７ｂはフェージングによる瞬時的なレベルの落ち込みでの取こぼしを救済するためにマッチトフィルタ出力を時間平均してパス選別部７ｃに入力する。パス選別部７ｃは積分回路の積分出力（図２５）を参照し、しきい値より大きなマルチパス信号ＭＰ1、ＭＰ2、ＭＰ3に基づいてマルチパスを検出し、マルチパスを構成する各パス及び遅延時間ｔ1，ｔ2,ｔ3を検出し、各パスに応じたフィンガー部５1，５2，５3に逆拡散開始のタイミングデータＰ1，Ｐ2，Ｐ3及び遅延時間調整データＤ1，Ｄ2，Ｄ3を入力する。なお、マルチパス信号ＭＰ1、ＭＰ2、ＭＰ3をその大きさ順に並べ、マルチパス信号が最大のパスを１番目のフィンガー５1に割り当て、マルチパス信号が第２番目の大きさのパスを２番目のフィンガー５2に割り当て、マルチパス信号が第３番目の大きさのパスを３番目のフィンガー５3に割り当て、各フィンガー部は割り当てられたパスを介して到来する信号に以下の処理を行う。
各パスに応じたフィンガー部５1，５2，５3は同一構成になっており、逆拡散回路５ａ、復調回路５ｂ、遅延回路５ｃを有している。各逆拡散回路５ａはパスサーチ部２ｅより指示されたタイミング（Ｐ1〜Ｐ3）で自チャンネルの拡散コードを用いて受信Ｉch信号，Ｑch信号に逆拡散処理を施す。復調回路５ｂは逆拡散により得られたＩシンボルデータＤI′，ＱシンボルデータＤQ′を用いて元のデータを復調し、遅延回路５ｃはパスサーチ部２ｅより指示された時間（Ｄ1〜Ｄ3）遅延して出力する。この結果、各フィンガー部は送信機の拡散符号と同一タイミングで逆拡散し、かつ、パスに応じて遅延時間を調整し、位相を揃えてレーク合成部６に入力し、レーク合成部は入力信号を合成して出力する。
図２６はフィンガー部における逆拡散回路の構成例であり、Ｉch信号とＱch信号のそれぞれに逆拡散処理を施せるようになっている。８ａは送信機と同一の拡散コードを発生する拡散コード発生部であり、符号長は１シンボル当りのチップ数Ｎで例えば256である。８ｂは１チップ毎にＩch信号と拡散コードを乗算する乗算器、８ｂ′は１チップ毎にＱch信号と拡散コードを乗算する乗算器、８ｃ，８ｃ′は乗算結果を１シンボル周期にわたって積算（256回累積加算）する積分器で、８ｄ，８ｄ′は加算器、８ｅ，８ｅ′は１チップ時間遅延回路、８ｆ，８ｆ′はシンボルクロックで１シンボル周期の累積結果をラッチしてＩシンボルデータＤI′，ＤQ′を出力する出力レジスタである。
以上要約すれば、パスサーチ部２ｅのマッチトフィルタ７ａにおいて受信信号と希望信号（予測される拡散符号列）との相関値を求め、その値が大きいものをパス選択部７ｃで選びその時間差を逆拡散回路５ａへ通知する。図２４では相関値の積分出力が大きい３つを逆拡散している。
このようにして検出される３つの確からしいパスの到来時間ｔ1，ｔ2，ｔ3を、それぞれのフィンガー部５1，５2，５3における逆拡散回路５ａの逆拡散タイミングとする。各逆拡散回路５ａでは、このようにして得られた逆拡散タイミングに合わせて逆拡散コードを発生し、受信データを逆拡散する。位相変調であれば、逆拡散により得られたＩ，Ｑシンボルデータから復調回路５ｂによって元のデータを復元する。その後それぞれの遅延量の中から、一番遅いものに合わせて他の２つの遅延回路５ｃでシフトして復元データの位置を揃える。これを加算することで合成信号を得る。この結果を図示しないデータ判定部の比較器で”０”，”１”判定し、受信データとする。場合によっては、レーク合成部６で合成前にそれぞれの受信レベルに応じた信頼度を乗じてから加算することで最大比合成する。
以上の説明では、DLL(Delay Locked Loop)回路を設けなかったが、実際には、図２７に示すように、パスサーチ部２ｅと各フィンガー部５1，５2，５3間にDLL回路９1〜９3が設けられている。パスサーチ部２ｅで同期捕捉しても何もしなければシステムクロックの周波数変動や送受信機間の距離変動、雑音の影響などで同期位置を見失ってしまう。このため、相関器７ａ′で同期捕捉に成功した時、受信側の逆拡散符号列が時間ずれを起こさないように制御する必要がある（同期追跡）。DLL回路９1〜９3はフィンガー部５1〜５3における逆拡散のタイミングをパスサーチ部２ｅの初期タイミングデータ生成部７ｄが指示するタイミングに同期するよう制御する。
図２８はDLL回路の構成図である。９ａは１シンボル期間毎にNチップの逆拡散符号列Ａ１を循環的に発生する逆拡散符号発生器であり、初期タイミング生成部７ｄから出力するタイミングデータに応じた初期値がロードされる。９ｂは１チップ周期分逆拡散符号列Ａ1を遅延して第２の逆拡散符号列Ａ2を出力する遅延回路、９ｃ，９ｄは逆拡散符号Ａ1，Ａ2にキャリア信号を乗算する乗算部、９ｅは第１の逆拡散符号列Ａ1と受信信号（受信拡散符号列）Ｂをチップ毎に乗算する乗算器、９ｆは１チップ遅延した第２の逆拡散符号列Ａ2と受信拡散符号列Ｂをチップ毎に乗算する乗算器、９ｇ，９ｈはバンドパスフィルタ、９ｉ，９ｊは包絡線検波器、９ｋは包絡線検波器９ｉの出力と包絡線検波器９ｊの出力の符号を反転したものを加算する加算器、９ｍはローパスフィルタ、９ｎはローパスフィルタ出力に基づいてクロック周波数（チップ周波数）を可変する電圧制御発振器（ＶＣＯ）、９ｐはチップクロックをカウントして逆拡散タイミング信号を出力するカウンタである。
乗算器９ｅは逆拡散符号列Ａ1と受信拡散符号列Ｂの相関を演算する機能を備え、これら符号の位相が一致していれば最大になる。従って、包絡線検波器９ｉは図２９（ａ）に示すように１シンボル毎に１チップ周期幅の相関値Ｒ（τ）＝１を出力し、位相が１チップ周期以上ずれると相関値Ｒ（τ）＝1/Nを出力する。乗算器９ｆは１チップ周期遅延した第２の逆拡散符号列Ａ2と受信拡散符号列Ｂの相関を演算する機能を備え、これら符号の位相が一致していれば最大になる。従って、包絡線検波器９ｊは図２９（ｂ）に示すように１シンボル毎に１チップ周期幅の相関値Ｒ（τ）＝１を出力し、位相が１チップ周期以上ずれると相関値Ｒ（τ）＝1/Nを出力する。加算器９ｋは包絡線検波器９ｉの出力と包絡線検波器９ｊの出力の符号を反転したものを加算することにより、位相差τに対して図２９（ｃ）に示すＳカーブ特性を有する信号をローパスフィルタ９３を介して出力する。
電圧制御発振器９ｇは、ローパスフィルタ出力に基づいて位相差τが０となるようにクロック周波数を制御する。例えば、逆拡散符号の位相が受信拡散符号に対して進めばクロック周波数を小さくして位相差が０となるように制御し、又、逆拡散符号の位相が受信拡散符号に対して遅れればクロック周波数を高くして位相差が０となるように制御する。
以上により、パスサーチ部２ｅで送信側の拡散符号列（受信拡散符号列）の位相を１チップ以内の精度で検出し（同期捕捉）、以後、DLL回路９1〜９3により同期追跡を行い、送信側拡散符号列の位相に同期した逆拡散符号列Ａ1をフィンガー部に入力する。
移動通信では送受信機の一方もしくは両方の環境が時間と共に変化するため、パスサーチ部２ｅでは推移していく遅延量と受信レベルから、新たに検出した３つのパスがそれまで受信していた３つのパスと同じであることを推測し、レーク受信機は該３つのパスからの信号を用いてレーク受信制御する必要がある。また、始めに確からしかった３つのパス（受信強度が大きな３つのパス）とは別の遅延量の新たなパスがより確からしくなることもある。かかる場合、パスの割り当てを切り替える必要がある。従来のパス割り当ての切替は、マルチパス信号をその大きさ順に並べ、マルチパス信号が最大のパスを１番目のフィンガー５1に割り当て、マルチパス信号が第２番目の大きさのパスを２番目のフィンガー５2に割り当て、マルチパス信号が第３番目の大きさのパスを３番目のフィンガー５3に割り当てるものであった。しかし、かかる割り当て方法では、新しく確からしいと推定されたパスの遅延量が小さいと、他の２つパスを介して送られてくる拡散周期の一部が欠落する。
図３０はパス割り当ての切替時に生じるデータ欠落の説明図である。第１のパス割当て切替時点において、マッチトフィルタ７ａより得られる５個のパスａ〜ｅの相関値は大きさ順にｂ＞ｄ＞ｅ＞ａ＞ｃである。パス選別部７ｃは上位３個のパスｂ，ｄ，ｅを選択し、パスｂを第１のフィンガー部５1に割り当て、パスｄを第２のフィンガー部５2に割り当て、パスｅを第３のフィンガー部５3に割り当てる。各フィンガー部５1，５2，５3はそれぞれ時刻Ｔ11，Ｔ12，Ｔ13においてパスｂ，ｄ，ｅから到来する信号に逆拡散処理を施し、得られた逆拡散信号を遅延時間ｄ1，ｄ2，ｄ3遅延して位相を揃えて出力する。
ついで、第２のパス割当て切替時点において、マッチトフィルタ７ａより得られる５個のパスａ〜ｅの相関値は大きさ順にｄ＞ｂ＞ａ＞ｅ＞ｃになる。パス選別部７ｃは上位３個のパスｄ，ｂ，ａを選択し、パスｄを第１のフィンガー部５1に割り当て、パスｂを第２のフィンガー部５2に割り当て、パスａを第３のフィンガー部５3に割り当てる。この結果、各フィンガー部５1，５2，５3はそれぞれ時刻Ｔ21，Ｔ22，Ｔ23においてパスｄ，ｂ，ａから到来する信号に逆拡散処理を施し、得られた逆拡散信号を遅延時間ｄ1′，ｄ2′，ｄ3′遅延して位相を揃えて出力する。以上より、第１、第２のパス割当て切替時点の間にパスｂを介して受信した有効データが８シンボルであるとすれば、パスｄを介して受信した有効データは６．７シンボル、パスｅを介して受信した有効データは４．６シンボルである。このため、最長有効データ（＝８シンボル）に対して、パスｄよりのデータは１．３シンボル分欠落し（欠落部ＤＦ１）、パスｅよりのデータは３．４シンボル分欠落する（欠落部ＤＦ２）。この欠落部では拡散利得が減小し、検出精度が劣化する。
又、確からしい３つのパスが変わらない場合であっても、そのマルチパス信号レベル（相関値）が変化するとパスの割り当て切替が行われて上述のデータ欠落が発生する。又、受信環境やシンボル周期によっては更に多くのシンボルが欠落し、場合によっては全パスからのデータが欠落する。
上記パスサーチ法では、受信レベルの大きいパスから始めてフィンガー部を順番に割り当てる。このパス割当方法は簡単に行える利点がある。しかし、前述のようにデータ欠落が発生し、しかも、同じ３つのパスであってもマルチパス信号レベル（相関値）により相互に入れ替わり、この入れ替りによりデータ欠落が発生する。
以上より、前回と今回のパスの同一性を正確に判定し、同一の場合には該パスのフィンガー部への割当てを変更しないようにする必要がある。
又、基地局と移動機の送受のクロックは非同期でスイープし、しかも、移動機のシステムクロックは変動する。このため、なんらかのタイミング同期を行なって移動機のタイミングを基地局の基準タイミングに同期させる必要がある。従来はDLL回路によりかかるタイミング制御を行っているが、DLL回路は、パス（フィンガー）毎に必要で、しかも、VCO、包絡線検波部、各種フィルタなどのアナログ回路を必要とする問題がある。
従って、本発明の目的は、パスの同一性を正確に判定し、同一の場合にはフィンガーへのパス割当てを変更しないようにすることである。
本発明の別の目的は、DLL回路を使用しないで基準タイミングに同期させることである。
本発明の別の目的は、デジタル的にDLL回路に相当するパス追従機能を備えたＣＤＭＡ用受信機を提供することである。
発明の開示
ＣＤＭＡ用受信機おけるパスサーチ部を、（1）所定時間毎に受信信号と希望信号との相関を検出する相関検出部、（2）前記相関のピークレベルに基づいて希望信号が到来する複数のパスを選別すると共にピーク検出時刻を希望信号検出時刻とする選別部、（3）今回選別したパスを介して到来する希望信号の検出時刻と前回の検出時刻との差が許容範囲内であれば、今回選別したパスが所定の逆拡散／遅延調整部においてそれまで割り当てていたパスと同一であると判定するパス判定部、（4）同一パスであれば該選別したパスを介して到来する希望信号に対する逆拡散及び遅延調整処理をそれまでと同一の逆拡散／遅延調整部に実行させるようパスの割当てを行うパス割当て部で構成し、タイミング制御部を、（1）前記同一パスにおける今回の検出時刻と基準時刻との差を演算する演算部、（2）各同一パスにおける前記時刻差の合計値に基づいてタイミングの進み／遅れを制御するタイミング制御回路、で構成する。
このようにＣＤＭＡ用受信機を構成すれば、それまでフィンガー部（逆拡散／遅延調整部）に割り当てていたパスと今回選別したパスが同一であれば、該パスのフィンガー部への割当てを変更しないから、パス割り当て時におけるデータ欠落を防止できる。
又、検出時刻の差が許容範囲（１チップ時間）内にあるかによりパスの同一性を判定するため、パス同一性の推定精度を高めることができる。
又、パスサーチ部で送信側の拡散符号列の位相を１チップ以内の精度で検出でき（同期捕捉）、しかも、各同一パスにおける今回の検出時刻と検出時刻との差の合計値に基づいてタイミング信号の進み／遅れを制御できる（同期追跡）。この結果、送受信機間の距離変動やシステムクロック変動が発生しても、各部のタイミングを基地局の基準タイミングに同期させることができ、DLL回路を不要にできる。尚、（1）各フィンガー部に新たなパスを割り当てた時の該パスにおける希望信号検出時刻を基準時刻とし、あるいは、（2）基地局との通信開始時に検出した基地局のフレーム開始時刻を基準時刻とする。
タイミング制御回路は、以下によりタイミングの進み、遅れを制御する。
第１の方法は、今回の検出時刻が基準時刻より遅いか、早いかに応じて、前記時刻差を＋１，−１とし、各同一パスにおける時刻差の合計値に基づいてタイミングの進み、遅れを制御する。このようにすれば、ハード構成を簡単にできる。
第２の方法は、今回の相関値の大きさ（受信レベル）に基づいて時刻差に重み付けを施し、各同一パスにおける重み付けされた時刻差の合計値に基づいてタイミングの進み、遅れを制御する。このようにすれば、相関値が大きなパスに高信頼度を与えてタイミング制御（同期追跡制御）ができる。
第３の方法は、同一パスと判定されたパスの数を検出し、該パス数に基づいて時刻差の合計値を正規化し、得られた値に基づいてタイミングの進み、遅れを制御する。このようにすれば、電波環境によりマルチパス数が変化しても感度一定のタイミング制御（同期追跡制御）を行うことができる。
第４の方法は、前回と同一パスと判定されたパスで、相関値が所定レベル以上のパス数に基づいて時刻差の合計値を正規化し、得られた値に基づいてタイミングの進み、遅れを制御する。このようにすれば、電波環境をより考慮して感度一定のタイミング制御（同期追跡制御）を行うことができる。
タイミングの具体的な制御法は、（1）時刻差の合計値に基づいて電圧制御発振器（ＶＣＯ）を制御してシステムクロックの周波数を制御し、あるいは、（2）高速クロック発振器から出力するパルスを分周してシステムクロックを発生する場合は、時刻差の合計値に基づいてパルスの挿入、抜き取りを行ってシステムクロック周波数を制御し、あるいは、（3）システムクロックを分周して各種タイミング信号を生成する場合は、時刻差の合計値に基づいて該分周比を制御することによりタイミングの進み、遅れを制御する。
【図面の簡単な説明】
図１は本発明のCDMA用受信機の基本構成図である。
図２は本発明のパス割り当て説明図である。
図３は本発明のCDMA用受信機を備えた無線機の全体の構成図である。
図４は本発明のCDMA用受信機の要部構成図である。
図５はピーク検出動作説明図である。
図６は積分回路の構成図である。
図７は極値検出部の構成図である。
図８はパス選別部の構成図である。
図９はパス追従部の構成図である。
図１０はパス追従部の動作説明用タイムチャートである。
図１１は逆拡散タイミング生成部の構成図である。
図１２はタイミング制御部における演算部の構成図である。
図１３はタイミング制御部におけるタイミング制御回路の第１の構成図である。
図１４はタイミング制御部におけるタイミング制御回路の第２の構成図である。
図１５はタイミング制御部におけるタイミング制御回路の第３の構成図である。
図１６はタイミング制御部におけるタイミング制御回路の第４の構成図である。
図１７は有効パス数による正規化の例を示す図表である。
図１８は有効パス計数部を備えたパス追従部の構成図である。
図１９は有効パス計数部を備えたパス追従部の別の構成図である。
図２０はタイミング制御部における演算部の別の構成図（位相差に応じた数値を出力）である。
図２１はタイミング制御部における演算部の別の構成図（受信レベルに応じた重み付け）である。
図２２はタイミング制御部における演算部の別の構成図（基準時刻固定）である。
図２３は従来のCDMA用無線機の構成図である。
図２４は従来のパスサーチ及びレーク合成／復調部の構成図である。
図２５はパスサーチ部によるパスサーチ説明図である。
図２６は逆拡散回路の例である。
図２７はDLLを備えたパスサーチ部及びレーク合成部の構成図である。
図２８はDLL回路の構成図である。
図２９はDLLのSカーブ説明図である。
図３０はパス割り当ての切替時におけるデータ欠落の説明図である。
発明を実施するための最良の形態
（Ａ）本発明の概略
図１は本発明のＣＤＭＡ用受信機の基本構成図である。図中、１１1〜１１3はフィンガー部（逆拡散／遅延調整部）で、割り当てられたパスを介して到来する３つの遅延希望波ｂ，ｄ，ｅにタイミングｔ1〜ｔ3で逆拡散処理を施し、逆拡散処理により得られた逆拡散信号に該パスに応じた遅延量d1〜d3を加えて出力するもの、１２は各フィンガー部の出力を合成する合成部、１３は各フィンガー部にパスを割り当てるパスサーチ部、１４はタイミングを基準タイミングに同期させるタイミング制御部である。
パスサーチ部１３は、受信信号と希望信号との相関を検出する相関器３１、相関のピークレベルに基づいて希望信号が到来する複数のパスを選別すると共に、ピーク検出時刻を希望信号検出時刻とするパス選別部３４、選別されたパスがいずれかのフィンガー部にそれまで割り当てていたパスと同一であれば、引き続き該フィンガー部に逆拡散／遅延調整処理を実行させるパス追従部３５を有している。
パス追従部３５は、（1）各フィンガー部に新たなパスを割り当てた時の該パスの希望信号検出時刻をそれぞれ基準時刻Ｔrjとして記憶すると共に、該パスの最新（前回）の希望信号検出時刻を記憶する検出時刻記憶部４１、（2）今回選別したパスを介して到来する希望信号の検出時刻と記憶部に記憶してある前回の検出時刻との差が許容範囲内であれば、今回選別したパスが所定のフィンガー部においてそれまで割り当てていたパスと同一であると判定するパス判定部４２、（3）同一パスであれば該選別したパスを介して到来する希望信号に対する逆拡散及び遅延調整処理をそれまでと同一のフィンガー部に実行させるようパスの割当てを行うパス割当て部４３を備えている。
タイミング制御部１４は、（1）同一パスにおける今回の検出時刻と該パスの基準時刻との差を演算する演算部５１、（2）各同一パスにおける時刻差の合計値に基づいてタイミングの進み／遅れを制御するタイミング制御回路５２を備えている。
パス追従部３５は、パス同一性の判定のためにDLL回路と同様に擬似的なＳカーブをウィンドウとして用意し、該Ｓカーブウィンドウ内に新たに相関検出したタイミングが存在すればパスが同一であると推定する。具体的には、前回いずれかのフィンガー部に割り当てたパスの相関値の検出タイミング（前記の希望信号検出時刻）（Ｔ0）と今回選別したパスの相関値の検出タイミング（今回の希望信号検出時刻）（Ｔ1）とが±δチップ以内にあるかを判断する（δ=0.5チップ）。すなわち、次式
Ｔ0−δ＜Ｔ1＜Ｔ0＋δ
を満足するかチェックし、満足すれば、パスが同一であると推定する。そして、同一であれば、パス追従部３５は今回選別したパスをそれまでと同一のフィンガー部に割り当てる。又、パス追従部３５は以上のパス同一性に基づいてパス割り当てをしないフィンガー部には、同じく割り当てされなかった選別パスを個別に強制的に割り振る。これらは新たに生じた確からしいパスであるので、それまでのパスのタイミングとは大幅に変わっている可能性があるが、受信レベルの低いパスが切り捨てられ、その合成による利得も小さいので、欠落による影響は小さい。
以上により、パスフィンガー部へのパス割り当てが完了すれば、各パスを介して到来した希望信号の検出時刻（Ｔ1）を各フィンガー部に入力して逆拡散演算を行わせる。
検出時刻記憶部４１は、前述のようにフィンガー部１１1〜１１3に新たにパスを割り当てた時の該パスの希望信号検出時刻を基準時刻Ｔr1〜Ｔr3として記憶している。タイミング制御部１４の演算部５１は、パス同一であると判定されたパスにおける今回の希望信号検出時刻Ｔ1と記憶部に記憶されている基準時刻との差を演算し、タイミング制御回路５２は同一であると判定された全パスにおける前記時刻差の合計値に基づいて、システムクロックの周波数を制御してタイミングの進み／遅れを制御する。
以上により、パスサーチ部１３で送信側の拡散符号列の位相を１チップ以内の精度で検出し（同期捕捉）、以後、タイミング制御部１４でタイミング信号の進み／遅れを制御する（同期追跡）。
（Ｂ）本発明のパス割り当て制御
図２はパス割当ての説明図である。最初のパス割当て時点において、相関検出部３１より得られる５個のパスａ〜ｇの相関値は大きさ順にｂ＞ｄ＞ｅ＞ｃ＞ａである。パス選別部３４はフィンガー数（＝３）の上位３個のパスｂ，ｄ，ｅを候補パスとして選別し、相関値順にそれぞれの検出時刻Ｔ1，Ｔ2，Ｔ3をパス追従部３５に出力する。初期時、パス追従部３５は検出時刻Ｔ1，Ｔ2，Ｔ3を記憶すると共に、相関値が大きな候補パスｂ，ｄ，ｅの順にパスを第１〜第３フィンガー部１１1，１１2，１１3に割り当てる。すなわち、初期時、パス追従部３５はパスｂを第１のフィンガー部１１1に割り当て、パスｄを第２のフィンガー部１１2に割り当て、パスｅを第３のフィンガー部１１3に割り当て、それぞれのフィンガー部に逆拡散開始タイミングt1〜t3及び遅延時間ｄ1〜ｄ3を入力する。各フィンガー部１１1，１１2，１１3はそれぞれ時刻ｔ1、ｔ2、ｔ3においてパスｂ，ｄ，ｅから到来する信号に逆拡散処理を施し、得られた逆拡散信号を遅延時間ｄ1，ｄ2，ｄ3遅延して位相を揃えて出力する。
ついで、第２のパス割当て時点において、相関検出部３１より得られる５個のパスａ′〜ｅ′の相関値は大きさ順にｄ′＞ｂ′＞ａ′＞ｃ′＞ｅ′になる。パス選別部３４はフィンガー数（＝３）の上位３個のパスｄ′，ｂ′，ａ′を候補パスとして選別して、相関値順にそれぞれの検出時刻Ｔ1′，Ｔ2′，Ｔ3′をパス追従部３５に出力する。これにより、パス追従部３５は、▲１▼相関値順に今回選別した候補パスｄ′の検出時刻Ｔ1′と前回記憶してある各検出時刻Ｔ1〜Ｔ3との差が許容範囲内であるかチェックし、▲２▼ついで、２番目に大きい候補パスｂ′の検出時刻Ｔ2′と記憶してある各検出時刻Ｔ1〜Ｔ3との差が許容範囲内であるかチェックし、▲３▼最後に、検出時刻Ｔ3′と記憶してある各検出時刻Ｔ1〜Ｔ3との差が許容範囲内であるかチェックする。
パス追従部３５は、▲１▼〜▲３▼のそれぞれにおいて差が許容範囲内であれば、今回選別したパスが所定のフィンガー部にそれまで割り当てていたパスと同一であると判定する。例えば、検出時刻Ｔ1と検出時刻Ｔ1′との差及び検出時刻Ｔ2と検出時刻Ｔ2′との差が共に許容範囲内となるから、パスｂとパスｂ′、パスｄとパスｄ′はそれぞれ同一パスであると判定する。
ついで、パス追従部３５は、パスｂ′，パスｄ′を介して到来する希望信号に対する逆拡散及び遅延調整処理をパスｂ，パスｄのフィンガー部に実行させる。すなわち、パス追従部３５はパスｂ′を第１のフィンガー部１１1に割り当て、パスｄ′を第２のフィンガー部１１2に割り当て、それぞれのフィンガー部に逆拡散開始タイミングｔ1′，ｔ2′及び遅延時間ｄ1′，ｄ2′を入力する。このように、パスｂ，ｄと今回選別したパスｂ′，ｄ′が同一であれば、パスｂ′，パスｄ′を介して到来する希望信号に対する逆拡散及び遅延調整処理をパスｂ，パスｄのフィンガー部１１1，１１2に引き続き行わせるから、パス割り当て時においてフィンガー部１１1，１１2においてデータ欠落は発生しない。又、検出時刻の差が許容範囲内であるかによりパスの同一性を判定するため、パス同一性の推定精度を高めることができる。
一方、パス追従部３５は、パスの同一性基準に従ってパス割当てがなされなかったフィンガー部１１3には、同様に割り当てられなかったパスａ′を割り当て、該フィンガー部１１3に逆拡散開始タイミングｔ3′及び遅延時間ｄ3′を入力する。この結果、フィンガー部１１3はそれまでのパスｅと異なるパスａ′から到来する希望信号に対して逆拡散及び遅延調整処理を行う。このため、パスｅからのデータが3.4シンボル欠落し（欠落部ＤＦ）、この欠落により拡散利得は減小するが、全体でのデータ欠落数を最小にでき、検出精度を従来に比べて向上することができる。
（Ｃ）実施例
（ａ）無線機の全体の構成
図３は本発明のＣＤＭＡ用受信機を備えた無線機の構成図であり、図２３と同一部分には同一符号を付している。１は送信系回路、２は受信系回路、３は送信信号をアンテナに送出し、受信信号を受信系回路に入力するデュプレクサ、４はアンテナである。送信系回路１において、１ａは送信信号（送信データ）をコード化するコーダ、１ｂはマッピング部であり、例えば、フレームデータ（パイロット信号及び送信データ）を１ビットづつ交互に振り分けて同相成分（Ｉ成分：In-Phase compornent）データと直交成分（Ｑ成分：Quadrature compornent）データの２系列のＩシンボルデータＤI，ＱシンボルデータＤQに変換するもの、１ｃ，１ｄはＩシンボルデータ，ＱシンボルデータＤI，ＤQに所定の拡散コードを用いて拡散変調を施す拡散器、１ｅ，１ｆは波形成形用のフィルタ、１ｇ，１ｈは各フィルタ１ｅ，１ｆの出力をＤＡ変換するＤＡコンバータ、１ｉはＩch信号、Ｑch信号にＱＰＳＫ直交変調を施して出力する直交変調回路、１ｊはＩＦかＲＦへの周波数変換、高周波増幅等を行う無線部である。
受信系回路２において、２ａはＲＦかＩＦへの周波数変換、高周波増幅等を行う無線部、２ｂは直交検波によりＩch信号，Ｑch信号を復調する直交検波回路、２ｃ，２ｄはＩch，Ｑch信号をデジタルに変換するＡＤコンバータ、２ｇはデコーダである。又、１１はレーク合成／復調部であり、複数のフィンガー部１１1〜１１3（図１）を備えている。１３はパスをサーチしてフィンガー部に割り当てるパスサーチ部、１４は基準タイミングに同期させるタイミング制御部、１５はタイミング制御部によりクロックMCLKの周波数を制御されるクロック発生部である。
（ｂ）本発明のCDMA用受信機
図４は本発明のCDMA用受信機の要部構成図である。
１１1〜１１3はそれぞれフィンガー部（逆拡散／遅延調整部）あり、割り当てられたパスを介して到来する希望信号に指示されたタイミングｔ1〜ｔ3に基づいて逆拡散処理を施し、逆拡散処理により得られた逆拡散信号に該パスに応じた遅延量ｄ1〜ｄ3を加えて出力するもの、１２は各フィンガー部の出力を合成する合成部、１３は各フィンガー部にパスを割り当てるパスサーチ部、１４はタイミングを基準タイミングに同期させるタイミング制御部である。
各フィンガー部１１1〜１１3は同一構成になっており、逆拡散回路２１、復調回路２２、遅延回路２３を有している。各逆拡散回路２１はパスサーチ部１３より指示された逆拡散タイミング（ｔ1〜ｔ3）で自チャンネルの拡散コードを用いて受信Ｉch信号，Ｑch信号に逆拡散処理を施す。復調回路２２は逆拡散により得られたＩシンボルデータＤI，ＱシンボルデータＤQを用いて元のデータを復調し、遅延回路２３はパスサーチ部１３より指示された時間（ｄ1〜ｄ3）遅延して出力する。この結果、各フィンガー部１１1〜１１3は送信機の拡散符号と同一タイミングで逆拡散し、かつ、パスに応じて遅延時間を調整し、位相を揃えてレーク合成部１２に入力し、レーク合成部１２は入力信号を合成して出力する。
パスサーチ部１３は相関検出を行うマッチトフィルタ（ＭＦ）３１、相関値を積分して出力する積分回路３２、極値検出部３３、パス選別部３４、パス追従部３５、タイミング生成部３６を有している。
マッチトフィルタ３１は自チャンネルの拡散符号を用いてアンテナ受信信号より自チャンネルの信号成分（希望信号）を抽出して出力する。この場合、Ｉch信号とＱch信号の相関値Ｉ，Ｑが独立して得られるから、例えば(I+jQ)(I-jQ)=I2+Q2の演算を行って電力値にして出力する。積分回路３２は、フェージングによる瞬時的なレベルの落ち込みでの取こぼしを救済するためにマッチトフィルタ出力を時間平均して出力する。極値検出部３３は積分相関値のピークを検出して出力する。パス選択部３４は該ピーク値に基づいて大きい順にフィンガー数の希望信号到来パスを選別すると共に、該パスを介して到来する希望信号の検出時刻を出力する。ピーク検出部３３は１チップ範囲内に複数のピークが存在する場合には、大きい方のピークを検出して出力する。
拡散符号は前後１チップ程度に有意な相関が現れるため、この範囲に別の遅延パスが存在すれば、相関器からはそれらの合成された相関値が出力される（図５参照）。この合成した相関値に１チップ範囲内に複数のピークＰＫ1，ＰＫ2が存在する場合、最大ピークＰＫ1をフィンガー部に割り当てることは有効であるが、それ以下の小さい値のピークＰＫ2は、より遅延差のある他のピークＰＫ3を合成するよりも有効であるかどうか相関値だけで判定できない。これは、図５に示すように実際はピークＰＫ3より小さなピークＰＫ2がピークＰＫ1の影響でピークＰＫ3より大きくなっている場合があるからである。又、チップ範囲内ではノイズにも相関があるため、レーク合成したときにノイズ成分が相殺されず、期待した利得が得られないからである。そこで、極値検出部３３はこの１チップ範囲で最大値をとるピークＰＫ1だけをパス選別の候補とし、最大でないピークＰＫ2をパス選別から除外する。
パス追従部３５は、検出時刻記憶部４１、パス判定部４２、パス割当て部４３を備えている。検出時刻記憶部４１は、各フィンガー部に新たなパスを割り当てた時の該パスの希望信号検出時刻を基準時刻として記憶すると共に、該パスの最新（前回）の希望信号検出時刻を記憶する。パス判定部４２は、パス選別部３４で選別したパスがそれまで選別していたいずれかのパスと同一であるか否かを、希望信号検出時刻に基づいて判定する。パス割当て部４３は、▲１▼判定の結果、同一パスであれば今回選別したパスを介して到来する希望信号に対する逆拡散及び遅延調整処理をそれまでと同一のフィンガー部に実行させるようパスの割当てを行う。すなわち、今回とそれまでのパスが同一であれば、引き続きそれまでと同一のフィンガー部に逆拡散／遅延調整処理を実行させる。又、▲２▼パス割当て部４３は、パスの同一性基準に従ってパス割当てがなされなかったフィンガー部には、受信レベル順に選別した強制的に割り当てる。
タイミング生成部３６は各フィンガー部１１1〜１１3に割り当てたパスの検出時刻Ｔ1〜Ｔ3に応じて各フィンガー部の逆拡散開始タイミングデータｔ1〜ｔ3及び遅延時間データｄ1〜ｄ3を生成して各フィンガー部１１1〜１１3に入力する。
（ｃ）パスサーチ部
（１）積分回路
図６は積分回路３２の構成図であり、nフレーム分の各サンプリング時刻における相関値の時間平均を計算して出力するようになっている。アドレスカウンタ32aはフレームタイミングによりアドレスをリセットすると共に、以後、マスタークロックMCLKが発生する毎にアドレスADRを歩進し、かつ、1クロック毎にリードサイクル/ライトサイクル信号RWSを出力する。RAM32bはマスタークロックMCLKでサンプリングした相関値をサンプリング時刻毎に積分して記憶するものであり、N個のマスタークロックで１フレームを構成するものとすれば、N個の相関積分値を記憶する。RAM32bは、リードサイクルにおいて、アドレスADRが示す相関積分値をバッファ32cを介して加算器32dに入力し、ライトサイクルにおいてバッファ32eを介して入力する加算結果（積分相関値）を記憶する。加算器32dはマスタークロック発生毎に相関値入力と積分相関値（RAM出力）を加算してレジスタ32fに格納し、レジスタ32fはライトサイクルにおいて加算結果をバッファ32eを介してRAM32bに入力し、所定のアドレスに格納する。
（２）極値検出部
図７は極値検出部３３の構成図である。
極値検出部３３は１チップ範囲で最大値をとるピークだけをパス選別の候補とし、最大でないピークをマスクしてパス選別から除外する。極値検出部３３はチップ周波数の４倍の周波数で動作するようになっており（４サンプリング／１チップ）、ピーク検出部３３1、最大ピーク検出部３３2、４進カウンタ（タイマ）３３3、積分相関値を1チップ期間遅延する遅延部３３4、1チップ範囲内で複数ピークが存在する場合には最大ピークのみを出力するゲート回路３３5を有している。
ピーク検出部３３1において、記憶部３３ａは積分相関値を記憶し、比較器３３ｂは今回のサンプリング値（積分相関値）と前回のサンプリング値を比較し、今回のサンプリング値が大きいときハイレベルの信号を出力し、Ｄ型フリップフロップ３３ｃは比較器出力を記憶し、アンドゲート３３ｄは増加から減小に転じた時点でピーク検出信号ＰＤを出力する。最大ピーク検出部３３2において、３３ｅは１チップ内の最大ピークを記憶する記憶部、比較器３３ｆはそれまでの最大ピークと検出されたピークの大小を比較し、今回のピークが大きければ最大ピーク検出信号ＭＰＤを出力し、アンドゲート３３ｇは最大ピーク検出信号ＭＰＤ発生時に極値検出信号ＰＫＤＴを出力し、記憶部３３ａに記憶されている値を最大ピーク値として記憶部３３ｅに記憶する。４進カウンタ３３3は最大ピークが検出される毎にリセットし、次の１チップ期間（相関性を有する範囲）に新たな最大ピークを検出しなければ計数値３のタイミングデータ有効信号ＤＴＥを出力し、ゲート回路３３5と記憶部３３ｅに入力する。
ゲート回路３３5はデータ有効信号ＤＴＥの発生タイミングで開く。このとき、遅延部３３4より1チップ期間遅延した積分相関値がゲート回路に入力しているから、ゲート回路３３5は最大ピークを出力する。すなわち、ゲート回路は1チップ範囲内に複数ピークが存在する場合には最大ピークのみ出力し、それ以外のピークをマスクする。この結果、公団のパス選別部３４は１チップ期間内で最大のピークのみ用いてパス選別制御を行う。すなわち、１チップ範囲で最大値をとるピークだけをパス選別の候補として、最大でないピークをパス選別から除外する。なお、データ有効信号ＤＴＥにより記憶部３３ｅはリセットされる。
（３）パス選別部
図８はパス選別部の構成図であり、極値検出部３３から入力する積分相関値Ｒ0とその相関検出時刻（スロットカウンタ値）Ｔ0を入力され、大きい順に８個の相関値Ｒ1〜Ｒ8とその検出時刻Ｔ1〜Ｔ8を選別するものである。８個選別するということは８個のフィンガー部が存在するものとしている。又、スロットカウンタ値は図６の積分回路におけるアドレスカウンタ32aのカウント値である。
図８において３４1〜３４8は第１〜第８番目に大きい積分相関値Ｒ1〜Ｒ8及びその検出時刻Ｔ1〜Ｔ8を記憶するための回路であり、それぞれ同一構成を有し、比較器３４ａとＤ型ＦＦ構成のレジスタ３４ｂとセレクタ３４ｃを備えている。比較器３４ａは、入力する積分相関値Ｒi-1（ｉ＝１〜８）とレジスタ３４ｂに記憶してある積分相関値Ｒi（ｉ＝１〜８）の大小を比較し、Ｒi-1＞Ｒiであればハイレベルのイネーブル信号ENSを出力する。セレクタ３４ｃはＲi-1＞Ｒiであればレジスタ３４ｂに記憶されている積分相関値Ｒiと検出時刻Ｔiを選択して次段に出力し、Ｒi-1≦Ｒiであれば入力した積分相関値Ｒi-1とその検出時刻Ｔi-1を選択して次段に出力する。レジスタ３４ｂはＲi-1＞Ｒiであれば入力した積分相関値Ｒi-1とその検出時刻Ｔi-1を新たに記憶し、Ｒi-1≦Ｒiであれば記憶内容を変更しない。以上により、パス選別部３４は大きい順に８個の相関値Ｒ1〜Ｒ8とその検出時刻Ｔ1〜Ｔ8を順に各回路３４1〜３４8のレジスタ３４ｂに記憶し、検出時刻Ｔ1〜Ｔ8を次段のパス追従部３５に出力する。
（４）パス追従部
図９はパス追従部の構成図、図１０はパス追従部の動作説明用タイムチャートである。３５ａは８＊２進のカウンタであり、０〜７を計数する８進カウンタ部とそのオーバフローパルスをカウントしてWRITE/READ信号をそれぞれ出力する２進カウンタ部で構成されている。３５ｂはWRITE時（パス同一性判定時）及びREAD時（パス強制割当て時）に計数値０〜７により第１〜第８番目の検出時刻Ｔ1〜Ｔ8を順次選択して出力するセレクタ、４１1〜４１8は第１〜第８フィンガー部に対応して設けられた検出時刻記憶部、４２1〜４２8は第１〜第８フィンガー部に対応して設けられ、今回とそれまでの選別パスの同一性を判定するパス同一性判定部、４３はパス同一性判定に基づいて割り当てられなかったフィンガー部にパスを強制的に割り当てるパス割当て部である。
（4-1）検出時刻記憶部
検出時刻記憶部４１1〜４１8は、各フィンガー部に強制的に新たなパスを割り当てた時の該パスの希望信号検出時刻を基準時刻Ｔrj(j=1〜8)として記憶する基準時刻記憶部４１ａ1〜４１ａ8と、該パスの最新（前回）の希望信号検出時刻Ｔj′(j=1〜8)を記憶する前回検出時刻記憶部４１ｂ1〜４１ｂ8を備えている。
（4-2）パス同一性判定部
第１〜第８パス同一性判定部４２1〜４２8は同一の構成を備え、セレクタ３５ｂから出力する今回の検出タイミングＴiと前回の検出タイミングＴj′を比較し、次式
Ｔj′−δ＜Ｔi＜Ｔj′＋δ（ｊ＝１〜８） （1）
を満足するかチェックする比較器４２ａ、アンドゲート４２ｂ、▲１▼上式を満足するとき(DETj="1")及び▲２▼後述の強制取り込みパルスＰj(j=1〜8)発生時にそれぞれイネーブル信号Ｅi(i=1〜8)を出力するオアゲート４２ｃを有している。但し、（1）式においてδは0.5チップ、1チップは4サンプルであるからδ＝２である。
WRITE時（パス同一性判定時）、セレクタ３５ｂは計数値ｉに応じた第ｉ検出時刻Ｔiを出力し、各パス同一性判定部４２1〜４２8の比較部４２ａ及びアンドゲート４２ｂは（1）式を満足するかチェックする。上式を満足すれば、検出時刻Ｔiのパスとそれまで第ｊフィンガー部に割り当てていたパスとが同一であると推定する。例えば、今回の第ｉ検出時刻Ｔiが第１のパス同一性判定部４２1において、（1）式を満足すれば(j=1)、第１パス同一性判定部４２1は該検出時刻Ｔiを記憶部４１ｂ1に記憶する。又、第１パス同一性判定部４２1は該検出時刻Ｔiを第１フィンガー部に割り当てたパスの検出タイミングとしてタイミング生成回路３６（図４）に入力する。
（4-3）パス割当て部
パス割当て部４３は、オアゲート４３ａ、ＲＡＭ４３ｂ、パス割当てフィンガー記憶部４３ｃ、優先判定回路４３ｄを有している。オアゲート４３ａは、第１〜第８パス同一性判定部４２1〜４２8より出力するイネーブル信号Ｅ1〜Ｅ8のオアを演算して出力する。すなわち、オアゲート４３ａはパス同一性判定によりパスが同一であると判定された時にハイレベルの信号ＰＴＳを出力する。
ＲＡＭ４３ｂは、WRITEイネーブル時（パス同一性判定時）にカウンタ３５ａの計数値０〜７が示すアドレスにオアゲート出力（”１”又は”０”）を書き込み、READイネーブル時（パス強制割当て時）にカウンタ３５ａの計数値０〜７が示すＲＡＭアドレスよりデータを読み出して出力する。すなわち、ＲＡＭ４３ｂは、第１〜第８検出時刻Ｔ1〜Ｔ8に応じた記憶領域を有し、パス同一と判定された時の検出時刻に応じた記憶領域に”１”を書き込み、パス強制割当て時に各記憶領域より順次記憶内容を出力する。
パス割当てフィンガー記憶部４３ｃは第１〜第８フィンガー部に応じた記憶領域を有し、パス割当てされたフィンガー部に応じた記憶領域に”１”を記憶する。すなわち、パス同一性判定によりパスが第ｉフィンガー部に割り当てられるとハイレベルのイネーブル信号Ｅｉが出力するから第ｉフィンガー部に応じた記憶領域に”１”を記憶する。又、強制的パス割当てにより第ｊフィンガー部にパスを割り当てると、ハイレベルのイネーブル信号Ｅjが出力するから第jフィンガー部に応じた記憶領域に”１”を記憶する。
優先判定回路４３ｄは、パス同一性判定により割り当てられなかったパスを同様に割り当てられなかったフィンガー部に強制的に割り当てるものである。すなわち、ＲＡＭ４３ｂの記憶内容より割り当てられなかった検出時刻（パス）を判別し、記憶部４３ｃの記憶内容よりパスが割り当てされなかったフィンガー部を判別し、該フィンガー部に割り当てられなかった時間（パス）を割り当てる。
READ時（パス強制割当て時）、優先判定回路４３ｄは、カウンタ３５ａの計数値ｉが示すＲＡＭ４３ｂの記憶内容を参照して第ｉ検出時刻Ｔｉに応じたパスがパス同一性判定によりいずれかのフィンガー部に割り当てられたかチェックする。割り当てられていなければ、記憶部４３ｃを参照してパス割当てされていないフィンガー部を若い番号から順に求める。第ｊフィンガー部がパス割当てされていなければ、優先判定回路４３ｄは第ｊフィンガー部に対応する第ｊパス同一性判定部４２jに強制取り込み信号Ｐjを出力してパスを割り当てる。以上と並行してセレクタ３５ｂは計数値ｉに応じた第ｉ検出時刻Ｔiを出力する。
この結果、第jパス同一性判定部４２ｊの記憶部４１ajは該検出時刻Ｔiを、第jフィンガー部に新たなパスを割り当てた時の最初の希望信号検出時刻（基準時刻）Ｔrjとして記憶する。又、第jパス同一性判定部のオアゲート４２ｃからイネーブル信号Ｅjが発生するから、記憶部４１bjは該検出時刻Ｔiを該パスの最新の希望信号検出時刻Ｔj′として記憶し、かつ、該検出時刻をタイミング生成回路３６（図４）に入力する。更に、ハイレベルのイネーブル信号Ｅｊによりパス割当てフィンガー記憶部４３ｃは第ｊフィンガー部に応じた記憶領域に”１”を記憶する。以後、同様の処理を行って、パス強制割当てを行う。
図１０は第２パス判定部４２2(DET2="1")→第１パス判定部４２1(DET1="1")→第８パス判定部４２8(DET8="1")の順にパス同一と判定された場合において、第３〜第７フィンガー部に強制的にパスを割り当てる場合のタイムチャートを示している。
（５）タイミング生成部
図１１はタイミング生成部３６の構成図である。マスターフレームカウンタ３６ａはマスタークロックをカウントしフレーム周期でフレームパルスFPを発生する。逆拡散タイミング発生部36b1〜36b8において、J-Kフリップフロップ３６ｃはフレームパルスFPによりリセットされ、比較部３６ｄはカウンタ36aのカウント値と希望信号検出時刻Ｔ1〜Ｔ8が一致した時にハイレベルの一致信号ＣＩ出力し、アンドゲート３６ｅは一致信号ＣＩの発生によりフレームカウンタ３６ｆをリセットする。フレームカウンタ３６ｆはマスタークロックを計数すると共に内容が零になる毎に逆拡散タイミング信号ｔ1を出力する。
（ｄ）タイミング制御部
（１）演算部
図１２はタイミング制御部１４（図４）における演算部５１の構成図である。演算部５１は第１から第８フィンガー部に対応して同一構成の第１〜第８演算部５１1〜５１8を有している。各演算部５１1〜５１8の比較部５１ａはセレクタ３５ｂ（図９参照）から順次出力する希望信号検出時刻Ｔ1〜Ｔ8と記憶部４１ａ1〜４１ａ8に記憶してある基準時刻Ｔrj(j=1〜8)を比較し、基準時刻の方が大きければ出力端子GTからハイレベルの位相進み信号（数値１に対応）を、基準時刻の方が小さければ出力端子LTからハイレベルの位相遅れ信号（数値１に対応）を出力し、等しい時はいずれの端子から信号を出力しない。
各演算部５１1〜５１8のレジスタ５１ｂ，５１ｃは強制取り込み信号Ｐ1〜Ｐ8によりクリアされると共に、今回選別されたパスとそれまで第1〜第8フィンガー部に割り当てていたパスとが同一であると推定されたとき(DET1〜DET8="1")、比較部５１ａの出力信号（数値１または０）をそれぞれ記憶し、位相進み情報A1〜A8及び位相遅れ情報D1〜D8として出力する。
以上より、今回選別したパスがそれまで第ｊフィンガー部においてそれまで割り当てていたパスと同一であると判定されると、第ｊフィンガー対応の演算部51jは今回の検出時刻と基準時刻Ｔriとの差を演算し、その大小に応じて１または０の位相進み情報、位相遅れ情報を出力する。
（２）タイミング制御回路
（2-1）第１実施例
図１３はタイミング制御部１４（図４）におけるタイミング制御回路５２の第１実施例である。この第１実施例は全パスを均等に扱い、システムクロックを発生するクロック発生部の発振周波数を位相の進み遅れに応じて直接制御して位相変化を零にする（同期保持する）ものである。
第１の加算回路５２ａは８個の位相進み情報Ａ1〜Ａ8を加算し、第２の加算回路５２ｂは８個の位相遅れ情報Ｄ1〜Ｄ8を加算する。演算部５２ｃは第１、第２の加算回路の加算結果を減算し、積分回路５２ｄは演算結果を積分し、ＤＡ変換器５２ｅは積分結果をアナログに変換してＶＣＯ構成のクロック発生器５２ｆの発振周波数を制御する。
基準時刻からの位相の進みが大きいと第１加算回路５２ａの出力は大きくなり、又、基準時刻からの位相の遅れが大きいと第２加算回路５２ｂの出力が大きくなる。従って、位相の進み／遅れの程度に応じて演算部５２ｃ、積分回路５２の出力が変化し、これにより、クロック発生器５２ｆは位相変化が零となるように発振周波数を変化する。すなわち、クロックの周波数変動や送受信機間の距離変動等により、タイミングが変化して位相が遅れあるいは進むとＡＤ変換器出力が正あるいは負になって、位相変化を零となるようにフィードバック制御が行われる。
（2-2）第２実施例
図１４はタイミング制御回路５２の第２実施例であり、マスタークロックを発生する発振器として高周波発振器を用い、位相の進み遅れに応じてパルスの挿入、抜き取りを行い、クロック周波数を制御して位相変化を零にする（同期保持する）ものである。
第１の加算回路５２ａは８個の位相進み情報Ａ1〜Ａ8を加算し、第２の加算回路５２ｂは８個の位相遅れ情報Ｄ1〜Ｄ8を加算する。演算部５２ｃは第１、第２の加算回路の加算結果を減算し、ＲＷＦ(Random Walk Filter)回路５２ｇは演算結果を加算し容量を越えるとオーバーフロー／アンダーフローを出力する。高速のクロック発振器５２ｈは必要なシステムクロックの２倍以上の高速のマスタークロックをを発生する。クロック制御部５２ｉはクロック発振器５２ｈから出力するパルスを分周（通常は２分周）して所定周波数のシステムクロックパルスを発生すると共に、位相が遅れてオーバーフローがＲＷＦ回路５２ｇより発生すると、該システムクロックパルスに付加パルスを挿入してクロック周波数を高くし、位相が進んでアンダーフローがＲＷＦ回路５２ｇより発生するとシステムクロックパルスよりパルスを抜き取ってクロック周波数を低下する。
以上により、クロック制御部５２ｉは位相変化が零となるようにクロック周波数を制御する。すなわち、クロックの周波数変動や送受信機間の距離変動等により、タイミングが変化して位相が進みあるいは遅れると位相変化が零となるようにフィードバック制御が行われる。
クロック挿抜を行なうためには、マスタークロックは必要なシステムクロックの２倍以上の高速なものになるが、アナログ部品を削減することができる。また積分回路としてＲＷＦなどの周波数情報を保持しないものを使用できる。
（2-3）第３実施例
図１５はタイミング制御回路５２の第３実施例であり、第２実施例のクロック制御部５２ｉの動作をクロック挿入／抜き取り動作からクロックイネーブル動作に変えた場合の構成である。
第１の加算回路５２ａは８個の位相進み情報Ａ1〜Ａ8を加算し、第２の加算回路５２ｂは８個の位相遅れ情報Ｄ1〜Ｄ8を加算する。演算部５２ｃは第１、第２の加算回路の加算結果を減算し、ＲＷＦ回路５２ｇは演算結果を加算し容量を越えるとオーバフロー／アンダーフローを出力する。クロック制御部５２ｉ′はプリセットカウンタ機能を備え、クロック発振器５２ｈ′から発生するシステムクロックを分周してプリセット数値に応じた周波数を有するタイミングパルス、例えばフレームパルスを出力する。又、クロック制御部５２ｉ′は位相が遅れてオーバフローがＲＷＦ回路５２ｇより発生すると、プリセット数値を増加してタイミングパルスの位相を遅らせ、位相が進んでアンダーフローがＲＷＦ回路５２ｇより発生するとプリセット数値を減少してタイミングパルスの位相を遅らせる。
以上により、クロック制御部５２ｉ′は位相変化が零となるようにクロック周波数を制御する。すなわち、クロックの周波数変動や送受信機間の距離変動等により、タイミングが変化して位相が進みあるいは遅れると位相変化を零となるようにフィードバック制御が行われる。
第２実施例においてクロックの挿入／抜き取りを行うために、マスタークロックは必要なシステムクロックの２倍以上の高速なものになるが、第３実施例では低速のシステムクロック相当のクロック発振器で構成できる。しかし、ジッタが大きくなる問題があるから、適宜、カウンタ５２ｊで分周して積分部用タイミングパルスなどを出力する。
（2-4）第４実施例
以上の第１〜第３実施例のタイミング制御回路は有効パス数に関係無く、進み位相のパス数と遅れ位相のパス数の差に応じてタイミング制御を行うものであった。しかし、移動機の位置によって電波環境が変化し、マルチパス数が変化する。このため、マルチパスのない環境では、前回と今回で同一パスと推定されるパス数（追従パス数）は最大１であるが、マルチパス環境では追従パス数は１〜８の範囲で変化する。このため、第１〜第３実施例のタイミング制御回路は、マルチパス環境においてタイミング制御の感度が高くなり、マルチパスのない環境ではタイミング制御の感度が低くなる。そこで、第４実施例では追従パス数（有効パス数）に応じて演算部出力を正規化し、タイミング制御の感度を電波環境に依存しないようにする。
図１６はタイミング制御回路５２の第４実施例であり、正規化部５２ｍ以外の他の構成は第１実施例と同じである。
第１の加算回路５２ａは８個の位相進み情報Ａ1〜Ａ8を加算し、第２の加算回路５２ｂは８個の位相遅れ情報Ｄ1〜Ｄ8を加算する。演算部５２ｃは第１、第２の加算回路の加算結果を減算し、正規化部５２ｍは有効パス数ｎに基づいて演算部出力Ｖを正規化する。積分回路５２ｄは正規化部５２の正規化出力を積分し、ＤＡ変換器５２ｅは積分結果をアナログに変換してＶＣＯ構成のクロック発生器５２ｆの発振周波数を制御する。
正規化部５２ｍにおける正規化演算は図１７の図表より正規化のための値αを求めて演算結果Ｖに乗算することにより行う。図１７において、縦軸は有効パス数ｎ、横軸は演算結果Ｖであり、αは近似的に次式
α＝１２８・Ｖ／ｎ
により決定している。正規化部５２ｍはαを表より求めて演算結果Ｖに乗算することにより正規化し、マルチパス環境であるか否かに関係無くタイミング制御の感度を均一にする。
図１８は有効パス数計数部を備えたパス追従部の構成図であり、図９と同一部分には同一符号を付している。パス割当部４３のオア回路４３ａは、第１〜第８パス判定部４２1〜４２8のいずれかがパス同一を検出するとハイレベルのパス追従信号ＰＴＳを出力する。有効パス数計数部４４のカウンタ４４ａはゲート回路４４ｂｗｏ介して出力するｒｕこのパス追従信号ＰＴＳを計数することにより追従パス数を計数し、有効パス数ｎを出力する。
以上の第４実施例では追従パスの数を有効パス数としたが、追従パスのうち相関値（受信レベル）が所定レベル以上のパスの数を有効パス数とすることができる。図１９はかかる場合の有効パス数計数部を備えたパス追従部の構成図であり、図１８と同一部分には同一符号を付している。パス選別部３４（図８）は検出時刻Ｔ1〜Ｔ8と共に相関値Ｒ1〜Ｒ8をセレクタ３５ｂ、４５に入力する。セレクタ３５ｂが検出時刻Ｔiを出力するのと同時にセレクタ４５は相関値Ｒｉを出力し、振幅比較部４６は該相関値Ｒiと設定レベルＶsと比較する。有効パス数計数部４４のゲート回路４４ｂはパス追従信号ＰＴＳが発生、かつ、相関値Ｒiが設定レベルＶｓ以上の時にハイレベルの信号を出力し、カウンタ４４ａは該信号を計数し、計数値を有効パス数ｎとして出力する。
（３）演算部の別の構成
図１２の演算部５１は、位相進み／遅れの大きさや希望信号の受信レベル（相関値）に関係無く各パスを均等に扱って位相情報を出力したが、位相進み／遅れの大きさや受信レベルを考慮して位相差情報を出力するように構成できる。又、図１２の演算部は、新たなパスをフィンガー部に割り当てた時の該パスにおける希望信号検出時刻を基準時刻としたが、基地局より得られる基準時刻を採用することもできる。以上の観点より、演算部５１として以下の３つの構成が更に考えられる。
（3-1）第１の構成
第１の構成は、各フィンガー部に対応する演算部511〜518より位相時間差に応じた数値Ｃｉを出力する。図２０はかかる演算部の構成図であり、第１フィンガー部に対応する演算部５１1のみ示すが、他のフィンガー部に対応する演算部５１2〜５２8も同一の構成を備えている。
演算部５１1の比較部５１ａはセレクタ３５ｂ（図９参照）から順次出力する今回の希望信号検出時刻Ｔ1〜Ｔ8と記憶部４１ａ1に記憶してある基準時刻Ｔr1を比較し、基準時刻の方が大きければ出力端子GTからハイレベルの位相進み信号を、基準時刻の方が小さければ出力端子LTからハイレベルの位相遅れ信号を出力する。又、演算部５１ｅは基準時刻Ｔr1と希望信号検出時刻Ｔ1〜Ｔ8の差（位相時間差）を演算する。
レジスタ５１ｄは強制取り込み信号Ｐ1によりクリアされると共に、今回選別されたパスとそれまで第１フィンガー部に割り当てていたパスとが同一であると推定されたとき(DET1="1")、比較部５１ａから出力する進み位相信号を＋１として記憶し、遅れ位相信号を−１として記憶する。
レジスタ５１ｆは強制取り込み信号Ｐ1によりクリアされると共に、今回選別されたパスとそれまで第１フィンガー部に割り当てていたパスとが同一であると推定されたとき(DET1="1")、演算部５１ｅから出力する検出時刻差Ｃｉを記憶する。
以後、タイミング制御回路５２は各演算部５１1〜５１8より出力する位相時間差に応じた数値Ｃiを合計し、合計値に基づいてタイミング制御する。
（3-2）第２の構成
第２の構成は、検出時刻が基準時刻より進んでいるか遅れているかにより出力される１、０の進み位相情報Aj(j=1〜8)及び遅れ位相情報Bj(j=1〜8)を出力し、相関値（受信レベル）に応じて重み付けする。図２１はかかる演算部の構成図であり、第１フィンガー部に対応する演算部５１1のみ示すが、他のフィンガー部に対応する演算部５１2〜５１8も同一の構成を備えている。又、図２１の演算部は、重み付け演算部５１ｇ，５１ｈを除けば図１２の演算部と同一の構成を備えている。
各演算部５１1の比較部５１ａはセレクタ３５ｂから順次出力する今回の希望信号検出時刻Ｔ1〜Ｔ8と記憶部４１ａ1に記憶してある基準時刻Ｔr1を比較し、基準時刻の方が大きければ出力端子GTからハイレベルの位相進み信号を、基準時刻の方が小さければ出力端子LTからハイレベルの位相遅れ信号を出力し、等しい時はいずれの端子から信号を出力しない。
演算部５１ｇ，５１ｈはそれぞれ相関値に基づいて位相進み信号、位相遅れ信号に重みデータｗiを乗算して出力する。各レジスタ５１ｂ，５１ｃは強制取り込み信号Ｐ1〜Ｐ8によりクリアされると共に、今回選別されたパスとそれまで第1フィンガー部に割り当ていたパスとが同一であると推定されたとき(DET1="1")、各演算部５１ｇ，５１ｈから出力する数値をそれぞれ記憶し、位相進み情報Ａ1′及び位相遅れ情Ｄ1′として出力する。尚、検出時刻Ｔ1〜Ｔ8は相関値順になっているから例えば重みｗ1〜ｗ8を８〜１とする。
タイミング制御回路５２は各演算部５１1〜５１8より出力する位相進み情報Ａ1′〜Ａ8′及び位相遅れ情報Ｄ1′〜Ｄ8′を合計し、合計値に基づいてタイミング制御する。
（3-3）第３の構成
第３の構成は基地局より得られる所定のタイミングを基準時刻として位相差情報を出力するものである。
移動機は基地局との通信に先立って基地局コードを識別する必要がある。このため、移動機は所定の手順に従って基地局コードを取得するが、この基地局コードの取得の過程で基地局のフレームタイミング（基準タイミング）がわかる。そこで、この基地局のフレームタイミングを基準時刻Ｔrとして保存し、該基準時刻Ｔｒより希望信号検出時刻が進んでいるか遅れているかに応じて位相差情報を出力する。
図２２(a)〜(c)は基地局のフレームタイミングを基準時刻Ｔrとする場合における演算部の構成図であり、第１フィンガー部に対応する演算部５１1のみ示しているが他の演算部５１2〜５２8は同一構成になっている。６１は基準時刻記憶部である。
図２２(a)は図１２において基地局のフレームタイミングを基準時刻Ｔrとした例であり、次段のタイミング制御回路として図１３〜図１６の構成を用いることができる。
図２２(b)は図２０において基地局のフレームタイミングを基準時刻Ｔrとした例であり、次段のタイミング制御回路として図１３〜図１５の構成を用いることができる。
図２２(c)は図２１において基地局のフレームタイミングを基準時刻Ｔrとした例であり、次段のタイミング制御回路として図１３〜図１５の構成を用いることができる。
以上のように、図２２の演算部によれば、全体の初期基準タイミングが確定している場合、これを各フィンガの追従タイミングの中央値となるようにタイミング同期を取ることで、ＭＦタップ長内にある新規生成パスを漏れなく検出することができる。
以上により、パスサーチ部１３で送信側の拡散符号列の位相を１チップ以内の精度で検出し（同期捕捉）、以後、タイミング制御部１４でタイミング信号の進み／遅れを制御することができる（同期追跡）。
以上本発明によれば、それまでフィンガー部に割り当てていたパスと今回選別したパスが同一であれば、該パスのフィンガー部への割当てを変更しないから、パス割り当て時におけるデータ欠落を防止できる。又、検出時間の差が許容範囲（１チップ時間）内にあるかによりパスの同一性を判定するため、パス同一性の推定精度を高めることができる。
又、本発明によれば、パスサーチ部で送信側の拡散符号列の位相を１チップ以内の精度で検出でき（同期捕捉）、しかも、同一パスにおける今回の検出時刻と基準時刻との差の合計値に基づいてタイミング信号の進み／遅れを制御するため（同期追跡）、送受信機間の距離変動やシステムクロック変動が発生しても、各部のタイミングを基準タイミングに同期させることができ、DLL回路を不要にできる。尚、基準時刻として、（1）各フィンガー部に新たなパスを割り当てた時の該パスにおける希望信号検出時刻を基準時刻とし、あるいは、（2）基地局との通信開始時に検出した基地局のフレームタイミング等を基準時刻とすることができる。
又、本発明によれば、今回の検出時刻が基準時刻より遅いか、早いかに応じて、時刻差を＋１，−１とし、各同一パスにおける時刻差の合計値に基づいてタイミングの進み、遅れを制御するようにしたから、ハード構成を簡単にできる。
又、本発明によれば、今回の相関値の大きさに基づいて時刻差に重み付けを施し、各同一パスにおける重み付けされた時刻差の合計値に基づいてタイミングの進み、遅れを制御するようにしたから、相関値が大きなパスに重きをおいてタイミング制御（同期追跡制御）ができる。
又、本発明によれば、同一パスと判定されたパスの数を検出し、該パス数に基づいて時刻差に重み付けを施し、重み付けされた検出時刻差の合計値に基づいてタイミングの進み、遅れを制御するようにしたから、電波環境（マルチパス環境）が変化しても略同一の感度でタイミング制御（同期追跡制御）を行うことができる。
又、本発明によれば、同一パスと判定されたパスで、相関値が所定レベル以上のパスの数に基づいて時刻差に重み付けを施し、重み付けされた検出時刻差の合計値に基づいてタイミングの進み、遅れを制御するようにしたから、電波環境をより考慮してタイミング制御（同期追跡制御）を行うことができる。
又、本発明によれば、時刻差の合計値に基づいて電圧制御発振器（ＶＣＯ）を制御してシステムクロック周波数を制御して容易にタイミングを制御できる。
又、本発明によれば、高速クロック発振器から出力するパルスを分周してシステムクロックを発生すと共に、パルスの挿入、抜き取りを行ってシステムクロック周波数を制御するようにしたから、アナログ素子を除去してデジタル的にタイミングを制御できる。
又、本発明によれば、システムクロックを分周して各種タイミング信号を生成すると共に、位相差に基づいてプリセット数値（分周比）を変えてタイミングの進み、遅れを制御するようにしたから、デジタル的にタイミングを制御できると共に、高速クロック発振器を不要にできる。
以上、本発明を実施例により説明したが、本発明は請求の範囲に記載した本発明の主旨に従い種々の変形が可能であり、本発明はこれらを排除するものではない。
Claims (13)
- マルチパスのうち自分に割り当てられたパスを介して到来する希望信号に逆拡散処理を施し、逆拡散処理により得られた逆拡散信号に該パスに応じた遅延量を加えて出力する複数の逆拡散／遅延調整部、各逆拡散／遅延調整部の出力を合成する合成部、各逆拡散／遅延調整部にパスを割り当てるパスサーチ部、タイミングを制御するタイミング制御部を備えたＣＤＭＡ用受信機において、前記パスサーチ部は、
所定時間毎に受信信号と希望信号との相関を検出する相関検出部、
前記相関のピークレベルに基づいて希望信号が到来する複数のパスを選別すると共にピーク検出時刻を希望信号検出時刻とするパス選別部、
逆拡散／遅延調整部に新たなパスを割り当てた時の該パスにおける希望信号検出時刻を基準時刻として記憶すると共に、該パスにおける前回の希望信号検出時刻を記憶する記憶手段、
今回選別したパスにおける希望信号検出時刻と前回の検出時刻との差が許容範囲内であれば、今回選別したパスが所定の逆拡散／遅延調整部においてそれまで割り当てていたパスと同一であると判定するパス判定部、
同一パスであれば該選別したパスを介して到来する希望信号に対する逆拡散及び遅延調整処理をそれまでと同一の逆拡散／遅延調整部に実行させるようパスの割当てを行うパス割当て部を備え、前記タイミング制御部は、
前記同一パスにおける今回の検出時刻と前記基準時刻との差を演算する演算部、
各同一パスにおける前記検出時刻差の合計値に基づいてタイミングの進み／遅れを制御するタイミング制御回路、
を備えたことを特徴とするＣＤＭＡ用受信機。 - 前記タイミング制御回路は、
今回の検出時刻が前記基準時刻より遅いか、早いかに応じて、前記検出時刻差を＋１，−１とし、各同一パスにおける前記検出時刻差の合計値に基づいてタイミングの進み、遅れを制御する、ことを特徴とする請求項１記載のＣＤＭＡ用受信機。 - 前記タイミング制御回路は、
パスにおける希望信号の受信レベルに基づいて前記検出時刻差に重み付けを施し、各同一パスにおける重み付けされた検出時刻差の合計値に基づいてタイミングの進み、遅れを制御する、ことを特徴とする請求項１記載のＣＤＭＡ用受信機。 - 前記タイミング制御回路は、
同一パスと判定されたパスの数を検出し、該パス数に基づいて合計値を正規化し、得られた値に基づいてタイミングの進み、遅れを制御する、ことを特徴とする請求項１記載のＣＤＭＡ用受信機。 - 前記タイミング制御回路は、
前回と同一パスと判定されたパスで、相関値が所定レベル以上のパスの数に基づいて前記合計値を正規化し、得られた値に基づいてタイミングの進み、遅れを制御する、ことを特徴とする請求項１記載のＣＤＭＡ用受信機。 - 前記タイミング制御回路は、検出時刻差の合計値に基づいて電圧制御発振器（ＶＣＯ）を制御してマスタークロックの周波数を制御することによりタイミングの進み、遅れを制御する、ことを特徴とする請求項１、または請求項２、または請求項３、または請求項４、または請求項５記載のＣＤＭＡ用受信機。
- 前記タイミング制御回路は、
高速クロック発振器から出力するパルスを分周して所定のクロックを発生すると共に、前記検出時刻差の合計値に基づいてクロックの挿入、抜き取りを行って所定クロック周波数を制御することによりタイミングの進み、遅れを制御する、ことを特徴とする請求項１、または請求項２、または請求項３、または請求項４、または請求項５記載のＣＤＭＡ用受信機。 - クロックを分周して各種タイミング信号を生成すると共に、前記検出時刻差の合計値に基づいて該分周比を制御することによりタイミングの進み、遅れを制御する、ことを特徴とする請求項１、または請求項２、または請求項３、または請求項４、または請求項５記載のＣＤＭＡ用受信機。
- マルチパスのうち自分に割り当てられたパスを介して到来する希望信号に逆拡散処理を施し、逆拡散処理により得られた逆拡散信号に該パスに応じた遅延量を加えて出力する複数の逆拡散／遅延調整部、各逆拡散／遅延調整部の出力を合成する合成部、各逆拡散／遅延調整部にパスを割り当てるパスサーチ部、タイミングを制御するタイミング制御部を備えたＣＤＭＡ用受信機において、前記パスサーチ部は、
所定時間毎に受信信号と希望信号との相関を検出する相関検出部、
前記相関のピークレベルに基づいて希望信号が到来する複数のパスを選別すると共にピーク検出時刻を希望信号検出時刻とするパス選別部、
今回選別したパスを介して到来する希望信号の検出時刻と前回の検出時刻との差が許容範囲内であれば、今回選別したパスが所定の逆拡散／遅延調整部においてそれまで割り当てていたパスと同一であると判定するパス判定部、
同一パスであれば該選別したパスを介して到来する希望信号に対する逆拡散及び遅延調整処理をそれまでと同一の逆拡散／遅延調整部に実行させるようパスの割当てを行うパス割当て部を備え、前記タイミング制御部は、
基準時刻を記憶する手段、
前記同一パスにおける今回の検出時刻と前記基準時刻との差を演算する演算部、
各同一パスにおける前記検出時刻差の合計値に基づいてタイミングの進み／遅れ制御するタイミング制御回路、
を備えたことを特徴とするＣＤＭＡ用受信機。 - 前記タイミング制御回路は、
今回の検出時刻が基準時刻より遅いか、早いかに応じて、前記検出時刻差を＋１，−１とし、各同一パスにおける前記検出時刻差の合計値に基づいてタイミングの進み、遅れを制御する、ことを特徴とする請求項９記載のＣＤＭＡ用受信機。 - 前記タイミング制御回路は、
パスにおける希望信号の受信レベルに基づいて前記検出時刻差に重み付けを施し、各同一パスにおける重み付けされた検出時刻差の合計値に基づいてタイミングの進み、遅れを制御する、ことを特徴とする請求項９記載のＣＤＭＡ用受信機。 - 前記タイミング制御回路は、
同一パスと判定されたパスの数を検出し、該パス数に基づいて前記合計値を正規化し、得られた値に基づいてタイミングの進み、遅れを制御する、ことを特徴とする請求項９記載のＣＤＭＡ用受信機。 - 前記タイミング制御回路は、
前回と同一パスと判定されたパスで、相関値が所定レベル以上のパスの数に基づいて前記合計値を正規化し、得られた値に基づいて基づいてタイミングの進み、遅れを制御する、ことを特徴とする請求項９記載のＣＤＭＡ用受信機。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP1999/000961 WO2000052863A1 (fr) | 1999-03-01 | 1999-03-01 | Recepteur amrc |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP3600529B2 true JP3600529B2 (ja) | 2004-12-15 |
Family
ID=14235057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000603180A Expired - Fee Related JP3600529B2 (ja) | 1999-03-01 | 1999-03-01 | Ｃｄｍａ用受信機 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6650692B2 (ja) |
| JP (1) | JP3600529B2 (ja) |
| WO (1) | WO2000052863A1 (ja) |
Families Citing this family (73)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3771390B2 (ja) * | 1999-03-16 | 2006-04-26 | 富士通株式会社 | マッチドフィルタ |
| US6704348B2 (en) * | 2001-05-18 | 2004-03-09 | Global Locate, Inc. | Method and apparatus for computing signal correlation at multiple resolutions |
| JP3683128B2 (ja) * | 1999-07-06 | 2005-08-17 | 日本電気株式会社 | 無線通信機および無線通信機の消費電力制御方法 |
| US7187721B1 (en) * | 2000-02-09 | 2007-03-06 | Rambus Inc. | Transition-time control in a high-speed data transmitter |
| US20040105382A1 (en) * | 2000-05-25 | 2004-06-03 | Kenichi Miyoshi | Radio reception apparatus |
| JP4265864B2 (ja) * | 2000-08-15 | 2009-05-20 | 富士通株式会社 | 同期追跡回路 |
| JP4368514B2 (ja) * | 2000-10-30 | 2009-11-18 | 三菱電機株式会社 | セルサーチ制御装置およびセルサーチ制御方法 |
| US7995682B2 (en) | 2001-05-18 | 2011-08-09 | Broadcom Corporation | Method and apparatus for performing signal processing using historical correlation data |
| US7567636B2 (en) * | 2001-05-18 | 2009-07-28 | Global Locate, Inc. | Method and apparatus for performing signal correlation using historical correlation data |
| US7190712B2 (en) * | 2001-05-18 | 2007-03-13 | Global Locate, Inc | Method and apparatus for performing signal correlation |
| US7006556B2 (en) * | 2001-05-18 | 2006-02-28 | Global Locate, Inc. | Method and apparatus for performing signal correlation at multiple resolutions to mitigate multipath interference |
| US7769076B2 (en) | 2001-05-18 | 2010-08-03 | Broadcom Corporation | Method and apparatus for performing frequency synchronization |
| JP4628591B2 (ja) * | 2001-06-07 | 2011-02-09 | 株式会社日立国際電気 | 拡散符号発生回路及び復調回路 |
| JP3970565B2 (ja) * | 2001-09-12 | 2007-09-05 | 富士通株式会社 | 受信装置、受信方法、および、半導体装置 |
| JP3565199B2 (ja) * | 2001-10-19 | 2004-09-15 | 日本電気株式会社 | Ｃｄｍａ受信装置、基地局、携帯端末、パス選定方法及びプログラム |
| US7020221B2 (en) * | 2001-11-20 | 2006-03-28 | Agere Systems, Inc. | System and method for an IF-sampling transceiver |
| TWI236245B (en) * | 2002-03-07 | 2005-07-11 | Benq Corp | Method of tracking finger assignment |
| DE10210236B4 (de) * | 2002-03-08 | 2006-01-19 | Advanced Micro Devices, Inc., Sunnyvale | WLAN-Empfänger-Synchronisation |
| JP4086574B2 (ja) * | 2002-04-12 | 2008-05-14 | 松下電器産業株式会社 | パスサーチ回路、無線受信装置及び無線送信装置 |
| US7372892B2 (en) * | 2002-04-29 | 2008-05-13 | Interdigital Technology Corporation | Simple and robust digital code tracking loop for wireless communication systems |
| JP4012444B2 (ja) * | 2002-08-06 | 2007-11-21 | 松下電器産業株式会社 | 遅延プロファイル作成方法および遅延プロファイル作成装置 |
| JP4052060B2 (ja) * | 2002-08-21 | 2008-02-27 | 日本電気株式会社 | Ｃｄｍａ無線装置及びそれに用いる簡易パス推定方法 |
| US7197063B2 (en) * | 2002-09-18 | 2007-03-27 | Telefonaktiebolaget Lm Ericsson (Publ) | Advanced rake delay control |
| US20040203462A1 (en) * | 2002-11-25 | 2004-10-14 | Wei Lin | Method and apparatus for setting the threshold of a power control target in a spread spectrum communication system |
| US7339994B2 (en) | 2002-11-25 | 2008-03-04 | Texas Instruments Incorporated | Method and apparatus for fast convergent power control in a spread spectrum communication system |
| US7330504B2 (en) * | 2002-11-25 | 2008-02-12 | Texas Instruments Incorporated | Method and apparatus for low power-rise power control using sliding-window-weighted QoS measurements |
| JP2004208155A (ja) * | 2002-12-26 | 2004-07-22 | Hitachi Kokusai Electric Inc | 復調方式 |
| JP3998578B2 (ja) * | 2003-01-09 | 2007-10-31 | 株式会社東芝 | 移動通信システムおよび移動通信方法 |
| US20050036573A1 (en) * | 2003-08-15 | 2005-02-17 | Liang Zhang | Baseband receiver for binary symbol data |
| JP4238987B2 (ja) * | 2003-10-08 | 2009-03-18 | 日本電気株式会社 | Ｃｄｍａ受信方法及び装置 |
| US7460583B2 (en) * | 2003-12-15 | 2008-12-02 | Telefonaktiebolaget Lm Ericsson (Publ) | Method for path searching and verification |
| WO2005079505A2 (en) * | 2004-02-17 | 2005-09-01 | Sarnoff Corporation | Method and apparatus for equalizing strong pre-echoes in a multi-path communication channel |
| US7304977B2 (en) * | 2004-02-17 | 2007-12-04 | Texas Instruments Incorporated | Implementation for a 5 sample guard interval for multi-band OFDM |
| US7257151B2 (en) * | 2004-05-05 | 2007-08-14 | Texas Instruments Incorporated | (Updated) preamble for FDMA |
| WO2006003674A1 (en) * | 2004-07-05 | 2006-01-12 | Accord Software & Systems Pvt. Ltd. | Asymmetry technique for multipath mitigation in pseudorandom noise ranging receiver |
| JP4534799B2 (ja) * | 2005-02-28 | 2010-09-01 | 富士通株式会社 | 無線基地局 |
| TWI292662B (en) * | 2005-07-15 | 2008-01-11 | Faraday Tech Corp | Packet detection device |
| US20070021086A1 (en) * | 2005-07-22 | 2007-01-25 | Industrial Technology Research Institute | Method for path selection and signal processing in wireless communications system |
| US7949338B2 (en) * | 2006-11-21 | 2011-05-24 | At&T Intellectual Property I, L.P. | System for managing a communication system |
| US8312551B2 (en) | 2007-02-15 | 2012-11-13 | Harris Corporation | Low level sequence as an anti-tamper Mechanism |
| US8611530B2 (en) | 2007-05-22 | 2013-12-17 | Harris Corporation | Encryption via induced unweighted errors |
| US8363830B2 (en) * | 2008-02-07 | 2013-01-29 | Harris Corporation | Cryptographic system configured to perform a mixed radix conversion with a priori defined statistical artifacts |
| US8064408B2 (en) | 2008-02-20 | 2011-11-22 | Hobbit Wave | Beamforming devices and methods |
| US8320557B2 (en) * | 2008-05-08 | 2012-11-27 | Harris Corporation | Cryptographic system including a mixed radix number generator with chosen statistical artifacts |
| US8325702B2 (en) * | 2008-08-29 | 2012-12-04 | Harris Corporation | Multi-tier ad-hoc network in which at least two types of non-interfering waveforms are communicated during a timeslot |
| US8351484B2 (en) | 2008-12-29 | 2013-01-08 | Harris Corporation | Communications system employing chaotic spreading codes with static offsets |
| US8406276B2 (en) | 2008-12-29 | 2013-03-26 | Harris Corporation | Communications system employing orthogonal chaotic spreading codes |
| US8457077B2 (en) | 2009-03-03 | 2013-06-04 | Harris Corporation | Communications system employing orthogonal chaotic spreading codes |
| US8509284B2 (en) | 2009-06-08 | 2013-08-13 | Harris Corporation | Symbol duration dithering for secured chaotic communications |
| US8428102B2 (en) | 2009-06-08 | 2013-04-23 | Harris Corporation | Continuous time chaos dithering |
| US8428103B2 (en) | 2009-06-10 | 2013-04-23 | Harris Corporation | Discrete time chaos dithering |
| US8369376B2 (en) | 2009-07-01 | 2013-02-05 | Harris Corporation | Bit error rate reduction in chaotic communications |
| US8340295B2 (en) * | 2009-07-01 | 2012-12-25 | Harris Corporation | High-speed cryptographic system using chaotic sequences |
| US8428104B2 (en) * | 2009-07-01 | 2013-04-23 | Harris Corporation | Permission-based multiple access communications systems |
| US8406352B2 (en) | 2009-07-01 | 2013-03-26 | Harris Corporation | Symbol estimation for chaotic spread spectrum signal |
| US8363700B2 (en) * | 2009-07-01 | 2013-01-29 | Harris Corporation | Rake receiver for spread spectrum chaotic communications systems |
| US8379689B2 (en) | 2009-07-01 | 2013-02-19 | Harris Corporation | Anti-jam communications having selectively variable peak-to-average power ratio including a chaotic constant amplitude zero autocorrelation waveform |
| US8385385B2 (en) | 2009-07-01 | 2013-02-26 | Harris Corporation | Permission-based secure multiple access communication systems |
| US8848909B2 (en) | 2009-07-22 | 2014-09-30 | Harris Corporation | Permission-based TDMA chaotic communication systems |
| US8369377B2 (en) | 2009-07-22 | 2013-02-05 | Harris Corporation | Adaptive link communications using adaptive chaotic spread waveform |
| US8345725B2 (en) * | 2010-03-11 | 2013-01-01 | Harris Corporation | Hidden Markov Model detection for spread spectrum waveforms |
| JP5423505B2 (ja) * | 2010-03-17 | 2014-02-19 | 富士通株式会社 | 無線基地局及び通信方法 |
| US9154353B2 (en) | 2012-03-07 | 2015-10-06 | Hobbit Wave, Inc. | Devices and methods using the hermetic transform for transmitting and receiving signals using OFDM |
| WO2013134506A2 (en) | 2012-03-07 | 2013-09-12 | Hobbit Wave, Inc. | Devices and methods using the hermetic transform |
| US9386062B2 (en) | 2012-12-28 | 2016-07-05 | Qualcomm Incorporated | Elastic response time to hypertext transfer protocol (HTTP) requests |
| FR3012275B1 (fr) * | 2013-10-18 | 2015-12-25 | Commissariat Energie Atomique | Recepteur uwb a fonctionnement intermittent |
| US9531431B2 (en) | 2013-10-25 | 2016-12-27 | Hobbit Wave, Inc. | Devices and methods employing hermetic transforms for encoding and decoding digital information in spread-spectrum communications systems |
| US9829568B2 (en) | 2013-11-22 | 2017-11-28 | VertoCOMM, Inc. | Radar using hermetic transforms |
| US11304661B2 (en) | 2014-10-23 | 2022-04-19 | VertoCOMM, Inc. | Enhanced imaging devices, and image construction methods and processes employing hermetic transforms |
| US9871684B2 (en) | 2014-11-17 | 2018-01-16 | VertoCOMM, Inc. | Devices and methods for hermetic transform filters |
| US10305717B2 (en) | 2016-02-26 | 2019-05-28 | VertoCOMM, Inc. | Devices and methods using the hermetic transform for transmitting and receiving signals using multi-channel signaling |
| US10628609B2 (en) * | 2017-05-25 | 2020-04-21 | Qualcomm Incorporated | Method and apparatus for performing signature verification by offloading values to a server |
| US10879952B2 (en) * | 2018-04-18 | 2020-12-29 | Huawei Technologies Co., Ltd. | Apparatus and receiver for performing synchronization in analog spread spectrum systems |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2605648B2 (ja) * | 1994-12-22 | 1997-04-30 | 日本電気株式会社 | Ｓｓ受信機における逆拡散符号位相検出装置 |
| JPH08256084A (ja) * | 1995-03-17 | 1996-10-01 | Fujitsu Ltd | Ｒａｋｅ受信装置 |
| JP3745430B2 (ja) * | 1995-12-22 | 2006-02-15 | 株式会社エヌ・ティ・ティ・ドコモ | Ｃｄｍａマルチパス・サーチ方法及びｃｄｍａ信号受信装置 |
| JP3380435B2 (ja) * | 1996-08-23 | 2003-02-24 | 株式会社エヌ・ティ・ティ・ドコモ | Ｒａｋｅ受信装置 |
| JP2000082973A (ja) * | 1998-09-04 | 2000-03-21 | Fujitsu Ltd | パスサーチ装置及び該装置を用いたｃｄｍａ受信機 |
-
1999
- 1999-03-01 JP JP2000603180A patent/JP3600529B2/ja not_active Expired - Fee Related
- 1999-03-01 WO PCT/JP1999/000961 patent/WO2000052863A1/ja active Application Filing
-
2001
- 2001-08-29 US US09/943,437 patent/US6650692B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| WO2000052863A1 (fr) | 2000-09-08 |
| US20020034215A1 (en) | 2002-03-21 |
| US6650692B2 (en) | 2003-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3600529B2 (ja) | Ｃｄｍａ用受信機 | |
| KR100298565B1 (ko) | 스펙트럼확산신호수신방법및스펙트럼확산신호수신장치 | |
| JP3961703B2 (ja) | Ｒａｋｅ受信機、並びにｒａｋｅ受信機におけるフィンガー処理要素の割当て及び調整方法 | |
| JP2937994B1 (ja) | セルラーシステムと移動携帯機、基地局装置、及び最適パス検出方法とその装置 | |
| JP4280423B2 (ja) | 複数のレークブランチがトラッキング装置を共有するｃｄｍａ受信機 | |
| WO2004001983A2 (en) | Multipath channel tap delay estimation in a cdma spread spectrum receiver | |
| JPH10190528A (ja) | スペクトル拡散受信機 | |
| US7072428B2 (en) | Method and apparatus for synchronization | |
| KR100269341B1 (ko) | 이동통신시스템의기저대역신호복조장치및방법 | |
| US6934553B2 (en) | Receiving unit, receiving method and semiconductor device | |
| JP3631378B2 (ja) | レーク受信器 | |
| US6091762A (en) | Method and apparatus for quick acquisition of pilot signals using bank switching method | |
| JP3836856B2 (ja) | 無線装置 | |
| EP0903869A2 (en) | Clock regenerating circuit in direct sequence spread spectrum communication system | |
| JP4142259B2 (ja) | Ｒａｋｅ受信装置およびその方法 | |
| JP3300790B2 (ja) | Ｄｓ−ｃｄｍａ基地局間非同期セルラ方式におけるロングコードサーチ方法 | |
| JP3029389B2 (ja) | レイク方式の復調装置 | |
| EP1325564A2 (en) | Method and system for estimating frequency offset and phase rotation correction in cdma systems | |
| JP3139708B2 (ja) | スペクトル拡散通信装置 | |
| US20080063046A1 (en) | Method and System for Estimating Signal Error in a Communication System | |
| JPH1198116A (ja) | Ｃｄｍａ通信システム用受信装置 | |
| JP2002198861A (ja) | スペクトル拡散受信装置及びスペクトル拡散受信方法 | |
| JP2000101477A (ja) | Ｃｄｍａ受信装置 | |
| JPH1155159A (ja) | 通信方法および同通信方法のための受信装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040629 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040823 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040914 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040916 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120924 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120924 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130924 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |