JP3598664B2

JP3598664B2 - Ｅｌ表示装置

Info

Publication number: JP3598664B2
Application number: JP19213996A
Authority: JP
Inventors: 雅彦長田; 充晃近藤; 理片山
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1996-07-22
Filing date: 1996-07-22
Publication date: 2004-12-08
Anticipated expiration: 2016-07-22
Also published as: JPH1039835A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＥＬ（エレクトロルミネッセンス）素子をマトリクス配置して表示を行うＥＬ表示装置に関する。
【０００２】
【発明が解決しようとする課題】
従来、ＥＬ表示装置において、データ電極のパルス幅を変調して階調表示を行うようにしたものがある（特開平１−３０７７９７号公報参照）。実際には、ＥＬドライバーＩＣに東芝製ＴＤ６２Ｃ９４８を用いることにより、階調表示を行うことができる。
【０００３】
また、特開平２−４４３９２号公報には、３原色光を発光する３つの発光層を設けることにより、マルチカラーのＥＬ表示を行うようにしたものが提案されている。
このように複数色の発光層を有するＥＬ素子に対し、上記したパルス幅変調による階調制御を行うことが考えられる。
【０００４】
例えば、特公平７−９９４６２号公報においては、蛍光表示管を主な適用対象とし、階調に応じたクロック数を計数してパルス幅を設定し、これにより複数色にて階調表示を行うようにしている。
しかしながら、蛍光表示管では、電流により発光を制御するものであるため、パルス幅と輝度が比例し、クロック数によるパルス幅の設定で階調表示を行うことができるが、ＥＬ素子では、電圧により発光を制御するものであるため、パルス幅と輝度は相関関係はあるものの比例はしない。
【０００５】
例えば、複数の発光層として、青色のＳｒＳ：Ｃｅ発光層、黄橙色のＺｎＳ：Ｍｎ発光層、緑色のＺｎＳ：ＴｂＯＦ発光層とした場合、電圧印加時間に対する伝導電流特性は、図７に示すように、それぞれＡ、Ｂ、Ｃとなる。すなわち、電圧を印加してからＥＬ素子に伝導電流が流れ始めるまでの時間や応答（時定数）が発光層によって異なる。このため、階調度が低い（例えば１６階調とした場合の１〜３階調あたり）場合に、その階調度に応じたパルス幅とすると、ＥＬ素子が発光する前に電圧印加が終了してしまうことになる。
【０００６】
このように、ＥＬ素子においては、発光層毎に輝度−パルス幅特性が異なるため、単純にパルス幅変調を行ったのでは、混色発光時に階調の線形性が悪くなるという問題がある。
本発明は上記問題に鑑みたもので、複数色の発光層に対しパルス幅を変調して階調表示を行う場合に、線形性のある混色階調表示が行えるようにすることを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明においては、データ電極駆動回路が、第１の階調用クロック第２の階調用クロックを発生する回路（５１〜６６）と、第１の階調用区クロックをカウントしそのカウント値と第１の階調データとを比較して第１の階調データに応じたパルス幅を決定する回路（４１３ａ、４１４ａ）と、第２の階調用クロックをカウントしそのカウント値と第２の階調データとを比較して第２の階調データに応じたパルス幅を決定する回路（４１３ｂ、４１４ｂ）とを有し、１、第２の階調用クロックは、第１、第２の発光層の輝度−パルス幅特性に応じたパルス幅を得るように、それぞれ独立して設定されており、第１、第２の階調用クロックは、第１、第２の発光層の輝度−パルス幅特性に応じたパルス幅を得るように、その発生開始タイミングおよび周波数がそれぞれ異なって設定されており、それは第１の階調クロックの発生タイミングを第２の階調クロックの発生タイミングより早く設定するとともに、第１の階調クロックの周波数およびパルス幅をそれぞれ第２の階調クロックの周波数より高く、そのパルス幅より短く設定し、かつ該各々パルス幅のデータ電圧を第１、第２の発光層に夫々対応したデータ電極に印加するタイミングは同一のタイミングであり、かつ各々のデータ電圧は共に同一であることを特徴としている。
なお、特許請求の範囲では、第１、第２の発光層に対して輝度−パルス幅特性に応じたパルス幅の設定を行うことを特定しているが、これは少なくとも第１、第２の発光層に対して輝度−パルス幅特性に応じたパルス幅の設定を行うことを意味しており、後述する実施形態で説明しているように、第１、第２の発光層に加えて第３の発光層を有して同様のパルス幅設定を行うものも、特許請求の範囲に記載の発明に含まれることはもちろんである。
【００１０】
【発明の実施の形態】
図１に本発明の一実施形態を示すＥＬ表示装置の全体構成を示す。また、図２にＥＬ素子の模式的な断面構成を示す。
図２において、ＥＬ素子１０は、ガラス基板１１上に積層形成された、透明電極１２、第１絶縁層１３、複数色の発光層を並列に形成した発光層１４、第２絶縁層１５、背面電極１６から構成されており、透明電極１２、背面電極１６間に交流の駆動電圧パルスを印加することにより、ＥＬ素子が発光する。この図２では、ガラス基板１１より光を取り出すようにしている。この構成は、基本的には、特開平２−４４３９２号公報に示されるものと同様である。なお、背面電極１６を透明電極とすれば図の上下の両方向から光を取り出すことができる。
【００１１】
図１に示すＥＬ表示パネル１は、図２に示す構成に対し、透明電極１２、背面電極１６を行列上に複数配置して走査電極およびデータ電極とし、ＥＬ素子をマトリクス配置して表示を行うように構成されている。具体的には、行方向に奇数走査電極２０１、２０２、…、偶数走査電極３０１、３０２、…が形成され、列方向にデータ電極４０１、４０２、４０３、…が形成されている。なお、奇数走査電極２０１、２０２、…、偶数走査電極３０１、３０２、…は、上述した複数色の発光層と交差し、またデータ電極４０１、４０２、４０３、…は、複数色の発光層と平行になるように形成されている。
【００１２】
走査電極２０１、３０１、２０２、３０２、…とデータ電極４０１、４０２、４０３、…とのそれぞれの交差領域には、画素としてのＥＬ素子１１１、１１２、…１２１、…が形成されている。なお、ＥＬ素子は容量性の素子であるため、図ではコンデンサの記号で表している。
このＥＬ表示パネル１の表示駆動を行うために、走査側ドライバＩＣ２、３およびデータ側ドライバＩＣ４が設けられている。
【００１３】
走査側ドライバＩＣ２は、プッシュプルタイプの駆動回路であり、奇数走査電極２０１、２０２、…に接続されたＰチャンネルＦＥＴ２１ａ、２２ａ、…とＮチャンネルＦＥＴ２１ｂ、２２ｂ、…を有し、駆動回路２０からの出力に従って奇数走査電極２０１、２０２、…に走査電圧を印加する。
また、ＦＥＴ２１ａ、２１ｂ、２２ａ、２２ｂ、…のそれぞれには、寄生ダイオード２１ｃ、２１ｄ、２２ｃ、２２ｄ、…が形成されており、走査電極を所望の基準電圧に設定する。
【００１４】
走査側ドライバＩＣ３も同様の構成で、駆動回路３０、ＰチャンネルＦＥＴ３１ａ、３２ａ、…とＮチャンネルＦＥＴ３１ｂ、３２ｂ、…を有して、偶数走査電極３０１、３０２、…に走査電圧（電圧パルス）を供給する。
データ側ドライバＩＣ４も同様に、駆動回路４０、ＰチャンネルＦＥＴ４１ａ、４２ａ、…とＮチャンネルＦＥＴ４１ｂ、４２ｂ、…を有して、データ電極４０１、４０２、４０３、…にデータ電圧（表示電圧）を供給する。
【００１５】
走査側ドライバＩＣ２、３には、走査電圧供給回路５、６から走査電圧が供給される。走査電圧供給回路５は、スイッチング素子５１、５２を有し、そのオンオフ状態に応じて、直流電圧（書き込み電圧）Ｖｒまたは接地電圧を、走査側ドライバＩＣ２、３におけるＰチャンネルＦＥＴソース側共通線Ｌ１に供給する。走査電圧供給回路６は、スイッチング素子６１、６２を有し、そのオンオフ状態に応じて、直流電圧−Ｖｒ＋Ｖｍ、オフセット電圧Ｖｍを、走査側ドライバＩＣ２、３におけるＮチャンネルＦＥＴソース側共通線Ｌ２に供給する。
【００１６】
また、データ側ドライバＩＣ４には、データ電圧供給回路７からデータ電圧が供給される。このデータ電圧供給回路７は、データ側ドライバＩＣ４のＰチャンネルＦＥＴソース側共通線に直流電圧（変調電圧）Ｖｍを供給し、ＮチャンネルＦＥＴソース側共通線に接地電圧を供給する。
上記構成において、ＥＬ素子を発光させるには、走査電極とデータ電極との間に交流のパルス電圧を印加する必要があり、このためフィールド毎に正負に極性反転するパルス電圧を各走査線毎に作成して駆動を行うようにしている。以下、図３に示すタイミングチャートを参照して、正負フィールドでの作動について説明する。
（正フィールド）
スイッチング素子５１、６２をオン、５２、６１をオフにする。この時、走査電極２０１、３０１、２０２、３０２、…の基準電圧は、走査側ドライバＩＣ２、３のＦＥＴの寄生ダイオードの作動により、オフセット電圧Ｖｍとなっている。また、データ側ドライバＩＣ４のＦＥＴ４１ａ、４２ａ、４３ａ、…側をオンし、データ電極の電圧をＶｍにする。この状態では、全てのＥＬ素子に印加される電圧が０Ｖになるため、ＥＬ素子は発光しない。
【００１７】
この後、正フィールドでの発光動作を開始する。まず、１行目の走査電極２０１に接続されている走査側ドライバＩＣ２のＰチャンネルＦＥＴ２１ａをオンにして、走査電極２０１の電圧をＶｒにする。また、他の走査電極に接続されている走査側ドライバＩＣ２、３の出力段ＦＥＴを全てオフにしそれらの走査電極をフローティング状態にする。
【００１８】
また、データ電極４０１、４０２、４０３、…のうち発光させたいＥＬ素子のデータ電極に接続されているデータ側ドライバＩＣ４のＰチャンネルＦＥＴをオフ、ＮチャンネルＦＥＴをオンにし、発光させたくないＥＬ素子のデータ電極に接続されているデータ側ドライバＩＣ４のＰチャンネルＦＥＴをオン、ＮチャンネルＦＥＴをオフにする。
【００１９】
このことにより、発光させたいＥＬ素子のデータ電極の電圧が接地電圧になるため、ＥＬ素子にしきい値電圧以上の電圧ＶｒがかかりＥＬ素子が発光する。また、発光させたくないＥＬ素子のデータ電極の電圧はＶｍのままとなり、ＥＬ素子にはＶｒ−Ｖｍの電圧が印加される。このＶｒ−Ｖｍの電圧は、しきい値電圧より低く設定されておりＥＬ素子は発光しない。
【００２０】
図３のタイミングチャートでは、データ側ドライバＩＣ４のＰチャンネルＦＥＴ４１ａをオフ、ＮチャンネルＦＥＴ４１ｂをオンにして、ＥＬ素子１１１にＶｒの電圧を印加し、ＥＬ素子１１１を発光させる状態を示している。
この後、１行目の走査電極２０１に接続されている走査側ドライバＩＣ２のＰチャンネルＦＥＴ２１ａをオフにし、ＮチャンネルＦＥＴ２１ｂをオンすることにより、走査電極２０１上のＥＬ素子に蓄積した電荷を放電する。
【００２１】
次に、２行目の走査電極３０１に接続されている走査側ドライバＩＣ３のＰチャンネルＦＥＴ３１ａをオンして、走査電極３０１の電圧をＶｒにする。また、他の走査電極に接続されている走査側ドライバＩＣ２、３の出力段ＦＥＴを全てオフにしそれらの走査電極をフローティング状態にする。
また、データ電極４０１、４０２、４０３、…の電圧レベルを、発光させたいＥＬ素子と発光させたくないＥＬ素子に応じた電圧レベルとすることにより、上記したのと同様にして２行目のＥＬ素子の発光駆動を行う。
【００２２】
図３のタイミングチャートでは、データ側ドライバＩＣ４のＰチャンネルＦＥＴ４１ａをオン、ＮチャンネルＦＥＴ４１ｂをオフにし、データ電極４０１の電圧をＶｍとして、ＥＬ素子１２１にＶｒ−Ｖｍの電圧を印加し、ＥＬ素子１２１を発光させない状態を示している。
この後、２行目の走査電極３０１に接続されている走査側ドライバＩＣ３のＰチャンネルＦＥＴ３１ａをオフにし、ＮチャンネルＦＥＴ３１ｂをオンすることにより、走査電極３０１上のＥＬ素子に蓄積した電荷を放電する。
【００２３】
以後、同様にして、最後の走査線に至るまで上記作動を繰り返す、線順次走査を行う。
（負フィールド）
スイッチング素子５２、６１をオン、５１、６２をオフにし、極性を反転させて正フィールドと同様な動作を行う。この時、走査電極の基準電圧は接地電圧となる。また、データ側ドライバＩＣ４のＦＥＴ４１ｂ、４２ｂ、４３ｂ…、側をオンし、データ電極の電圧を接地電圧にする。この状態では、全てのＥＬ素子に印加される電圧が０Ｖになるため、ＥＬ素子は発光しない。
【００２４】
以下、負フィールドも正フィールドと同様に線順次走査を行う。
この場合、表示選択を行う行の走査電極には−Ｖｒ＋Ｖｍを印加する。データ電極側においては、正フィールドとは逆に、発光させたいデータ電極の電圧をＶｍにし、発光させたくないデータ電極に対しては接地電圧のままにする。
従って、−Ｖｒ＋Ｖｍの電圧が印加されている走査電極に対し、データ電極に電圧Ｖｍが印加されると、それに対するＥＬ素子に−Ｖｒの電圧が印加されＥＬ素子が発光する。また、データ電極の電圧が接地電圧であると、ＥＬ素子にしきい値電圧より低い−Ｖｒ＋Ｖｍが印加されるためＥＬ素子は発光しない。
【００２５】
そして、上記した正負フィールドの駆動により１サイクルの表示動作が終了し、これを繰り返し行う。
次に、データ側ドライバＩＣ４における駆動回路４０の構成に説明する。
図４にその具体的な構成を示す。このものは、東芝製ＴＤ６２Ｃ９４８のＥＬドライバーＩＣと基本的な構成は同じであるが、複数の発光層（本実施形態では２色の第１、第２の発光層としている）に対して階調表示を行うように構成されている。
【００２６】
図において、シフトレジスタ回路４１１には、ＡＰＯＲＴＩＮ、ＢＰＯＲＴＩＮに４ビットの階調データ（階調信号）が入力される。その入力された階調データは、ドットクロック信号ＣＫ１（後述する図６（ｄ）参照）の立ち上がりに同期して、図に示す下段の各シフトレジスタに転送される。ＡＰＯＲＴＩＮに入力された４ビットの階調データは第１の発光層の階調を行うためのものであり、ＢＰＯＲＴＩＮに入力された４ビットの階調データは第２の発光層の階調を行うためのものである。
【００２７】
なお、図では４０個の出力を行う１つのドライバＩＣについて示しているが、このドライバＩＣのＡＰＯＲＴＯＵＴ、ＢＰＯＲＴＯＵＴを、後段のドライバＩＣのＡＰＯＲＴＩＮ、ＢＰＯＲＴＩＮに接続するようにしていけば、複数のドライバＩＣにて所望数の出力を得ることができる。
シフトレジスタ回路４１１に全ての階調データが転送された後、水平同期信号をなすＳＴＢ（ストローブ）バー信号（バーは負論理信号を表す）がＬレベルになると、その時のシフトレジスタ回路４１１の出力がラッチ回路４１２にラッチされ、ＳＴＢバー信号がＬレベルの期間中そのデータが保持される。
【００２８】
ラッチ回路４１２の奇数番目の出力４１２１ａ、…からは、第１の発光層に対応する階調データが出力され、偶数番目の出力４１２１ｂ、…からは、第２の発光層に対応する階調データが出力される。
次に、ＣＬ（クリア）バー信号（後述する図６（ｃ）参照）がＬレベルからＨレベルになると、第１の発光層のパルス幅を決定するためのカウンタ４１４ａとコンパレータ４１３ａ、第２の発光層のパルス幅を決定するためのカウンタ４１４ｂとコンパレータ４１３ｂが動作可能になる。このとき、コンパレータ４１３ａ、４１３ｂからは、階調データが０（表示を行わないデータ）以外のとき、Ｈレベル信号が出力される。
【００２９】
カウンタ４１４ａは、第１の階調用クロックＣＫ２ａによりカウントアップを行い、コンパレータ４１３ａは、カウンタ４１４ａのカウント値とラッチ回路４１２にラッチされた奇数番目の出力４１２１ａ、…の出力とを比較し、両者が一致したときに、出力４１３１ａ、…をＬレベルにする。
同様に、カウンタ４１４ｂは、第２の階調用クロックＣＫ２ｂによってカウントアップを行い、コンパレータ４１３ｂは、カウンタ４１４ｂのカウント値とラッチ回路４１２にラッチされた偶数番目の出力４１２１ｂ、…の出力とを比較し、両者が一致したときに、出力４１３１ｂ、…をＬレベルにする。
【００３０】
コンパレータ４１３ａ、４１３ｂの出力は、排他的論理和回路４１５に入力される。負フィールドのときには、Ｐ／Ｃバー信号がＬレベルであるため、コンパレータ４１３ａ、４１３ｂの出力はそのまま出力回路４１６に出力され、変調電圧Ｖｍに変換される。なお、正フィールドのときには、Ｐ／Ｃバー信号がＨレベルであるため、コンパレータ４１３ａ、４１３ｂの出力に対し反転した信号が出力回路４１６に出力される。
【００３１】
上記した説明から理解されるように、ＡＰＯＲＴＯＵＴ、ＢＰＯＲＴＯＵＴに、第１、第２の発光層に対応する階調データが入力され、この入力後、ＣＬバー信号がＨレベルになると、階調データが０以外のときにはコンパレータ４１３ａ、４１３ｂの出力がＨレベルになり、負フィールドにおいては出力回路４１６から変調電圧Ｖｍが出力され、正フィールドにおいては出力回路４１６から接地電圧が出力される。
【００３２】
この後、第１の階調用クロックＣＫ２ａを用いてカウントしたカウント値が第１の発光層に対応する階調データに一致すると、コンパレータ４１３ａの出力が反転する。同様に、第２の階調用クロックＣＫ２ｂを用いてカウントしたカウント値が第２の発光層に対応する階調データに一致すると、コンパレータ４１３ｂの出力が反転する。階調データに応じてコンパレータ４１３ａ、４１３ｂの出力が反転するタイミングが変化するため、階調データに応じたパルス幅の設定を行うことができる。
【００３３】
本実施形態においては、第１、第２の発光層の輝度−パルス幅特性に応じたパルス幅を得るため、第１、第２の階調用クロックＣＫ２ａ、ＣＫ２ｂの発生タイミングおよびその周波数を異ならせている。
図５に、第１、第２の階調用クロックＣＫ２ａ、ＣＫ２ｂを出力する回路構成を示す。また、図６に、タイミングチャートを示す。
【００３４】
バイナリーカウンタ５１は、ＳＴＢバー信号（図６（ｂ）参照）がＨレベルになるとクリアされ、ＳＴＢバー信号がＬレベルになるとＣＫ１バー信号（図６（ａ）参照）によりカウント動作を開始する。
また、Ｄフリップフロップ５６、５７は、ＳＴＢバー信号の立ち下がり変化により、Ｑバー端子よりＬレベル信号を出力する。このＬレベル信号により、ＡＮＤ回路５８、５９の出力はＬレベルに維持される、すなわちマスキングが行われる。
【００３５】
コンパレータ５２、５３は、バイナリーカウンタ５１のカウント値を、第１、第２の設定値とそれぞれ比較する。第１、第２の設定値は、第１、第２の設定回路５４、５５にて設定される。
ここで、バイナリーカウンタ５１のカウント値が第１の設定値に達すると、コンパレータ５２のＡ＝Ｂ端子よりＨレベルの信号が出力され（図６（ｅ）参照）、Ｄフリップフロップ５６およびカウンタ６０がクリアされる。
【００３６】
Ｄフリップフロップ５６がクリアされると、周波数設定回路６６からのクロック信号ＳＡにより、ＡＮＤ回路５８から第１の階調用クロックＣＫ２ａが出力される（図６（ｆ）参照）。
また、カウンタ６０は、ＡＮＤ回路５８からの第１の階調用クロックＣＫ２ａによりカウントアップを行い、そのカウント値が１５になると、ＡＮＤ回路６２、インバータ６４を介してＡＮＤ回路５８にＬレベル信号を出力し、ＡＮＤ回路５８を閉じる。従って、ＡＮＤ回路５８からは、第１の階調用クロックＣＫ２ａが１５個だけ出力されることになる。すなわち、本実施形態では、１６階調としているため、１５個だけ第１の階調用クロックＣＫ２ａが出力される。
【００３７】
同様に、バイナリーカウンタ５３のカウント値が第２の設定値に達すると、コンパレータ５２のＡ＝Ｂ端子よりＨレベルの信号が出力され（図６（ｇ）参照）、Ｄフリップフロップ５７およびカウンタ６１がクリアされる。
Ｄフリップフロップ５７がクリアされると、周波数設定回路６６からのクロック信号ＳＢにより、ＡＮＤ回路５９から第２の階調用クロックＣＫ２ｂが出力される（図６（ｈ）参照）。
【００３８】
また、カウンタ６１は、ＡＮＤ回路５９からの第２の階調用クロックＣＫ２ｂによりカウントアップを行い、そのカウント値が１５になると、ＡＮＤ回路６３、インバータ６５を介してＡＮＤ回路５９にＬレベル信号を出力し、ＡＮＤ回路５９を閉じる。従って、ＡＮＤ回路５９からは、第２の階調用クロックＣＫ２ｂが１５個だけ出力される。
【００３９】
ここで、第１、第２の設定値を、第１、第２の発光層に応じて異なる値に設定することにより、図６（ｆ）、（ｈ）に示すように、第１、第２の階調用クロックＣＫ２ａ、ＣＫ２ｂの発生タイミングを異ならせることができる。
また、周波数設定回路６６は、バイナリカウンター５１の出力端子Ｑ_１〜Ｑ_８のいずれかを選択してクロック信号を出力するように構成されており、本実施形態では、バイナリカウンター５１の出力端子Ｑ_２からクロック信号ＳＡを、出力端子Ｑ_３からクロック信号ＳＢを出力するようにしている。このことによって、クロック信号ＳＡ、ＳＢの周波数が異なり、第１、第２の階調用クロックＣＫ２ａ、ＣＫ２ｂの周波数を図６（ｆ）、（ｈ）に示すように異ならせることができる。
【００４０】
第１、第２の階調用クロックＣＫ２ａ、ＣＫ２ｂは図４のカウンタ４１４ａ、４１４ｂにてカウントされパルス幅を決定するのに用いられるため、コンパレータ４１３ａ、４１３ｂの出力は、図６（ｉ）、（ｊ）のように変化する。なお、図では、第１の発光層の所定のデータ電極に対する階調データが３で、第２の発光層の所定のデータ電極に対する階調データが７であり、それぞれの階調データに対する第１、第２の階調用クロックＣＫ２ａ、ＣＫ２ｂのカウントが行われたときに、コンパレータ４１３ａ、４１３ｂの出力がＬレベルになっている。
【００４１】
コンパレータ４１３ａ、４１３ｂの出力により、出力回路４１６の出力は、図６（ｋ）、（ｌ）のように変化する（なお、図では負フレームの場合を示している）。
この実施形態では、第１の発光層に対して、第１の階調用クロックＣＫ２ａの発生タイミング、すなわち階調開始タイミングを早くするとともにその周波数を高くしてパルス幅を短くし、また第２の発光層に対して、第２の階調用クロックＣＫ２ｂの発生タイミングを遅くするとともにその周波数を低くしてパルス幅を長くすることにより、図６（ｋ）、（ｌ）に示すように、第１、第２の発光層の輝度−パルス幅特性に応じたパルス幅の設定を行うようにしている。
【００４２】
従って、第１、第２の発光層に対し、第１、第２の階調用クロックＣＫ２ａ、ＣＫ２ｂを用いて各発光層毎に独立した階調開始タイミングを設定するとともに、それらの周波数を異ならせることにより、第１、第２の発光層が図７に示すように、異なる輝度−パルス幅特性であっても、線形性のある混色階調表示を行うことができる。
【００４３】
また、図５に示す回路５１〜５７により、所定時間の間第１、第２の階調用クロック信号ＳＡ、ＳＢの出力を停止し、パルス幅を所定のパルス幅以上にしているため、一定のパルス幅を確保し、階調信号が非常に低いときであっても、ＥＬ素子に確実に伝導電流が流れるようにしてＥＬ素子を発光させ、混色発光時の線形性を良好にすることができる。
【００４４】
なお、上記実施形態では、２色の発光層に対して輝度−パルス幅特性に応じたパルス幅の設定を行うものを示したが、３色の発光層に対して同様のパルス幅設定を行うようにしてもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すＥＬ表示装置の構成図である。
【図２】ＥＬ素子の模式的構成を示す構成図である。
【図３】図１に示すものの駆動タイミングチャートを示す図である。
【図４】データ側ドライバＩＣ４における駆動回路４０の構成を示す図である。
【図５】第１、第２の階調用クロックＣＫ２ａ、ＣＫ２ｂを出力する回路構成を示す図である。
【図６】図４、図５中の各部の信号波形を示す図である。
【図７】発光層の、電圧印加時間に対する伝導電流特性を示す図である。
【符号の説明】
１…ＥＬ表示パネル、２、３…走査側ドライバＩＣ、
４…データ側ドライバＩＣ、４１１…シフトレジスタ回路、
４１２…ラッチ回路、４１３ａ、４１３ｂ…コンパレータ、
４１４ａ、４１４ｂ…カウンタ、４１５…排他的論理和回路、
４１６…出力回路、５１…バイナリーカウンタ、
５２、５３…コンパレータ、５６、５７…Ｄフリップフロップ、
６０、６１…カウンタ。

Claims

異なる発光色を持つ第１、第２の発光層を挟んで一方の面側に複数の走査電極（２０１、３０１、２０２、３０２、…）が行方向に形成され、他方の面側に複数のデータ電極（４０１、４０２、４０３、…）が列方向に形成され、前記走査電極と前記データ電極とが交差する位置にてＥＬ素子（１１１、１１２、…１２１、…）が形成されたＥＬ表示パネル（１）と、
前記走査電極に走査電圧を印加する走査電極駆動回路（２、３）と、
前記第１の発光層に対応したデータ電極に、前記第１の発光層の輝度−パルス幅特性に対応させるために第１の階調データに応じたパルス幅のデータ電圧を印加し、前記２の発光層に対応したデータ電極に、前記第２の発光層の輝度−パルス幅特性に対応させるために第２の階調データに応じたパルス幅のデータ電圧を印加するデータ電極駆動回路（４）とを備え、
前記データ電極駆動回路は、第１の階調用クロックと第２の階調用クロックを発生する回路（５１〜６６）と、前記第１の階調用クロックをカウントしそのカウント値と前記第１の調データとを比較して前記第１の階調データに応じたパルス幅を決定する回路（４１３ａ、４１４ａ）と、前記第２の階調用クロックをカウントしそのカウント値と前記第２の階調データとを比較して前記第２の階調データに応じたパルス幅を決定する回路（４１３ｂ、４１４ｂ）とを有し、前記１、第２の階調用クロックは、前記第１、第２の発光層の輝度−パルス幅特性に応じたパルス幅を得るように、それぞれ独立して設定されており、
第１、第２の階調用クロックは、前記第１、第２の発光層の輝度−パルス幅特性に応じたパルス幅を得るように、その発生開始タイミングおよび周波数がそれぞれ異なって設定されており、それは前記第１の階調クロックの発生タイミングを前記第２の階調クロックの発生タイミングより早く設定するとともに、第１の階調クロックの周波数およびパルス幅をそれぞれ前記第２の階調クロックの周波数より高く、そのパルス幅より短く設定し、かつ該各々パルス幅のデータ電圧を第１、第２の発光層に夫々対応したデータ電極に印加するタイミングは同一のタイミングであり、かつ各々の前記データ電圧は共に同一であることを特徴とするＥＬ表示装置。