JP3595452B2

JP3595452B2 - 画像形成装置

Info

Publication number: JP3595452B2
Application number: JP23116198A
Authority: JP
Inventors: 孝尚小池
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1998-08-03
Filing date: 1998-08-03
Publication date: 2004-12-02
Anticipated expiration: 2018-08-03
Also published as: JP2000059549A

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタル電子写真複写機、ファクシミリ等の画像形成装置に関し、特に画像データの転送とＣＰＵデータの転送とを共通の転送路で処理する機能を備えた画像形成装置に関するものである。
【０００２】
【従来の技術】
ＣＰＵにより制御されるＣＰＵデータと画像データとに基づいて、原稿等から読み取った画像データを処理して画像形成を行う画像形成装置としては、図１１に示す構成のものが一般的である。即ち、図１１に示す概略構成は大きくブロック分けすると、画像読取部１０１、画像処理部１０２、及び画像形成部１０３の３ブロックに分けられる。この構成において各ブロックの内部構成と共に、画像データの流れを説明すると、画像読取部１０１では原稿画像からの反射光を光電変換素子ＣＣＤ１０１ａによって電気信号に変換し、このアナログ画像信号をデジタル変換ＩＣ１０１ｂでデジタル画像信号に変換した後、画像データ転送路１０４を経由して次段の画像処理部１０２に転送する。
画像処理部１０２では、前記画像読取部１０１から転送された画像データを画像処理ＩＣ１０２ａによって受け、この画像デ−タを一旦メモリ１０２ｃに格納した後、画像処理ＩＣ１０２ａによって予め定められた設定条件で画像を処理し、再びメモリ１０２ｃに格納する。メモリ１０２ｃに格納された画像データは、画像データ転送路１０５を経由して次段の画像形成部１０３に転送され、さらに、画像形成ＩＣ１０３ａを介してエンジン１０３ｂに送られ、画像が形成される。
一方、前記各ブロックにはそれぞれＣＰＵ用のインターフェース１０１ｃ、１０２ｄ、１０３ｃが備えられており、これらのインターフェースを介して各ブロック相互間において次に説明するような制御信号の転送が行われる。また、通常各複数のブロックによって処理を行う場合、いづれか一つのブロックに全体の主制御を行うＣＰＵを配置するが、図１１において例えば、画像処理部１０２にＣＰＵ２ｂが搭載されており、ＣＰＵ１０２ｂはインターフェースＣＰＵＩ／Ｆ（Ｂ）１０２ｄを通して画像処理部１０２だけでなく、画像読取部１０１や画像形成部１０３内の状態をチェックしたり、各部に必要な条件を設定したり、または種々の指令を出したりすることが出来るようになっている。例えば、メモリ１０２ｃに格納された画像データを印刷する場合に、ＣＰＵ１０２ｂは前もってエンジンに対するアイドリング指令を、ＣＰＵＩ／Ｆ（Ｂ）１０２ｄからデータ転送路１０７を経由してＣＰＵＩ／Ｆ（Ｃ）１０３ｃに伝える。画像形成部１０３では画像形成ＩＣ１０３ａがＣＰＵＩ／Ｆ（Ｃ）１０３ｃを介して受けたＣＰＵデータを、エンジン１０３ｂに伝え、アイドリング状態にする。
同様に、画像読取部１０１内に種々の指令を出すには、ＣＰＵＩ／Ｆ（Ｂ）１０２ｄからＣＰＵデータ転送路１０６を経由してＣＰＵＩ／Ｆ（Ａ）１０１ｃに伝える。なお、画像読取部１０１や画像形成部１０３内の状態をチェックするため、ＣＰＵデータ転送路１０６、１０７は両方向の伝送が可能となっている。
【０００３】
図１２は基本的な画像信号の転送状態を説明するための信号波形図である。画像データ信号ＤＡＴＡは、主走査の同期信号ＬＳＹＮＣに同期して、クロック同期ＣＬＫに従って送られ、データの有効範囲はラインゲート信号ＬＧＡＴＥがＬＯＷの間である。
上記のように構成された画像形成装置において、画像読取部１０１で読み取られた画像データは、画像読取部１０１と画像処理部１０２との間に接続されたハーネスを介して画像処理部１０２の画像処理ＩＣ１０２ａに入力される。さらに、画像処理ＩＣ１０２ａで処理された画像データは、画像処理部１０２と画像形成部１０３との間に接続されたハーネスを経て画像形成部１０３の画像形成ＩＣ１０３ａに入力される。一方、画像読取部１０１や画像形成部１０３では、各種の条件データをＣＰＵ側から設定する必要が有ると共に、ＣＰＵ側から上記の各部の状態を読み出す必要もあり、各ブロックに備えたＣＰＵＩ／Ｆは上述したような条件設定や各部の状態を読み出すためのものである。
しかし、上記構成においては各部間に接続されるハーネスの本数が非常に増えるので、構成上広いスペースを必要とするため小型化を妨げる上、信号線間のクロストーク等のノイズが大きな問題となっていた。そのため、ＣＰＵＩ／Ｆを経由する信号をシリアル化して特別なプロトコル通信を用いて、ハーネスの本数を削減することが行われていた。
図１３はＣＰＵ１０２ｂと各部間のシリアル通信の信号形態の一例であリ、チップセレクト信号ＣＳが立ち下がるまでにアドレスデータが送付され、チップセレクト信号ＣＳがＬＯＷになってから画像データが送られてくるようにしている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記のような従来のハーネス本数削減の方法を用いても、画像データとＣＰＵデータを転送する２系統の転送路が併存することには変わりなく、ハーネスの本数削減には限界があり、スペース的に余裕のない装置や信号線間のクロストーク等のノイズを減少する上での本質的な解消策には至っていなかった。また、画像データとＣＰＵデータの転送路の共通化を図ろうとすると、ＣＰＵ側と各部との間の信号のやり取りが一方向通信の場合には、画像読取部に対してはデータの読み出し、画像形成部に対してはデータの書き込みに限定され、また、ＣＰＵ側と各部との間の信号のやり取りが双方向通信の場合には、各手段間に使用されるインターフェース回路に送受信のバッファやドライバ等が必要となる上、電気的な規格やタイミング等の厳しい制限が加わるといった新たな問題を招くことになる。本発明は上述したような従来の画像形成装置における問題を解決するためになされたものであって、画像データとＣＰＵデータのそれぞれにデータ専用の識別子を設けることによって、画像読取手段、画像処理手段及び画像形成手段間のデータを共通の転送路で転送可能とすると共に、さらに各手段間の転送を一方向のみループ状に行うことによって、各手段間のハーネス本数の減少とインターフェース回路の簡易化を図り、線間のクロストークノイズを減少させ、低ノイズ化と小型化を図った画像形成装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】
上記目的を達成するため本発明においては、請求項１の画像形成装置では、ＣＰＵにより制御されるＣＰＵデータと画像データとに基づいて画像を形成する画像形成装置において、原稿画像を読み取ってデジタル画像データに変換する画像読取手段と、前記画像データに所要の処理を施す画像処理手段と、前記画像処理手段により処理された画像データに基づいて画像を形成する画像形成手段とを備え、前記画像読取手段、前記画像処理手段及び前記画像形成手段の各手段間における転送路を画像データとＣＰＵデータとの両者を共通の転送路で転送するように構成し、上記共通の転送路を、一方向にのみデータを転送可能な転送路とし、上記画像読取手段、上記画像処理手段及び上記画像形成手段の各手段にそれぞれ、上記ＣＰＵデータを上記共通の転送路に出力する際に、そのＣＰＵデータに、そのＣＰＵデータがいずれの手段へ転送されるべきデータであるかを示す識別子を付加するインタフェースと、上記共通の転送路から受信したＣＰＵデータが自手段で処理すべきデータであるか否かを判断するインタフェースとを設けたことを特徴とする。請求項２記載の画像形成装置では、請求項１記載の画像形成装置において、上記共通の転送路を転送する画像データに主走査方向と副走査方向のタイミングを示したデータを付加したことを特徴とする。
【０００６】
【作用】
本発明は以上のように構成するので、請求項１記載の画像形成装置では、画像読取手段、画像処理手段及び画像形成手段の各手段間における転送路の一つまたは複数を画像データの転送とＣＰＵデータの転送とを共通の転送路で行うようにしたので、特に構成上スペースで問題になる周辺のハーネスの本数を大幅に削減することが出来る。つまり、上記各手段間における転送路を用いた画像データの転送とＣＰＵデータの転送とを、共通転送路を用いて行うことにより使用するハーネス本数を低減することができた。また、画像データとＣＰＵデータとが転送される共通の転送路は、一方向にのみデータを転送可能な転送路としているので、共通の転送路に接続するインターフェース回路を双方向にすることなく、各手段間のデータの受け渡しが簡単に出来る。請求項２記載の構成によれば、請求項１のように構成された画像形成装置の発明に加えて、共通の転送路を転送する画像データに主走査方向と副走査方向のタイミングを示したデータを含ませるようになっているので、各手段間を接続するハーネスの本数を一層減少することが出来る。
【０００７】
【発明の実施の形態】
以下、図示した実施の形態に基づいて本発明を詳細に説明する。
図１（Ａ）、（Ｂ）、（Ｃ）は後述する画像読取部１、画像処理部２及び画像形成部３の各ブロック間におけるデ−タ転送路の形態を示した図である。この例では、各ブロック間の画像データとＣＰＵデータの転送は、両者を共通に行う機能を備えた共通転送路４と、画像データのみの転送を行う機能をもった画像データ転送路５と、ＣＰＵデータのみの転送を行う機能を有したＣＰＵデータ転送路６によって行うようにしている。
即ち、図１（Ａ）は画像読取部１と画像処理部２との間を共通転送路４によって、画像処理部２と画像形成部３との間を画像データ転送路５およびＣＰＵデータ転送路６を用いてそれぞれデ−タを転送するように構成されている。この構成によれば、画像読取部１と画像処理部２との間のハーネスの本数を削減することが出来る。また、図１（Ｂ）は画像読取部１と画像処理部２との間に画像データ転送路５及びＣＰＵデータ転送路６を、画像処理部２と画像形成部３との間に共通転送路４を使用するように構成されている。この構成によれば、画像処理部２と画像形成部３との間のハーネスの本数を削減することが出来る。
また、図１（Ｃ）は画像読取部１と画像処理部２との間、及び画像処理部２と画像形成部３との間の両方に共通転送路４を用いた構成である。この構成によれば、画像読取部１と画像処理部２との間及び画像処理部２と画像形成部３との間の両方のハーネスの本数を削減することが出来る。なお、図１（Ａ）、（Ｂ）、（Ｃ）に示した各転送路は双方向転送が可能のように示されているが、例えば、画像読取部１から画像処理部２の方向へ、画像処理部２から画像形成部３の方向への一方向転送であっても構わない。
【０００８】
図２は、前記図１（Ｃ）に示したデ−タ転送形態の場合について、それぞれのブロックの内部構成例を示したもので、各ブロック間の画像データの転送とＣＰＵデータの転送とを共通双方向転送路７で行う場合の画像形成装置の主要部を示すブロック図である。図２において、各ブロックの構成をそれぞれの機能を付しながら説明すれば、１は画像読取部であって、後述するＣＰＵデータの指令により原稿画像の反射光を読み取るＣＣＤ１ａ等の光電変換素子と、このＣＣＤ１ａからのアナログ画像信号をデジタル信号に変換するデジタル変換ＩＣ１ｂと、変換後のデジタル画像信号にそれが画像データであることが識別出来るようにデータの中に専用の識別子を付加するデータ分離インターフェース（Ａ）１ｄと、ＣＰＵインターフェース１ｃとを備えており、隣接する画像処理部２とは共通双方向転送路７を経由して画像デ−タとＣＰＵデ−タとの両方を転送するようになっている。また、画像処理部２は、画像データを処理する画像処理ＩＣ２ａと、制御の中心となるＣＰＵ２ｂと、インターフェース２ｄと、画像読取部１から受信したデータが画像デ−タであるかＣＰＵデ−タであるかを判定すると共に画像デ−タである場合には付加された専用の識別子を取り除くように機能するデータ分離インターフェース（Ｂ１）２ｅと、前記画像処理ＩＣ２ａにおいて処理する画像デ−タを一旦記憶するＲＡＭ等のメモリ２ｃと、転送するデ−タが画像データである場合はその旨を示す専用の識別子を付加するデータ分離インターフェース（Ｂ２）２ｆとを備えている。このブロックにおいて、前記データ分離インターフェース（Ｂ１）２ｅによって専用の識別子を取り除かれた画像デ−タは、画像処理ＩＣ２ａによって予め定められた設定条件で画像処理され画像形成の形態にされて再びメモリ２ｃの所定の場所に格納され、さらに、メモリ２ｃに格納された画像データは、データ分離インターフェース（Ｂ２）２ｆによって画像デ−タであることが識別出来るように再び専用の識別子が付された上で、共通双方向転送路７を経由して次段の画像形成部３に転送される。
【０００９】
画像形成部３は、同様に画像デ−タであるかＣＰＵデ−タであるかを識別すると共に、画像デ−タである場合は付加された識別子を除去するデータ分離インターフェース（Ｃ）３ｄと、画像を形成する画像形成ＩＣ３ａと、制御を行うＣＰＵインターフェース３ｃと、受け取った画像データに基づいて画像形成を行うエンジン３ｂとを備えている。このブロックでは画像形成の形態にされて画像形成部３に転送された画像データは、データ分離インターフェース（Ｃ）３ｄによって画像データであると判読され、データ分離インターフェース（Ｂ２）２ｆによって付加された専用の識別子が取り除かれた後、画像を形成する画像形成ＩＣ３ａに導かれ、画像データをエンジン３ｂの動作性能に合わせたタイミングでエンジン３ｂに送り込み、画像形成を実行する。ここで、画像読取部１、画像処理部２及び画像形成部３等の各部の状態監視や動作指令の主動作は、画像処理部２に搭載されているＣＰＵ２ｂによって行われる。ＣＰＵ２ｂによる画像処理ＩＣ２ａやメモリ２ｃへのアクセスは、ＣＰＵ２ｂから直接、またはＣＰＵインターフェース（Ｂ）２ｄを経由して実行される。なお、ＣＰＵ２ｂから画像読取部１へのＣＰＵデータは、ＣＰＵ２ｂからＣＰＵインターフェース（Ｂ）２ｄとデータ分離インターフェース（Ｂ１）２ｅを経て画像読取部１に転送されるが、その際、データ分離インターフェース（Ｂ１）２ｅによってＣＰＵデータであることが識別出来るように専用の識別子等を付加した上で、共通双方向転送路７を経由して転送する。画像読取部１側では、データ分離インターフェース（Ａ）１ｄによって受信したデータがＣＰＵデータであることを識別し、データ分離インターフェース（Ｂ１）２ｅによって付加された専用の識別子等を取り除いた後でＣＰＵインターフェース（Ａ）１ｃに渡す。ＣＰＵインターフェース（Ａ）１ｃは、受け取った内容に従って画像読取部１内の処理を実行する。
【００１０】
また、ＣＰＵ２ｂから画像形成部３へのＣＰＵデータは、ＣＰＵ２ｂからＣＰＵインターフェース（Ｂ）２ｄとデータ分離インターフェース（Ｂ２）２ｆを経て画像形成部３に転送されるが、その際、データ分離インターフェース（Ｂ２）２ｆによってＣＰＵデータであることが識別出来るように専用の識別子を付加した上で、共通双方向転送路５を経由して転送する。画像形成部３側では、データ分離インターフェース（Ｃ）３ｄによって受信したデータがＣＰＵデータであることを識別し、データ分離インターフェース（Ｂ２）２ｆによって付加された専用の識別子等を取り除いた後でＣＰＵインターフェース（Ｃ）３ｃに渡す。ＣＰＵインターフェース（Ｃ）３ｃは、受け取った内容に従って画像形成部３内の処理を実行する。
なお、ＣＰＵ２ｂにより各部の状態監視や動作指令の制御を行うには、上記の共通双方向転送路７は双方向の転送路であることが必要である。また、上記の説明では、ＣＰＵ２ｂからのＣＰＵデータは各部の状態監視や動作指令に関するデータである場合を示したが本発明の実施にあたっては、これに限定されるものではなく、例えばＣＰＵ２ｂによるメモリへの書き込みデータや読み出しデータでもよく、ＣＰＵ２ｂの働きによって作成された全てのデータを指すものとする。さらに、ＣＰＵ２ｂの搭載場所を画像処理部２として説明したが、画像処理部２に限定されるものではなく、画像読取部１または画像形成部３のどちらにあっても構わない。
また、図２では、画像読取部１と画像処理部２間及び画像処理部２と画像形成部３間の両方に共通転送路４を用いた図１（Ｃ）の場合について説明したが、これに限らず画像読取部１と画像処理部２間または画像処理部２と画像形成部３間が画像データ転送路５とＣＰＵデータ転送路６から構成されている図１（Ａ）、（Ｂ）であってもよいことは云うまでもない。
【００１１】
図３（Ａ）、（Ｂ）は本発明においてＣＰＵデ−タと画像デ−タとを識別する方法を説明するための図であって、この例では、それぞれを識別するために専用の識別子を付加したデータの例を示したものである。すなわち、図３（Ａ）はＣＰＵデータの例であり、ＣＰＵデータであることを示す専用の識別子１の次にリードライトすべきメモリのアドレス、その次にデータをリードすべきかライトすべきかを示す指示、さらに何ビット数のデータであるかを示すデータ数、その後にデータが続き、最後に転送が正しく行われたか否かを判定するためのチェックデータを付加している。
また、図３（Ｂ）は画像データの例を示す図であり、最初に画像データであることを示す専用の識別子２を付加し、その後、送るデータ数、さらに画像データ、最後にチェックデータを付加する。
【００１２】
図４は画像データとＣＰＵデータが混合する受信データから、データ分離インターフェースによって画像データとＣＰＵデータとに分離する様子を示したものである。例えば、図２を参照してデータ分離インターフェース２ｅの場合を説明すると、図３（Ａ）、（Ｂ）に示したようなデータを取り込んで、ヘッダ部に付加された識別子を識別子判断部２ｅ１によって読取り、それがＣＰＵデータ専用の識別子１であるのか、または画像データ専用の識別子２であるのかを判断する。識別子判断部２ｅ１の２つの出力線２ｅ２及び２ｅ３は、いづれかの識別子を検出するまではＬｏｗ状態であり、ＡＮＤゲート２ｅ４及び２ｅ５からはデータ出力のない状態になっている。
上記識別の結果、受信したデ−タに付された識別子がＣＰＵデータ専用の識別子１であると判断すれば、識別子判断部２ｅ１の出力線２ｅ３のみをＬｏｗ状態からＨｉｇｈ状態に切り替え、ＡＮＤゲート２ｅ４を開いた状態にし、ヘッダ部の識別子１を除いたＣＰＵデータがこのＡＮＤゲート２ｅ４を介して次段のＣＰＵインターフェース（Ｂ）２ｄに伝達される。また、識別子判断部２ｅ１により、受信したデータのヘッダ部が画像データ専用の識別子２であると判断した場合は、識別子判断部２ｅ１のもう一方の出力線２ｅ２をＬｏｗ状態からＨｉｇｈ状態に切り替え、ＡＮＤゲート２ｅ５を開いた状態と子、ヘッダ部の識別子２を除いた画像データがＡＮＤゲート２ｅ５を介して次段の画像処理ＩＣ２ａに伝達される。このようにして図２に示した共通双方向転送路７を経由して画像データとＣＰＵデータとを正確に転送することが出来る。また、上記の説明では、データ分離インターフェース２ｅのみを説明したが、他のデータ分離インターフェース１ｄ、２ｆまたは３ｄについても、同様にして受信したデータが画像デ−タであるかＣＰＵデ−タであるかを判定し、を分離する。
【００１３】
図５は、前記図２に示した画像読取部１、画像処理部２及び画像形成部３の実際の基板配置状態例を示した図である。画像読取部１の主機能である画像読取制御板１０によって、また画像処理部２の主機能である画像処理は画像処理制御板２０によって、さらに画像形成部３の主機能である画像形成処理は画像形成制御板３０とポリゴンミラー３１とによって行われる。ここで、ポリゴンミラー３１は、画像形成制御板３０によって生成されたレーザビームを主走査方向に走査させるためのものである。なお、図２に示した構成では、ＣＰＵ２ｂと画像読取部１、画像処理部２及び画像形成部３等の各部との間でリード／ライトの双方向の転送が出来ることを前提として説明したが、そのためには各部のインターフェース部に送受信用のバッファ及びドライバが必要となる上、電気的な規格やタイミング等に厳しい制限が必要となる。
【００１４】
図６はこのような煩雑さを避けるために本発明を使用した場合の一実施例を示すブロック構成図である。図６に示す例では、画像読取部１から画像処理部２、該画像処理部２から画像形成部３、及び該画像形成部３から該画像読取部１の各ブロック間の転送路として、一方向性の転送路を配置することによって、図面右回り方向にループ状の転送経路を構成したものである。以下、図６と図２とを比較しながら本実施例の動作を説明する。
図６において、各ブロック間に配置した共通一方向転送路８は、画像読取部１から画像処理部２へ、画像処理部２から画像形成部３へ、画像形成部３から画像読取部１への一方向にのみデータ転送が可能な転送路である。また、ヘッダ・チェック付けインターフェース１ｄ−１、２ｅ−１、３ｄ−１は次段に画像データやＣＰＵデータを送り込む際に図３に示したように専用の識別子やチェックデータ等を付加する機能を備えた送信専用のインターフェース部であり、ヘッダ分離インターフェース１ｄ−２、２ｅ−２、３ｄ−２は前段から混合データを受信した際に図４に示したように画像データやＣＰＵデータに分離する機能を持った受信専用のインターフェース部である。
ここで、画像データやＣＰＵデータの流れを注目すると、先ず、画像データの流れは、画像読取部１から画像処理部２、画像処理部２から画像形成部３の方向に画像が形成され、図２に関連して説明した場合の画像データの流れと同じになるので説明は省略する。次に、ＣＰＵデータの流れは、ＣＰＵ２ｂからの画像処理部２の画像処理ＩＣ２ａやメモリ２ｃへのアクセスは、ＣＰＵ２ｂから直接またはＣＰＵインターフェース（Ｂ）２ｄを経由して実行されることは図２と同じである。また、ＣＰＵ２ｂから画像形成部３へのＣＰＵデータは、ＣＰＵ２ｂからＣＰＵインターフェース（Ｂ）２ｄ、ＣＰＵインターフェース（Ｂ）２ｄからヘッダ・チェック付けインターフェース２ｅ−１を通って、共通１方向転送路８を介して画像形成部３へ転送される。
【００１５】
その際、ヘッダ・チェック付けインターフェース２ｅ−１によって図３（Ａ）に示したようなデータ形態に整えられる。次に、画像形成部３に転送されたＣＰＵデータは、ヘッダ分離インターフェース３ｄ−２によってＣＰＵデータであること、ＣＰＵデータに付加されているアドレスが画像形成部３のデータを示していること、及びチェックデータが正常であることが認識されると、画像形成部３に該当するＣＰＵデータとしてＣＰＵインターフェース（Ｃ）３ｃに渡される。その後の画像形成部３内での処理は図２と同様である。また、ＣＰＵ２ｂから画像読取部１へのＣＰＵデータの転送は、ＣＰＵ２ｂからＣＰＵインターフェース（Ｂ）２ｄ、ヘッダ・チェック付けインターフェース２ｅ−１を通り、共通１方向転送路８を介して画像形成部３へ転送される。その際、ヘッダ・チェック付けインターフェース２ｅ−１によって図３（Ａ）のアドレスに画像読取部１へのＣＰＵデータであることを示す表示が付加される。従って、画像形成部３に転送されたＣＰＵデータは、ヘッダ分離インターフェース３ｄ−２によって自部のＣＰＵデータでないことが判断されるので、そのままＣＰＵデータを通過させ、共通１方向転送路８を介して画像読取部１へ転送する。画像読取部１では、そのＣＰＵデータを受信すると、ヘッダ分離インターフェース１ｄ−２によって自部のＣＰＵデータであることを判断し、ＣＰＵインターフェース（Ａ）１ｃに転送して画像読取部１内の処理にあたる。なお、実際の画像信号は上述した画像データの他に、主走査方向や副走査方向のタイミングデータ等が存在するが、本発明の実施に際しては、これらのタイミングデータも画像データライン上に混在させて送り、ハーネスの数の低減を図ることができる。
【００１６】
図７は、画像データライン上にタイミングデータを混在させて送る場合の各部の構成例を示す図である。画像読取制御板１０上に設定されたＣＣＤ１ａに原稿からの反射光を照射し、画像データとしての電気信号を取り出し、図示しないデジタル変換ＩＣによりデジタル化した後、次段の画像処理制御板２０に取り込み、画像処理ＩＣ２ａやＣＰＵ２ｂによって成形用の画像に形成すると共に、画像形成制御板３０に導く。
画像形成制御板３０では、レザービームを画像データに応じて発光させ、ポリゴンミラー３１によって図示しない感光体の所定の位置に導き静電潜像を作成し、静電現像プロセスの過程を経て画像を形成する。また、この際の副走査方向は、スキャナモータ３４の駆動によって図示しないスキャナヘッドの動作が開始し、スキャナホームポジションセンサ３３を通過した時を基準にして各点での画像形成のタイミングを算出する。
また、主走査方向は、上述したレーザダイオードの出力がポリゴンミラー３１によって走査され、同期検知板３２に当たって検出されるタイミングを基準としている。本実施例では上記のタイミング信号を画像形成制御板３０で一旦集め、その後画像データを混在させて画像形成制御板３０方向に送出する。
【００１７】
図８は、上記の実施例における信号のタイミングを示す図である。ＬＳＹＮＣ信号は同期検知板３２の出力によって生成され、ＬＧＡＴＥ信号はＬＳＹＮＣ信号を基に画像形成有効範囲として生成される。ＦＧＡＴＥ信号は副走査方向の画像形成有効範囲として、スキャナホームポジションセンサ３３の出力（ＨＯＭＥ信号）を基に生成される。図９はＦＧＡＴＥ信号の変化情報を、画像データに混在させて送る場合の信号例を示したものである。同図において、ＦＧＡＴＥ信号の立ち下がりタイミングにおいて、画像データライン上にＦＧＡＴＥヘッダ、チェックデータを書き込み、それに引き続き、実際の画像データがライン上に送り出される。混在させることにより２クロック分遅れることになるが、この遅れは画像処理部２で補正される。画像データの最後には画像データのチェックデータが付加される。ＬＧＡＴＥ信号等の他のタイミング信号を混在させる時も同様な方法で行う。図１０は複数のタイミング信号を混在させる場合の各ブロック構成図を示すもので、符号化回路３５は各信号の変化を検出し、対応するヘッダ値に変換する。ヘッダフォーマット作成回路３６によってデータ数、チェックデータ、または必要に応じてアドレス情報を生成し、さらにヘッダデータ挿入回路３７とチェックデータ挿入回路３８を経てタイミング信号を混在させた画像データが画像データライン上に送り出される。
【００１８】
【発明の効果】
本発明は以上のように構成し且つ制御したものであり、請求項１の発明によれば、画像読取手段、画像処理手段及び画像形成手段の各ブロック間における転送路の一つまたは複数を、画像データの転送とＣＰＵデータの転送とを共通の転送路で行うように構成することによって、特に構成上スペースが問題になる周辺のハーネスの本数の削減を可能としたので、装置の小型化と共に、線間のクロストークノイズを減少させ、低ノイズ化を図った画像形成装置を提供する上で著しい効果が有る。つまり、上記各手段間における転送路の一つ又は複数を用いた画像データの転送とＣＰＵデータの転送とを、共通転送路を用いて行うことにより使用するハーネス本数を低減することができた。さらに、画像データとＣＰＵデータとが転送される共通の転送路を一方向にのみデータを転送可能な転送路としたので、各手段間に使用するインターフェース回路が一方向機能を有するもので済み、双方向機能回路に比べて、インターフェース回路に送受信のバッファ、ドライバが不要となる上、電気的な規格やタイミング等の制限も緩和されて、低コスト化が可能となると共に、線間のクロストークノイズを減少させ、低ノイズ化と小型化を図った画像形成装置を提供する上で効果が有る。請求項２の発明によれば、請求項１の画像形成装置の発明に加えて、共通の転送路を転送する画像データに主走査方向と副走査方向のタイミングを示すデータを付加することによって、各手段間を接続するハーネスの本数を更に削減したので、より一層の線間クロストークノイズの減少と、小型化とを可能にした画像形成装置を提供する上で効果が有る。
【図面の簡単な説明】
【図１】（Ａ）（Ｂ）及び（Ｃ）は本発明の一実施例を示す画像形成装置のブロック図であって、特に各ブロック間の転送路の例を示す図である。
【図２】本発明の画像形成装置の具体的構成例を示すブロック図であって、特に共通双方向転送路を備えた画像形成装置の主要部を示すブロック図である。
【図３】本発明において使用するデ−タ構成例を示す図であり、（Ａ）はＣＰＵデータの転送形態を説明する図、（Ｂ）は画像データの転送形態を説明する図である。
【図４】本発明において使用するデータ分離インターフェースの具体的回路例を示す図である。
【図５】本発明の画像形成装置の主要部の配置状態例を示す図である。
【図６】本発明の他の実施例を示す画像形成装置の主要部を示すブロック図である。
【図７】本発明の画像形成装置の主要部の他の配置状態例を示す図であって、画像データライン上にタイミングデータを混在させて送る場合の構成例を示す図である。
【図８】本発明の画像形成装置におけるタイミング図であって、上記図７の構成において画像データとタイミングデータを混在させて送る場合のタイミング図である。
【図９】本発明の実施例の画像形成装置においてＦＧＡＴＥ信号の変化情報を画像データに混在させて送る例を説明する図である。
【図１０】本発明の実施例の画像形成装置において複数のタイミング信号を混在させる場合の主要部を示したブロック図である。
【図１１】従来の画像形成装置の主要部を示すブロック図である。
【図１２】従来の画像形成装置の主要なタイミング信号を説明する図である。
【図１３】従来の画像形成装置において信号をシリアル化して送るタイミング例を説明する説明図である
【符号の説明】
１画像読取手段、または画像読取部、１ａＣＣＤ、１ｂデジタル変換ＩＣ、１ｃＣＰＵインターフェース（Ａ）、１ｄデータ分離インターフェース（Ａ）、１ｄ−１ヘッダ・チェック付けインターフェース、１ｄ−２ヘッダ分離インターフェース、２画像処理手段、または画像処理部、２ａ画像処理ＩＣ、２ｂＣＰＵ、２ｃメモリ、２ｄＣＰＵインターフェース（Ｂ）、２ｅデータ分離インターフェース（Ｂ１）、２ｅ１間識別子判断部、２ｅ−１ヘッダ・チェック付けインターフェース、２ｅ−２ヘッダ分離インターフェース、２ｆデータ分離インターフェース（Ｂ２）、３画像形成手段、または画像形成部、３ａ画像形成ＩＣ、３ｂエンジン、３ｃＣＰＵインターフェース（Ｃ）、３ｄデータ分離インターフェース（Ｃ）、３ｄ−１ヘッダ・チェック付けインターフェース、３ｄ−２ヘッダ分離インターフェース、４共通転送路、５画像データ転送路、６ＣＰＵデータ転送路、７共通双方向転送路、８共通１方向転送路、１０画像読取制御板、２０画像処理制御板、３０画像形成制御板、３１ポリゴンミラー、３２同期検知板、３３スキャナホームポジションセンサ、３４スキャナモータ

Claims

ＣＰＵにより制御されるＣＰＵデータと画像データとに基づいて画像を形成する画像形成装置において、原稿画像を読み取ってデジタル画像データに変換する画像読取手段と、前記画像データに所要の処理を施す画像処理手段と、前記画像処理手段により処理された画像データに基づいて画像を形成する画像形成手段とを備え、前記画像読取手段、前記画像処理手段及び前記画像形成手段の各手段間における転送路を画像データの転送とＣＰＵデータの転送とを共通の転送路で行うように構成し、
前記共通の転送路は、一方向にのみデータを転送可能な転送路であり、
前記画像読取手段、前記画像処理手段及び前記画像形成手段の各手段にそれぞれ、前記ＣＰＵデータを前記共通の転送路に出力する際に、該ＣＰＵデータに、該ＣＰＵデータがいずれの手段へ転送されるべきデータであるかを示す識別子を付加するインタフェースと、前記共通の転送路から受信したＣＰＵデータが自手段で処理すべきデータであるか否かを判断するインタフェースとを設けたことを特徴とする画像形成装置。
請求項１記載の画像形成装置において、前記共通の転送路を転送する画像データに主走査方向と副走査方向のタイミングを示したデータを付加したことを特徴とする画像形成装置。