JP2003006149A - データ転送装置および画像形成装置 - Google Patents

Abstract

(57)【要約】 【課題】 ハーネス等削減の目的で、ＣＰＵと周辺素子
間の接続をシリアル化した場合であっても、従来と同じ
ソフトウエアを使用できるデータ転送装置を提供する。 【解決手段】 アドレスバス３、データバス４、リード
ライト制御信号６およびタイミング調停信号５によりデ
ータアクセスを行うＣＰＵ１と、前記ＣＰＵ１のバスデ
ータをシリアルデータ化するパラレル−シリアル変換機
能を有し、パラレル−シリアル変換機能によってシリア
ルデータに変換されたデータを転送するパラレル−シリ
アル変換手段１１と、前記転送する手段によって転送さ
れたシリアルデータを受け取ってパラレルデータ化する
シリアル−パラレル変換機能を有し、アドレスバス３、
データバス４、リードライト制御信号６およびタイミン
グ調停信号５を作り出すシリアル−パラレル変換手段１
２とを備え、前記シリアル−パラレル変換手段１２は、
後段に接続される素子２のアクセスタイミングを満足
し、かつ、データアクセスが完了するタイミングに合わ
せて、前記パラレル−シリアル変換手段１１の内部タイ
ミングの制御を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速シリアル通信
によってプリント基板間または素子間を接続し、データ
転送を行うデータ転送装置およびこのデータ転送装置を
使用した画像形成装置に関する。

【０００２】

【従来の技術】通常、基板間、素子間を接続する場合、
高速のデータ転送に用いる場合には、 （１）ＣＰＵバスで直接接続 （２）ブリッジを介してＰＣＩ等の汎用バスで接続 等が行われていた。

【０００３】図１０はＣＰＵバスで直接接続した例を示
すブロック図である。同図において、ＣＰＵ１と周辺素
子２間はアドレスバス３とでデータバス４とによって双
方向に送受信可能にバス接続され、ＲＥＡＤＹ信号線５
およびリード、ライト（ＲＤ、ＷＲ）信号線６によるリ
ードタイミング、ライトタイミングに応じて読み出し、
書き込みが行われる。

【０００４】しかし（１）ようにＣＰＵバスで直接接続
する場合はタイミング制約が厳しく、接続距離に制約が
ある。また、（２）のブリッジを介してＰＣＩ等の汎用
バスで接続する場合も専用のブリッジが必要になり、接
続方法も標準を守る必要があるため、接続距離にも制約
がある。さらに、基板間で接続する場合、両方式とも、
接続ハーネスの数が増えるという問題があった。

【０００５】これを解決するため、シリアル通信により
接続する方法がある。この方法の一例として例えば特開
平７−１３９１２号公報に開示された発明が公知であ
る。

【０００６】この発明は、制御用のマイクロコンピュー
タに接続され、このマイクロコンピュータとの間で送受
信されるデータが蓄積されるシフトレジスタと、ＩＣの
チップ上に構成された少なくとも入力バッファ回路と出
力バッファ回路とを有し、出力データを前記マイクロコ
ンピュータから前記シフトレジスタにシリアルデータと
して受信して前記出力バッファ回路に出力し、１ビット
ずつの受信に同期して、前記入力バッファ回路に入力さ
れた入力データを前記シフトレジスタを介して前記マイ
クロコンピュータにシリアルデータとして送信する送信
手段を備えたことを特徴としている。この構成によれ
ば、必要となる信号ラインが少なくて済むため、ハーネ
スの本数を大幅に減らすことができる。

【０００７】

【発明が解決しようとする課題】しかし、この方式では
データフォーマットが限定されており汎用性に欠ける。
また、従来同一基板上にあったＩ／Ｏ素子を別基板上に
移すため、シリアル接続を行おうとすると、従来使って
いたソフトウエアとの互換性がなくなり、全体のシステ
ムを作り直す必要がでてくる。

【０００８】そこで、本発明の第１の目的は、ハーネス
等削減の目的で、ＣＰＵと周辺素子間の接続をシリアル
化した場合であっても、従来と同じソフトウエアを使用
できるデータ転送装置を提供することにある。

【０００９】また、シリアル通信を行う場合に、バス形
式からシリアル形式へ変換する素子とシリアル形式から
バス形式へ変換する素子の２種類を準備するのは工数が
かかり、コスト面でも不利である。

【００１０】そこで、本発明の第２の目的は、２種類の
変換手段を一体化させ、単一の素子を複数個準備するこ
とによってシリアル通信を行えるデータ転送装置を提供
することにある。

【００１１】また、シリアル通信の場合、ＣＰＵ側から
読みにいかないと周辺の現象を知ることができない。

【００１２】そこで、本発明の第３の目的は、周辺素子
でインタラプトが発生した場合でもハーネスの本数を増
やすことなく本体側のＣＰＵにインタラプトを知らせる
ことができるデータ転送装置を提供するにある。

【００１３】さらに、プリンタ機能、複写機能、および
ファクシミリ機能などを併せ持ったマルチファンクショ
ンペリフェラルとも称されるデジタル複合機では、本体
部に対してスキャナ、プリンタ、通信などの各種機能を
持った周辺機器を接続してシステムを構成する場合が多
い。このようなシステムにおいてもシリアル接続を行お
うとすると、従来使っていたソフトウエアとの互換性が
なくなり、全体のシステムを作り直す必要がでてくる。

【００１４】そこで、本発明の第４の目的は、ハーネス
等削減の目的で、本体制御部と周辺機器とをシリアル接
続した場合であっても、従来と同じソフトウエアを使用
できる画像形成装置を提供することにある。

【００１５】

【課題を解決するための手段】前記第１の目的を達成す
るため、第１の手段は、アドレスバス、データバス、リ
ードライト制御信号およびタイミング調停信号によりデ
ータアクセスを行うＣＰＵと、前記ＣＰＵのバスデータ
をシリアルデータ化するパラレル−シリアル変換機能を
有し、パラレル−シリアル変換機能によってシリアルデ
ータに変換されたデータを転送するパラレル−シリアル
変換手段と、前記転送する手段によって転送されたシリ
アルデータを受け取ってパラレルデータ化するシリアル
−パラレル変換機能を有し、アドレスバス、データバ
ス、リードライト制御信号およびタイミング調停信号を
作り出すシリアル−パラレル変換手段とを備え、前記シ
リアル−パラレル変換手段は、後段に接続される素子の
アクセスタイミングを満足し、かつ、データアクセスが
完了するタイミングに合わせて、前記パラレル−シリア
ル変換手段の内部タイミングの制御を行うことを特徴と
する。

【００１６】前記第２の目的を達成するため、第２の手
段は、第１の手段において、前記パラレル−シリアル変
換機能と、前記シリアル−パラレル変換機能を入力され
るモード設定信号に応じて切り換える切り換え手段をさ
らに備え、前記切り換え手段の切り換え動作に応じてＣ
ＰＵから素子へ、あるいは素子からＣＰＵへシリアルデ
ータの転送を行うことを特徴とする。

【００１７】前記第２の目的を達成するため、第３の手
段は、第２の手段において、前記パラレル−シリアル変
換機能と、前記シリアル−パラレル変換機能が１つの素
子内に設定されていることを特徴とする。

【００１８】前記第２の目的を達成するため、第４の手
段は、第２の手段において、前記パラレル−シリアル変
換機能および前記シリアル−パラレル変換機能はシーケ
ンス制御によりそれぞれ制御され、前記切り換え手段が
トライステートバッファの接続状態を制御して前記ＣＰ
Ｕから素子へ、あるいは素子からＣＰＵへの方向を設定
することを特徴とする。

【００１９】前記第３の目的を達成するため、第５の手
段は、第１の手段において、前記シリアル−パラレル変
換手段にインタラプト入力があったとき、前記パラレル
−シリアル変換手段から前記シリアル−パラレル変換手
段を接続し、シリアルデータを転送するシリアルデータ
ラインのレベルを変化させて前記パラレル−シリアル変
換手段を介してＣＰＵに対してインタラプトが発生した
旨を伝えることを特徴とする。

【００２０】前記第４の目的を達成するため、第６の手
段は、入力された画像データを媒体上に可視画像を形成
するための画像データに変換する画像処理手段と、この
画像処理手段によって画像処理された画像データに基づ
いて媒体上に可視画像を形成する画像形成手段と、前記
画像処理手段を含む制御手段から前記画像形成手段に画
像データを転送するデータ転送手段とを備えた画像形成
装置において、前記データ転送手段を前記請求項１ない
し５のいずれか１項に記載のデータ転送装置から構成し
たことを特徴とする。

【００２１】なお、以下の実施形態において、パラレル
−シリアル変換手段はパラレル−シリアル変換部１１
に、シリアル−パラレル変換手段はシリアル−パラレル
変換部１２に、切り換え手段はパラレル−シリアル変換
シーケンス制御部２３、シリアル−パラレル変換シーケ
ンス制御部２４および出力バッファ３１，３２，３３，
３４，３５，３６に、１つの素子内に設定された前記パ
ラレル−シリアル変換機能と前記シリアル−パラレル変
換機能はバス（パラレル）→シリアル変換ユニット２１
と下側のシリアル→バス（パラレル）変換ユニット２２
の２つのユニットにそれぞれ対応する。

【００２２】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。なお、以下の説明において前
述の従来例を含めて同等な各部には同一の参照符号を付
し、重複する説明は適宜省略する。

【００２３】＜第１の実施形態＞図１は第１の実施形態
に係るＣＰＵと周辺素子との接続状態を示すブロック図
である。この第１の実施形態では、前述の図１０に示し
た従来例のＣＰＵバス（アドレスバス３、データバス
４）による直接接続に代えてシリアル接続としたもので
ある。この実施形態では、前述の図１０に示した従来例
では、素子間が直接バス接続になっているので長い距離
を接続することができない。そこで、図１に示すように
ＣＰＵ１と周辺素子２と接続する中間の長い部分は、シ
リアル変換部１０によってシリアル信号で接続するよう
にした。このようにＣＰＵ１と周辺素子２間をシリアル
接続した方が、タイミング制約も少なくなり、ハーネス
の本数も少なくなる。

【００２４】シリアル接続部１０は、ＣＰＵ１とバス接
続されるパラレル−シリアル変換部（素子）１１と、周
辺素子２とバス接続されるシリアル−パラレル変換部
（素子）１２と、前記パラレル−シリアル変換部１１と
このシリアル−パラレル変換部１２とをシリアル接続す
るシリアルデータライン１３とからなる。シリアルデー
タライン１３は例えば４本のシリアル線からなる。この
４本のシリアル線で接続した場合のタイミングチャート
を図２に示す。

【００２５】図２から分かるように、ＣＰＵ１から周辺
素子２に書き込む場合（図２（ａ））は、ＣＰＵ１はＷ
ＲＩＴＥ端子をアクティブにして、アドレス、データを
パラレル−シリアル変換部１１からシリアルデータとし
てシリアル−パラレル変換部１２側に転送する。転送
後、シリアル−パラレル変換部１２側でバスデータに再
変換し周辺素子２にアクセスする。連続するアドレスに
書き込む場合はＲＥＡＤ、ＷＲＩＴＥ端子の両方をアク
ティブにする。この場合、高速書込み動作モード（図２
（ｂ）になり、バイトデータを連続して転送することが
可能になる。読み出しの場合（図２（ｃ））は、ＷＲＩ
ＴＥ端子をアクティブにして、アドレスをシリアル転送
した後、ＲＥＡＤ端子をアクティブにしてデータライン
からデータをシリアルデータとして読み取る。シリアル
データライン１３（ＤＡＴＡ線）は双方向になっている
ので、データをＲＥＡＤする時はＤＡＴＡ端子からデー
タを出力させずにハイインピーダンスにする制御が必要
になる。これを実現する回路を図３のブロック図に示
す。

【００２６】図３において、データを書き込む時はデー
タバス、アドレスバス、アドレスストローブ等の信号が
パラレル−シリアル変換部１１に入力され、図２に示し
たシリアルデータフォーマットにしたがってシリアル変
換される。シリアル変換されたデータは出力バッファ１
４を経由してシリアルデータライン１３に出力される。
読み込み動作時は、アドレスをシリアル化して送出した
後で、前述の出力バッファ１４がディスエーブルされ、
出力端子はハイインピーダンスになる。読み出されたデ
ータがシリアルデータライン１３を通じて入力されてく
ると、シリアル−パラレル変換ユニット１２に入力され
る。ここでデータはパラレルデータに変換され、ＣＰＵ
１側のデータバス４に送り出される。この時、左側の３
ステートバッファ１５がイネーブルになり、データバス
４に出力される。通常はこのバッファ１５はディスエー
ブル状態になっている。データの読み出し、書き込みは
読み出し／書き込みモード設定部（Ｒ／Ｗモード設定
部）１６によって設定され、前記バッファ１４，１５の
出力状態を制御するとともに、パラレル−シリアル変換
部１１に対して図４のタイミングで書き込み／読み出し
制御を行う。

【００２７】ＣＰＵ１の動作とシリアルデータ送信の関
係を示すタイミングチャートを図４示す。同図（ａ）が
書き込みの場合、同図（ｂ）が読み込みの場合である。
書き込みの場合、アドレスおよびデータを設定し、アド
レスバスストローブ信号を出力すると、ＣＰＵ１側に対
してはＲＥＡＤＹ信号がネゲート状態になり引き続き書
き込むことが禁止される。このタイムラグをなくすため
には、変換素子内にバッファを持たせる等の工夫が必要
である。シリアル転送作業が終了すると、ＲＥＡＤＹ信
号は再びアサート状態になる。読み込みの場合も読み込
み作業が終了するまで，ＣＰＵ１に対してはＲＥＡＤＹ
信号がネゲートされる。この間ＣＰＵ１の動作はストッ
プするが、それが好ましくない場合は、ＲＥＡＤＹをフ
ラグ扱いにしてＣＰＵ１が定期的に読みに行って作業が
完了したか確認するか、インタラプト端子に入力するよ
うにようにすればよい。

【００２８】このようにこの第１の実施形態によれば、
シリアル通信で接続してハーネスを削減しても、従来と
同じアドレス空間に周辺素子を配置することが可能とな
り、これにより従来と同じソフトウエアが使用できる。

【００２９】＜第２の実施形態＞図５は第２の実施形態
に係る双方向機能を持った回路構成を示すブロック図、
第１の実施形態における図３の回路に代わるものであ
る。

【００３０】この回路は大きく見て、図示上側のバス
（パラレル）→シリアル変換ユニット２１と、下側のシ
リアル→バス（パラレル）変換ユニット２２の２つのユ
ニットから構成されている。バス（パラレル）→シリア
ル変換ユニット２１の制御は、上側のＰ→Ｓ変換シーケ
ンス制御ユニット２３で行われる。シリアル→バス（パ
ラレル）変換ユニット２２の制御は、下側のＳ→Ｐ変換
シーケンス制御ユニット２４で行われる。この両ユニッ
ト２３，２４で出力バッファ３１，３２，３３，３４，
３５，３６群を制御し、トライステートバッファの接続
により方向制御が行われる。どの方向の変換ユニットと
して使うかは、外部端子から入力された、モード設定信
号２５によって決定される。この場合、前述の第１の実
施形態におけるパラレル−シリアル変換素子１１と、シ
リアル−パラレル変換素子１２は同一の素子を利用で
き、２種類の素子を開発する必要がなくなる。

【００３１】その他、特に説明しない各部は前述の第１
の実施形態と同等に構成され、同等に機能するので、重
複する説明は省略する。

【００３２】＜第３の実施形態＞図６は第３の実施形態
に係るＣＰＵと周辺素子との接続状態を示すブロック
図、図７はこの実施形態における動作タイミングを示す
タイミングチャートである。この実施形態は、シリアル
線を使ってインタラプト情報をリアルタイムで伝える例
である。

【００３３】右側のブロックのシリアル−パラレル変換
素子１２にインタラプト入力３７があると、図７から分
かるようにこの素子１２内でインタラプトが受け付けら
れる（周辺側受付）。シリアルライン１３がＷＲＩＴＥ
動作中であれば終了を待ち、終了してＲＥＡＤ、ＷＲＩ
ＴＥ端子の両方がネゲート状態の時に、ＤＡＴＡライン
４をＬｏｗにドライブする。通常、ＲＥＡＤ、ＷＲＩＴ
Ｅ端子の両方がネゲート状態の時は、ＤＡＴＡライン４
がハイインピーダンス状態になるので本体側でこのライ
ンをＨｉｇｈにプルアップしておくとＨｉｇｈになるは
ずである。それにも関わらずＬｏｗになる場合は、周辺
素子２側からインタラプト要求が来ているということに
なる。

【００３４】そこで、これを検知すると本体側の変換素
子１１でインタラプトが受け付けられる（本体側受
付）。本体側で受け付けられるとＣＰＵ１に対してイン
タラプト要求３８が出される。ＣＰＵ１はインタラプト
ルーチンに入り、どのインタラプトが発生したのか、シ
リアルライン１３を経由して周辺素子２側へ読み取りに
行く。

【００３５】以上の方式で、シリアル接続の場合でも通
常のシステムと同じように周辺側からインタラプトを発
生させ、本体側でほぼリアルタイムで処理を行うことが
可能となる。

【００３６】したがって、図８に示すように、本体側基
板４１と周辺側基板４２とにプリント基板を分離し、そ
の間をシリアルライン１３で結ぶ構成も前記図７に示し
た構成と等価となる。この構成では、シリアル接続によ
りプリント基板は４１，４２の２つに分離されている
が、Ｉ／Ｏ、インタラプトとも、ＣＰＵ１側から見る
と、分離を意識する必要はない。なお、この実施形態で
は、パラレル−シリアル変換部１１は変換ＩＣ４４に、
シリアル−パラレル変換部１２は変換ＩＣ４５にそれぞ
れ対応する。

【００３７】その他、特に説明しない各部は前述の第１
および第２の実施形態と同等に構成され、同等に機能す
るので、重複する説明は省略する。

【００３８】＜第４の実施形態＞図９は例えば第３の実
施形態に係るデータ転送装置を適用した画像形成システ
ムの概略構成を示すブロック図である。

【００３９】このシステムは原稿読み取り装置としての
スキャナ１０１と、このスキャナ１０１の原稿読み取り
位置に原稿を給送する原稿給送装置１０２と、スキャナ
１０１で読み取った原稿の読み取りデータに対して処理
の画像処理を施す画像処理部（ＩＰＵ）１０３と、ＩＰ
Ｕ１０３における画像処理に必要なパラメータの設定な
どのＩＰＵ１０３の制御とともに、システム全体の制御
を司るＣＰＵ１０４と、ＩＰＵ１０３から出力される画
像データに基づいてシート上に可視画像を形成するプリ
ンタ１０５とから基本的に構成されている。このシステ
ムでは、原稿給送装置１０２により原稿を供給し、スキ
ャナ１０１によって原稿を読み取り、ＩＰＵ１０３内で
一連の画像処理を行い、プリンタ１０４に画像データを
出力し、プリント出力が行われる。ＩＰＵ１０３内の画
像処理に必要なパラメータはＣＰＵ１０４により設定が
行われる。スキャナ１０１、原稿給送装置１０２、ＩＰ
Ｕ１０３、プリンタ１０５はそれぞれ従来から使用され
ている公知のものと同等であるので、ここでの説明は省
略する。

【００４０】この場合、本体側基板４１にはＣＰＵ１０
４とＩＰＵ１０３が対応し、周辺側基板４２にはスキャ
ナ１０１、プリンタ１０５および原稿給送装置１０２が
それぞれ対応する。なお、スキャナ１０１、プリンタ１
０５および原稿給送装置１０２に対応する周辺側基板４
２はそれぞれ独立して本体側基板４１に接続されてい
る。

【００４１】このようにこの第４の実施形態によれば、
画像形成装置の本体制御部から周辺機器へのデータ転送
に第３の実施形態に係るデータ転送装置を使用するの
で、ハーネス等削減の目的で、本体制御部と周辺機器と
をシリアル接続した場合であっても、従来と同じソフト
ウエアを使用できる。

【００４２】なお、特に説明しない各部は、前述の第１
ないし第３の実施形態と同等に構成され、同等に機能す
る。

【００４３】

【発明の効果】以上のように請求項１記載の発明によれ
ば、ＣＰＵのバスデータをシリアルデータ化するパラレ
ル−シリアル変換機能を有し、パラレル−シリアル変換
機能によってシリアルデータに変換されたデータを転送
するパラレル−シリアル変換手段と、前記転送する手段
によって転送されたシリアルデータを受け取ってパラレ
ルデータ化するシリアル−パラレル変換機能を有し、ア
ドレスバス、データバス、リードライト制御信号および
タイミング調停信号を作り出すシリアル−パラレル変換
手段とを備え、前記シリアル−パラレル変換手段は、後
段に接続される素子のアクセスタイミングを満足し、か
つ、データアクセスが完了するタイミングに合わせて、
前記パラレル−シリアル変換手段の内部タイミングの制
御を行うので、シリアル通信で接続してハーネスを削減
しても、従来と同じアドレス空間に周辺素子を配置する
ことが可能となり、これにより従来と同じソフトウエア
が使用できる。

【００４４】また、請求項２記載の発明によれば、パラ
レル−シリアル変換機能と、前記シリアル−パラレル変
換機能を入力されるモード設定信号に応じて切り換える
切り換え手段をさらに備え、前記切り換え手段の切り換
え動作に応じてＣＰＵから素子へ、あるいは素子からＣ
ＰＵへシリアルデータの転送を行うので、同一構造のパ
ラレル−シリアル変換素子とシリアル−パラレル変換素
子を使用することが可能となり、変換素子の開発費を少
なくすることができる。

【００４５】また、請求項３記載の発明によれば、前記
パラレル−シリアル変換機能と、前記シリアル−パラレ
ル変換機能が１つの素子内に設定されているので、送受
信側の変換素子の共通化を図り、かつ、１つの素子に前
記機能を持たせことができるので、請求項２記載の効果
に加え、コスト低減を図ることができる。

【００４６】また、請求項４記載の発明によれば、パラ
レル−シリアル変換機能およびシリアル−パラレル変換
機能はシーケンス制御によりそれぞれ制御され、切り換
え手段がトライステートバッファの接続状態を制御して
ＣＰＵから素子へ、あるいは素子からＣＰＵへの方向を
設定するので、簡単な構成で双方向通信が可能になる。

【００４７】また、請求項５記載の発明によれば、シリ
アル−パラレル変換手段にインタラプト入力があったと
き、パラレル−シリアル変換手段からシリアル−パラレ
ル変換手段を接続し、シリアルデータを転送するシリア
ルデータラインのレベルを変化させ、パラレル−シリア
ル変換手段を介してＣＰＵに対してインタラプトが発生
した旨を伝えるので、周辺素子でインタラプトが発生し
た場合でもハーネスの本数を増やすことなく本体側のＣ
ＰＵにインタラプトを知らせることができる。

【００４８】さらに、請求項６記載の発明によれば、画
像形成装置の本体制御部から周辺機器へのデータ転送に
請求項１ないし５のいずれか１項に記載のデータ転送装
置を使用するので、ハーネス等削減の目的で、本体制御
部と周辺機器とをシリアル接続した場合であっても、従
来と同じソフトウエアを使用できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＣＰＵと周辺素
子との接続状態を示すブロック図である。

【図２】図１のシリアルデータラインを４本のシリアル
線で接続した場合のタイミンを示すタイミングチャート
である。

【図３】図１において、データをＲＥＡＤするにＤＡＴ
Ａ端子からデータを出力させずにハイインピーダンスに
する制御を行うための回路構成を示すブロック図であ
る。

【図４】図３の構成におけるＣＰＵの動作とシリアルデ
ータ送信のタイミングを示すタイミングチャートであ
る。

【図５】本発明の第２の実施形態に係る双方向機能を持
った回路構成を示すブロック図である。

【図６】本発明の第３の実施形態に係るＣＰＵと周辺素
子との接続状態を示すブロック図である。

【図７】第３の実施形態における動作タイミングを示す
タイミングチャートで、シリアル線を使ってインタラプ
ト情報をリアルタイムで伝えるタイミングを示す。

【図８】第３の実施形態における本体側基板と周辺側基
板とにプリント基板を分離し、その間をシリアルライン
で結ぶ構成を示すブロック図である。

【図９】本発明の第４の実施形態に係る画像形成装置の
システム構成を示すブロック図である。

【図１０】従来例に係るＣＰＵと周辺素子との接続状態
を示すブロック図である。

【符号の説明】

１ ＣＰＵ ２ 周辺素子 ３ アドレスバス ４ データバス ５ ＲＤ，ＷＲ（リード・ライト）信号線 ６ ＲＥＡＤＹ信号線 １０ シリアル変換部 １１ パラレル−シリアル変換部 １２ シリアル−パラレル変換部 １３ シリアルデータライン １４，１５ バッファ １６ Ｒ／Ｗモード設定部 ２１ シリアル→パラレル変換ユニット ２２ パラレル→シリアル変換ユニット ２３ パラレル→シリアル変換シーケンス制御部 ２４ シリアル→パラレル変換シーケンス制御部 ２５ モード設定信号 ３１，３２，３３，３４，３５，３６ バッファ ３７ インタラプト入力 ３８ インタラプト要求 ４１ 本体側基板 ４２ 周辺側基板 １０１ スキャナ １０２ 原稿給送装置 １０３ ＩＰＵ １０４ ＣＰＵ １０５ プリンタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 アドレスバス、データバス、リードライ
   ト制御信号およびタイミング調停信号によりデータアク
   セスを行うＣＰＵと、 前記ＣＰＵのバスデータをシリアルデータ化するパラレ
   ル−シリアル変換機能を有し、パラレル−シリアル変換
   機能によってシリアルデータに変換されたデータを転送
   するパラレル−シリアル変換手段と、 前記転送する手段によって転送されたシリアルデータを
   受け取ってパラレルデータ化するシリアル−パラレル変
   換機能を有し、アドレスバス、データバス、リードライ
   ト制御信号およびタイミング調停信号を作り出すシリア
   ル−パラレル変換手段と、を備え、前記シリアル−パラ
   レル変換手段は、後段に接続される素子のアクセスタイ
   ミングを満足し、かつ、データアクセスが完了するタイ
   ミングに合わせて、前記パラレル−シリアル変換手段の
   内部タイミングの制御を行うことを特徴とするデータ転
   送装置。
2. 【請求項２】 前記パラレル−シリアル変換機能と、前
   記シリアル−パラレル変換機能を入力されるモード設定
   信号に応じて切り換える切り換え手段をさらに備え、前
   記切り換え手段の切り換え動作に応じてＣＰＵから素子
   へ、あるいは素子からＣＰＵへシリアルデータの転送を
   行うことを特徴とする請求項１記載のデータ転送装置。
3. 【請求項３】 前記パラレル−シリアル変換機能と、前
   記シリアル−パラレル変換機能が１つの素子内に設定さ
   れていることを特徴とする請求項２記載のデータ転送装
   置。
4. 【請求項４】 前記パラレル−シリアル変換機能および
   前記シリアル−パラレル変換機能はシーケンス制御によ
   りそれぞれ制御され、前記切り換え手段がトライステー
   トバッファの接続状態を制御して前記ＣＰＵから素子
   へ、あるいは素子からＣＰＵへの方向を設定することを
   特徴とする請求項２記載のデータ転送装置。
5. 【請求項５】 前記シリアル−パラレル変換手段にイン
   タラプト入力があったとき、前記パラレル−シリアル変
   換手段から前記シリアル−パラレル変換手段を接続し、
   シリアルデータを転送するシリアルデータラインのレベ
   ルを変化させて前記パラレル−シリアル変換手段を介し
   てＣＰＵに対してインタラプトが発生した旨を伝えるこ
   とを特徴とする請求項１記載のデータ転送装置。
6. 【請求項６】 入力された画像データを媒体上に可視画
   像を形成するための画像データに変換する画像処理手段
   と、 この画像処理手段によって画像処理された画像データに
   基づいて媒体上に可視画像を形成する画像形成手段と、 前記画像処理手段を含む制御手段から前記画像形成手段
   に画像データを転送するデータ転送手段と、を備えた画
   像形成装置において、 前記データ転送手段が前記請求項１ないし５のいずれか
   １項に記載のデータ転送装置からなることを特徴とする
   画像形成装置。