JP3584393B2 - ガード相関器 - Google Patents
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Description
【発明の属する技術分野】
本発明は変調方式に直交周波数分割多重(OFDM(Orthogonal Frequency Division Multiplexing))方式を用いた地上波デジタル放送を受信する放送受信機に用いるガード相関器に関し、さらに詳細にはガードインターバルの期間長を推定するガード相関器に関する。
【0002】
【従来の技術】
OFDM信号には図4(a)に示す如くガードインターバルと呼ばれる冗長部分が存在する。これはマルチパスの影響を軽減するためのものである。OFDMフレームはガード期間と有効シンボル期間と構成され、ガードインターバルa、b、cは有効シンボル期間の最後1/x(さらにいえば、ISDB−T(Terrestrial)では1OFDMの有効シンボル期間におけるサンプル数の1/x、ただしx=4、8、16、32のいずれかである)期間の部分が有効シンボルの先頭に付加される形で生成される。1/xが大きいほど伝送レートは落ちるが、マルチパスに対して強くなる。このガードインターバルを使用してガード相関を検出し、ISDB−Tの送信モード判定やAFC動作に利用する。
【0003】
ガードインターバルに基づき送信モードを検出するためには、図4(b)に示すように、受信した変調波とそれを1OFDMシンボル期間分の遅延時間τだけ遅延させた信号との自己相関を取ることによって、図4(c)に示すようにピークを検出している。
【0004】
一方、変調方式にOFDM方式を用いた地上波デジタル放送を受信する受信機において、受信動作開始当初に、ガードインターバルの期間長を調べる必要がある。ガードインターバルの期間長を調べるには、上記の相関範囲をOFDMフレームの有効シンボル期間長の1/x、すなわちOFDMフレームの有効シンボル期間長の1/4、1/8、1/16、1/32にして、どれが確からしいピークを示しているかを調べることによって行われる。
【0005】
そこで従来のガード相関器は、図5に示すように、受信OFDM変調波を1OFDMシンボル期間遅延器1によって1OFDMの有効シンボル期間遅延させ、受信OFDM変調波と1OFDMシンボル期間遅延器1からの出力信号とを乗算器2によって乗算し、乗算器2からの出力信号を1OFDMの有効シンボル期間におけるサンプル数)×1/4、1/8、1/16、1/32の期間遅延加算器22、23、24においてそれぞれ遅延させ、この遅延信号を遅延期間にわたって遅延加算器22、23、24において加算して、加算出力のピークが出力される周期に基づいてガードインターバル判定器26によりガードインターバルの期間長を判定している。
【0006】
本明細書において、1OFDMの有効シンボル期間におけるサンプル数)×1/xの期間を1/x幅とも記す。ここで、1/32幅が最も短いガードインターバルの期間長に対応している。
【0007】
ここで、1OFDMシンボル期間遅延器1と乗算器2と遅延加算器22とは相関範囲が1/4幅である自己相関器を構成し、1OFDMシンボル期間遅延器1と乗算器2と遅延加算器23とは相関範囲が1/8幅である自己相関器を構成し、1OFDMシンボル期間遅延器1と乗算器2と遅延加算器24とは相関範囲が1/16幅である自己相関器を構成し、1OFDMシンボル期間遅延器1と乗算器2と遅延加算器24とは相関範囲が1/32幅である自己相関器を構成している。
【0008】
【発明が解決しようとする課題】
しかし、上記した従来のガード相関器によれば、4つの異なった遅延時間遅延させた遅延信号を遅延期間にわたって加算する遅延加算器が必要となって、回路規模が大きくなってしまうという問題点がある。
【0009】
本発明は、回路規模を小さくしたガード相関器を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明にかかるガード相関器は、変調方式にOFDM方式を用いた地上波デジタル放送を受信する放送受信機においてガードインターバルの期間長を推定するガード相関器であって、受信OFDM変調波を1OFDMの有効シンボル期間遅延させる1OFDMシンボル期間遅延器と、受信OFDM変調波と1OFDMシンボル期間遅延器からの出力とを乗算する乗算器と、最も短いガードインターバルの期間長を単位としてそれぞれ該単位のn(n=自然数)倍の期間乗算器の出力を遅延させる遅延器と、各遅延器からの出力を前記単位の期間遅延させ、かつその遅延信号を遅延期間にわたって加算する遅延加算器と、遅延加算器の出力に基づいてガードインターバルの期間長を推定するガードインターバル判定器とを備えたことを特徴とする。
【0011】
本発明にかかるガード相関器によれば、受信OFDM変調波が1OFDMシンボル期間遅延器により1OFDMの有効シンボル期間遅延され、乗算器において1OFDMシンボル期間遅延器の出力と受信OFDM変調波とが乗算され、最も短いガードインターバルの期間長を単位としてそれぞれ該単位のn(n=自然数)倍の期間、乗算器の出力が遅延器によって遅延され、各遅延器からの出力が前記単位の期間遅延されかつその遅延信号が遅延期間にわたって遅延加算器によって加算され、遅延加算器の出力に基づいてガードインターバル判定器によりガードインターバルの期間長が推定される。
【0012】
ここで、本発明にかかるガード相関器によれば、遅延器は最も短いガードインターバルの期間長を単位としてそれぞれ該単位のn(n=自然数)倍の期間、乗算器の出力を遅延する遅延器で構成され、さらに遅延加算器は同一の期間入力を遅延して遅延信号を加算する同一の構成ですむため、回路規模が小さくて済む。
【0013】
また、遅延器を乗算器の出力を入力とするシフトレジスタによって構成してもよく、このようにしたときは遅延器の構成が簡単になる。
【0014】
【発明の実施の形態】
以下、本発明にかかるガード相関器を実施の形態によって説明する。
【0015】
図1は、本発明にかかるカード相関器の構成を示すブロック図である。
【0016】
本発明の実施の一形態にかかるカード相関器20は、図1に示すように、受信OFDM変調波を1OFDMシンボル期間遅延器1によって1OFDMの有効シンボル期間遅延させ、受信OFDM変調波と1OFDMシンボル期間遅延器1からの出力信号とを乗算器2によって乗算し、乗算器2からの出力信号を1/32幅遅延器4、2/32幅遅延器6、3/32幅遅延器8、4/32幅遅延器10、5/32幅遅延器12、6/32幅遅延器14および7/32幅遅延器16に供給してそれぞれの遅延器による遅延時間、1/32幅、2/32幅、3/32幅、4/32幅、5/32幅、6/32幅、7/32幅遅延させる。
【0017】
乗算器2からの出力は1/32幅遅延加算器3に供給して1/32幅の期間遅延させ、この遅延信号を遅延期間すなわち1/32幅にわたって加算を行い、1/32幅遅延器4からの出力は1/32幅遅延加算器5に供給して1/32幅の期間遅延させ、この遅延信号を遅延期間すなわち1/32幅にわたって加算を行い、2/32幅遅延器6からの出力は1/32幅遅延加算器7に供給して1/32幅の期間遅延させ、この遅延信号を遅延期間すなわち1/32幅にわたって加算を行い、3/32幅遅延器8からの出力は1/32幅遅延加算器9に供給して1/32幅の期間遅延させ、ここ遅延信号を遅延期間すなわち1/32幅にわたって加算を行う。
【0018】
同様に、4/32幅遅延器10からの出力は1/32幅遅延加算器11に供給して1/32幅の期間遅延させ、この遅延信号を遅延期間すなわち1/32幅にわたって加算を行い、5/32幅遅延器12からの出力は1/32幅遅延加算器13に供給して1/32幅の期間遅延させ、この遅延信号を遅延期間すなわち1/32幅にわたって加算を行い、6/32幅遅延器14からの出力は1/32幅遅延加算器15に供給して1/32幅の期間遅延させ、この遅延信号を遅延期間すなわち1/32幅にわたって加算を行い、7/32幅遅延器16からの出力は1/32幅遅延加算器17に供給して1/32幅の期間遅延させ、kの遅延信号を遅延期間すなわち1/32幅にわたって加算を行う。
【0019】
1/32幅遅延加算器3、5、7、9、11、13、15および17からの加算出力はガードインターバル判定器18に供給し、ガードインターバルの期間長を判定する。
【0020】
ガードインターバル判定器18におけるガードインターバルの期間長の判定は、1/32幅遅延加算器3からの各時点における出力によって1/32幅のガードインターバル時間長判定のためのデータとし、1/32幅遅延加算器3および5からの各時点における出力を加算した値によって1/16(=1/32+1/32)幅のガードインターバル時間長判定のためのデータとし、1/32幅遅延加算器3、5、7および9からの各時点における出力を加算した値によって1/8幅のガードインターバル時間長判定のためのデータとし、1/32幅遅延加算器3、5、7、9、11、13、15および17からの各時点における出力を加算した値によって1/4幅のガードインターバル時間長判定のためのデータとしして、各判定のためのデータのピークが出力される周期に基づいてガードインターバルの期間長を判定する。
【0021】
次に、上記の作用を図2に基づいて具体的に説明する。説明を簡単にするため、1/32幅を4サンプル分の期間として説明する。
【0022】
乗算器2の出力が、1サンプル期間の時間間隔で時刻t0、t1、t2、t3、…のときに出力D0、D1、D2、D3、…とすると、1/32幅遅延加算器3の入力は…、…、…、…、D0、D1、D2、D3、…となり、2/32幅遅延器6の出力、すなわち1/32幅遅延加算器7の入力は…、…、…、…、…、…、…、…、D0、D1、D2、D3、…となる。
【0023】
例えば時刻t31において、1/32遅延加算器3の入力はD31であり、1/31遅延器4の出力は4シンボル分遅れたD27であり、1/32幅遅延器12の出力は20シンボル分遅れたD11である。また、例えば時刻t31において、1/32遅延加算器3の出力は4シンボル分を加算した(D28+D29+D30+D31)であり、1/32遅延加算器5の出力は4シンボル分を加算した(D24+D25+D26+D27)であり、1/32遅延加算器13の出力は4シンボル分を加算した(D8+D9+D10+D11)である。
【0024】
これらの様子は横軸を時刻にとって各遅延器、各遅延加算器の出力を表せば図2に示す如くになる。
【0025】
したがって、ガードインターバル判定器18において、例えば時刻t33を例に取れば、1/32幅のガードインターバル時間長判定のためのデータは(D30+D31+D32+D33)であり、1/16幅のガードインターバル時間長判定のためのデータは(D26+D27+D28+D29+D30+D31+D32+D33)である。1/8幅のガードインターバル時間長判定のためのデータ、1/4幅のガードインターバル時間長判定のためのデータについては省略するが、これらのデータについては容易に理解されよう。
【0026】
なお、本実施の一形態では1/32〜7/32幅遅延器4、6、8、10、12、14、16が設けてあるが、これは図3に示すように乗算器2からの出力が供給されるシフトレジスタ21にて構成した7/32幅遅延器1つで実現することもできて構成は簡単になる。
【0027】
さらに、7/32幅遅延出力のあとに1/32幅遅延加算器があるので、必要になる遅延量は1/4幅となる。従来の方法でも1/4幅遅延加算器では内部的に1/4幅遅延器が入っているので、必要になる遅延量は同じで増加することはない。
【0028】
またさらに、従来の方法によるときは、1/4幅、1/8幅、1/16幅、1/32幅の4つの遅延加算器が必要であって、合計すると15/32幅の加算を実行する必要がある。例えば、ISDB−Tモード1の場合、1OFDMシンボルは2048サンプルであるから960回の加算を必要とする。これに対してガード相関器20によれば1/32幅の遅延加算器が8つなので8/32幅の加算実行ですむ。したがって例えば、ISDB−Tモード1の場合、512回の加算回数となり、8/15の計算回数の節約になる。また、同じ構成の1/32幅遅延加算器を複数使うので、より回路を単純化することができる。
【0029】
これは、例えば図2において、時刻t31における1/32幅遅延加算器3の出力と時刻t35の1/32遅延加算器5の出力とは同じである。同様に、時刻t31における1/32幅遅延加算器5の出力と時刻t35の1/32遅延加算器7の出力とは同じであり、さらに時刻t32における1/32幅遅延加算器3の出力と時刻t36の1/32遅延加算器5の出力とは同じであり、時刻t32における1/32幅遅延加算器5の出力と時刻t36の1/32遅延加算器7の出力とは同じである。
【0030】
これらから、1/32幅遅延加算器5の出力は1/32幅遅延加算器3の出力を1/32幅遅延させたものということができて、同じ構成の1/32幅遅延加算器を複数使うので、より回路を単純化することができることになる。
【0031】
上記のように、ガード相関器20によれば従来のガード相関器より加算回数を8/15に減らすことができるという効果がある。
【0032】
【発明の効果】
以上説明したように本発明にかかるガード相関器によれば、加算回数を減らすことができ、かつ回路規模を小さくすることができる。
【図面の簡単な説明】
【図1】本発明の実施の一形態にかかるガード相関器の構成を示すブロック図である。
【図2】本発明の実施の一形態にかかるガード相関器の作用の説明図である。
【図3】本発明の実施の一形態にかかるガード相関器における遅延器の他の構成を示すブロック図である。
【図4】ガード相関の説明図である。
【図5】従来のガード相関器の構成を示すブロック図である。
【符号の説明】
1 1OFDMシンボル期間遅延器
2 乗算器
3、5、7、9、11、13、15および17 1/32幅遅延加算器
4 1/32幅遅延器
6 2/32幅遅延器
8 3/32幅遅延器
10 4/32幅遅延器
12 5/32幅遅延器
14 6/32幅遅延器
16 6/32幅遅延器
18 ガードインターバル判定器
21 シフトレジスタ
Claims (2)
- 変調方式にOFDM方式を用いた地上波デジタル放送を受信する放送受信機においてガードインターバルの期間長を推定するガード相関器であって、受信OFDM変調波を1OFDMの有効シンボル期間遅延させる1OFDMシンボル期間遅延器と、受信OFDM変調波と1OFDMシンボル期間遅延器からの出力とを乗算する乗算器と、最も短いガードインターバルの期間長を単位としてそれぞれ該単位のn(n=自然数)倍の期間乗算器の出力を遅延させる遅延器と、各遅延器からの出力を前記単位の期間遅延させ、かつその遅延信号を遅延期間にわたって加算する遅延加算器と、遅延加算器の出力に基づいてガードインターバルの期間長を推定するガードインターバル判定器とを備えたことを特徴とするガード相関器。
- 請求項1記載のガード相関器において、遅延器は乗算器からの出力を入力とするシフトレジスタであることを特徴とするガード相関器。
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