JP2002280997A - デジタル信号受信装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路の規模が削減されたデジタル信号受信装
置を提供する。 【解決手段】 デジタル信号受信装置内のＯＦＤＭシン
ボル期間検出回路３００は、ピーク信号の強調に必要な
部分だけをシンボル期間遅延させるＩＩＲフィルタ３０
６を備える。メモリ制御回路３２０は、強調前のピーク
信号を使用して必要期間長遅延メモリ３３３を制御す
る。ピーク信号の強調に必要な部分だけを遅延させるＩ
ＩＲフィルタを備えればよいので、必要期間長遅延メモ
リ３３３の容量を低減することが可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、直交周波数分割多
重（ＯＦＤＭ：Orthogonal Frequency DivisionMultipl
ex）伝送方式で送信されるデジタル信号を受信して復調
するためのデジタル信号受信装置の構成に関し、特に、
復調処理におけるシンボル期間検出の構成に関する。

【０００２】

【従来の技術】近年、移動体向けのデジタル音声放送
や、地上向けのデジタルテレビ放送において、直交周波
数分割多重（以下、ＯＦＤＭ）伝送方式が注目されてい
る。

【０００３】このＯＦＤＭ伝送方式は、伝送するデジタ
ルデータで互いに直交する多数の副搬送波（以下、サブ
キャリアという）を変調し、それらの変調波を多重して
伝送する方式である。この方式は、使用するサブキャリ
アの数が数百〜数千と多くなると、各々の変調波のシン
ボル期間が極めて長くなるため、マルチパス干渉の影響
を受けにくいという特徴を有している。

【０００４】図９は、従来のＯＦＤＭシンボル期間検出
回路５００を示すブロック図である。

【０００５】入力端子５０１には、チューナによって受
信され、直交復調回路、Ａ／Ｄ変換器を通った、同相検
波軸信号（Ｉ信号）と直交検波軸信号（Ｑ信号）とが入
力される。

【０００６】入力されたＩ、Ｑ信号は２分配され、一方
は直接相関器５０３へ入力され、他方は有効シンボル期
間遅延メモリ５０２により遅延させてから相関器５０３
に入力される。

【０００７】相関器５０３の出力は、ガード期間幅の平
均値を連続して出力する移動平均回路５０４に入力され
る。

【０００８】移動平均回路５０４の出力は、絶対値加算
器５０５を通り、シンボル期間ＩＩＲフィルタ（infini
te impulse response filter：巡回型フィルタ）５０６
に入力される。ＩＩＲフィルタ５０６は、絶対値加算器
５０５の出力を１／α倍する係数回路５３１と、加算器
５３２と、加算器５３２の出力を伝送シンボル期間長だ
け遅延させるシンボル期間長遅延メモリ５３３とを含
む。加算器５３２は、係数回路５３１の出力とシンボル
期間長遅延メモリ５３３の出力とを加算して出力する。

【０００９】ＩＩＲフィルタ５０６により最大ピークが
強調された相関出力は、シンボルパルス生成回路５０８
に入力され、最大ピーク位置が検出され、シンボル期間
を算出される。シンボルパルス生成回路５０８は、この
ようして検出されたシンボル期間に対応して、シンボル
パルスを端子５１０に出力する。

【００１０】なお、ＩＩＲフィルタ５０６は発散を防ぐ
ため、Ｍシンボル（Ｍ：自然数）ごとにリセットされ
る。

【００１１】次に、シンボル期間検出動作について説明
する。図１０は、ＯＦＤＭ変調信号を示す波形図であ
る。

【００１２】ＯＦＤＭにおいては、伝送データを数百〜
数千のサブキャリアに分散して変調することから、各サ
ブキャリアの変調シンボルレートは極めて低くなり、１
シンボル期間は極めて長くなる。

【００１３】このため、上述のとおり、マルチパスの影
響を受けにくくなるが、さらに、有効シンボル期間の前
に、ガード期間と呼ばれる期間を設定することにより、
マルチパス干渉の影響を結果的に除去することができ
る。

【００１４】ガード期間は、有効シンボル期間の後半の
部分を巡回的に複写して形成する。マルチパス干渉の遅
延時間がガード期間内であれば、復調時に有効シンボル
期間に信号のみを復調することで、遅延した隣接シンボ
ルによる符号間干渉を防ぐことができる。有効シンボル
期間とガード期間とを合せて、「伝送シンボル期間」ま
たは単に「シンボル期間」と呼ぶことにする。

【００１５】図９において説明したとおり、供給された
Ｉ信号およびＱ信号は、遅延メモリ５０２と相関器５０
３に入力される。相関器５０３では、遅延メモリ５０２
により有効シンボル期間分遅延された信号と直接入力さ
れた信号の相関件数を計算し出力する。相関器５０３の
出力は、移動平均回路５０４でガード期間幅で移動平均
を取った後、絶対値加算器５０５により絶対値和が取ら
れる。

【００１６】図１１は、図９に示したシンボル期間検出
回路５００の動作を説明するためのタイミングチャート
である。

【００１７】図１１（ａ）に示すように、ＯＦＤＭ信号
は各有効シンボル期間Ｓ１、Ｓ２、…の先頭に各々ガー
ド期間Ｇ１、Ｇ２、…が付加されている。

【００１８】ガード期間Ｇ１、Ｇ２、…は、有効シンボ
ル期間Ｓ１、Ｓ２、…内の期間Ｇ１′、Ｇ２′、…を複
写したものである。

【００１９】したがって、有効シンボル期間遅延させる
と、図１１（ｂ）に示すように、遅延信号の期間Ｇ１、
Ｇ２、…のタイミングと期間Ｇ１′、Ｇ２′、…のタイ
ミングとが一致する。

【００２０】ここで、期間Ｇｎと期間Ｇｎ′（ｎ：自然
数）は複写関係にあるので、この期間における信号の相
関は高い。

【００２１】他の期間においては、ＯＦＤＭ信号は図に
示すようにノイズ性信号であるので、相関値は低くな
る。

【００２２】このため、図１１（ｃ）に示すように、相
関、移動平均、絶対値和からの出力は、期間Ｇ１、Ｇ
２、…の開始タイミングから漸次高くなり、シンボル期
間終了タイミングでピークとなる。以後、この信号をピ
ーク信号と呼ぶ。

【００２３】シンボル期間検出は、前記ピーク信号をも
とに行なうことになる。

【００２４】

【発明が解決しようとする課題】図１２は、ピーク信
号、およびピーク信号に対してＩＩＲフィルタ５０６が
行なう信号処理を説明するためのタイミングチャートで
ある。

【００２５】上述したようなピーク信号は、図１２
（ａ）に示すように、実際には、多少のノイズ成分を含
んでいる。そこで、シンボル期間ＩＩＲフィルタ５０６
を通すことにより、ノイズの低減、ピークの強調を行な
い、シンボル期間検出の精度を向上させる。ＩＩＲフィ
ルタ通過後のピーク信号を図１２（ｂ）に示す。

【００２６】図１２（ｃ）に示すように、シンボルパル
スは、図１２（ｂ）中のピークＰ１のタイミングをリセ
ットパルスとするシンボル期間カウンタ等で生成され
る。

【００２７】しかしながら、この回路のシンボル期間Ｉ
ＩＲフィルタ５０６は、シンボル期間長シンボル期間遅
延メモリ５３３を必要とし、回路規模が大きくなるとい
う問題点があった。

【００２８】この発明は、上記のような問題点を解決す
るためになされたものであって、その回路規模を抑制し
つつ、ＯＦＤＭ伝送方式におけるシンボル期間検出を行
なうことが可能なデジタル信号受信装置を提供すること
である。

【００２９】

【課題を解決するための手段】請求項１記載のデジタル
信号受信装置は、伝送シンボル期間内に有効シンボル期
間と有効シンボル期間の一部に一致した波形のガード期
間とを有する直交周波数分割多重変調信号を受信するデ
ジタル信号受信装置であって、直交検波後の同相軸信号
および直交軸信号を受けて有効シンボル期間長に相当す
る期間の遅延を行なう第１の遅延手段と、同相軸信号お
よび直交軸信号と第１の遅延手段による遅延後の同相軸
信号および直交軸信号との相関を検出するための相関検
出手段と、相関検出手段の出力を受け、ガード期間長に
相当する期間の移動平均処理を行なう移動平均手段と、
移動平均手段の最大ピーク値を強調するための処理を行
なう巡回型フィルタ手段とを備え、巡回型フィルタ手段
は、移動平均手段の出力に対応する信号を一方入力に受
ける加算手段と、伝送シンボル期間分のデータ量よりも
小さな容量を有し、かつ加算手段の出力を受けて伝送シ
ンボル期間だけ遅延して加算手段の他方入力に与える第
２の遅延手段とを含み、移動平均手段の出力に基づい
て、第２の遅延手段へのデータの書込みおよび読出しを
制御する制御手段と、巡回型フィルタ手段の最大ピーク
位置を検出し、伝送シンボル期間を算出するシンボル期
間検出手段とをさらに備える。

【００３０】請求項２記載のデジタル信号受信装置は、
請求項１記載のデジタル信号受信装置の構成に加えて、
制御手段は、移動平均手段の出力に基づいて、所定値以
上のピークが検出されることに応じて、パルス信号を出
力するピーク検出手段と、パルス信号を受けて、周期が
シンボル間隔に一致し、かつ伝送シンボル期間の境界に
対応したシンボルパルスを生成する粗シンボル検出手段
と、シンボルパルス前後の必要期間において、第２の遅
延手段を制御する信号を生成する制御信号生成手段とを
含む。

【００３１】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。

【００３２】図１は、本発明のデジタル信号受信装置１
０００の全体構成を示す概略ブロック図である。特に限
定されないが、図１に示したデジタル信号受信装置１０
００は、たとえば、地上波デジタル放送を受信するため
の受信装置として使用することが可能である。

【００３３】図１を参照して、デジタル信号受信装置１
０００において、アンテナ（図示せず）より受信された
ＲＦ信号は、チューナ１００により選局され、ＯＦＤＭ
復調部１０２にそれぞれ与えられる。

【００３４】ＯＦＤＭ復調部１０２からの復調信号は、
トランスポートストリームデコーダ（以下、ＴＳデコー
ダと呼ぶ）１０４に与えられ、ＭＰＥＧデコード部１１
０に与えられる。すなわち、ＴＳデコーダ１０４では、
選局されたチャネルからのベースバンド信号の抽出が行
なわれる。

【００３５】ＭＰＥＧデコード部１１０は、ＴＳデコー
ダ１０４から与えられたデータストリームを受けて、ラ
ンダムアクセスメモリ（以下、ＲＡＭと呼ぶ）１１２を
データを一時蓄積するバッファとして用いることで、映
像信号および音声信号へと変換する。

【００３６】デジタル信号受信装置１０００は、さら
に、データバスＢＳ１を介して、ＴＳデコーダ１０４か
らの信号を受けて、格納するための内蔵蓄積デバイス１
４８と、データバスＢＳ１を介して、内蔵蓄積デバイス
１４８に蓄積されたデータに対して、所定の処理を行な
って出力するための演算処理部１４４と、演算処理部１
４４の演算処理におけるプログラムを記録するためのＲ
ＯＭ１４０と、演算処理部１４４の動作のためのメモリ
領域を提供するＲＡＭ１４２と、データバスＢＳ１と外
部との間でデータ入出力を行なうための高速デジタルイ
ンターフェイス１４６とを備える。特に限定されない
が、内蔵蓄積デバイス１４８およびＲＯＭ１４０として
は、たとえば、電気的にデータの書込・読出が可能なフ
ラッシュメモリを用いることが可能である。

【００３７】演算処理部１４４が外部から与えられた指
示に従って内蔵蓄積デバイス１４８中に蓄積されたデー
タに対して処理を行なった後のデータは、オンスクリー
ンディスプレイ（On Screen Display）処理部１３０か
ら合成器１６０．２に与えられる。

【００３８】合成器１６０．２は、ＭＰＥＧデコード部
１１０からの出力と、オンスクリーンディスプレイ処理
部１３０からの出力とを合成した後、映像出力端子１６
４に与える。映像出力端子１６４からの出力は、表示部
１００４に与えられる。

【００３９】デジタル信号受信装置１０００は、さら
に、内蔵蓄積デバイス１４８に蓄積されたデータに基づ
いて、演算処理部１４４が処理した結果のデータ等を受
けて、表示部において出力される映像に対する効果音な
どを生成して、合成器１６０．１に与えるための付加音
生成器１２０と、内蔵蓄積デバイス１４８に蓄積された
データ等に基づいて演算処理部１４４が処理したデータ
を受けて、音声信号を生成し、合成器１６０．１に与え
るＰＣＭデコーダ１２２を備える。

【００４０】合成器１６０．１は、ＭＰＥＧデコード部
１１０からの出力と、付加音生成器１２０およびＰＣＭ
デコーダ１２２からの出力とを受けて、合成結果を音声
出力端子１６２に与える。音声出力端子１６２に与えら
れた音声信号は、音声出力部１００２から音声信号とし
て出力される。

【００４１】なお、デジタル信号受信装置１０００は、
必要に応じて、外部との間でデータ授受を行なうための
モデム１５０や、ＩＣカードからの情報を受取るための
ＩＣカードインターフェイス１５２を備える構成として
もよい。

【００４２】高速デジタルインターフェイス１４６を介
して、たとえば、ホームサーバ用のＨＤＤ装置などの外
部蓄積デバイス１８０や、外部入力機器であるリモコン
（あるいはキーボード等）１８２とがデータバスＢＳ１
と接続されている。

【００４３】また、デジタル信号受信装置１０００は、
映像出力を受けてディスプレイに表示する表示部１００
４や音声出力信号を受けて音声を出力するスピーカ等の
音声出力部１００２と一体化された構成であっても良
い。

【００４４】図２は、図１におけるＯＦＤＭ復調部１０
２の構成を示すブロック図である。図２を参照して、Ｏ
ＦＤＭ復調部１０２は、チューナの出力をアナログ−デ
ジタル変換するＡ／Ｄ変換器２００と、ベースバンド信
号を同相軸（Ｉ）信号と直交軸（Ｑ）信号に分離するＩ
／Ｑ分離部２０２と、送信キャリア周波数と受信キャリ
ア周波数のキャリア間隔の２分の１以下の誤差を補正す
るキャリア同期部２０４とを含む。

【００４５】ＯＦＤＭ復調部１０２は、さらに、ＯＦＤ
Ｍシンボル期間検出回路３００と、ＯＦＤＭ信号のモー
ドおよびガードの自動判定を行なうモード／ガード自動
判定回路２３６と、判定されたモードに応じたポイント
数にて高速フーリエ変換を行なうＦＦＴ回路２０８と、
送信キャリア周波数と受信キャリア周波数のキャリア間
隔単位の誤差を補正するＡＦＴ回路２１０と、データフ
レーム構造を検出し、制御信号を発生するフレームデコ
ード回路２１２と、伝送路において受けた信号の歪みを
補正する等化回路２１４と、クロック同期再生回路２３
８とを含む。

【００４６】ＯＦＤＭ復調部１０２は、さらに、送信側
で施された周波数方向のインタリーブを解除する周波数
デインタリーブ回路２１６と、送信側で施された時間方
向のインタリーブを解除する時間デインタリーブ回路２
１８と、送信側で変調方式に応じて配置されたデータを
復号するためのデマッピング回路２２０と、送信側で施
されたビット単位のインタリーブを解除するビットデイ
ンタリーブ回路２２２とを含む。

【００４７】ＯＦＤＭ復調部１０２は、さらに、送信側
で畳込み符号化されたデータを復号するビタビ復号回路
２２４と、送信側で施されたバイト単位のインタリーブ
を解除するバイトデインタリーブ回路２２６と、トラン
スポートストリーム形式にそったデータにデータの再構
成を行なうＴＳ再生回路２２８と、送信側でリードソロ
モン符号化されたデータを復号するＲＳ復号回路２３０
とを含む。

【００４８】ＲＳ復号回路２３０は、図１に示すＴＳデ
コーダ１０４に対してリードソロモン復号された結果を
出力する。

【００４９】図３は、図２に示したＯＦＤＭシンボル期
間検出回路３００の構成を説明するためのブロック図で
ある。

【００５０】ＯＦＤＭシンボル期間検出回路３００は、
ガードインターバル相関回路２３２と、シンボル同期回
路２３４とを備える。

【００５１】入力端子３０１には、チューナによって受
信され直交復調回路、Ａ／Ｄ変換器２００を通った後
に、Ｉ／Ｑ分離回路２０２により分離された同相検波軸
信号（Ｉ信号）と直交検波軸信号（Ｑ信号）とが入力さ
れる。

【００５２】ガードインターバル相関回路２３２は、２
分配されたＩ、Ｑ信号のうちの一方が直接入力される相
関器３０３と、２分配されたＩ、Ｑ信号のうちの他方が
入力される有効シンボル期間遅延メモリ３０２とを備え
る。有効シンボル期間遅延メモリ３０２は、入力された
信号を有効シンボル期間だけ遅延させてから相関器３０
３に与える。

【００５３】ガードインターバル相関回路２３２は、さ
らに、相関器３０３の出力を受けて、ガード期間幅の平
均値を連続して出力する移動平均回路３０４を備える。
移動平均回路３０４の出力は、キャリア同期回路２０４
に与えられる。

【００５４】シンボル同期回路２３４は、移動平均回路
３の出力を受ける絶対値加算器３０５と、絶対値加算器
３０５の出力を受けるＩＩＲフィルタ３０６と、ＩＩＲ
フィルタ３０６の出力を受けてシンボルパルスを生成す
るシンボルパルス生成回路３０８と、絶対値加算器３０
５の出力に基づいてＩＩＲフィルタ３０６を制御するた
めのメモリ制御回路３２０とを備える。

【００５５】ＩＩＲフィルタ３０６は、絶対値加算器３
０５の出力を１／α倍する係数回路３３１と、加算器３
３２と、必要期間長分だけの容量を有する必要期間長遅
延メモリ３３３とを含む。加算器３３２は、係数回路３
３１の出力と必要期間長遅延メモリ３３３の出力とを加
算して出力する。

【００５６】ＩＩＲフィルタ３０６により最大ピークが
強調された相関出力は、シンボルパルス生成回路３０８
に入力され、最大ピーク位置が検出され、シンボル期間
が算出される。シンボルパルス生成回路３０８は、この
ようして検出されたシンボル期間に対応して、シンボル
パルスを端子３１０に出力する。

【００５７】上述したとおり、絶対値加算器３０５の出
力は、メモリ制御回路３２０にも入力される。メモリ制
御回路３２０では、絶対値加算器３０５の出力のピーク
位置を検出し、その位置をもとに、必要期間長遅延メモ
リ３３３への書込を必要部分（ピーク部分）のみに制限
し、かつ、有効シンボル期間遅延させた後に出力するよ
うにメモリ制御信号を発生する。

【００５８】なお、従来例と同様にＩＩＲフィルタ３０
６は発散を防ぐために、Ｍシンボルごとにリセットされ
る。

【００５９】次に、本発明における復調器のシンボル期
間検出動作について説明する。従来例と同様に、シンボ
ル期間検出は、相関器３０３、移動平均回路３０４、絶
対値加算器３０５によって得られるピーク信号に基づい
て行なわれる。

【００６０】上述したように、ピーク信号は、図１２
（ａ）に示すように、実際は多少のノイズを含んでい
る。そこで、従来は、シンボル期間長遅延メモリ５３３
を使用したシンボル期間ＩＩＲフィルタ５０６を通すこ
とにより、ノイズの低減、ピークの強調を行ない、シン
ボル期間検出の精度を向上させていた。この結果、図１
２（ｂ）に示すとおりのピーク信号がＩＩＲフィルタ５
０６を通過後に得られていた。

【００６１】しかしながら、この図１２からわかるよう
に、ピーク強調に必要な部分はピーク部分を含む一部の
領域のみである。

【００６２】そこで、上述した本発明の構成では、メモ
リ制御回路３２０により、多少ノイズを含んではいるも
のの概ねピーク位置が検出できる強調前のピーク信号の
ピーク位置に基づいて、概ねのピーク部分のみを切出し
て保持し、伝送シンボル期間分だけ遅延させるように、
ＩＩＲフィルタ３０６内の必要期間長遅延メモリ３３３
を制御する。

【００６３】図４は、このようなメモリ制御回路３２０
の動作を説明するためのタイミングチャートである。

【００６４】図４（ａ）は強調前のピーク信号を示し、
図４（ｂ）は、図４（ａ）に基づいてメモリ制御回路３
２０が生成するメモリ制御信号である。このメモリ制御
信号に基づいて、必要期間長遅延メモリ３３３のライト
イネーブル信号およびリードイネーブル信号を制御する
ことにより、必要部分（ピーク部分）のみを書込あるい
は保持することが可能となる。これにより、シンボル期
間遅延後に読出を行なうことが可能となる。

【００６５】図４（ｃ）は、本発明のＩＩＲフィルタ３
０６を使用した場合の強調ピーク信号である。この図４
（ｃ）に示すとおり、従来に比べて、シンボル期間検出
精度を劣化させることなく、ピークＰ１を使用してシン
ボルパルスを発生させることが可能である。

【００６６】以下、メモリ制御部３２０の構成および動
作についてさらに詳しく説明する。図５は、メモリ制御
部３２０のブロック図である。

【００６７】メモリ制御回路３２０は、ピーク検出回路
３２２と、粗シンボル検出回路３２６と、制御信号生成
回路３２８とを備える。

【００６８】図６は、絶対値加算回路３０５の出力、ピ
ーク検出回路３２２の出力パルス信号、粗シンボル検出
回路３２６の出力シンボルパルスおよび制御信号生成回
路３２８の出力の波形図を示す。

【００６９】図５および図６を参照して、絶対値加算器
３０５の出力は、ピーク検出回路３２２に入力される。
ピーク検出回路３２２は、ある値以上のピーク位置が検
出されることに応じて、パルス信号を出力する。

【００７０】粗シンボル検出回路３２６では、上記パル
ス信号を用いて、シンボル境界にほぼ一致し、周期はシ
ンボル間隔に一致したシンボルパルスを生成する。この
ために、粗シンボル検出回路３２６には、クロック信号
を生成するクロック回路（図示せず）と、クロック信号
の出力をカウントしてシンボル周期で活性となるシンボ
ルクロック信号を出力するカウンタ回路（図示せず）が
設けられているものとする。

【００７１】制御信号生成回路３２８では、上記シンボ
ルパルスを用いて、シンボルパルス前後の必要期間にお
いて、メモリ書込、読出、およびＩＩＲフィルタ３０６
の出力がオン状態となるようなメモリ制御信号、ライト
イネーブル信号およびリードイネーブル信号を生成す
る。

【００７２】図７は、粗シンボル検出回路３２６の動作
を説明するためのタイミングチャートであり、図８は、
粗シンボル検出回路３２６の動作を説明するためのフロ
ーチャートである。

【００７３】図７を参照して、ピーク検出回路３２２か
らの出力パルス信号は、図７（ａ）に示すように、実際
のシンボル境界の前後にパルスが複数本立ったパルス信
号のグループである。

【００７４】粗シンボル検出回路３２６は、まず、最初
に現われたパルスの位置を仮の第０のパルスとして取得
し、図７（ｂ）に示すように、その後の所定数の近傍パ
ルスは無視する。

【００７５】この無視の後、再度、取得されたパルスを
本来の第０のパルスとして、図７（ｃ）に示すようにそ
の位置を取得する。

【００７６】以後は、この第０のパルス位置を基準とし
て、上述したシンボル周期で動作するカウンタ回路から
出力されるシンボルクロック信号に基づいて、このシン
ボルクロック信号で規定される基準時点の直後のパルス
を、粗シンボル検出回路３２６は第ｉパルスとして取得
する。

【００７７】ここで、注目する第ｉパルス（ｉ：０以上
の整数）（または基準となるシンボルクロックの活性
化）が含まれるパルス信号のグループにおいて、このパ
ルス信号グループの先頭からこの第ｉパルス（またはシ
ンボルクロックの活性化）までの期間のパルスを「前近
傍パルス」と呼び、第ｉパルス（またはシンボルクロッ
クの活性化）の後からパルス信号グループの最後までの
期間のパルスを「後近傍パルス」と呼ぶ。

【００７８】図７（ｄ）、図７（ｅ）に示すように、第
０のパルスの後近傍パルスおよび第１のパルスの前近傍
パルスをそれぞれ無視した後、図７（ｆ）に示すよう
に、第１のパルスの位置を取得する。

【００７９】以後、同様にして、規定回数Ｌ（Ｌ：自然
数）まで、正常に第Ｌのパルス位置を取得できた場合
は、図７（ｇ）に示すように、第０のパルス位置は、ほ
ぼシンボル境界に一致していると判断される。したがっ
て、その位置を基準に、シンボル間隔のパルスを生成す
ることになる。

【００８０】続いて、図８のフローチャートを参照し
て、図７で説明したタイミングチャートの処理をさらに
詳しく説明する。

【００８１】図８を参照して、粗シンボル検出回路３２
６の動作が開始されると（ステップＳ１００）、まずカ
ウント用変数のＮの値が１にリセットされる（ステップ
Ｓ１０２）。

【００８２】続いて、粗シンボル検出回路３２６は、図
７（ａ）で説明したとおり、ピーク検出回路３２２から
の最初のパルスに基づいて、仮の第０のパルス位置の取
得を行なう（ステップＳ１０４）。

【００８３】粗シンボル検出回路３２６は、仮の第０の
パルス位置を取得した後は、所定数の後近傍パルスは無
視し（ステップＳ１０６）、本来の第０パルスの位置を
取得する（ステップＳ１０８）。

【００８４】このように取得された第０パルスを基準と
して、次のシンボルクロック信号の活性化時点の前後双
方にパルスが存在するかの判定を行なう（ステップＳ１
１０）。

【００８５】双方のパルスが存在していた場合は、シン
ボルクロックの基準点に対して前近傍パルスを無視し
（ステップＳ１１２）、シンボルクロックの基準点の直
後のパルスにより第Ｎ番目のパルス位置を取得する（ス
テップＳ１１４）。

【００８６】続いて、第０のパルス位置と第Ｎのパルス
位置との間隔が、シンボル間隔×Ｎにほぼ一致している
かの判断を行なう（ステップＳ１１６）。このとき、両
者の差が数クロック以内であって、ほぼ一致していると
判断される場合は、続いて、変数Ｎの値が１だけインク
リメントされ（ステップＳ１１８）、変数Ｎの値が規定
数Ｌに達しているか否かの判定が行なわれる（ステップ
Ｓ１２０）。

【００８７】変数Ｎが規定数Ｌに達していない場合は、
処理は再びステップＳ１１０に復帰する。

【００８８】一方、変数Ｎが規定数Ｌに達している場合
には、第０のパルス位置を基準に、シンボルクロックに
応じてシンボルパルス期間のシンボルパルスが発生され
（ステップＳ１２２）、処理が終了する（ステップＳ１
４０）。

【００８９】一方で、ステップＳ１１０において、次の
シンボルクロック信号の活性化時点の前後双方にパルス
が存在しているといえない場合は、第Ｎのパルス位置を
取得する（ステップＳ１３０）。このとき、第Ｎのパル
ス位置の取得方法としては、特に限定されないが、次に
現れるパルス信号のグループに対して、ステップＳ１０
４〜Ｓ１０８において、第０のパルス位置を取得したの
と同様にして行なうことができる。

【００９０】続いて、第Ｎのパルス位置を第０のパルス
位置とする（ステップＳ１３２）。その後、変数Ｎの値
が再び１にリセットされる（ステップＳ１３４）。

【００９１】さらに、ステップＳ１１６において第０の
パルス位置と、第Ｎのパルス位置の間隔がシンボル間隔
×Ｎにほぼ一致しているといえない場合も、ステップＳ
１３２に処理が移行する。

【００９２】以上のような処理により、粗シンボル検出
回路３２６では、上記パルス信号を用いて、シンボル境
界にほぼ一致し、周期はシンボル間隔に一致したシンボ
ルパルスを生成することが可能となる。

【００９３】このため、必要期間長遅延メモリ３３３
は、必要期間長分だけの容量を有すればよく、ＯＦＤＭ
方式の信号において、シンボル期間が長くなった場合で
も、回路規模を抑制して、ＯＦＤＭ伝送方式におけるシ
ンボル期間検出を行なうことが可能となる。

【００９４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００９５】

【発明の効果】以上説明したように、本発明によれば、
ＯＦＤＭ方式の信号を受信するためのデジタル信号受信
装置における復調回路の規模を大幅に削減することが可
能となる。

【図面の簡単な説明】

【図１】 本発明のデジタル信号受信装置１０００の全
体構成を示す概略ブロック図である。

【図２】 図１におけるＯＦＤＭ復調部１０２の構成を
示すブロック図である。

【図３】 図２に示したＯＦＤＭシンボル期間検出回路
３００の構成を説明するためのブロック図である。

【図４】 メモリ制御回路３２０の動作を説明するため
のタイミングチャートである。

【図５】 メモリ制御部３２０のブロック図である。

【図６】 絶対値加算回路３０５、ピーク検出回路３２
２、粗シンボル検出回路３２６および制御信号生成回路
３２８の出力の波形図を示す。

【図７】 粗シンボル検出回路３２６の動作を説明する
ためのタイミングチャートである。

【図８】 粗シンボル検出回路３２６の動作を説明する
ためのフローチャートである。

【図９】 従来のＯＦＤＭシンボル期間検出回路５００
を示すブロック図である。

【図１０】 ＯＦＤＭ変調信号を示す波形図である。

【図１１】 図９に示したシンボル期間検出回路５００
の動作を説明するためのタイミングチャートである。

【図１２】 ピーク信号、およびピーク信号に対してＩ
ＩＲフィルタ５０６が行なう信号処理を説明するための
タイミングチャートである。

【符号の説明】

１００ チューナ、１０２ ＯＦＤＭ復調部、１０４
ＴＳデコーダ、１１０ＭＰＥＧデコード部、１２０ 付
加音生成器、１２２ ＰＣＭデコーダ、１３０ オンス
クリーンディスプレイ処理部、１４４ 演算処理部、１
４６ 高速デジタルインターフェイス、１４８ 内蔵蓄
積デバイス、１５０ モデム、１５２カードインターフ
ェイス、１６０ 合成器、１６２ 音声出力端子、１６
４映像出力端子、１８０ 外部蓄積デバイス、２００
Ａ／Ｄ変換器、２０２ Ｉ／Ｑ分離部、２０４ キャリ
ア同期部、２０８ ＦＦＴ回路、２１０ ＡＦＴ回路、
２１２ フレームデコード回路、２１４ 等化回路、２
１６ 周波数デインタリーブ回路、２１８ 時間デイン
タリーブ回路、２２０ デマッピング回路、２２２ ビ
ットデインタリーブ回路、２２４ ビタビ復号回路、２
２８ ＴＳ再生回路、２３０ ＲＳ復号回路、２３２
ガードインターバル相関検出部、２３４ シンボル同期
回路、２３６ モード・ガード設定／判定部、２３８
クロック同期・再生回路、３００ ＯＦＤＭシンボル期
間検出回路、３０１ 入力端子、３０２ 有効シンボル
期間遅延メモリ、３０３ 相関器、３０４ 移動平均回
路、３０５ 絶対値加算回路、３０６ ＩＩＲフィル
タ、３０８ シンボルパルス生成回路、３１１ 端子、
３２０ メモリ制御回路、３３３ 必要期間長遅延メモ
リ、３１０ モード判定回路、３１１ ガード判定回
路、３３１ 係数回路、３３２ 加算器、１０００ デ
ジタル放送受信装置、１００２ 音声出力部、１００４
表示部。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 伝送シンボル期間内に有効シンボル期間
   と前記有効シンボル期間の一部に一致した波形のガード
   期間とを有する直交周波数分割多重変調信号を受信する
   デジタル信号受信装置であって、 直交検波後の同相軸信号および直交軸信号を受けて前記
   有効シンボル期間長に相当する期間の遅延を行なう第１
   の遅延手段と、 前記同相軸信号および直交軸信号と前記第１の遅延手段
   による遅延後の前記同相軸信号および直交軸信号との相
   関を検出するための相関検出手段と、 前記相関検出手段の出力を受け、前記ガード期間長に相
   当する期間の移動平均処理を行なう移動平均手段と、 前記移動平均手段の最大ピーク値を強調するための処理
   を行なう巡回型フィルタ手段とを備え、 前記巡回型フィルタ手段は、 前記移動平均手段の出力に対応する信号を一方入力に受
   ける加算手段と、 前記伝送シンボル期間分のデータ量よりも小さな容量を
   有し、かつ前記加算手段の出力を受けて前記伝送シンボ
   ル期間だけ遅延して前記加算手段の他方入力に与える第
   ２の遅延手段とを含み、 前記移動平均手段の出力に基づいて、前記第２の遅延手
   段へのデータの書込みおよび読出しを制御する制御手段
   と、 前記巡回型フィルタ手段の最大ピーク位置を検出し、前
   記伝送シンボル期間を算出するシンボル期間検出手段と
   をさらに備える、デジタル信号受信装置。
2. 【請求項２】 前記制御手段は、 前記移動平均手段の出力に基づいて、前記所定値以上の
   ピークが検出されることに応じて、パルス信号を出力す
   るピーク検出手段と、 前記パルス信号を受けて、周期がシンボル間隔に一致
   し、かつ伝送シンボル期間の境界に対応したシンボルパ
   ルスを生成する粗シンボル検出手段と、 前記シンボルパルス前後の必要期間において、前記第２
   の遅延手段を制御する信号を生成する制御信号生成手段
   とを含む、請求項１記載のデジタル信号受信装置。