JP3898820B2 - デジタル復調器及びデジタル復調方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタル復調器及びデジタル復調方法に係り、さらに詳しくは、例えば移動通信や衛星通信等の無線通信においてクロック同期を行うデジタル復調器及びデジタル復調方法に関する。
【０００２】
【従来の技術】
従来より、移動体通信や衛星通信等の無線通信では、ＴＤＭＡ（Time Division Multiple Access ）方式が広く用いられている。特に、発信時、着信時等の制御には、ランダムアクセス方式の無線パケット通信が多く用いられている。
このようなＴＤＭＡ方式やランダムアクセス方式を用いた無線パケット通信では、バースト状に送られたデータを高速に補足し、その補足したデータに含まれるタイミング同期信号を用いて高速同期を図る必要があった。
一般に、これらのＴＤＭＡ方式で用いられるフレームの構成例は、図６に示されるようなものであった。すなわち、フレームの先頭部分には、同期をとるために２進文字の列で構成されたプリアンブル（preamble）が配置されている。そして、それに引き続いてデータの始まりを示すとともに、バーストの属性を明確にするためのＵＷ（UniqueWord）が配置され、その後にデータが配置された構成になっている。
従来では、このようなバースト補足及びクロック同期に、図７に示されるようなデジタル復調器５０が一般的に用いられている。
【０００３】
図７において、従来のデジタル復調器５０は、まず、受信信号を遅延検波部５２で遅延検波処理した後、クロック同期を検出するために相関部５４に入力する。そして、この相関部５４では後述する如く時系列的にシリアルに出力される信号相互間の相関がとられ、その出力は、しきい値検出部５６に入力され、このしきい値検出部５６では、受信信号がしきい値を越えたか否かによってバースト信号が入力された可能性の大小を判定する。ここでは、受信信号がしきい値を越えた場合は、バースト信号の入力した可能性が大と判定され、相関部５４の出力結果に基づいてクロック同期を確定していた。すなわち、クロック同期部５８では、波形に基づいてクロック同期点を判断するとともに、遅延検波部５２から出力されるデータの値が正（プラス）か負（マイナス）かを判定してピーク点を求め、ＵＷ比較部６２ではＵＷを比較して自己にあてたものか否かを判断し、バースト補足部６４では、バースト信号が入力され自己にあてたものである場合にのみクロック同期をとってデジタル復調処理が行われる。
図７に示される相関部５４は、例えば、デジタル復調器５０のサンプリング時間間隔長のデータを保持して遅延させる遅延部が複数個シリアルに接続されていて、各々の遅延部の出力に対して所定の定数（Ｃ１〜ＣＮ）がそれぞれ乗算され（乗算部）、それらの各乗算結果がそれぞれ加算（加算部）されて、総和がとられていた。
例えば、π／４ＤＱＰＳＫ（Quadrature Phase ShiftKeying）による変調方式を用いて、プリアンブル信号を（１，１）、（０，１）、（１，１）、（０，１），・・、のような繰り返しのシンボルパターンで伝送した場合、上記したＣ１〜ＣＮまでの定数をプリアンブル信号がデジタル復調器５０に入力されたときの遅延検波部５２の出力データをデジタル変調器によるサンプリング時間間隔でサンプリングした数値パターンで構成することにより、プリアンブル信号が入力されると、図８〜図１０に示されるようなデータ６６が相関部５４から出力される。
【０００４】
ここで、デジタル復調器５０におけるサンプリングポイントをπ／４ＤＱＰＳＫのシンボルレートの８倍のサンプリングで動作させると、プリアンブルの繰り返しパターンは、２シンボル分の時間間隔で構成されるため、１つのプリアンブルの繰り返しパターンに対して、１６倍のサンプリング時間で表現することができる。例えば、Ｃ１〜ＣＮの定数の個数を３２個（Ｎ＝３２：４シンボル）で構成したときの相関部５４からの出力データは、図８のようになる。
また、Ｃ１〜ＣＮの定数の個数を６４個（Ｎ＝６４：８シンボル）で構成したときの相関部５４からの出力データは、図９のようになる。
さらに、Ｃ１〜ＣＮの定数の個数を１６０個（Ｎ＝１６０：２０シンボル）で構成したときの相関部５４からの出力データは、図１０のようになる。
このように、Ｃ１〜ＣＮの構成を長くするほど相関部５４からの出力値は高くなるため、図８→図９→図１０となるにしたがって、プリアンブル信号入力時とそれ以外の時とで計算結果（振幅）の差がより明確となり、容易に識別することが可能となる。
実際には、Ｎ＝６４程度がとれれば（図９の場合）、プリアンブル信号入力時とそれ以外の時との識別は可能であるが、ノイズが伝送路上で加わったときや、それに加えてプリアンブルのパターンとは異なるが、それに近いパターンが入力された場合などを考慮すると、Ｎ＝１６０以上（図１０の場合）で相関部５４を構成することがより望ましい。
【０００５】
【発明が解決しようとする課題】
しかしながら、このような従来のデジタル復調器にあっては、ノイズなどの影響を考慮して、プリアンブル信号入力時と、そうでない時の識別性能をより高めるため、相関部５４におけるＣ１〜ＣＮの定数の個数を多くとる方が望ましいが、多くとるにつれて、相関部５４をソフトウェアで処理する場合にその処理量が増大するといった不都合があった。
例えば、ＤＳＰ（Digital Signal Processor）のようなプログラマブルなプロセッサを用いて上述したような計算処理を行う場合、乗算部と加算部は、１インストラクション（プロセッサの１クロックサイクル）で同時に計算できる場合が多く、前記相関部５４においては、保存された数値データのＣ１〜ＣＮの個数分のクロックサイクルで処理できるが、当然、相関計算に用いるＣ１〜ＣＮの定数の個数が多くなるのに比例して、処理時間が増大すると、ＴＤＭＡ方式のように連続的に復調処理する場合に、 処理が追い付かなくなるという不都合があった。
また、これらをハードウェアで構成するような場合には、定数の数に比例して回路規模が増大することから、高コストになるという不都合があった。
本発明は、かかる従来技術の有する不都合に鑑みてなされたもので、本発明の目的は、プリアンブル信号の入力の有無の判定能力を維持しつつ、処理時間が短く、低コストで済むデジタル復調器及びデジタル復調方法を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１に記載の発明は、受信信号を遅延検波する遅延検波手段と、前記遅延検波手段から出力された出力信号を各々保持して遅延させる複数個直列に配置された第１の遅延部と、前記第１の遅延部に保持された各々の信号を所定の定数を用いてそれぞれ乗算する乗算部と、前記各乗算部の乗算結果をそれぞれ加算する第１の加算部とを有し、前記遅延検波手段の出力の相関をとる相関手段と、前記相関手段で相関のとれた出力信号を各々保持して遅延させる複数個直列に配置された第２の遅延部と、前記第２の遅延部に保持された信号同士を加算する第２の加算部とを有する遅延加算手段と、前記遅延加算手段の出力が所定のしきい値を越えたか否かでバースト信号が入力された可能性の大小を判定するしきい値検出手段と、を備えているデジタル復調器を特徴とする。
請求項２に記載の発明は、受信信号を遅延検波する検波過程と、前記検波過程から出力された出力信号を各々保持して遅延させた後、保持した各々の信号を所定の定数を用いてそれぞれ乗算し、各乗算結果をそれぞれ加算することにより前記遅延検波過程の出力の相関をとる相関過程と、前記相関過程で相関のとれた出力信号を各々保持して遅延させた後、保持した信号同士を加算する遅延加算過程と、前記遅延加算過程の出力が所定のしきい値を越えたか否かでバースト信号が入力された可能性の大小を判定するしきい値検出過程と、を含むデジタル復調方法を特徴とする。
【０００７】
【発明の実施の形態】
以下、本発明の一実施の形態を図１ないし図５に基づいて詳細に説明する。
図１には、本実施の形態に係るデジタル復調器１０の概略構成を示すブロック図が示されている。図１において、デジタル復調器１０は、遅延検波部１２、相関部１４、遅延加算部１６、しきい値検出部１８、クロック同期部２０、判定部２２、ＵＷ比較部２４、バースト補足部２６などを備えている。なお、本実施の形態に係るデジタル復調器１０は、移動体通信や衛星通信などに用いられるデジタル復調器として実施したものである。
まず、図１に示されるように、デジタル復調器１０に入力される受信信号は、遅延検波部１２で遅延検波された後、相関部１４に入力される。この相関部１４の具体的構成例を図２に示す。すなわち、デジタル復調器１０においてサンプリング時間間隔を遅延させるために、複数の遅延部３２ａ、３２ｂ、・・・、３２ｏをそれぞれシリアルに接続してシフトレジスタを構成しており、それら遅延部３２ａ〜３２ｏの各出力に対して予め保存してある数値データのＣ１〜ＣＮまでの定数３６ａ〜３６ｐを乗算部３４ａ〜３４ｐで乗算し、各々の乗算部３４ａ〜３４ｐからの出力に対して加算部３８ｂ〜３８ｐを用いて加算することにより総和がとられる。
また、本実施の形態における特徴は、上記の相関部１４からの出力を入力する遅延加算部１６を備えている点にあり、この遅延加算部１６の具体的構成例を図３に示す。すなわち、上記した相関部１４内で遅延部３２ａ〜３２ｏをシリアルにつないだ定数の個数分の時間間隔に相当する遅延部４２ａ〜４２ｊの各々の出力が加算部４４ａ〜４４ｊで加算されるように構成されている。
【０００８】
このため、図１の相関部１４から出力された信号は、上記の遅延加算部１６で遅延加算処理され、その遅延加算部１６の出力に基づいて、次段のしきい値検出部１８でバースト信号が入力された可能性の大小を判定する。このしきい値検出部１８において、バースト信号が入力された可能性が大と判定されたときは、前記遅延加算部１６の計算結果に基づいてクロック同期が確定される。
例えば、図１に示されるデジタル復調器１０において、シンボル周波数の８倍でサンプリングを行う場合を考える。遅延検波部１２から出力されるプリアンブルパターンは、図４に示すようなパターン２８となる。これは、π／４ＤＱＰＳＫによる変調方式を用いて、プリアンブル信号を（１，１）、（０，１）、（１，１）、（０，１），・・、のような繰り返しのシンボルパターンで伝送したときに、遅延検波した後のＩ信号側の出力パターンを示したものである。図４中の点Ａ，点Ｂは、正（プラス）及び負（マイナス）におけるプリアンブルパターンのピーク点をそれぞれ示している。そして、この場合のプリアンブルの繰り返しパターンの周期は、２シンボル分であるから、１つの繰り返しパターンに対して１６倍のサンプリングで行ったものと考えることができる。
そこで、本実施の形態では、例えば、上記相関部１４における定数（Ｃ１〜ＣＮ）の数を、Ｎ＝１６に設定した。
【０００９】
まず、図１に示されるように、プリアンブル信号入力時において、この１６サンプルでパターンが繰り返される遅延検波部１２からの出力に対して、相関部１４にて相関がとられる。そして、次段の遅延加算部１６では、図３に示すように、プリアンブルの繰り返しパターンの周期であるサンプル分の時間を遅延させるＭ個の遅延部４２ａ〜４２ｊがシリアルに接続されており、その各々の遅延部４２ａ〜４２ｊの出力に対してそれぞれ加算部４４ａ〜４４ｊで加算が行われる。このとき、最初に相関がとれた場合の時間ｎｔに対して、（ｎ＋１６）ｔ、（ｎ＋３２）ｔ、・・・のように遅延をとることにより、相関がとれた出力が全部加算されることになる。
この方法によれば、前記遅延部４２ａ〜４２ｊをＭ個設けた場合、１６×Ｍ個で相関計算した計算結果とほぼ同じ大きさの出力を得ることができる。
図５はＮ＝１６、Ｍ＝１０とした場合の、遅延加算部１６の出力波形を示すものであり、従来の図１０の場合と同程度にプリアンブルの入力を識別することが可能となる。
そして、この遅延加算部１６の出力は、しきい値検出部１８に入力され、このしきい値検出部１８で受信信号がしきい値を越えたか否かによってバースト信号が入力された可能性の大小が判定される。ここでは、受信信号がしきい値を越えた場合は、バースト信号の入力した可能性が大と判定し、遅延加算部１６の出力結果に基づいてクロック同期を確定する。すなわち、クロック同期部２０では、波形に基づいてクロック同期点が判断されるとともに、遅延検波部１２から出力されるデータの値が正（プラス）か負（マイナス）かを判定してピーク点を求め、ＵＷ比較部２４ではＵＷを比較して自己にあてたものか否かを判断し、バースト補足部２６では、バースト信号が入力され自己にあてたものである場合にのみクロック同期をとってデジタル復調処理が行われる。
【００１０】
また、本実施の形態において、上記した計算処理をソフトウェアで処理する場合について説明する。例えば、ＤＳＰ（Digital Signal Processor）等のプログラマブルプロセッサを用いて処理を行った場合、上述した実施の形態の構成と同様の計算処理をソフトウェアによって処理すると、デジタル復調器１０においてサンプリング時間間隔のＮ倍の時間間隔の遅延部４２ａ〜４２ｊをＭ個設けた遅延加算部１６と同様の計算処理が行われるため、プロセッサのクロック時間間隔にしてＮ＋Ｍクロック時間と、従来の処理時間Ｎ×Ｍクロック時間に比べて大幅に処理時間を短縮することができる。
従って、ＴＤＭＡ方式のように連続的にデジタル復調処理を行う場合であっても、処理時間が増大して処理が追い付かなくなることを防止することができる。ちなみに、本実施の形態では、Ｎ＝１６、Ｍ＝１０であるから、デジタル復調器１０の復調処理の処理量が１６＋１０＝２６サイクルとなるのに対して、従来例では、図５と同様の振幅を持った信号出力波形を得ようとすると、Ｎ＝１６０としなければならず、その処理時間が１６０サイクルと、非常に長くなることからも、本発明の手法が有効に作用していることが理解できよう。
また、上記した相関部１４や遅延加算部１６をハードウェアで構成したとしても、回路規模が増大しないため、低コスト化することができる。
【００１１】
【発明の効果】
以上説明したように、本発明のデジタル復調器によれば、プリアンブル信号の入力の有無の判定能力を維持しつつ、処理時間が短く、低コスト化することができる。
また本発明のデジタル復調方法によれば、プリアンブル信号の入力の有無の判定能力を維持しつつ、処理時間が短く、低コスト化することができる。
【図面の簡単な説明】
【図１】本実施の形態に係るデジタル復調器の概略構成を示すブロック図が示されている。
【図２】図１の相関部の構成例を説明する図である。
【図３】図１の遅延加算部の構成例を説明する図である。
【図４】図１の遅延検波部のプリアンブル入力時の出力波形を示す図である。
【図５】図１の遅延加算部のプリアンブル入力時の出力波形を示す図である。
【図６】ＴＤＭＡ方式で用いられるフレームの構成例を示す図である。
【図７】従来のデジタル復調器の構成を説明するブロック図である。
【図８】図７の相関部のプリアンブル入力時の出力波形を示す図である図である。（Ｎ＝３２の場合）
【図９】図７の相関部のプリアンブル入力時の出力波形を示す図である図である。（Ｎ＝６４の場合）
【図１０】図７の相関部のプリアンブル入力時の出力波形を示す図である図である。（Ｎ＝１６０の場合）
【符号の説明】
１０ デジタル復調器
１２ 遅延検波部
１４ 相関部
１６ 遅延加算部
１８ しきい値検出部
２０ クロック同期部
２２ 判定部
２４ ＵＷ比較部
２６ バースト補足部

Claims (2)

1. 受信信号を遅延検波する遅延検波手段と、
   前記遅延検波手段から出力された出力信号を各々保持して遅延させる複数個直列に配置された第１の遅延部と、前記第１の遅延部に保持された各々の信号を所定の定数を用いてそれぞれ乗算する乗算部と、前記各乗算部の乗算結果をそれぞれ加算する第１の加算部とを有し、前記遅延検波手段の出力の相関をとる相関手段と、
   前記相関手段で相関のとれた出力信号を各々保持して遅延させる複数個直列に配置された第２の遅延部と、前記第２の遅延部に保持された信号同士を加算する第２の加算部とを有する遅延加算手段と、
   前記遅延加算手段の出力が所定のしきい値を越えたか否かでバースト信号が入力された可能性の大小を判定するしきい値検出手段と、
   を備えていることを特徴とするデジタル復調器。
2. 受信信号を遅延検波する検波過程と、
   前記検波過程から出力された出力信号を各々保持して遅延させた後、保持した各々の信号を所定の定数を用いてそれぞれ乗算し、各乗算結果をそれぞれ加算することにより前記遅延検波過程の出力の相関をとる相関過程と、
   前記相関過程で相関のとれた出力信号を各々保持して遅延させた後、保持した信号同士を加算する遅延加算過程と、
   前記遅延加算過程の出力が所定のしきい値を越えたか否かでバースト信号が入力された可能性の大小を判定するしきい値検出過程と、
   を含むことを特徴とするデジタル復調方法。

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