JP2004222023A - 受信フレームのシンボル境界検出回路および方法 - Google Patents
受信フレームのシンボル境界検出回路および方法 Download PDFInfo
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Abstract
【課題】乗算を必要としない簡単な構成のシンボル境界検出回路および検出方法を提供する。
【解決手段】A/D変換器1から出力されたディジタル信号列をメモリ20に蓄積し、加算器12により、最新サンプルのディジタル信号d(x)と、上記メモリから得られる上記ディジタル信号と所定のサンプル間隔にあるディジタル信号d(0)との間の減算を行い、減算結果を相関値データ列として出力する。判定部50は、上記相関データ列から受信フレームのシンボル境界を判定する。
【選択図】図1
【解決手段】A/D変換器1から出力されたディジタル信号列をメモリ20に蓄積し、加算器12により、最新サンプルのディジタル信号d(x)と、上記メモリから得られる上記ディジタル信号と所定のサンプル間隔にあるディジタル信号d(0)との間の減算を行い、減算結果を相関値データ列として出力する。判定部50は、上記相関データ列から受信フレームのシンボル境界を判定する。
【選択図】図1
Description
【0001】
【発明の属する技術分野】
本発明は、受信フレームのシンボル境界検出回路および方法に関し、特に、OFDMフレームの(Orthogonal Frequency Division Multiplex)変調方式を採用した通信装置に適したシンボル境界検出回路および方法に関する。
【0002】
【従来の技術】
ディジタル無線通信では、受信信号の復調処理のために受信フレーム中のシンボルタイミングを把握し、シンボル同期を確立する必要がある。これは、OFDM変調方式を採用した場合でも同様である。以下、5GHz帯の無線LAN規格であるIEEE802.11aの通信フレームフォーマットを前提として、従来のシンボル同期の確立回路の1例について説明する。
【0003】
図7は、IEEE802.11aで規定された通信フレームの先頭部分のフォーマットを示している。通信フレームの先頭部には、それぞれ2シンボル期間(2T)にわたって、ショートプリアンブルSPとロングプリアンブルLPと呼ばれる既知の信号パターンが配置され、その後にフレームの主体となる通常のデータ(シンボル)SBが続いている。
【0004】
ショートプリアンブルSPの区間では、図示したように、T/5の周期で同一の基本プリアンブルパターンS0〜S9が繰り返される。また、ロングプリアンブルLPの区間では、2T/5期間のガードインターバルGIに続いて、それぞれ4T/5の期間でロングプリアンブルパターンL0とL1が現れる。
【0005】
図8は、上記通信フレームの受信装置において、ショートプリアンブルSPとロングプリアンブルLPの境界検出のために採用される従来のシンボル境界検出回路の1例を示す。
従来回路では、アナログ入力信号INをアナログ/ディジタル(A/D)変換器1でディジタル信号列rに変換し、メモリ(シフトレジスタ)2に入力している。A/D変換器1は、ショートプリアンブルでの基本パターン繰り返し期間に相当するT/5期間にM個サンプルのサンプリングレートで、アナログ入力信号INをディジタル信号列に変換している。
【0006】
メモリ2からは、サンプリング周期毎に、時系列的に連続した位置関係にあるM個のディジタル信号(サンプル)値r(0)〜r(M−1)が並列的に出力され、ディジタル相関器10に入力される。ディジタル相関器10には、入力信号列と比較すべき相関データ値として、予め既知となっているショートプリアンブルでの繰り返しパターンの標準値を示すディジタル値P(0)〜P(M−1)が相関データメモリ3から与えてある。
【0007】
ディジタル相関器10からは、サンプリング周期毎に、サンプル値r(0)〜r(M−1)と標準値P(0)〜P(M−1)との相関度を示す値c(n)が出力される。シンボル境界判定部5は、上記相関器10の出力変化からショートプリアンブルSPとロングプリアンブルLPの境界を検出する。
【0008】
図9は、従来のディジタル相関器10の構成を示す。この相関器10は、受信信号のサンプル値r(k)と標準値P(k)とを乗算するM個の乗算器11−k(k=0〜M−1)と、乗算結果を次々と累計するM−1個の加算器12−k(k=1〜M−1)とから構成されている
ここで、時刻t(n)のサンプルから始まるMサンプル区間の相関値をc(n)とすると、相関値c(n)は、次式(1)によって求められる。
【0009】
【数1】
ディジタル相関器10は、上記式(1)に基づく演算結果をサンプリング周期毎に繰り返し、異なるnに対する演算結果を次々とシンボル境界判定部5に出力する。標準値P(k)としてショートプリアンブルで繰り返される基本プリアンブルパターンを適用した場合、ショートプリアンブル区間の信号受信中に、相関値c(n)のピークが10回出現し、ロングプリアンブル区間以降の信号受信中は、これらのピークが消滅する。従って、シンボル境界判定部5は、相関値c(n)におけるピークの出現位置や消失位置からプリアンプルSPとLPの境界を検出し、この境界を基準として受信フレーム信号のシンボル同期を確立することができる。
【0010】
尚、IEEE802.11aで規定された通信フレームのタイミング検出に関しては、例えば、2000年電子情報通信学会ソサイエティ大会のB−5−121において、「IEEE802.11a無線LAN用OFDM変復調器の実験的検討」と題して報告されている。
【0011】
【非特許文献1】
2000年電子情報通信学会ソサイエティ大会のB−5−121
【0012】
【発明が解決しようとする課題】
然るに、上述した従来のディジタル相関器は、繰り返しパターンを検出するために、多数の乗算器11−0〜11−(M−1)を並列動作させ、乗算結果を加算器12−1〜12−(M−1)で累算する構成となっているため、高速度の多数の乗算器を必要とし、回路規模が大きくなると言う問題がある。
【0013】
本発明の目的は、プリアンブル区間において基本パターンが所定周期で繰り返されるフォーマット構造の通信フレームを対象とした簡単なシンボル境界検出回路および検出方法を提供することにある。
本発明の他の目的は、特にOFDM変調信号の受信に適した簡単な構造のシンボル境界検出回路および検出方法を提供することにある。
【0014】
【課題を解決するための手段】
上記目的を達成するため、本発明のシンボル境界検出回路は、A/D変換器から出力された所定時間分のディジタル信号列を順次に蓄積するためのメモリと、A/D変換器から出力された最新サンプルのディジタル信号値と、上記メモリから得られる上記最新サンプルとは所定のサンプル間隔にあるサンプルのディジタル信号値との間で減算し、減算結果を相関値データとして出力する演算器と、上記相関データから受信フレームのシンボル境界を判定する判定部とを有することを特徴とする。
【0015】
受信フレームの先頭部が、基本周期の異なる2種類のプリアンブル区間(短い基本周期ΔT1をもつ第1プリアンブル区間と、長い基本周期ΔT2をもつ第2プリアンブル区間)からなっていた場合、上記演算器は、サンプリング周期毎に、例えば、時間軸上で基本周期ΔT2の1/2だけ離れた位置関係にある2つのディジタル信号d(0)とd(x)の間で減算処理を行い、減算結果を相関値データとして出力する。この場合、判定部は、上記演算器から出力される相関値データ列から第1、第2プリアンブル区間の境界を検出し、該プリアンブル境界を起点にして、その後に到来するシンボル境界を予測できる。また、上記プリアンブル境界の後で相関値データ列に現れる特徴的なピーク値を検出することによって、シンボル境界を特定することができる。
【0016】
本発明の1実施例では、メモリに蓄積されたディジタル信号列の中から、それぞれが時間軸上で所定のサンプル間隔にある2つのサンプルを組にして、組毎の減算結果を相関値データとして並列的に出力する複数の演算器を適用することによって、上記判定部が、上記並列的に出力された相関データから受信フレームのシンボル境界を判定している。
【0017】
本発明によるシンボル境界検出方法は、受信アナログ信号を所定のサンプリング周期でディジタル信号列に変換するステップと、上記ディジタル信号列に含まれる第1のディジタル信号値と、該ディジタル信号とは所定のサンプル間隔にある第2のディジタル信号値との間で減算処理し、相関値データとして出力するステップと、上記相関データから受信フレームのシンボル境界を判定するステップとを有することを特徴とする。
【0018】
本発明によるシンボル境界検出方法の他の特徴は、ディジタル信号列に含まれる互いに所定のサンプル間隔にある複数組のディジタル信号値について減算処理し、時系列に配列された複数列の相関値データを並列的に出力し、並列出力された相関データ列から受信フレームのシンボル境界を判定することにある。
【0019】
本発明では、このようにA/D変換されたディジタル信号列中の1組または複数組のサンプルから、サンプリング周期毎に行う加減算演算によって、1列または並列的な複数の相関値データ列を生成し、この相関値データ列が示す相関値パターン内でプリアンブル境界およびシンボル境界を検出するようにしているため、従来回路が必要としていた乗算器が不要となる。
【0020】
【発明の実施の形態】
以下、本発明の実施例について、図面を参照して説明する。
図1は、本発明によるシンボル境界検出回路の第1の実施例を示し、図2は、アナログ受信信号INの波形を模式的に示す。
アナログの受信信号INは、A/D変換器1でディジタル信号dに変換され、メモリ(シフトレジスタ)20に入力される。メモリ20と加算器12によって、簡易的なDFT(Discrete Fourier Transform)処理部が形成され、加算器12の出力が、シンボル境界判定部50に入力される。受信信号処理回路100は、サンプリングクロックFsに同期してディジタル信号dを取り込む。また、シンボル境界判定部50から出力される境界検出信号に基づいて、受信フレームのシンボル同期をとり、シンボル領域の情報を受信処理する。
【0021】
A/D変換器1のサンプリングレート(サンプリングクロック)Fsは、受信信号処理回路100の要求に合わせて設計される。例えば、図7に示した通常のOFDMシンボルのデータ区間(4T/5)に対してN点のDFT処理を行うようなシステムの場合は、サンプリングクロックFsは、1シンボル期間(1T)当たり5N/4サンプル以上のサンプリングが可能なレートに設定される。
【0022】
尚、受信フレームが図7のフレーム構成となっていた場合、図2に示すように、最初の2シンボル期間に、ショートプリアンブルに対応した基本パターンが10回(例えば、S0〜S9)連続的に出現し、次の2シンボル期間に、ガードインターバルに対応するパターンGIと、ロングプリアンブルに対応する基本パターンが2回(L0、L1)出現する。
【0023】
以下の説明では、サンプリングクロックFsが、1シンボル期間Tに5N/4サンプル(4T/5期間にNサンプル)のレートに設定された場合を仮定する。この時、ショートプリアンブル区間SPでは、N/4サンプル毎(時間的にはT/5期間毎)に同一のサンプルが繰り返して出現し、ロングプリアンブル区間LPでは、4N/4サンプル毎(時間的には4T/5期間毎)に、同一値をもつサンプルが繰り返して出現することになる。
【0024】
本発明は、A/D変換器1の出力に現れる上記同一サンプル値の繰り返しに着目したものであり、図1に示した第1実施例では、A/D変換器1から出力されたディジタル信号列を順次にメモリ20に蓄積しておき、サンプリング周期毎に、メモリ20から読み出した最新サンプルd(2N/4)と、時間軸上で上記サンプルに対して2N/4サンプル間隔にあるサンプルd(0)とを加算器(減算器)12に入力し、減算結果「d(0)−d(2N/4)」をシンボル境界判定部50に入力することを特徴としている。
【0025】
この場合、メモリ20には「(2N/4)+1」個分のサンプルデータ格納容量があれば良い。但し、最新サンプルd(2N/4)としてA/D変換器1の出力を直接加算器12に供給してもよく、この場合は、メモリ容量を2N/4サンプル分に減らすことができる。
【0026】
図3は、図2に示した入力アナログ信号INと対応して、期間t0〜t20にA/D変換器1から出力されるディジタル信号列を示す。また、図4は、期間t0〜t20における加算器12の出力を示す。
ショートプリアンブルSPでは、1シンボル期間Tに同一の基本パターンが5回繰り返されるため、A/D変換器1からN/4サンプル毎に同一値のサンプルが出力される。通信フレームの受信前には、メモリ20の蓄積値はゼロ近傍の値となっているため、ショートプリアンブルSPにおける基本パターンS0、S1の受信期間中は、被減算数入力値d(0)がゼロ近傍となった状態が続き、加算器12からは、基本パターンS0、S1のA/D変換値変化に対応したパターンで、相関値を示すデータ列が出力される。
【0027】
ショートプリアンブルSPの第3基本パターンS2の受信期間中は、A/D変換された最新のディジタル値d(2N/4)と略同一のディジタル値d(0)がメモリ20から読み出され、被減算数入力値として加算器12に供給される。従って、加算器出力は略ゼロの状態となり、この状態は、図4に示すように、最後の基本パターンS9の受信期間まで継続する。
【0028】
受信プリアンブルがロングプリアンブルLPに切換わると、A/D変換器の出力値とメモリ20から読み出された被減算数入力値との間の相関性がなくなり、加算器12における演算結果「d(0)−d(2N/4)」が略ゼロの状態を脱して、図4に示すように変化する。ロングプリアンブル受信期間中の加算器出力パターンには、ショートプリアンブルSPとロングプリアンブルLPとの境界(プリアンプル境界)t10を基点にして、所定のタイミング位置に正または負の特徴的なピークが出現する。
【0029】
シンボル境界判定部50は、上述したプリアンブル受信期間中の加算器12の出力変化から、受信フレームのシンボル境界を検出できる。例えば、ショートプリアンブルSPでの最初の基本パターンS0の受信時に現れる加算器12の出力変化から、フレームの先頭を検知できる。また、基本パターンS0、S1の後に継続する略ゼロ状態の期間をタイマでカウントすることによって、8T/5期間後に現れるプリアンブル境界t10を予測でき、予測したプリアンブル境界の近傍に現れる加算器出力の変化を検知することによって、境界t10を正確に特定できる。シンボル境界は、検出されたプリアンブル境界t10からロングプリアンブル期間2Tをカウントした位置にある。
【0030】
シンボル境界判定部50は、例えば、加算器12から出力される所定期間分の値を内部メモリに保持しておき、プリアンブル境界t10を基準にして、ロングプリアンブル受信期間中の加算器出力パターンに現れる特徴的なピーク値を検出し、このピーク値の検出タイミングでもって、上記プリアンブル境界t10からカウントされるシンボル境界位置を修正できる。
【0031】
図5は、本発明によるシンボル境界検出回路の第2の実施例を示す。
受信アナログ信号INは、A/D変換器1に入力され、第1実施例と同様のサンプリングレートFsでディジタル信号(サンプル値)列に変換した後、順次にメモリ(シフトレジスタ)20に入力される。本実施例では、シンボル時間Tの2倍〜数倍程度の期間に相当するM個のサンプル値をメモリ20に保持する。
【0032】
メモリ20に格納されたサンプルデータのうち、互いにロングプリアンブルのパターン周期の1/2に相当する間隔(2N/4サンプル)だけ離れたサンプルを順次に組み合わせ、それぞれを加算器12−k(k=0〜M−2N/4)に入力して、各加算器で「d(k)−d(k+2N/4)」の減算を行う。全ての演算結果は、シンボル境界判定部51に入力される。この場合、加算器12−k(k=1〜2N/4)の出力は、図4に示した相関結果パターンにおけるM−2N/4サンプル分のウインドウ(部分領域)を示し、ウインドウの位置は、サンプリング周期毎に図4の時間軸上を1サンプル分ずつ右シフトする。
【0033】
シンボル境界判定部51は、加算器12−k(k=0〜M−2N/4)の出力が示す相関結果パターンに現れる略ゼロ区間(ショートプリアンブル区間)と、その後に現れるピーク値(最大値/最小値)または準ピーク値の出現状況を監視する。本実施例の場合、シンボル境界は、ショートプリアンブル区間の終端から2Tの位置に予測できる。また、予測したシンボル境界の近傍において、予め既知となっているの特徴的パターンの存在を確認することによって、シンボル境界を特定することができる。
【0034】
図6は、本発明によるシンボル境界検出回路の第3の実施例を示す。
本実施例では、OFDM受信機におけるN点DFT処理部のサンプリングレートをFsとした場合、A/D変換器1をFs×k(kは自然数)のサンプリングレートで動作させる。A/D変換器1の出力は、直交復調器6によって同相成分Iと直交成分Qに分離され、それぞれメモリ(シフトレジスタ)20Iと20Qに格納される。ここでは、A/D変換器1のサンプリングレートがFs×kとなっているため、1ロングプリアンブル・パターンの1/2に相当する期間(4T/5)中のサンプル数は、2kN/4サンプルとなる。
【0035】
メモリ20I、20Qには、最新サンプルから順に、例えば、3kN/4サンプル前までのサンプルデータ(合計:1+3kN/4個)を格納する。メモリ20Iの蓄積データのうち、I(0)とI(2kN/4)を加算器(減算器)13、I(1kN/4)とI(3kN/4)を加算器(減算器)14に入力する。同様に、メモリ20Qの蓄積データのうち、Q(0)とQ(2kN/4)を加算器(減算器)15、Q(1kN/4)とQ(3kN/4)を加算器(減算器)16に入力する。
【0036】
各サンプリング時刻において、加算器(減算器)13と16の出力を加算器17に入力することによって、「I(0)+Q(1kN/4)−I(2kN/4)−Q(3kN/4)」の値を演算し、演算結果(第1データ)をメモリ23に格納する。同様に、加算器(減算器)14と15の出力を加算器18に入力し、「Q(0)−I(1kN/4)−Q(2kN/4)+I(3kN/4)」の値を演算し、演算結果(第2データ)をメモリ24に格納する。これらのメモリ23、24には、シンボル時間Tの2倍〜数倍の期間に発生したデータを格納できればよい。
【0037】
シンボル境界判定部52は、メモリ23と格納された第1データ群が示す相関結果パターンと、メモリ24と格納された第2データ群が示す相関結果パターンを監視し、第2実施例と同様にシンボル境界を検出できる。本実施例の場合、第1データ群から求めた境界位置と、第2データ群から求めた境界位置を照合することによって、最終的なシンボル境界位置を決定することができる。
【0038】
以上の実施例では、A/D変換結果をメモリ20に蓄積し、メモリ出力を加算器に入力することによって相関結果データをハードウェア的に生成したが、例えば、ディジタル信号処理用のプロセッサを使用し、メモリ20のデータをソフトウェア的に処理して、シンボル境界を検出することもできる。この場合でも、シンボル境界を検出には乗算演算を必要としないため、加減算動作と簡単な条件分岐判定を繰り返す比較的簡単な高速処理動作の繰り返しで目的を達成できる。
【0039】
【発明の効果】
以上の実施例から明らかなように、本発明によれば、乗算器を使用することなくシンボル境界を検出できるため、受信装置のハードウェア規模を縮小できる。また、A/D変換器出力をソフトウェア的に処理する場合でも、比較的簡単な動作の繰り返して、高速にシンボル境界を検出することが可能となる。
【図面の簡単な説明】
【図1】本発明によるシンボル境界検出回路の第1の実施例を示す図。
【図2】A/D変換器1に入力されるアナログ信号INを模式的に示した波形図。
【図3】図2のアナログ信号INに対応するAD変換器1の出力パターンを示す図。
【図4】図3の出力パターンに対応する加算器12の出力変化を示す図。
【図5】本発明によるシンボル境界検出回路の第2の実施例を示す図。
【図6】本発明によるシンボル境界検出回路の第3の実施例を示す図。
【図7】IEEE802.11a規格の通信フレームの先頭部を示すフォーマット図。
【図8】従来のシンボル境界検出回路の1例を示す図。
【図9】図6における相関器10の詳細を示す構成図。
【符号の説明】
1:AD変換器、2、20:メモリ、
5、50、51、52:シンボル境界判定部、
6:直交復調回路、100:受信信号処理回路。
【発明の属する技術分野】
本発明は、受信フレームのシンボル境界検出回路および方法に関し、特に、OFDMフレームの(Orthogonal Frequency Division Multiplex)変調方式を採用した通信装置に適したシンボル境界検出回路および方法に関する。
【0002】
【従来の技術】
ディジタル無線通信では、受信信号の復調処理のために受信フレーム中のシンボルタイミングを把握し、シンボル同期を確立する必要がある。これは、OFDM変調方式を採用した場合でも同様である。以下、5GHz帯の無線LAN規格であるIEEE802.11aの通信フレームフォーマットを前提として、従来のシンボル同期の確立回路の1例について説明する。
【0003】
図7は、IEEE802.11aで規定された通信フレームの先頭部分のフォーマットを示している。通信フレームの先頭部には、それぞれ2シンボル期間(2T)にわたって、ショートプリアンブルSPとロングプリアンブルLPと呼ばれる既知の信号パターンが配置され、その後にフレームの主体となる通常のデータ(シンボル)SBが続いている。
【0004】
ショートプリアンブルSPの区間では、図示したように、T/5の周期で同一の基本プリアンブルパターンS0〜S9が繰り返される。また、ロングプリアンブルLPの区間では、2T/5期間のガードインターバルGIに続いて、それぞれ4T/5の期間でロングプリアンブルパターンL0とL1が現れる。
【0005】
図8は、上記通信フレームの受信装置において、ショートプリアンブルSPとロングプリアンブルLPの境界検出のために採用される従来のシンボル境界検出回路の1例を示す。
従来回路では、アナログ入力信号INをアナログ/ディジタル(A/D)変換器1でディジタル信号列rに変換し、メモリ(シフトレジスタ)2に入力している。A/D変換器1は、ショートプリアンブルでの基本パターン繰り返し期間に相当するT/5期間にM個サンプルのサンプリングレートで、アナログ入力信号INをディジタル信号列に変換している。
【0006】
メモリ2からは、サンプリング周期毎に、時系列的に連続した位置関係にあるM個のディジタル信号(サンプル)値r(0)〜r(M−1)が並列的に出力され、ディジタル相関器10に入力される。ディジタル相関器10には、入力信号列と比較すべき相関データ値として、予め既知となっているショートプリアンブルでの繰り返しパターンの標準値を示すディジタル値P(0)〜P(M−1)が相関データメモリ3から与えてある。
【0007】
ディジタル相関器10からは、サンプリング周期毎に、サンプル値r(0)〜r(M−1)と標準値P(0)〜P(M−1)との相関度を示す値c(n)が出力される。シンボル境界判定部5は、上記相関器10の出力変化からショートプリアンブルSPとロングプリアンブルLPの境界を検出する。
【0008】
図9は、従来のディジタル相関器10の構成を示す。この相関器10は、受信信号のサンプル値r(k)と標準値P(k)とを乗算するM個の乗算器11−k(k=0〜M−1)と、乗算結果を次々と累計するM−1個の加算器12−k(k=1〜M−1)とから構成されている
ここで、時刻t(n)のサンプルから始まるMサンプル区間の相関値をc(n)とすると、相関値c(n)は、次式(1)によって求められる。
【0009】
【数1】
ディジタル相関器10は、上記式(1)に基づく演算結果をサンプリング周期毎に繰り返し、異なるnに対する演算結果を次々とシンボル境界判定部5に出力する。標準値P(k)としてショートプリアンブルで繰り返される基本プリアンブルパターンを適用した場合、ショートプリアンブル区間の信号受信中に、相関値c(n)のピークが10回出現し、ロングプリアンブル区間以降の信号受信中は、これらのピークが消滅する。従って、シンボル境界判定部5は、相関値c(n)におけるピークの出現位置や消失位置からプリアンプルSPとLPの境界を検出し、この境界を基準として受信フレーム信号のシンボル同期を確立することができる。
【0010】
尚、IEEE802.11aで規定された通信フレームのタイミング検出に関しては、例えば、2000年電子情報通信学会ソサイエティ大会のB−5−121において、「IEEE802.11a無線LAN用OFDM変復調器の実験的検討」と題して報告されている。
【0011】
【非特許文献1】
2000年電子情報通信学会ソサイエティ大会のB−5−121
【0012】
【発明が解決しようとする課題】
然るに、上述した従来のディジタル相関器は、繰り返しパターンを検出するために、多数の乗算器11−0〜11−(M−1)を並列動作させ、乗算結果を加算器12−1〜12−(M−1)で累算する構成となっているため、高速度の多数の乗算器を必要とし、回路規模が大きくなると言う問題がある。
【0013】
本発明の目的は、プリアンブル区間において基本パターンが所定周期で繰り返されるフォーマット構造の通信フレームを対象とした簡単なシンボル境界検出回路および検出方法を提供することにある。
本発明の他の目的は、特にOFDM変調信号の受信に適した簡単な構造のシンボル境界検出回路および検出方法を提供することにある。
【0014】
【課題を解決するための手段】
上記目的を達成するため、本発明のシンボル境界検出回路は、A/D変換器から出力された所定時間分のディジタル信号列を順次に蓄積するためのメモリと、A/D変換器から出力された最新サンプルのディジタル信号値と、上記メモリから得られる上記最新サンプルとは所定のサンプル間隔にあるサンプルのディジタル信号値との間で減算し、減算結果を相関値データとして出力する演算器と、上記相関データから受信フレームのシンボル境界を判定する判定部とを有することを特徴とする。
【0015】
受信フレームの先頭部が、基本周期の異なる2種類のプリアンブル区間(短い基本周期ΔT1をもつ第1プリアンブル区間と、長い基本周期ΔT2をもつ第2プリアンブル区間)からなっていた場合、上記演算器は、サンプリング周期毎に、例えば、時間軸上で基本周期ΔT2の1/2だけ離れた位置関係にある2つのディジタル信号d(0)とd(x)の間で減算処理を行い、減算結果を相関値データとして出力する。この場合、判定部は、上記演算器から出力される相関値データ列から第1、第2プリアンブル区間の境界を検出し、該プリアンブル境界を起点にして、その後に到来するシンボル境界を予測できる。また、上記プリアンブル境界の後で相関値データ列に現れる特徴的なピーク値を検出することによって、シンボル境界を特定することができる。
【0016】
本発明の1実施例では、メモリに蓄積されたディジタル信号列の中から、それぞれが時間軸上で所定のサンプル間隔にある2つのサンプルを組にして、組毎の減算結果を相関値データとして並列的に出力する複数の演算器を適用することによって、上記判定部が、上記並列的に出力された相関データから受信フレームのシンボル境界を判定している。
【0017】
本発明によるシンボル境界検出方法は、受信アナログ信号を所定のサンプリング周期でディジタル信号列に変換するステップと、上記ディジタル信号列に含まれる第1のディジタル信号値と、該ディジタル信号とは所定のサンプル間隔にある第2のディジタル信号値との間で減算処理し、相関値データとして出力するステップと、上記相関データから受信フレームのシンボル境界を判定するステップとを有することを特徴とする。
【0018】
本発明によるシンボル境界検出方法の他の特徴は、ディジタル信号列に含まれる互いに所定のサンプル間隔にある複数組のディジタル信号値について減算処理し、時系列に配列された複数列の相関値データを並列的に出力し、並列出力された相関データ列から受信フレームのシンボル境界を判定することにある。
【0019】
本発明では、このようにA/D変換されたディジタル信号列中の1組または複数組のサンプルから、サンプリング周期毎に行う加減算演算によって、1列または並列的な複数の相関値データ列を生成し、この相関値データ列が示す相関値パターン内でプリアンブル境界およびシンボル境界を検出するようにしているため、従来回路が必要としていた乗算器が不要となる。
【0020】
【発明の実施の形態】
以下、本発明の実施例について、図面を参照して説明する。
図1は、本発明によるシンボル境界検出回路の第1の実施例を示し、図2は、アナログ受信信号INの波形を模式的に示す。
アナログの受信信号INは、A/D変換器1でディジタル信号dに変換され、メモリ(シフトレジスタ)20に入力される。メモリ20と加算器12によって、簡易的なDFT(Discrete Fourier Transform)処理部が形成され、加算器12の出力が、シンボル境界判定部50に入力される。受信信号処理回路100は、サンプリングクロックFsに同期してディジタル信号dを取り込む。また、シンボル境界判定部50から出力される境界検出信号に基づいて、受信フレームのシンボル同期をとり、シンボル領域の情報を受信処理する。
【0021】
A/D変換器1のサンプリングレート(サンプリングクロック)Fsは、受信信号処理回路100の要求に合わせて設計される。例えば、図7に示した通常のOFDMシンボルのデータ区間(4T/5)に対してN点のDFT処理を行うようなシステムの場合は、サンプリングクロックFsは、1シンボル期間(1T)当たり5N/4サンプル以上のサンプリングが可能なレートに設定される。
【0022】
尚、受信フレームが図7のフレーム構成となっていた場合、図2に示すように、最初の2シンボル期間に、ショートプリアンブルに対応した基本パターンが10回(例えば、S0〜S9)連続的に出現し、次の2シンボル期間に、ガードインターバルに対応するパターンGIと、ロングプリアンブルに対応する基本パターンが2回(L0、L1)出現する。
【0023】
以下の説明では、サンプリングクロックFsが、1シンボル期間Tに5N/4サンプル(4T/5期間にNサンプル)のレートに設定された場合を仮定する。この時、ショートプリアンブル区間SPでは、N/4サンプル毎(時間的にはT/5期間毎)に同一のサンプルが繰り返して出現し、ロングプリアンブル区間LPでは、4N/4サンプル毎(時間的には4T/5期間毎)に、同一値をもつサンプルが繰り返して出現することになる。
【0024】
本発明は、A/D変換器1の出力に現れる上記同一サンプル値の繰り返しに着目したものであり、図1に示した第1実施例では、A/D変換器1から出力されたディジタル信号列を順次にメモリ20に蓄積しておき、サンプリング周期毎に、メモリ20から読み出した最新サンプルd(2N/4)と、時間軸上で上記サンプルに対して2N/4サンプル間隔にあるサンプルd(0)とを加算器(減算器)12に入力し、減算結果「d(0)−d(2N/4)」をシンボル境界判定部50に入力することを特徴としている。
【0025】
この場合、メモリ20には「(2N/4)+1」個分のサンプルデータ格納容量があれば良い。但し、最新サンプルd(2N/4)としてA/D変換器1の出力を直接加算器12に供給してもよく、この場合は、メモリ容量を2N/4サンプル分に減らすことができる。
【0026】
図3は、図2に示した入力アナログ信号INと対応して、期間t0〜t20にA/D変換器1から出力されるディジタル信号列を示す。また、図4は、期間t0〜t20における加算器12の出力を示す。
ショートプリアンブルSPでは、1シンボル期間Tに同一の基本パターンが5回繰り返されるため、A/D変換器1からN/4サンプル毎に同一値のサンプルが出力される。通信フレームの受信前には、メモリ20の蓄積値はゼロ近傍の値となっているため、ショートプリアンブルSPにおける基本パターンS0、S1の受信期間中は、被減算数入力値d(0)がゼロ近傍となった状態が続き、加算器12からは、基本パターンS0、S1のA/D変換値変化に対応したパターンで、相関値を示すデータ列が出力される。
【0027】
ショートプリアンブルSPの第3基本パターンS2の受信期間中は、A/D変換された最新のディジタル値d(2N/4)と略同一のディジタル値d(0)がメモリ20から読み出され、被減算数入力値として加算器12に供給される。従って、加算器出力は略ゼロの状態となり、この状態は、図4に示すように、最後の基本パターンS9の受信期間まで継続する。
【0028】
受信プリアンブルがロングプリアンブルLPに切換わると、A/D変換器の出力値とメモリ20から読み出された被減算数入力値との間の相関性がなくなり、加算器12における演算結果「d(0)−d(2N/4)」が略ゼロの状態を脱して、図4に示すように変化する。ロングプリアンブル受信期間中の加算器出力パターンには、ショートプリアンブルSPとロングプリアンブルLPとの境界(プリアンプル境界)t10を基点にして、所定のタイミング位置に正または負の特徴的なピークが出現する。
【0029】
シンボル境界判定部50は、上述したプリアンブル受信期間中の加算器12の出力変化から、受信フレームのシンボル境界を検出できる。例えば、ショートプリアンブルSPでの最初の基本パターンS0の受信時に現れる加算器12の出力変化から、フレームの先頭を検知できる。また、基本パターンS0、S1の後に継続する略ゼロ状態の期間をタイマでカウントすることによって、8T/5期間後に現れるプリアンブル境界t10を予測でき、予測したプリアンブル境界の近傍に現れる加算器出力の変化を検知することによって、境界t10を正確に特定できる。シンボル境界は、検出されたプリアンブル境界t10からロングプリアンブル期間2Tをカウントした位置にある。
【0030】
シンボル境界判定部50は、例えば、加算器12から出力される所定期間分の値を内部メモリに保持しておき、プリアンブル境界t10を基準にして、ロングプリアンブル受信期間中の加算器出力パターンに現れる特徴的なピーク値を検出し、このピーク値の検出タイミングでもって、上記プリアンブル境界t10からカウントされるシンボル境界位置を修正できる。
【0031】
図5は、本発明によるシンボル境界検出回路の第2の実施例を示す。
受信アナログ信号INは、A/D変換器1に入力され、第1実施例と同様のサンプリングレートFsでディジタル信号(サンプル値)列に変換した後、順次にメモリ(シフトレジスタ)20に入力される。本実施例では、シンボル時間Tの2倍〜数倍程度の期間に相当するM個のサンプル値をメモリ20に保持する。
【0032】
メモリ20に格納されたサンプルデータのうち、互いにロングプリアンブルのパターン周期の1/2に相当する間隔(2N/4サンプル)だけ離れたサンプルを順次に組み合わせ、それぞれを加算器12−k(k=0〜M−2N/4)に入力して、各加算器で「d(k)−d(k+2N/4)」の減算を行う。全ての演算結果は、シンボル境界判定部51に入力される。この場合、加算器12−k(k=1〜2N/4)の出力は、図4に示した相関結果パターンにおけるM−2N/4サンプル分のウインドウ(部分領域)を示し、ウインドウの位置は、サンプリング周期毎に図4の時間軸上を1サンプル分ずつ右シフトする。
【0033】
シンボル境界判定部51は、加算器12−k(k=0〜M−2N/4)の出力が示す相関結果パターンに現れる略ゼロ区間(ショートプリアンブル区間)と、その後に現れるピーク値(最大値/最小値)または準ピーク値の出現状況を監視する。本実施例の場合、シンボル境界は、ショートプリアンブル区間の終端から2Tの位置に予測できる。また、予測したシンボル境界の近傍において、予め既知となっているの特徴的パターンの存在を確認することによって、シンボル境界を特定することができる。
【0034】
図6は、本発明によるシンボル境界検出回路の第3の実施例を示す。
本実施例では、OFDM受信機におけるN点DFT処理部のサンプリングレートをFsとした場合、A/D変換器1をFs×k(kは自然数)のサンプリングレートで動作させる。A/D変換器1の出力は、直交復調器6によって同相成分Iと直交成分Qに分離され、それぞれメモリ(シフトレジスタ)20Iと20Qに格納される。ここでは、A/D変換器1のサンプリングレートがFs×kとなっているため、1ロングプリアンブル・パターンの1/2に相当する期間(4T/5)中のサンプル数は、2kN/4サンプルとなる。
【0035】
メモリ20I、20Qには、最新サンプルから順に、例えば、3kN/4サンプル前までのサンプルデータ(合計:1+3kN/4個)を格納する。メモリ20Iの蓄積データのうち、I(0)とI(2kN/4)を加算器(減算器)13、I(1kN/4)とI(3kN/4)を加算器(減算器)14に入力する。同様に、メモリ20Qの蓄積データのうち、Q(0)とQ(2kN/4)を加算器(減算器)15、Q(1kN/4)とQ(3kN/4)を加算器(減算器)16に入力する。
【0036】
各サンプリング時刻において、加算器(減算器)13と16の出力を加算器17に入力することによって、「I(0)+Q(1kN/4)−I(2kN/4)−Q(3kN/4)」の値を演算し、演算結果(第1データ)をメモリ23に格納する。同様に、加算器(減算器)14と15の出力を加算器18に入力し、「Q(0)−I(1kN/4)−Q(2kN/4)+I(3kN/4)」の値を演算し、演算結果(第2データ)をメモリ24に格納する。これらのメモリ23、24には、シンボル時間Tの2倍〜数倍の期間に発生したデータを格納できればよい。
【0037】
シンボル境界判定部52は、メモリ23と格納された第1データ群が示す相関結果パターンと、メモリ24と格納された第2データ群が示す相関結果パターンを監視し、第2実施例と同様にシンボル境界を検出できる。本実施例の場合、第1データ群から求めた境界位置と、第2データ群から求めた境界位置を照合することによって、最終的なシンボル境界位置を決定することができる。
【0038】
以上の実施例では、A/D変換結果をメモリ20に蓄積し、メモリ出力を加算器に入力することによって相関結果データをハードウェア的に生成したが、例えば、ディジタル信号処理用のプロセッサを使用し、メモリ20のデータをソフトウェア的に処理して、シンボル境界を検出することもできる。この場合でも、シンボル境界を検出には乗算演算を必要としないため、加減算動作と簡単な条件分岐判定を繰り返す比較的簡単な高速処理動作の繰り返しで目的を達成できる。
【0039】
【発明の効果】
以上の実施例から明らかなように、本発明によれば、乗算器を使用することなくシンボル境界を検出できるため、受信装置のハードウェア規模を縮小できる。また、A/D変換器出力をソフトウェア的に処理する場合でも、比較的簡単な動作の繰り返して、高速にシンボル境界を検出することが可能となる。
【図面の簡単な説明】
【図1】本発明によるシンボル境界検出回路の第1の実施例を示す図。
【図2】A/D変換器1に入力されるアナログ信号INを模式的に示した波形図。
【図3】図2のアナログ信号INに対応するAD変換器1の出力パターンを示す図。
【図4】図3の出力パターンに対応する加算器12の出力変化を示す図。
【図5】本発明によるシンボル境界検出回路の第2の実施例を示す図。
【図6】本発明によるシンボル境界検出回路の第3の実施例を示す図。
【図7】IEEE802.11a規格の通信フレームの先頭部を示すフォーマット図。
【図8】従来のシンボル境界検出回路の1例を示す図。
【図9】図6における相関器10の詳細を示す構成図。
【符号の説明】
1:AD変換器、2、20:メモリ、
5、50、51、52:シンボル境界判定部、
6:直交復調回路、100:受信信号処理回路。
Claims (8)
- シンボル区間に先立って同一基本パターンが複数回繰り返されるプリアンブル区間をもつ受信フレームから、上記シンボル区間の開始位置となるシンボル境界を検出するシンボル境界検出回路であって、
受信アナログ信号を所定のサンプリング周期でディジタル信号列に変換するためのA/D変換器と、
上記A/D変換器から出力された所定時間分のディジタル信号列を順次に蓄積するためのメモリと、
上記A/D変換器から出力された最新サンプルのディジタル信号の値と、上記メモリから得られる上記最新サンプルとは所定のサンプル間隔にあるサンプルのディジタル信号値との間で減算し、減算結果を相関値データとして出力する演算器と、
上記相関データから受信フレームのシンボル境界を判定する判定部とを有することを特徴とするシンボル境界検出回路。 - 前記判定部が、前記プリアンブル境界の後で現れる相関値データ列内の特徴的なピーク値を検出して、前記シンボル境界を特定することを特徴とする請求項1に記載のシンボル境界検出回路。
- シンボル区間に先立って同一基本パターンが複数回繰り返されるプリアンブル区間をもつ受信フレームから、上記シンボル区間の開始位置となるシンボル境界を検出するシンボル境界検出回路であって、
受信アナログ信号を所定のサンプリング周期でディジタル信号列に変換するためのA/D変換器と、
上記A/D変換器から出力された所定時間分のディジタル信号列を順次に蓄積するためのメモリと、
上記メモリに蓄積されたディジタル信号列の中から、それぞれが時間軸上で所定のサンプル間隔にある2つのサンプルのディジタル信号値を組にして、組毎の減算結果を相関値データとして並列的に出力する複数の演算器と、
上記並列的に出力された相関データから受信フレームのシンボル境界を判定する判定部とを有することを特徴とするシンボル境界検出回路。 - 前記判定部が、前記並列的に出力された相関値データが示す相関値の変化パターン中に含まれるから特徴的なピークを検出して、前記シンボル境界を特定することを特徴とする請求項3に記載のシンボル境界検出回路。
- シンボル区間に先立って同一基本パターンが複数回繰り返されるプリアンブル区間をもつOFDM(Orthogonal Frequency Division Multiplex)の受信フレームから、上記シンボル区間の開始位置となるシンボル境界を検出するシンボル境界検出回路であって、
受信アナログ信号を所定のサンプリング周期でディジタル信号列に変換するためのA/D変換器と、
上記A/D変換器から出力されたディジタル信号列を直交復調して、ディジタル信号列を同相成分と直交成分に分離する直交復調回路と、
上記直交復調回路から出力された同相成分のディジタル信号列と直交成分のディジタル信号列をそれぞれ所定時間ずつ順次に蓄積するためのメモリと、
上記メモリに蓄積された同相成分と直交成分のディジタル信号列の中から選択された時間軸上で所定のサンプル間隔にある複数組のディジタル信号値から、加減算により同相成分用と直交成分用の相関値データ列を並列的に生成する演算回路と、
上記同相成分用と直交成分用の相関データ列から受信フレームのシンボル境界を判定する判定部とを有することを特徴とするシンボル境界検出回路。 - シンボル区間に先立って同一基本パターンが複数回繰り返されるプリアンブル区間をもつ受信フレームから、上記シンボル区間の開始位置となるシンボル境界を検出するシンボル境界検出方法であって、
受信アナログ信号を所定のサンプリング周期でディジタル信号列に変換するステップと、
上記ディジタル信号列に含まれる第1のディジタル信号値と、該ディジタル信号値と所定のサンプル間隔にある第2のディジタル信号値との間で減算処理し、相関値データとして出力するステップと、
上記相関データから受信フレームのシンボル境界を判定するステップとを有することを特徴とするシンボル境界検出方法。 - 前記ディジタル信号列に含まれる互いに所定のサンプル間隔にある複数組のディジタル信号値について減算処理し、時系列に配列された複数列の相関値データを並列的に出力するステップと、
上記並列出力された相関データ列から受信フレームのシンボル境界を判定するステップとを有することを特徴とする請求項6に記載のシンボル境界検出方法。 - 前記判定ステップで、前記相関値データ列から、前記同一基本パターンが複数回繰り返されるプリアンブル区間の末尾を検出した後、前記シンボル境界を特定することを特徴とする請求項6または請求項7に記載のシンボル境界検出方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003007952A JP2004222023A (ja) | 2003-01-16 | 2003-01-16 | 受信フレームのシンボル境界検出回路および方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (1)
Publication Number | Publication Date |
---|---|
JP2004222023A true JP2004222023A (ja) | 2004-08-05 |
Family
ID=32897896
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003007952A Pending JP2004222023A (ja) | 2003-01-16 | 2003-01-16 | 受信フレームのシンボル境界検出回路および方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004222023A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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