JP3549094B2 - 可変温度補償付き定電流源回路 - Google Patents
可変温度補償付き定電流源回路 Download PDFInfo
- Publication number
- JP3549094B2 JP3549094B2 JP36382299A JP36382299A JP3549094B2 JP 3549094 B2 JP3549094 B2 JP 3549094B2 JP 36382299 A JP36382299 A JP 36382299A JP 36382299 A JP36382299 A JP 36382299A JP 3549094 B2 JP3549094 B2 JP 3549094B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistor
- current source
- digital
- analog converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/245—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S323/00—Electricity: power supply or regulation systems
- Y10S323/907—Temperature compensation of semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の属する技術分野】
本発明は、一般には電子回路の温度補償に関し、より詳細には、定電流を供給して負荷のパフォーマンスを安定させるために選択可能な温度係数を有する回路に関する。負荷は、温度の影響を受ける垂直キャビティ面発光レーザ(VCSEL)の並列アレイなどの光電子回路とすることができる。
【0002】
【従来の技術】
電子回路が熱エネルギーを発生し、それによって回路の温度が上がり、回路のパフォーマンスに影響を与えることはよく知られている。たとえば、電流源および電流ミラーの出力が温度と共に変化する。このような電流源のうちの1つの出力電流はさらに、電流源以外の集積回路またはチップ上に配置された負荷を駆動したりバイアスさせたりすることがあり、それにも温度の変化に対する予測不能な反応または未知の反応がある場合がある。予測不能または未知の温度係数を有するこのようなオフ・チップ負荷は、光キャビティの方向に平行な光を発する半導体レーザである垂直キャビティ面発光レーザ(VCSEL)である。
【0003】
VCSELは、産業用として十分な、または一貫した特性評価がなされておらず、製造工程も一定していないため、VCSELにおける必要バイアス電流の予測は困難であった。VCSEL電流をオフ/オンするのではなく、電流を発光しきい値電流のすぐ上のレベルと最大光パワーが放出されるレベルとの間で変調した場合、VCSELはより高い周波数で動作することが知られている。また、発光しきい値電流と、VCSELの最大光パワーを決定する微分量子効率は両方とも、温度と共にドリフトすることも知られている。したがって、しきい値電流とVCSELの最大放出のための電流のいずれか一方または両方の温度変動を補償することができる電流を供給する調整可能手段が必要である。
【0004】
定電流源またはミラーの温度変動を補償するために、バンドギャップ基準を使用してゼロ温度係数を得ることができる。また、負の温度係数または正の温度係数を有する定電流源を補償のために使用することもできる。この3つの場合のいずれでも、半導体デバイスの寸法、すなわちエミッタ幅、抵抗値、またはMOSFETデバイス寸法を選定することによって、温度係数が設定され、回路が製造された後は、温度係数を変更することができない。さらに、これらの方法のいずれも、負荷における温度係数の変化を補償することができない。負荷を抑制して、温度変動と共に変化するパフォーマンスを制御する周知の技法は、負荷を駆動する電流源にフィードバックを供給することである。たとえば、VCSELの光出力を監視し、光パワーが調整を必要とする場合、VCSELを駆動する電流を必要に応じて増減して、一定の光出力を維持することができる。VCSELまたはその他の光デバイスを平行光伝送のために配置する場合、各光デバイスの出力を監視するのは実行不可能である。
【0005】
【発明が解決しようとする課題】
したがって、本発明の目的は、温度効果を補償する調整可能温度係数範囲を有する定電流源のアナログ版およびディジタル版を提供することである。温度係数の範囲は、定温度反応を含む正の値から負の値までとすることができる。温度補償された電流出力を使用して並列負荷を駆動することができる。
【0006】
【課題を解決するための手段】
したがって、電流源が第1のバイアス電圧を発生する正の温度補償係数を有する第1の電流源と、第2のバイアス電圧を発生する負の温度補償係数を有する第2の電流源と、第1のバイアス電圧に接続された第1の電流セレクタと、第2のバイアス電圧に接続された第2の電流セレクタと、第1の電流セレクタと第2の電流セレクタからの電流を選択的に結合することから得られる出力電流とを含む、定電流源回路を提供する。第1と第2の各電流セレクタは、2つのトランジスタを含むことができ、一方のトランジスタは可変制御電圧に接続され、第2のトランジスタは基準電圧に接続される。これらのトランジスタはpnpバイポーラ・トランジスタ、npnバイポーラ・トランジスタ、pチャネル・エンハンスメントMOSFET、nチャネル・エンハンスメントMOSFET、pチャネル・デプレッションMOSFET、nチャネル・デプレッションMOSFET、GASFET、またはJFETとすることができる。一実施形態では、可変制御電圧が上昇すると、温度を基準にした出力電流の偏導関数が小さくなる。本発明の他の実施形態では、可変制御電圧が低下すると、温度を基準にした出力電流の偏導関数が大きくなる。本発明の他の実施形態は、可変制御電圧が上昇すると、温度を基準にした出力電流の偏導関数が大きくなる。本発明の他の実施形態は、可変制御電圧が低下すると温度を基準にした出力電流の偏導関数が小さくなる。
【0007】
本発明はさらに、第1のバイアス電圧を発生する正の温度補償係数を有する第1の電流源と、第2のバイアス電圧を発生する負の温度補償係数を有する第2の電流源と、第1のバイアス電圧に接続された少なくとも1つの第1のトランジスタと、第2のバイアス電圧に接続された少なくとも1つの第2のトランジスタとを含む定電流源回路で実施される。この回路は、第1のトランジスタに接続され、第1のトランジスタが正の温度補償係数を有する電流を伝導することができるようにする第1のプログラム可能イネーブル・スイッチと、第2のトランジスタに接続され、第2のトランジスタが負の温度補償係数を有する電流を伝導することができるようにする第2のプログラム可能イネーブル・スイッチとをさらに含み、それによって出力電流が、電流を伝導可能にされた各トランジスタからの結合電流になるようにする。第1のプログラム可能イネーブル・スイッチと第2のプログラム可能イネーブル・スイッチとの間に、両スイッチを接続するインバータを設けることができ、第1のトランジスタと第2のトランジスタが同じ物理的寸法を有することができ、それによって一度に第1と第2のトランジスタのいずれか一方のみがオンになるようにする。第1のトランジスタおよび第1のプログラム可能イネーブル・スイッチと、第2のトランジスタおよび第2のプログラム可能イネーブル・スイッチとは、1つの統合相補ユニット・セルとして構成することができる。
【0008】
正の温度補償係数を有する第1の電流源に電気的に接続された第1のnビット(ただしn≧1)ディジタル−アナログ変換器と、負の温度補償係数を有する第2の電流源に電気的に接続された第2のmビット(ただしm≧1)ディジタル−アナログ変換器とを含む定電流源回路の一実施形態が提供される。この実施形態の定電流源回路は、第1のnビット・ディジタル−アナログ変換器に接続された少なくともn本の第1のプログラム可能イネーブル線と、第2のmビット・ディジタル−アナログ変換器に接続された少なくともm本のプログラム可能イネーブル線とをさらに含み、それによって第1のディジタル−アナログ変換器の第1の電流出力の混合出力が、オンになっている第1および第2のプログラム可能イネーブル線の数によって決まる正味温度係数を有する第2のディジタル−アナログ変換器の第2の電流出力に加えられる。n=mの場合、第1のnビット・ディジタル−アナログ変換器と第2のmビット・ディジタル−アナログ変換器は、共通中心構成の
【数2】
統合相補ユニット・セルをさらに含むことができる。
【0009】
正の温度係数を有する第1のバイアス電圧を発生する手段と、負の温度係数を有する第2のバイアス電圧を発生する手段と、前記第1のバイアス電圧に応答して正の温度係数を有する第1の電流を発生する第1の電流発生手段と、前記第2のバイアス電圧に応答して負の温度係数を有する第2の電流を発生する第2の電流発生手段と、変動する量の前記第1の電流と前記第2の電流とを選択的に加えることによって混合電流を出力する手段とを含む定電流源回路も提供される。第1の電流発生手段は、第1のトランジスタのゲートが調整可能制御電圧に接続され、第1のトランジスタのドレインが出力に接続され、第2のトランジスタのゲートがバンドギャップ基準電圧に接続され、第2のトランジスタのドレインが接地に接続された、2つのトランジスタを含むことができ、第2の電流発生手段は、2つの追加のトランジスタを含み、第3のトランジスタのゲートが調整可能制御電圧に接続され、第3のトランジスタのドレインが接地に接続され、第4のトランジスタのゲートがバンドギャップ基準電圧に接続され、第4のトランジスタのドレインが出力に接続されている。出力手段は、バンドギャップ基準電圧と調整可能制御電圧との差に応じて、第1のトランジスタと前記第4のトランジスタの出力とを加える。第1の電流発生手段は、第1のnビット・ディジタル−アナログ変換器を含むことができ、第2の電流発生手段は第2のmビット・ディジタル−アナログ変換器を含むことができ、出力手段は、第1のディジタル−アナログ変換器のnビットのうちのいずれかを第1の出力電流を出力するように選択的にイネーブルにする手段と第2のディジタル−アナログ変換器のmビットのいずれかを第2の出力電流を出力するように選択的にイネーブルにする手段とを含むことができる。この実施形態は、第1の出力電流と第2の出力電流とを加える手段も含む。第1のディジタル−アナログ変換器のnビットは、n=mの場合に前記第2のディジタル−アナログ変換器のmビットと相補的にすることができ、第1のディジタル−アナログ変換器のnビットを選択的にイネーブルにする手段は、第2のディジタル−アナログ変換器のmビットを選択的にイネーブルにする手段との間に相互接続されたスイッチング手段をさらに含むことができ、第1のディジタル−アナログ変換器のnビットのうちの1ビットがオンのときに第2のディジタル−アナログ変換器のmビットのうちの相補的1ビットがオフになる。
【0010】
【発明の実施の形態】
プログラム可能定電流源回路は、正の温度係数を有する電流源からの電流を負の温度係数を有する第2の電流源からの電流と調整可能な比率で混合する。その後、出力電流は負荷に供給され、温度変化の結果生じる負荷の最適パフォーマンスに満たないパフォーマンスを補償する。図1および図2は、本発明の原理により製作され、使用される定電流源回路のブロック図である。2つの電流源120および130が設けられている。第1の電流源120は、負の温度係数を有し、温度が上昇すると電流源120から供給される電流の量が減少するようになっている。電流源120からの出力電流は、温度が上昇すると、たとえば、摂氏1度ごとに−1.3パーセントの割合で減少する。第2の電流源130は、電流源130の温度が上昇すると電流が増える正の電流源を有する。温度が上昇すると電流源130からの出力電流は、たとえば、摂氏1度ごとに+1.3パーセントの割合で増える。各電流源からの電流は、ミキサ100に入力され、ミキサ100は可変電圧110によって制御されて各電流源120、130からの電流を所望の比率で混合し、出力電流140を出力する。
【0011】
電流源120、130は、電流発生器または電流ミラーとすることができる。本発明のある種の実施形態では、電流源120、130は整合していること、すなわち2つの電流源は、大きさは同じだが異符号の係数を出力可能であることが好ましいが、必ずしも整合させる必要はない。実際には、一方の電流源が他方の電流源よりより大きい電流を出力したり、より大きな温度係数を有したりする応用分野も本発明の範囲に含まれるものと企図される。たとえば、2つの電流源は、同じ大きさの温度係数を有する必要はなく、異なっていてもよい。たとえば、電流源130からの出力電流は摂氏1度につき+1パーセントであるのに対して、電流源120からの出力電流は摂氏1度につき−1.5パーセントとすることもできる。
【0012】
本発明のアナログ実施形態およびディジタル実施形態を企図し、提示する。図1は、ミキサ100がpnpバイポーラまたはpチャネル・エンハンスメントMOSFET半導体デバイスで形成されている構成であり、図2は、npnバイポーラ・デバイスまたはnチャネル・エンハンスメントMOSFET半導体デバイスで形成された回路構成要素を示す。これらの構成要素は、デプレッションMOSFET、GASFET、JFETなど他の電子材料で形成することもでき、真空管またはどのような制御可能電流源でも、本発明の原理により機能するものと企図される。
【0013】
図3および図4に、本発明のディジタル実施形態のブロック図を示す。それぞれ負および正の温度係数を有する2つの電流源220および230が、定電流源回路200に電流を供給する。定電流源回路200は、2つ以上のディジタル−アナログ変換器(DAC)250、260を含む。負の温度係数を有する電流源220はディジタル−アナログ変換器250に接続され、ディジタル−アナログ変換器250から出力される電流の量はnビット・ディジタル制御信号線210−によって決定される。同様に、正の温度係数を有する電流源230は、mビット・ディジタル制御信号線210+を有するディジタル−アナログ変換器260に接続されており、典型的にはm=nであるが、必ずしもそうである必要はない。ディジタル−アナログ変換器250および260からの出力は、ディジタル制御信号に従って結合され、図3のn型MOSFET240または図4のP型MOSFETを介して出力される。ディジタル−アナログ変換器250および260とディジタル制御信号線210−および210+が相補的または反転された一実施形態が提供されるが、これらは必ずしもそうである必要はないものと企図される。
【0014】
図5は、本発明の一実施形態のアナログ回路構成をより詳細に示す図である。電流源330は、温度の上昇と共に電流の大きさが、好ましくは線形またはその他の適切に特徴づけられた仕方で増大する、正の温度係数を有する。電流源320は、負の温度係数を有し、温度の低下と共に電流の大きさが、やはり好ましくは線形またはその他の適切に特徴づけられた仕方で増大する。2つの電流源320および330からの電流の混合は、ミキサ差動対300を使用して行う。p型MOSFET P1、P2、P3、およびP4のソースが、それぞれ抵抗器R1、R2、R3、およびR4を介して、たとえば3.3ボルト程度の動作電圧Vddに接続されている。この場合も、トランジスタの寸法は、異なる応用分野に必要な電流および電圧の値に合わせて調整することができる。正の温度係数を有する電流源330にはP1が接続され、その電流がP2にミラーリングされる。P2の出力は、p型MOSFET P5とP6の間で分割される。負の温度係数を有する電流源320には、P4が電気的に接続され、その電流がP3にミラーリングされる。P3の出力は、p型MOSFET P7とP8の間で分割される。P5およびP7のゲートは基準電圧Vrefに接続されている。基準電圧Vrefは、供給電圧および温度から独立したバンドギャップまたはその他の安定電圧源である。P6およびP8のゲートは可変制御電圧310に接続されている。可変制御電圧310は、出力340に結合されるP6およびP7の電流出力の比率を判断することによって総出力電流の温度係数を選択するように可変制御信号を供給する。P5およびP8の電流出力は接地される。
【0015】
図5に示す本発明の実施形態からの出力電流340は、基準電圧370と可変制御電圧310との差に依存する。可変制御電圧310が上昇すると、P5、P6、P7、およびP8のデバイス比率に関係なく、温度を基準にした出力電流340の偏導関数が小さくなる。可変制御電圧310が低下すると、P5、P6、P7、およびP8のデバイス比率に関係なく、温度を基準にした出力電流340の偏導関数が大きくなる。電流源320および330の等しい大きさで異符号の温度係数を仮定し、P5、P6、P7、およびP8のW/Lが等しいと仮定すると、制御電圧310が基準電圧380より低い場合、出力電流340は正の温度係数を有することになる。可変制御電圧310が基準電圧370より高い場合、出力電流340は負の温度係数を有する。正の温度係数を有する電流は正温度電流源330から得られる。その電流ミラーP2から、電流がP5とP6の間、第1の電流セレクタで分割される。可変制御電圧310はP6のゲートに接続され、安定基準電圧370がP5のゲートを制御する。したがって、基準電圧370が可変制御電圧310より高い場合、P6からの電流は接地されたP5の電流出力よりも高い。同様に、負温度係数電流源320からの電流は、そのP3にミラーリングされ、P7とP8の間、第2の電流セレクタで等分される。基準電圧370がより高い場合、より多くの電流がP8を流れ、接地される。P6とP7からの電流の結合時、一致する値を仮定すると、P6の出力はP7の出力より大きく、したがって出力電流340は正の温度係数を有することになる。
【0016】
可変制御電圧310が基準電圧370よりも高い場合、P5を流れる電流はP6を流れる電流よりも大きいが、P5は接地され、したがって、出力電流の唯一の電流源はP6を流れる電流である。同様に、P7を流れる電流はP8を流れる電流よりも大きいが、P8は接地される。結合時、P7を流れる電流は、P6を流れる電流よりも大きい。したがって、可変制御電圧310が基準電圧370よりも高い場合、負の温度係数を有する電流がより多くなる。
【0017】
MOSFETと電流源がすべて整合する場合、可変制御電圧310が下がると、P5およびP7がオフになり、P6は正の温度係数を有するすべての電流を有し、P8は負の温度係数を有するすべての電流を有する。しかし、P8は接地されるため、出力電流340はP6のみから得られる。同様に、可変制御電圧310が上昇すると、P6とP8がオフになり、P5は接地されるため、負の温度係数を有する電流はP7からのみ得られる。P5、P6、P7、およびP8のW/Lが等しく、電流源320と330が大きさは同じで異符号の温度係数を有する場合、可変制御電圧310が基準電圧370と等しいときには、P6とP7を通って同じ量の電流が出力され、温度補償は行われない。
【0018】
図6および図7は、本発明の原理によるディジタル回路を示す図4の詳細図である。正および負の温度係数を有する電流源がそれぞれ430および420として図示されている。負の温度係数を有する電流源420には、トランジスタ425および426が接続されている。同様に、正の温度係数を有する電流源430には、トランジスタ435および436が接続されている。n型MOSFET(以下NFETと呼ぶ)425、426、435、および436は、入力電流から必要なバイアス電圧を生じさせ、このバイアス電圧が非スイッチング・トランジスタに接続される。NFET425には、電流ディジタル−アナログ変換器(DAC)450が接続され、NFET435には相補ディジタル−アナログ変換器460が接続されている。電流ディジタル−アナログ変換器450は、451およびそれに対応するスイッチ452と、453、455、457およびそれぞれのNFETスイッチ454、456、485として図示されている複数のNFETを有する。W/Lの幅対長さ比を有するFET451は、スイッチ452、インバータ412、およびスイッチ462を介して、同じ幅対長さ比W/Lを有する対応する相補NFET461と整合され、接続されている。同様に、ディジタル−アナログ変換器450内の各NFET453、455、457は、対応するそれぞれのスイッチ454および464,456および466、458および468と、それぞれのインバータ414、416、418を介して、ディジタル−アナログ変換器460内の一致するそれぞれの相補NFET463、465、467に接続されている。入力ビット411、413、415、417によって、対応するそれぞれのNFET452または462、454または464、456または466、および458または468がオンかオフかが決まる。入力ビット411が高(high)の場合、スイッチ462のゲートは高であり、461がオンになる。インバータ412が、スイッチ452のゲートを低(low)にし、それによってNFET451がオフになる。したがって、インバータ412、414、416、418が図のように配置されていることによって、一方のディジタル−アナログ変換器450内のNFET415、453、455、457がオンの場合、他方のディジタル−アナログ変換器460内の相補NFET(461、463、465、467)がオフになる。スイッチと導通NFETの特定の組合せをイネーブルにするディジタル信号を入力することによって、スイッチ温度係数の離散的変化を選択することができる。
【0019】
図6および図7のディジタル−アナログ変換器450、460は、NFET451が値W/Lを有し、NFET453が値2W/Lを有し、NFET455が値4W/Lを有し、以下、値nW/L(nは2の整数乗)を有するNFET457まで同様に、二進重み付けされる。5ビットまたは6ビット二進重み付きディジタル−アナログ変換器が、VCSELの温度に対する反応の制御を含めて、ほとんどのディジタル用途にとって十分な温度係数の制御を実現することが判明している。異なる温度係数範囲の場合、電気または電子機械システムおよび装置の温度ドリフトの調整、温度ドリフトの検知または温度効果を補正するように設計されるセンサの調整または設計などの用途におけるディジタル制御には、より多くのビットを使用すればより高精度の調整を達成することができる。
【0020】
6ビット二進重み付き方式を使用すると、NFET451および461とそれに対応するスイッチ452および462は値W/Lを有し、NFET453および463とそれに対応するスイッチ454および464は値2W/Lを有し、NFET455および456とそれに対応するスイッチ456および466は値4W/Lを有し、以下、値32W/Lを有するNFET457および456とそれに対応するスイッチ458および468まで続く。二進重み付けに加えて、非重み付け、単純加法重み付け、または指数または対数重み付けなど、トランジスタの値間の他の関係方式も本発明の範囲に含まれるものと企図される。たとえば、NFET451および461は値W/Lを有し、NFET453および463は値2W/Lを有し、NFET455および465は値3W/Lを有するというようにすることもできる。二進重み付きNFETによって、温度係数の離散的変化が可能になると同時に、スイッチ、ディジタル・カウンタ、またはコンピュータによる予測可能な制御が実現される。
【0021】
図8は、図5のアナログ定電流源回路からの出力電流の温度係数の族を示す扇状図である。図8には、アナログ定電流源回路とその温度係数範囲が示されている。図5のアナログ定電流源回路上の制御電圧310を変化させると、出力電流は、Inegで示す線とIposで示す線との間の領域内のいずれかの温度係数を有する。
【0022】
定電流源回路のアナログ版とディジタル版の両方にとって重要な結果は、総電流の大きさが変化せず、変化するのは電流に付随する温度係数であることである。たとえば、出力電流によって駆動される負荷がVCSELであり、VCSELの光パワー出力が負の光パワー温度係数を有する場合、光パワー出力は定電流での温度の上昇につれて低下する。ある温度範囲にわたって一定した光出力パワーを維持するには、正の温度係数を有する電流源からの追加の電流によって、負の温度係数を持つVCSELを補償する必要がある。VCSELの温度係数と電流源温度係数の大きさが一致するが異符号である場合、負荷に定直流バイアス電力を供給する。本明細書に記載の定電流源回路では、さらに、VCSELなどの被駆動負荷の温度係数が仕様外れになったり、時の経過と共に変化した場合、または異なる供給業者を使用する場合、入力を変化させることによってドライバの新しい温度係数を選択することができる。
【0023】
図9は、本発明の図6および図7による5ビット二進重み付き定電流源回路の出力電流と温度との関係のグラフを示す扇状図である。したがって、図6および図7と図9を参照すると、5つの入力ビット411、413、415...417すべてへの入力が論理高の場合、正温度係数ディジタル−アナログ変換器460内のすべてのNFETがオンになる。この場合、出力電流440は、図9で11111で示されている線上の温度係数を有する。同様に、5つの入力ビット411、413、415...417すべてへの入力が論理低の場合、正温度係数ディジタル−アナログ変換器460内のすべてのNFETがオフになり、負温度係数ディジタル−アナログ変換器450内のすべてのNFETがオンになる。この場合、出力電流440は、00000で示されている線上の負の温度係数を有する。特定のビット線をイネーブルにするようにディジタル信号を入力することによって、図9に示すようにこの2つの値の間の離散的刻みが可能である。ディジタル入力信号が11111と00000の間にある場合、選択されたイネーブル・ビット線に応じて、指定された所望の比率の混合電流が出力される。
【0024】
図6および図7の定電流源回路において、ディジタル−アナログ変換器450はディジタル−アナログ変換器460に対して相補的である。この定電流源回路の相補的性質によっていくつかの利点が得られるが、この定電流源回路は相補的ディジタル−アナログ変換器を有する必要はない。他方、整合された相補的ディジタル−アナログ変換器を有する定電流源回路は、実現がより容易である。温度係数は、ディジタル−アナログ変換器の混合比率を変えることによって、InegからIposまでのうちから選択された温度係数の離散的刻みの線形範囲全体から選択することができる。
【0025】
さらに、一方のディジタル−アナログ変換器の相補NFETが、相補ディジタル−アナログ変換器内の対応するNFETと一致する場合、より大きな利点が得られる。一方のディジタル−アナログ変換器の最下位ビットがオフのとき、相補ディジタル−アナログ変換器の最下位ビットがオンになる。温度係数設定値の単調性と、等しい温度係数刻みサイズを保証するために、隣接する制御入力の組合せ間で、オフにされる出力電流の大きさはオンにされる電流の大きさと一致しなければならない。ディジタル−アナログ変換器の単調性は、分解能、すなわちビット数の増大とともに達成がより困難になるが、多くの統計的分散を平均することによって、単一偏差の影響が最小限になる。たとえば、ディジタル−アナログ変換器では、上位ビットは並列接続されたいくつかの供給源とスイッチを有し、それによって1つのユニット・セルの許容差が下がった場合にその隣のセルが上昇して補償する統計的可能性があるようにする。2つのディジタル−アナログ変換器の相補ビットを、空間的に近接させて機械的および電気的に構成し、別々の構成要素の工程偏差の影響を減らすことができる。たとえば、2つのディジタル−アナログ変換器を同じ向きで各変換器が100μm×100μmの面積を占める有効相対距離に分離したとすれば、相補ユニット・セルは少なくとも100μm離れることになる。これらの相補NFETを同じユニット・セル内で互いに空間的に近接させた場合、相補ビットは、1桁より近くてより良好な整合が保証される。
【0026】
別々の半導体ロットの製造中に発生する工程変動を大幅に低減することによって整合を実現するためと、温度係数刻みサイズの単調性を強化するために、図6および図7の整合ディジタル−アナログ変換器の電流源およびスイッチを、図10に示す統合相補ユニット・セル700で実施することができる。工程変動および製造変動の結果生じるトランジスタの個々の差違が最小限になり、したがって、独自の「統合相補ユニット・セルと、ユニット・セル内のスイッチの組合せとによって単調性が強化される。各統合相補セル700は、4つのトランジスタを有し、このトランジスタはこの実施形態ではnチャネル・エンハンスメントMOSFET(NFETとも呼ぶ)であるが、相補セルは、バイポーラ・トランジスタ、デプレッションMOSFET、GASFET、JFET、さらには真空管、または本発明の原理により機能するどのような制御可能電流源としても実施することもできる。NFET757は、負温度係数電流源720によって生じるバイアス電圧に接続され、NFET767は正温度係数電流源730によって生じるバイアス電圧に接続される。スイッチ752のドレインはNFET757のソースに接続され、ゲートはイネーブル線772によって制御される。スイッチ762のドレインはトランジスタ767のソースに接続され、ゲートはイネーブル線782によって制御される。したがって、イネーブル線782が高になると、スイッチ762がオンになり、それによってトランジスタ767は、正の温度係数を有する電流源のコピーである電流を出力740に伝導する。同様に、イネーブル線772が高になると、スイッチ752がオンになり、それによってトランジスタ757は負温度係数電流源のコピーを伝導する。図10には図示されていないが、イネーブル線772および782は図7に示すようにインバータの両反対端に接続されることが好ましい。一時に相補形集積ユニットの半分だけがオンになる。各ユニット・セルは同じトランジスタ寸法を有し、それによってすべてのセル内を等しい電流が流れるようになる。電流量が等しいことによって、ディジタル入力やディジタル−アナログ変換器内の物理的な場所に関係なく各ユニット・セル電流が同じ電流を伝導するため、電力消散がディジタル−アナログ変換器全体で均等に分散されることになる。
【0027】
図11から図14に、図6および図7で略図を示した定電流源回路のディジタル−アナログ変換器で使用可能な相補ユニット・セルの概念的発展図を示す。図11から図14は、本発明の様々な原理による3ビット・ディジタル−アナログ変換器の回路図である。図11で、トランジスタ861、863および865は、正の温度係数を有する電流源によって生じるバイアス電圧830に接続されている。トランジスタ865はトランジスタ861の4倍の大きさであり、それによって4倍の電流がトランジスタ865を流れることができる。トランジスタ863は、トランジスタ861の2倍の大きさであり、2倍の電流が流れる。トランジスタ851、853、および855は、負の温度係数を有する電流源によって生じるバイアス電圧820に接続されている。トランジスタ855は、トランジスタ851の4倍の大きさであり、それによって4倍の電流がトランジスタ855を流れることができる。トランジスタ853は、トランジスタ851の2倍の大きさであり、2倍の電流が流れる。これらのトランジスタは、それぞれのビット線によってイネーブルにされる。ビット線882がイネーブルにされた場合、スイッチ862がオンになり、それによってトランジスタ861に電流が流れることができる。ビット線884がイネーブルにされた場合、スイッチ864がオンになり、トランジスタ863がオンになる。ビット線886はスイッチ866を制御し、スイッチ866はトランジスタ865を制御する。同様に、ビット線867はスイッチ856を制御し、スイッチ856はトランジスタ855のコンダクタンスを制御する。ビット線874はスイッチ854を制御してトランジスタ853をオンまたはオフにする。ビット線872はスイッチ852を制御し、スイッチ852はトランジスタ851を制御する。電流の大きさが変化しないように保証し、温度補償係数のみが変化するように保証するためには、オン状態のトランジスタの総数は一定でなければならない。したがって、温度補償係数の一方の極性を有する電流源に接続されたすべてのトランジスタについて、温度補償係数の逆の極性の電流源に接続された対応するトランジスタをオフにしなければならない。このようにして、トランジスタ855はトランジスタ865に対して相補関係にあり、トランジスタ853はトランジスタ863に対して相補関係にあり、トランジスタ851はトランジスタ861に対して相補関係にある。したがって、特定のトランジスタをオンにし、それに対応する相補トランジスタをオフにすること、すなわち、トランジスタ851とトランジスタ861のいずれか一方、トランジスタ853とトランジスタ863のいずれか一方、およびトランジスタ855とトランジスタ865のいずれか一方を、それぞれのビット線872または882、874または884、876または886によってイネーブルにされたそれぞれの対応するスイッチ852または862、854または864、856または866を介してオンにすることが好ましい。所望の温度補償係数を有する正の電流源830および負の電流源820からの電流を混合して、正の温度係数と負の温度係数の正味和を有する総電流840を出力する。
【0028】
図12に示す回路では、図11に示す値4W/Lを有する単一のトランジスタ865が、今度は4個の同じトランジスタ865a、865b、865c、865dから成り、各トランジスタは値W/Lを有し、電流を伝導するために単一のスイッチ866に接続されている。同様に、値4W/Lを有するトランジスタ855は4個のトランジスタ855a、855b、855c、および855dから成り、各トランジスタは値W/Lを有し、ビット線876によってイネーブルされるスイッチ856に接続されている。トランジスタ853は、2つのトランジスタ853aおよび853bから成り、各トランジスタはトランジスタ851の同じ値W/Lを有し、ビット線874によってイネーブルにされるスイッチ854に接続されている。トランジスタ863aおよび863bは値W/Lを有し、ビット線884によってイネーブルにされる単一のスイッチング・トランジスタ864に接続されている。ユニット値W/Lを有するトランジスタ851は、ビット線872によってイネーブルにされるスイッチ852に接続され、それに対応する相補トランジスタ861は同様の値W/Lを有し、ビット線882によってイネーブルにされるスイッチ862に接続されている。正の温度係数を有する電流源によって生じるバイアス電圧830がトランジスタ861、863a、863b、865a、865b、865c、865dに接続されている。同様に、負の温度係数を有する電流源によって生じるバイアス電圧がトランジスタ851、853a、853b、855a、855b、855c、855dに接続されている。スイッチ856がオンでスイッチ866がオフの場合、4つのトランジスタ855a〜855dを電流が流れる。したがって、接続されているスイッチ852〜866をオンにしてトランジスタ851〜865dを電流が流れることができるように、どのビット線872〜886をイネーブルにするかを選択することによって、所望の温度補償係数を有する安定した電流を840で出力することができる。
【0029】
図13は、図12のすべての機構と、さらに他の機構を有する。単一のトランジスタ・スイッチではなく、トランジスタ・スイッチ852、854、856、862、および866は複数ユニット・トランジスタであり、各トランジスタはユニット値W/Lを有する。たとえば、値4W/Lを有する図11および図12の制御スイッチ856は、今度は4つのトランジスタ856a、856b、856c、856dから成り、各トランジスタが値W/Lを有して合計4W/Lになり、各トランジスタがビット線876に電気的に接続されている。制御スイッチ856aはトランジスタ855aのコンダクタンスを制御し、スイッチ856bはトランジスタ855bを制御し、スイッチ856cはスイッチ855cを制御し、スイッチ856dはスイッチ855dを制御する。同様に、値2W/Lを有する図11および図12の制御スイッチ854は、今度は2つのトランジスタ854aおよび854bから成り、各トランジスタが値W/Lを有し、ビット線874に接続されている。制御トランジスタ854aはトランジスタ853aを制御し、トランジスタスイッチ854bはトランジスタ853bをオンまたはオフにする。この電気接続と制御のパターンは、正の温度補償係数を有する電流源に接続された導電トランジスタ861〜865dについても繰り返される。値4W/Lを有する図11および図12の制御スイッチ866は、今度は4つのトランジスタ866a、866b、866c、および866dから成り、各トランジスタが値W/Lを有して合計4W/Lになり、各トランジスタがビット線886に電気的に接続されている。したがって、制御スイッチ866aはトランジスタ865aのコンダクタンスを制御し、スイッチ866bはトランジスタ865bを制御し、スイッチ866cはスイッチ865cを制御し、スイッチ866dはスイッチ865dを制御する。同様にして、値2W/Lを有する図11および図12の制御スイッチ864は今度は2つのトランジスタ864aおよび864bから成り、各トランジスタは値W/Lを有し、ビット線884に接続されている。制御トランジスタ864aはトランジスタ863aを制御し、トランジスタ・スイッチ864bはトランジスタ863bをオンまたはオフにする。
【0030】
最後に、図14および図15で、3ビット・ディジタル−アナログ変換器810には、図10の統合相補ユニット・セルが組み込まれ、製造の際の統計的平均化と理想に近いパフォーマンスが得られる。すべての導電トランジスタはユニット値を有し、すべて適切な電流源に接続されている。すべての制御スイッチはもう一つのユニット値も有し、それぞれのイネーブル・ビット線に接続されている。ただ1つのスイッチと、負の温度係数を有する電流源によって生じるバイアス電圧に接続されたそれに対応するトランジスタと、正の温度係数を有する電流源によって生じるバイアス電圧に接続された整合トランジスタのための制御スイッチとの整合によって相補性が実現される。例示に過ぎないが、3ビット・ディジタル−アナログ変換器の場合、定電流源回路は7個の相補ユニット・セルを含む。各ユニット・セルのバイアス電圧入力830は、正温度係数電流源によって生じるバイアス電圧に接続され、各ユニット・セルのバイアス電圧入力820は負温度係数電流源によって生じるバイアス電圧に接続されている。値4W/Lを得るために、4個のユニット・セルが相互接続され、各ユニット・セルの半分にあるトランジスタは正温度係数電流源に接続され、各ユニット・セルの他の半分にあるトランジスタは負温度係数電流源に接続されている。各トランジスタはそれに対応するスイッチに接続され、各ユニット・セルの半分にある4個のスイッチすべてが同じイネーブル線に接続されている。各相補ユニット・セルの他方の半分にあるスイッチも同様にそのイネーブル線に接続されている。したがって、図11に示すようにそれぞれのスイッチ856を有するトランジスタ855とそれぞれのスイッチ866を有するトランジスタ865など、各トランジスタが値4W/Lを有する2つのトランジスタが、15図の895a、895b、895c、895dの4つの相補ユニット・セルによって置き換えられる。
【0031】
図10の統合相補ユニット・セル700では、セルの半分はオンであり、半分はオフである。ディジタル−アナログ変換器がこれらの相補ユニット・セルから成る場合、熱は等しく放散され、したがってホット・スポットがなくなり、ユニット・セル内を流れる電流の整合が改善される。多くの相補ユニット・セルを有する定電流源回路の場合、均一な熱放散と電力消散は、相補ユニット・セルを図16および図17に示すような共通中心構成に配置した場合に最良になる。本質的には、2つのディジタル−アナログ変換器を、共通中心構成の複数の相補ユニット・セルに縮小する。特定の有効ビットに対応するユニット・セルの対称間隔配置によるバランスのため、パフォーマンスの向上が達成される。図16および図17には、6ビット・ディジタル−アナログ変換器を使用する定電流源回路を実現するために9×7マトリックスに配置された63個の相補ユニット・セルが図示されている。マトリックスの中心には、最下位ビットに対応する、符号1が付されたユニット・セルがある。この中心から等距離の、4番目の行の相反する両端に符号2が付された2つのセルがある。符号4が付された4つのセルも、行2および6の縁部に、中心の両側に等距離に間隔をおいて配置されている。6ビット・ディジタル−アナログ変換器の最上位ビットは、32個のユニット・セルに対応し、各ユニット・セルは中心を中心にして対称に配置され符号32が付されている。符号D、D_T、およびD_Bと符号が付されたディジタル−アナログ変換器の外縁に沿ったすべてのセルは、他のセルと物理的には同じであるが、すべてオフであって出力には接続されていないダミー・セルである。ダミー・セルは、ディジタル−アナログ変換器の周縁のトランジスタ・パターン密度が内部のように等しくなるように保証する。符号Rが付されたセルは、ディジタル−アナログ変換器のバイアス電圧を生じさせるダイオード接続基準ユニット・セルである。図のような共通中心構成では、プログラム可能ビットがイネーブルにされたときに定電流源回路全体で熱が均等に放散される。
【0032】
以上、本発明の様々な実施形態について説明したが、これらは例示として示したものであって限定的なものではなく、変形態様が可能であることを理解されたい。たとえば、本発明の定電流源回路を不整合にし、負の領域または正の領域の温度係数が得られるようにして、その場合、ゼロ温度係数では一致制御入力がそれらの範囲の中間にくる必要がないようにすることもできる。ディジタル版の場合、ディジタル−アナログ変換器を整合させず、50/50パーセントの混合を選定した場合、6ビット・ディジタル−アナログ変換器では、0度温度係数制御入力は二進入力011111と100000の間にすることができる。これは、一致制御入力を使用し、50/50の混合を選択し、一方のディジタル−アナログ変換器が他方のディジタル−アナログ変換器から整合されず、それによって、個々の出力電流の大きさが最終出力で異なる重みを有するようにした場合には当てはまらない。この場合、0度温度係数制御入力は、二進000000と111111の中間の2つの設定値である011111と100000の間にはならない。
【0033】
制御入力が一致しない場合、ディジタル−アナログ変換器が整合し、電流入力の大きさが等しく逆の温度反応を有する場合であっても、一致制御入力で不可能な他の混合が可能である。上述の6ビット制御の例では、0/31、1/31、2/29、3/28、4/27...27/4、28/3、29/2、30/1、31/0の31個の混合比を選択することができる。ディジタル制御入力が相補的に駆動されない場合、電流なしで0/0の混合、50パーセントの混合で1/1、または前者の組合せの大きさの31倍の31/31が可能である。したがって、本発明の範囲は、上述の実施例のいずれにも限定されず、特許請求の範囲およびそれに相当するものによってのみ規定される。
【0034】
まとめとして、本発明の構成に関して以下の事項を開示する。
【0035】
(1)正の温度補償係数を有する第1の電流源と、
負の温度補償係数を有する第2の電流源と、
前記第1の電流源に接続された第1の電流セレクタと、
前記第2の電流源に接続された第2の電流セレクタと、前記第1の電流セレクタと第2の電流セレクタからの電流を選択的に組み合わせることによって得られる出力電流とを含む定電流源回路。
(2)前記第1および第2の各電流セレクタが、2つのトランジスタから成り、一方のトランジスタが可変制御電圧に接続され、第2のトランジスタが基準電圧に接続された、上記(1)に記載の定電流源回路。
(3)前記トランジスタが、pnpバイポーラ・トランジスタ、pチャネル・エンハンスメントMOSFET、pチャネル・デプレッションMOSFET、GASFET、およびJFETから成るグループから選択された、上記(2)に記載の定電流源回路。
(4)前記可変制御電圧が上昇するにつれて、温度を基準にした前記出力電流の偏導関数が小さくなる、上記(2)に記載の定電流源回路。
(5)前記可変制御電圧が下降するにつれて、温度を基準にした前記出力電流の偏導関数が大きくなる、上記(2)に記載の定電流源回路。
(6)前記トランジスタが、npnバイポーラ・トランジスタ、nチャネル・エンハンスメントMOSFET、nチャネル・デプレッションMOSFET、GASFET、およびJFETから成るグループから選択された、上記(2)に記載の定電流源回路。
(7)前記可変制御電圧が上昇するにつれて、温度を基準にした前記出力電流の偏導関数が大きくなる、上記(2)に記載の定電流源回路。
(8)前記可変制御電圧が下降するにつれて、温度を基準にした前記出力電流の偏導関数が小さくなる、上記(2)に記載の定電流源回路。
(9)第1のバイアス電圧を発生するように正の温度補償係数を有する第1の電流源と、
第2のバイアス電圧を発生するように負の温度補償係数を有する第2の電流源と、
前記第1のバイアス電圧に接続された少なくとも1つの第1のトランジスタと、
前記第2のバイアス電圧に接続された少なくとも1つの第2のトランジスタと、
前記第1のトランジスタに接続され、前記第1のトランジスタが正の温度補償係数を有する電流を伝導することができるようにする第1のプログラム可能イネーブル・スイッチと、
前記第2のトランジスタに接続され、前記第2のトランジスタが負の温度補償係数を有する電流を伝導することができるようにする第2のプログラム可能イネーブル・スイッチと、
電流を伝導することができるようにされたトランジスタからの電流を結合する出力電流とを含む定電流源回路。
(10)前記第1のプログラム可能イネーブル・スイッチと前記第2のプログラム可能イネーブル・スイッチとの間にあり、前記第1のプログラム可能イネーブル・スイッチと前記第2のプログラム可能イネーブル・スイッチを結合するインバータをさらに含み、
それによって一度に前記第1と第2のトランジスタのいずれか一方のみがオンになるように、前記第1のトランジスタと前記第2のトランジスタが同じ物理寸法を有する、上記(9)に記載の定電流源回路。
(11)前記第1のトランジスタおよび前記第1のプログラム可能イネーブルスイッチと、前記第2のトランジスタおよび前記第2のプログラム可能イネーブル・スイッチが統合相補ユニット・セルとして構成された、上記(9)に記載の定電流源回路。
(12)正の温度補償係数を有する第1の電流源に電気的に接続され、n≧1である第1のnビット・ディジタル−アナログ変換器と、
負の温度補償係数を有する第2の電流源に電気的に接続され、m≧1である第2のmビット・ディジタル・アナログ変換器と、
前記第1のnビット・ディジタル−アナログ変換器に接続された少なくともn本の第1のプログラム可能イネーブル線と、
前記第2のmビット・ディジタル−アナログ変換器に接続された少なくともm本の第2のプログラム可能イネーブル線と、
オンになっている前記第1および第2のプログラム可能イネーブル線の数によって決まる正味温度係数を有する、前記第1のディジタル−アナログ変換器の第1の電流出力を前記第2のディジタル−アナログ変換器の第2の電流出力に加えた混合出力とを含む、定電流源回路。
(13)n=mであり、前記第1のnビット・ディジタル−アナログ変換器および前記第2のmビット・ディジタル−アナログ変換器が、共通中心配置構成の
【数3】
統合相補ユニット・セルをさらに含む、上記(12)に記載の定電流源回路。
(14)正の温度係数を有する第1のバイアス電圧を発生する手段と、
負の温度係数を有する第2のバイアス電圧を発生する手段と、
前記第1のバイアス電圧に応答して、正の温度係数を有する第1の電流を発生する第1の電流発生手段と、
前記第2のバイアス電圧に応答して、負の温度係数を有する第2の電流を発生する第2の電流発生源と、
前記第1の電流の量と前記第2の電流の量とを選択的に加えることによって混合電流を出力する手段とを含む、定電流源回路。
(15)前記第1の電流発生手段が2つのトランジスタを含み、第1のトランジスタのゲートが前記調整可能制御電圧に接続され、前記第1のトランジスタのドレインが出力に接続され、第2のトランジスタのゲートが前記バンドギャップ基準電圧に接続され、前記第2のトランジスタのドレインが接地に接続され、
前記第2の電流発生手段が2つのトランジスタを有し、第3のトランジスタのゲートが前記調整可能制御電圧に接続され、前記第3のトランジスタのドレインが接地に接続され、第4のトランジスタのゲートが前記バンドギャップ基準電圧に接続され、前記第4のトランジスタのドレインが前記出力に接続され、
前記出力手段が、前記バンドギャップ基準電圧と前記調整可能制御電圧との差に応じて、前記第1のトランジスタの出力と前記第4のトランジスタの出力とを加える、上記(14)に記載の定電流源回路。
(16)前記第1の電流発生手段が第1のnビット・ディジタル−アナログ変換器を含み、
前記第2の電流発生手段が第2のmビット・ディジタル−アナログ変換器を含み、
前記出力手段が、
前記第1のディジタル−アナログ変換器の前記nビットのいずれかを選択的にイネーブルにして第1の出力電流を出力させる手段と、
前記第2のディジタル−アナログ変換器の前記mビットのいずれかを選択的にイネーブルにして第2の出力電流を出力させる手段と、
前記第1の出力電流と前記第2の出力電流とを加える手段とを含む、上記(14)に記載の定電流源回路。
(17)前記第1のディジタル−アナログ変換器の前記nビットが前記第2のディジタル−アナログ変換器の前記mビットに対して相補的で、n=mであり、
前記第1のディジタル−アナログ変換器の前記nビットを選択的にイネーブルにする前記手段が、前記第2のディジタル−アナログ変換器の前記mビットを選択的にイネーブルにする前記手段との間に相互接続されたスイッチング手段をさらに含み、前記第1のディジタル−アナログ変換器の前記nビットのうちの1つがオンのときに、前記第2のディジタル−アナログ変換器の前記mビットのうちの1つがオフである、上記(16)に記載の定電流源回路。
【図面の簡単な説明】
【図1】pnpバイポーラまたはpチャネルMOSFET半導体実施態様により適した、本発明の原理によるアナログ定電流源回路を示すブロック図である。
【図2】npnバイポーラまたはnチャネルMOSFET半導体実施態様により適した、本発明の原理によるアナログ定電流源回路を示すブロック図である。
【図3】pnpバイポーラまたはpチャネルMOSFET半導体実施態様により適した、本発明の原理によるディジタルにプログラム可能な定電流源回路を示すブロック図である。
【図4】npnバイポーラまたはnチャネルMOSFET半導体実施態様により適した、本発明の原理によるディジタルにプログラム可能な定電流源回路を示すブロック図である。
【図5】本発明の原理による定電流源回路のアナログ実施形態を示す回路図である。
【図6】本発明の原理による定電流源回路においてディジタル−アナログ変換器を使用する実施形態を示す回路図である。
【図7】本発明の原理による定電流源回路においてディジタル−アナログ変換器を使用する実施形態を示す回路図である。
【図8】本発明の原理による定電流源回路のアナログ実施形態を使用して達成可能な温度係数の範囲を示すグラフである。
【図9】本発明の原理による定電流源回路のディジタル実施形態を使用して達成可能な温度係数の範囲を示すグラフである。
【図10】本発明の統合相補ユニット・セルの回路図である。
【図11】本発明の原理による定電流源回路において使用するディジタル−アナログ変換器における統合相補ユニット・セルの漸進的発展を示す回路図である。
【図12】本発明の原理による定電流源回路において使用するディジタル−アナログ変換器における統合相補ユニット・セルの漸進的改良を示す回路図である。
【図13】本発明の原理による定電流源回路において使用するディジタル−アナログ変換器における統合相補ユニット・セルの漸進的発展を示す回路図である。
【図14】本発明の原理による定電流源回路において使用するディジタル−アナログ変換器における統合相補ユニット・セルの漸進的発展を示す回路図である。
【図15】本発明の原理による定電流源回路において使用するディジタル−アナログ変換器における統合相補ユニット・セルの漸進的発展を示す回路図である。
【図16】本発明の原理による6ビット定電流源回路を実現するための統合相補ユニット・セルの構成を示す図である。
【図17】本発明の原理による6ビット定電流源回路を実現するための統合相補ユニット・セルの構成を示す図である。
【符号の説明】
100 ミキサ
110 可変電圧
120 電流源
130 電流源
140 出力電流
200 定電流源回路
210− nビット・ディジタル制御信号線
210+ mビット・ディジタル制御信号線
220 電流源
230 電流源
250 ディジタル−アナログ変換器
260 ディジタル−アナログ変換器
310 可変制御電圧
320 電流源
330 電流源
340 出力電流
370 基準電圧
420 正温度係数電流源
425 n型MOSFET
426 n型MOSFET
430 負温度係数電流源
435 n型MOSFET
436 n型MOSFET
450 ディジタル−アナログ変換器
460 ディジタル−アナログ変換器
700 統合相補ユニット・セル
751 nチャネル・エンハンスメントMOSFET
761 nチャネル・エンハンスメントMOSFET
Claims (10)
- 正の温度補償係数を有する第1の電流源と、
負の温度補償係数を有する第2の電流源と、
前記第1の電流源に接続された第1の電流セレクタであって、2つのトランジスタから成り、第1のトランジスタが可変制御電圧に接続され、第2のトランジスタが基準電圧に接続されている、電流セレクタと、
前記第2の電流源に接続された第2の電流セレクタであって、2つのトランジスタから成り、第1のトランジスタが可変制御電圧に接続され、第2のトランジスタが基準電圧に接続されている、電流セレクタと、
前記可変制御電圧と前記基準電圧との差に依存して、前記第1の電流セレクタと第2の電流セレクタからの電流を加えた混合電流を出力する手段とを含む、定電流源回路。 - 前記トランジスタが、pnpバイポーラ・トランジスタ、pチャネル・エンハンスメントMOSFET、pチャネル・デプレッションMOSFET、GASFET、およびJFETから成るグループから選択された、請求項1に記載の定電流源回路。
- 前記トランジスタが、npnバイポーラ・トランジスタ、nチャネル・エンハンスメントMOSFET、nチャネル・デプレッションMOSFET、GASFET、およびJFETから成るグループから選択された、請求項1に記載の定電流源回路。
- 前記可変制御電圧が上昇するにつれて、温度を基準にした前記出力電流の偏導関数が大きくなる、請求項1〜3のいずれか1項に記載の定電流源回路。
- 前記可変制御電圧が下降するにつれて、温度を基準にした前記出力電流の偏導関数が小さくなる、請求項1〜3のいずれか1項に記載の定電流源回路。
- 第1のバイアス電圧を発生するように正の温度補償係数を有する第1の電流源と、
第2のバイアス電圧を発生するように負の温度補償係数を有する第2の電流源と、
前記第1のバイアス電圧に接続された少なくとも1つの第1のトランジスタと、
前記第2のバイアス電圧に接続された少なくとも1つの第2のトランジスタと、
前記第1のトランジスタに接続され、前記第1のトランジスタが正の温度補償係数を有する電流を伝導することができるようにする第1のプログラム可能イネーブル・スイッチと、
前記第2のトランジスタに接続され、前記第2のトランジスタが負の温度補償係数を有する電流を伝導することができるようにする第2のプログラム可能イネーブル・スイッチと、
電流を伝導することができるようにされたトランジスタからの電流を結合する出力電流とを含む定電流源回路。 - 前記第1のプログラム可能イネーブル・スイッチと前記第2のプログラム可能イネーブル・スイッチとの間にあり、前記第1のプログラム可能イネーブル・スイッチと前記第2のプログラム可能イネーブル・スイッチを結合するインバータをさらに含み、
それによって一度に前記第1と第2のトランジスタのいずれか一方のみがオンになるように、前記第1のトランジスタと前記第2のトランジスタが同じ物理寸法を有する、請求項6に記載の定電流源回路。 - 前記第1のトランジスタおよび前記第1のプログラム可能イネーブル・スイッチと、前記第2のトランジスタおよび前記第2のプログラム可能イネーブル・スイッチが統合相補ユニット・セルとして構成された、請求項6に記載の定電流源回路。
- 第1のバイアス電圧を発生する正の温度補償係数を有する第1の電流源と、
第2のバイアス電圧を発生する負の温度補償係数を有する第2の電流源と、
前記第1のバイアス電圧に接続されたn個(n≧1)のトランジスタと、前記n個のトランジスタの夫々に接続され、前記n個のトランジスタの夫々が正の温度補償係数を有する電流を伝導することができるようにするn個のプログラム可能イネーブル・スイッチとを含む、第1のnビット・ディジタル−アナログ変換器と、
前記第2のバイアス電圧に接続されたm個(m≧1)のトランジスタと、前記m個のトランジスタの夫々に接続され、前記m個のトランジスタの夫々が負の温度補償係数を有する電流を伝導することができるようにするm個のプログラム可能イネーブル・スイッチとを含む、第2のmビット・ディジタル−アナログ変換器と、
前記第1のnビット・ディジタル−アナログ変換器に接続された少なくともn本の第1のプログラム可能イネーブル線と、
前記第2のmビット・ディジタル−アナログ変換器に接続された少なくともm本の第2のプログラム可能イネーブル線と、
オンになっている前記第1および第2のプログラム可能イネーブル線の数によって決まる正味温度係数を有する、前記第1のディジタル−アナログ変換器の第1の電流出力を前記第2のディジタル−アナログ変換器の第2の電流出力に加えた混合電流を出力する手段とを含む定電流源回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/218,340 US6265857B1 (en) | 1998-12-22 | 1998-12-22 | Constant current source circuit with variable temperature compensation |
US09/218340 | 1998-12-22 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000201073A JP2000201073A (ja) | 2000-07-18 |
JP3549094B2 true JP3549094B2 (ja) | 2004-08-04 |
Family
ID=22814716
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP36382299A Expired - Fee Related JP3549094B2 (ja) | 1998-12-22 | 1999-12-22 | 可変温度補償付き定電流源回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6265857B1 (ja) |
JP (1) | JP3549094B2 (ja) |
Families Citing this family (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3385995B2 (ja) * | 1999-03-01 | 2003-03-10 | 日本電気株式会社 | 過電流検出回路及びこれを内蔵した半導体集積回路 |
US6532245B1 (en) * | 1999-10-28 | 2003-03-11 | International Business Machines Corporation | Vertical cavity surface emitting laser (VCSEL) driver with low duty cycle distortion and digital modulation adjustment |
WO2001053903A1 (en) * | 2000-01-19 | 2001-07-26 | Koninklijke Philips Electronics N.V. | Bandgap voltage reference source |
US6433556B1 (en) * | 2000-09-06 | 2002-08-13 | National Semiconductor Corporation | Circuit for generating a ramp signal between two temperature points of operation |
US6683489B1 (en) | 2001-09-27 | 2004-01-27 | Applied Micro Circuits Corporation | Methods and apparatus for generating a supply-independent and temperature-stable bias current |
KR100825769B1 (ko) * | 2002-02-21 | 2008-04-29 | 삼성전자주식회사 | 온-칩 기준전류 발생회로 및 기준전압 발생회로 |
US6674377B1 (en) * | 2002-04-25 | 2004-01-06 | Rambus Inc. | Circuit, apparatus and method for improved current distribution of output drivers enabling improved calibration efficiency and accuracy |
DE10222307A1 (de) * | 2002-05-18 | 2003-12-04 | Atmel Germany Gmbh | Verfahren zur Erzeugung eines Ausgangsstromes mit einem vorgegebenen Temperaturkoeffizienten |
US7110729B1 (en) * | 2003-01-22 | 2006-09-19 | National Semiconductor Corporation | Apparatus and method for generating a temperature insensitive reference current |
KR20040084176A (ko) * | 2003-03-27 | 2004-10-06 | 엘지전자 주식회사 | 전류 기준회로 |
US7026860B1 (en) | 2003-05-08 | 2006-04-11 | O2Micro International Limited | Compensated self-biasing current generator |
US7543253B2 (en) * | 2003-10-07 | 2009-06-02 | Analog Devices, Inc. | Method and apparatus for compensating for temperature drift in semiconductor processes and circuitry |
US7075360B1 (en) | 2004-01-05 | 2006-07-11 | National Semiconductor Corporation | Super-PTAT current source |
DE102004002007B4 (de) | 2004-01-14 | 2012-08-02 | Infineon Technologies Ag | Transistoranordnung mit Temperaturkompensation und Verfahren zur Temperaturkompensation |
US7030793B2 (en) * | 2004-02-18 | 2006-04-18 | Standard Microsystems Corporation | Accurate testing of temperature measurement unit |
KR100517517B1 (ko) * | 2004-02-20 | 2005-09-28 | 삼성전자주식회사 | 중간 시점 영상 합성 방법 및 그를 적용한 3d 디스플레이장치 |
US20060125547A1 (en) * | 2004-07-27 | 2006-06-15 | Mohammad Maymandi-Nejad | Adjustable and programmable temperature coefficient-proportional to absolute temperature (APTC-PTAT) circuit |
JP4491405B2 (ja) * | 2004-11-15 | 2010-06-30 | 三星電子株式会社 | 抵抗素子のないバイアス電流発生回路 |
US7609045B2 (en) * | 2004-12-07 | 2009-10-27 | Nxp B.V. | Reference voltage generator providing a temperature-compensated output voltage |
TWI244270B (en) * | 2005-01-17 | 2005-11-21 | Novatek Microelectronics Corp | Digital-to-analog converter |
US7250806B2 (en) * | 2005-03-02 | 2007-07-31 | Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. | Apparatus and method for generating an output signal that tracks the temperature coefficient of a light source |
JP4899617B2 (ja) * | 2006-04-28 | 2012-03-21 | オムロン株式会社 | 光伝送システム、光伝送モジュール、電子機器 |
US7764211B2 (en) * | 2006-08-07 | 2010-07-27 | Panasonic Corporation | Current steering DAC |
US7675450B1 (en) * | 2007-06-13 | 2010-03-09 | Aquantia Corporation | Digital-to-analog converter (DAC) for high frequency and high resolution environments |
US7791401B1 (en) * | 2008-02-08 | 2010-09-07 | National Semiconductor Corporation | Adjustment of op amp offset voltage temperature coefficient |
CN102064765B (zh) * | 2010-12-24 | 2012-08-22 | 烽火通信科技股份有限公司 | 应用于激光驱动器的温度补偿电路 |
US8536932B2 (en) * | 2011-07-12 | 2013-09-17 | Intel IP Corporation | Temperature compensation circuit |
US8489044B2 (en) | 2011-08-11 | 2013-07-16 | Fujitsu Semiconductor Limited | System and method for reducing or eliminating temperature dependence of a coherent receiver in a wireless communication device |
CN103529896B (zh) * | 2012-07-02 | 2016-07-06 | 中芯国际集成电路制造(上海)有限公司 | 参考电流源及参考电流产生电路 |
CN103532546B (zh) * | 2012-07-02 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | 振荡器 |
US9237625B1 (en) * | 2012-12-18 | 2016-01-12 | Universal Lighting Technologies, Inc. | Driver circuit with a common interface for negative temperature coefficient resistor and bi-metallic strip temperature sensing |
US9331707B1 (en) * | 2015-07-28 | 2016-05-03 | Ixys Corporation | Programmable temperature compensated voltage generator |
US9876329B2 (en) * | 2015-08-03 | 2018-01-23 | Technische Universiteit Eindhoven | One plus one redundant optical interconnects with automated recovery from light source failure |
JP7075172B2 (ja) * | 2017-06-01 | 2022-05-25 | エイブリック株式会社 | 基準電圧回路及び半導体装置 |
TWI751335B (zh) * | 2017-06-01 | 2022-01-01 | 日商艾普凌科有限公司 | 參考電壓電路以及半導體裝置 |
JP7281464B2 (ja) * | 2017-12-05 | 2023-05-25 | ザイリンクス インコーポレイテッド | プログラマブル温度係数アナログ二次曲率補償電圧基準、および電圧基準回路のトリミング手法 |
US10290330B1 (en) | 2017-12-05 | 2019-05-14 | Xilinx, Inc. | Programmable temperature coefficient analog second-order curvature compensated voltage reference |
FR3076127B1 (fr) * | 2017-12-22 | 2020-01-03 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Pvt detection circuit |
CN110543201A (zh) * | 2018-05-28 | 2019-12-06 | 深圳指芯智能科技有限公司 | 电流源控制电路和电流源 |
US11949297B2 (en) | 2019-03-08 | 2024-04-02 | Covidien Lp | Methods for analog temperature compensation of bias and offsets of a differential sensor |
CN111064453B (zh) * | 2019-12-13 | 2023-07-04 | 南京中感微电子有限公司 | 电压比较器 |
US11112315B1 (en) * | 2020-06-09 | 2021-09-07 | Qualcomm Incorporated | Blending temperature-dependent currents to generate bias current with temperature dependent profile |
CN112162584B (zh) * | 2020-08-31 | 2022-05-20 | 江苏东海半导体科技有限公司 | 一种电流值可调可补偿的电流偏置电路 |
CN112099563B (zh) * | 2020-11-17 | 2021-04-09 | 四川科道芯国智能技术股份有限公司 | 用于nfc芯片的低功耗cmos电流源电路 |
CN113885643B (zh) * | 2021-10-28 | 2022-10-11 | 中国电子科技集团公司第二十四研究所 | 一种针对基准电压的修调电路及修调方法 |
CN114812846B (zh) * | 2022-04-13 | 2023-03-24 | 湖南四灵电子科技有限公司 | 一种兼容正负温度系数传感器的温度采样电路 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2525346B2 (ja) | 1983-10-27 | 1996-08-21 | 富士通株式会社 | 定電流源回路を有する差動増幅回路 |
US4819241A (en) | 1985-08-16 | 1989-04-04 | Kabushiki Kaisha Toshiba | Laser diode driving circuit |
US4899152A (en) | 1986-12-23 | 1990-02-06 | Analog Devices, Inc. | Method and apparatus for temperature compensating a digital to analog converter |
US4958155A (en) | 1989-01-31 | 1990-09-18 | Zdzislaw Gulczynski | Ultra fast digital-to-analog converter with independent bit current source calibration |
DE69115088T2 (de) | 1990-03-20 | 1996-05-09 | Fujitsu Ltd | Digital-Analogwandler mit einer Schaltung zur Kompensierung von Ausgangsveränderungen, die von Temperaturänderungen abhängen. |
US5019769A (en) | 1990-09-14 | 1991-05-28 | Finisar Corporation | Semiconductor laser diode controller and laser diode biasing control method |
US5125112A (en) | 1990-09-17 | 1992-06-23 | Motorola, Inc. | Temperature compensated current source |
US5198701A (en) * | 1990-12-24 | 1993-03-30 | Davies Robert B | Current source with adjustable temperature variation |
US5283631A (en) | 1991-11-01 | 1994-02-01 | Hewlett-Packard Co. | Programmable capacitance delay element having inverters controlled by adjustable voltage to offset temperature and voltage supply variations |
JP3322685B2 (ja) * | 1992-03-02 | 2002-09-09 | 日本テキサス・インスツルメンツ株式会社 | 定電圧回路および定電流回路 |
US5812582A (en) | 1995-10-03 | 1998-09-22 | Methode Electronics, Inc. | Vertical cavity surface emitting laser feedback system and method |
US5629612A (en) * | 1996-03-12 | 1997-05-13 | Maxim Integrated Products, Inc. | Methods and apparatus for improving temperature drift of references |
US5910751A (en) | 1997-02-14 | 1999-06-08 | International Business Machines Corporation | Circuit arrangement and method with temperature dependent signal swing |
JPH10290144A (ja) | 1997-04-16 | 1998-10-27 | Matsushita Electron Corp | 半導体装置 |
GB9716838D0 (en) | 1997-08-08 | 1997-10-15 | Philips Electronics Nv | Temperature sensing circuits |
US6181191B1 (en) | 1999-09-01 | 2001-01-30 | International Business Machines Corporation | Dual current source circuit with temperature coefficients of equal and opposite magnitude |
-
1998
- 1998-12-22 US US09/218,340 patent/US6265857B1/en not_active Expired - Lifetime
-
1999
- 1999-12-22 JP JP36382299A patent/JP3549094B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000201073A (ja) | 2000-07-18 |
US6265857B1 (en) | 2001-07-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3549094B2 (ja) | 可変温度補償付き定電流源回路 | |
US6507295B2 (en) | Method to reduce glitch energy in digital-to-analog converter | |
KR101476119B1 (ko) | 다입력 연산 증폭회로, 그것을 사용한 디지털/아날로그변환기 및 그것을 사용한 표시장치의 구동회로 | |
US6507304B1 (en) | Current steering segmented DAC system | |
US6181191B1 (en) | Dual current source circuit with temperature coefficients of equal and opposite magnitude | |
US8531491B2 (en) | Control circuit for an organic light emitting diode panel | |
EP0252321B1 (en) | Digital-to-analog converter with gain compensation | |
US9385742B1 (en) | Wideband multi-mode current switch for digital to analog converter | |
TWI603587B (zh) | 數位類比轉換器 | |
JP4671766B2 (ja) | デジタル−アナログ変換器とデジタル−アナログ変換方法 | |
US9419636B1 (en) | Clocked current-steering circuit for a digital-to-analog converter | |
US20110050470A1 (en) | Digital-to-analog converter | |
US6310568B1 (en) | Digital-to-analog conversion circuit | |
US4644325A (en) | Low voltage, single power supply operated digital analog converter | |
US6922162B2 (en) | Current source blocks in monotonic precise current DAC | |
US11251806B2 (en) | Binary weighted current source and digital-to-analog converter | |
US10511321B2 (en) | Digital-to-analog converter and method for digital-to-analog conversion | |
TWI626829B (zh) | 數模轉換器電路 | |
US11212893B2 (en) | LED driver circuit and method | |
CN221327003U (zh) | 一种数控电流源 | |
US20240120930A1 (en) | Apparatus comprising a comparator device, and operating method therefor | |
GB2465187A (en) | Binary switched current sink | |
US6911847B2 (en) | Current switching type of high-speed logic circuit which generates output pair of differential signals each having accurately matched rise-time and fall-time waveform characteristics | |
KR20240035301A (ko) | Led 드라이버 및 그 dac 기준 회로 | |
CN117082672A (zh) | Led颜色及亮度控制设备及方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031204 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040302 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040302 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040402 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040405 |
|
RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20040405 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040415 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |