JP3512450B2 - メモリ試験装置及びメモリ試験方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】〔目 次〕 産業上の利用分野 従来の技術（図16，17） 発明が解決しようとする課題 課題を解決するための手段（図１，２） 作用 実施例（図３〜15） 発明の効果

【０００２】

【産業上の利用分野】本発明は、メモリ試験装置及びメ
モリ試験方法に関するものであり、更に詳しく言えば、
メモリセルがブロック毎に分割され、かつ、データが随
時書込み又は読出し可能な多ビットのメモリを試験する
装置及び方法の改善に関するものである。

【０００３】近年，情報処理システムにおいてデータ処
理量は増大の一途を辿っている。特に，音声処理，画像
処理等では、高機能，高性能のマイクロプロセッサや中
央演算処理装置等が使用される。また、その制御データ
を記憶するメモリとしてブロック化された複数のメモリ
セルを有し、かつ、ブロック選択信号と共通アドレスと
に基づいてデータの書込み／読出しをする多ビットのメ
モリが用いられる。

【０００４】このメモリ試験によれば、メモリセルブロ
ックを選択するブロック選択信号が順次活性化され、メ
モリセルブロック毎に試験が実行される。これにより、
メモリセルブロックに対するブロック選択信号の選択性
は保証することができる。すなわち、ブロック毎のメモ
リ機能の独立性能を保証することができる。しかし、メ
モリセルブロック間に跨がる故障を検出することが困難
となる。

【０００５】そこで、メモリ品種毎にブロック選択信号
と試験データとの供給方法を工夫して、多ビットメモリ
の各ビット間の干渉を原因とする故障を正確に検出する
ことができる装置及び方法が望まれている。

【０００６】

【従来の技術】図16，17は、従来例に係る説明図であ
る。図16（Ａ）は、多ビットメモリの試験システム図で
あり、図16（Ｂ）は、その試験信号発生部の内部構成図
である。また、図17はその問題点を説明する多ビットメ
モリの試験状態図をそれぞれ示している。

【０００７】例えば、多ビット型の（２５６ワード×８
ビット）のメモリを試験するシステムは、図16（Ａ）に
おいて、試験バス５に接続された外部記憶機器１，入出
力機器２，試験制御エディタ３及びホストコンピュータ
４を具備する。試験制御エディタ３は試験パターン発生
部３Ａ，波形整形部３Ｂ，電圧発生＆比較部３Ｃ及びテ
ストヘッド３Ｄ等を有する。試験パターン発生部３Ａは
Ｘアドレス発生回路３１，Ｙアドレス発生回路３２，Ｚ
アドレス発生回路３３，基本データ発生回路３４及び信
号出力回路３５を有する。

【０００８】当該システムの機能を説明する。例えば、
メモリセルがブロック毎に分割され、かつ、データが随
時書込み又は読出し可能な多ビットのメモリ（以下被試
験メモリともいう）１６を試験する場合、まず、入出力
機器２を介して試験起動データが入力されると、ホスト
コンピュータ４が外部記憶機器１から試験プログラムを
読み出す。試験プログラムはホストコンピュータ４によ
り識別され、その結果，当該プログラムにより定義され
た試験条件，試験起動命令ＳINが試験制御エディタ３に
転送される。

【０００９】試験制御エディタ３では試験起動命令ＳIN
とシステムクロック信号ＣＫとに基づいて試験パターン
が発生される。例えば、図16（Ｂ）に示すように、試験
パターン発生部３ＡのＸアドレス発生回路３１により、
当該メモリ１６のワード線選択に係るＸアドレスＸＡ１
〜ＸＡｎが発生され、Ｙアドレス発生回路３２により、
そのビット線選択に係るＹアドレスＹＡ１〜ＹＡｎが発
生され、Ｚアドレス発生回路３３により、そのブロック
選択に係るＺアドレスＺＡ１〜ＺＡｍを発生する。この
ＺアドレスＺＡ１〜ＺＡｍは、メモリセルブロックを指
定するブロック選択信号（ビット選択信号ともいう）Ｂ
Ｓ１〜ＢＳｍとなり、一般に被試験メモリ１６では各ビ
ット単位で独立にブロック選択信号を有している。ま
た、基本データ発生回路３４ではメモリセルをブロック
毎に試験する基本データＤＲ１〜ＤＲｍが発生される。

【００１０】これらＸアドレスＸＡ１〜ＸＡｎ，Ｙアド
レスＹＡ１〜ＹＡｎ，ブロック選択信号ＢＳ１〜ＢＳｍ
及び基本データＤＲ１〜ＤＲｍが信号出力回路３５を介
して波形整形部３Ｂに出力され、当該波形整形部３Ｂに
おいて、メモリ品種に応じ波形整形される。波形整形さ
れた試験パターンはメモリ品種に応じて電圧発生＆比較
部３Ｃにより入力電圧ＶＩに変換される。例えば、それ
が書込みデータＤIN等になる。なお、電圧発生＆比較部
３Ｃは出力データＤOUT を比較する際の出力電圧ＶＯを
発生する。そして、ＸアドレスＸＡ１〜ＸＡｎ，Ｙアド
レスＹＡ１〜ＹＡｎ，ブロック選択信号ＢＳ１〜ＢＳｍ
及び書込みデータＤINがテストヘッド３Ｄを介して被試
験メモリ１６に供給される。

【００１１】これにより、試験プログラムに基づいてブ
ロック選択信号ＢＳ１〜ＢＳｍが活性化されると、被試
験メモリ１６から帰還する出力データＤOUT と当該試験
制御エディタ３の期待値データとが電圧発生＆比較部３
Ｃにより比較される。その比較結果信号ＳOUT がホスト
コンピュータ４に応答され、外部出力機器２に試験結果
が表示される。以上により、ブロック毎にメモリセルが
試験される。

【００１２】

【発明が解決しようとする課題】ところで、従来例の多
ビットメモリの試験方法によれば、ブロック選択信号Ｂ
Ｓ１〜ＢＳｍが順次活性化され、メモリセルブロック毎
に試験が実行される。このため、メモリセルブロック間
に跨がる故障を検出することが困難となるという問題が
ある。例えば、図17に示すように、ｍ個のメモリセルブ
ロックＭ１〜Ｍｍを有する被試験メモリ１６において、
メモリブロック毎にブロック選択信号ＢＳ１〜ＢＳｍを
一意的に設定し、試験領域を定義している。これによ
り、メモリセルブロックＭ１〜Ｍｍに対するブロック選
択信号ＢＳ１〜ＢＳｍの選択性は保証することができ
る。換言すれば、各ビット単位でメモリ機能の保証をす
ることができ、ブロック毎のメモリ機能の独立性能を保
証することができる。

【００１３】しかし、図17に示すようにメモリ素子６Ａ
から差動アンプ６Ｂに出力される読出し信号ＲＳ，ＲＳ
バー（反転記号：上線を省略する）の短絡部分７を原因
とする出力データＤOUT の周り込みを把握することがで
きない。これは、信号ＲＳ，ＲＳバーの読出し線間に何
らかの原因で短絡部分７を生じ、ブロック選択されてい
ないメモリセルブロック，例えば、ブロックＭ１から読
出し信号ＲＳバーがブロック選択されたメモリセルブロ
ックＭ２の読出し信号ＲＳに周り込み、本来のメモリセ
ルブロックＭ２の試験が誤って実行される場合である。

【００１４】これにより、従来例の試験方法では、隣接
するメモリセルブロックの読出し線間に干渉等の障害が
あった場合に、正確なメモリ試験をすることができず、
被試験メモリや試験装置の信頼性の低下を招くこととな
る。本発明は、かかる従来例の問題点に鑑み創作された
ものであり、試験データのデコード機能を付加してメモ
リ品種毎にブロック選択信号及び試験データの供給方法
を工夫し、被試験メモリの各ビット間の干渉を原因とす
る故障を正確に検出することが可能となるメモリ試験装
置及びメモリ試験方法の提供を目的とする。

【００１５】

【課題を解決するための手段】本発明のメモリ試験装置
は、複数のメモリブロックを有するメモリの試験を行う
メモリ試験装置において、共通アドレスとブロック選択
アドレスとに基づいて、試験用データを、ブロック選択
されたメモリセル以外の非選択状態にあるメモリセルの
データを固定とする期待値データに加工する信号発生手
段を備えたことを特徴とする。

【００１６】また、本発明のメモリ試験装置は、図１に
例示するように、被試験メモリ１６のワード線選択に係
る第１のアドレスＸＡ１〜ＸＡｎをデコードして第１の
デコード結果信号Ｘ１〜Ｘｎを出力する第１の信号発生
手段１１と、該被試験メモリ１６のビット線選択に係る
第２のアドレスＹＡ１〜ＹＡｎをデコードして第２のデ
コード結果信号Ｙ１〜Ｙｎを出力する第２の信号発生手
段１２と、該被試験メモリ１６のブロック選択に係る第
３のアドレスＺＡ１〜ＺＡｍをデコードして第３のデコ
ード結果信号Ｚ１〜Ｚｍを出力する第３の信号発生手段
１３と、前記第１のデコード結果信号Ｘ１〜Ｘｎと前記
第２のデコード結果信号Ｙ１〜Ｙｎと前記第３のデコー
ド結果信号Ｚ１〜Ｚｍとに基づいて試験用データＤＲ１
〜ＤＲｍを加工して複数のメモリブロックを有するメモ
リ用の期待値データＤ１〜Ｄｍを生成する第４の信号発
生手段１４とを備えたことを特徴とする。

【００１７】上記したメモリ試験装置において、前記第
１のアドレスＸＡ１〜ＸＡｎ、前記第１のデコード結果
信号Ｘ１〜Ｘｎ、前記第２のアドレスＹＡ１〜ＹＡｎ、
前記第２のデコード結果信号Ｙ１〜Ｙｎ、前記第３のア
ドレスＺＡ１〜ＺＡｍ、前記第３のデコード結果信号Ｚ
１〜Ｚｍ、前記試験用データＤＲ１〜ＤＲｍ及び前記期
待値データＤ１〜Ｄｍが供給され、選択的に信号を出力
する信号選択出力手段１５を有することを特徴とする。

【００１８】また、本発明のメモリ試験方法は、図２に
例示するように、複数のメモリブロックを有するメモリ
試験を行うメモリ試験方法において、共通アドレスとブ
ロック選択アドレスとに基づいて、試験用データを、ブ
ロック選択されたメモリセルＭｍ［ｍ＝１，２，ｉ，・
・・ｍ］以外の非選択状態にあるメモリセルＭｍのデー
タを「０」又は「１」に固定した期待値データＤ１〜Ｄ
ｍに変換し、前記選択されたメモリセルＭｍと前記非選
択状態にあるメモリセルＭｍとの出力データＤＯＵＴと
前記期待値データＤ１〜Ｄｍとを比較することを特徴と
する。なお、上記した図番及び符号は、発明の理解を容
易にするために引用されたものであって、本発明を限定
するものではない。

【００１９】

【００２０】

【作 用】本発明のメモリ試験装置の動作を説明する。
例えば、図２に示すような被試験メモリ１６を試験する
際に、そのワード線選択に係る第１のアドレスＸＡ１〜
ＸＡｎが第１の信号発生手段１１のＸアドレス発生回路
11ＡによりＸアドレス発生定義信号ＳＸ１又はＸデコー
ド論理信号ＳＸ０に基づいて発生される。また、第１の
アドレスＸＡ１〜ＸＡｎがＸアドレスデコード出力回路
11Ｂにより解読され、その第１のデコード結果信号Ｘ１
〜Ｘｎが当該出力回路11Ｂから第４の信号発生手段１４
と信号選択出力手段１５とに出力される。

【００２１】また、当該メモリ１６のビット線選択に係
る第２のアドレスＹＡ１〜ＹＡｎが第２の信号発生手段
１２のＹアドレス発生回路21ＡによりＹアドレス発生定
義信号ＳＹ１又はＹデコード論理信号ＳＹ０に基づいて
発生される。第２のアドレスＹＡ１〜ＹＡｎがＹアドレ
スデコード出力回路21Ｂにより解読され、その第２のデ
コード結果信号Ｙ１〜Ｙｎが当該出力回路21Ｂから第４
の信号発生手段１４と信号選択出力手段１５とに出力さ
れる。

【００２２】さらに、当該メモリ１６のブロック選択に
係る第３のアドレスＺＡ１〜ＺＡｍが第３の信号発生手
段１３のＺアドレス発生回路31ＡによりＺアドレス発生
定義信号ＳＺ１又はＺデコード論理信号ＳＺ０に基づい
て発生される。第３のアドレスＺＡ１〜ＺＡｍはＺアド
レスデコード出力回路31Ｂにより解読され、その第３の
デコード結果信号Ｚ１〜Ｚｍが当該出力回路31Ｂから第
４の信号発生手段１４と信号選択出力手段１５とに出力
される。

【００２３】なお、当該メモリ１６に書き込む第１のデ
ータＤＲ１〜ＤＲｍが第４の信号発生手段１４の基準デ
ータ発生回路41Ａにより発生され、それが信号選択出力
手段１５に出力される。第１のデータＤＲ１〜ＤＲｍは
第１，第２及び第３のデコード結果信号Ｘ１〜Ｘｎ，Ｙ
１〜Ｙｎ，Ｚ１〜Ｚｍ及び論理制御信号Ｓ０，Ｓ１に基
づいてデータ加工回路41Ｂにより第２のデータＤ１〜Ｄ
ｍに加工される。その第２のデータＤ１〜Ｄｍが当該加
工回路41Ｂから信号選択出力手段１５に出力される。

【００２４】信号選択出力手段１５では第１のアドレス
ＸＡ１〜ＸＡｎ，第１のデコード結果信号Ｘ１〜Ｘｎ，
第２のアドレスＹＡ１〜ＹＡｎ，第２のデコード結果信
号Ｙ１〜Ｙｎ，第３のアドレスＺＡ１〜ＺＡｍ，第３の
デコード結果信号Ｚ１〜Ｚｍ，第１のデータＤＲ１〜Ｄ
Ｒｍ及び第２のデータＤ１〜Ｄｍが，例えば、試験プロ
グラムに基づいて選択出力される。

【００２５】このため、メモリ品種に対応したブロック
選択信号と試験データとを組み合わせることにより、第
３のデコード結果信号Ｚ１〜Ｚｍに基づくブロック選択
信号ＢＳ１〜ＢＳｍを通常のアドレスと同等に扱うこと
が可能となる。これにより、被試験メモリ１６を単ビッ
トのメモリとして構成変更することができ、その各ビッ
ト間の干渉を原因とする故障を正確に検出することが可
能となる。

【００２６】また、本発明のメモリ試験方法によれば、
例えば、ワード線選択に係る第１のアドレスＸＡ１〜Ｘ
Ａｎと、ビット線選択に係る第２のアドレスＹＡ１〜Ｙ
Ａｎと、第３のデコード結果信号Ｚ１〜Ｚｍに基づくブ
ロック選択信号ＢＳ１〜ＢＳｍと、第１のデータＤＲ１
〜ＤＲｍ及び第２のデータＤ１〜Ｄｍとが被試験メモリ
１６に供給される。この際に、ブロック選択されたメモ
リセルＭｉ以外の非選択状態のメモリセルＭｍの出力論
理が「０」又は「１」に固定される。

【００２７】このため、ブロック選択されたメモリセル
Ｍｉと非選択状態のメモリセルＭｍから成る出力データ
ＤOUT と、被試験メモリ１６の期待値データＤ１〜Ｄｍ
とを比較すると、メモリセルブロック間に跨がる故障を
検出することできる。すなわち、ブロック選択信号ＢＳ
１〜ＢＳｍが通常のアドレスとして機能し、多ビット構
成のメモリが単ビット構成のメモリに等価的に変わる。
このことから、その出力データＤOUT と期待値データＤ
１〜Ｄｍとが異なる場合に、メモリセルブロック間の故
障を検出することが可能となる。なお、出力データＤOU
T と期待値データＤ１〜Ｄｍとの比較結果に異常がなけ
れば、メモリセルブロック間に跨がる故障が無いことを
識別することができる。これにより、メモリ試験を精度
良く行うことがが可能となる。

【００２８】

【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図３〜15は、本発明の実施例に係るメ
モリ試験装置及びメモリ試験方法を説明する図である。
図３は、本発明の実施例に係る多ビットメモリの試験シ
ステムの構成図であり、図４は、そのＸアドレス発生ユ
ニットの内部構成図であり、図５は、そのＸアドレス発
生回路の内部構成図である。また、図６は、Ｙアドレス
発生ユニットの内部構成図であり、図７は、そのＹアド
レス発生回路の内部構成図である。

【００２９】図８は、Ｚアドレス発生ユニットの内部構
成図であり、図９は、そのＺアドレス発生回路の内部構
成図である。図10は、メモリパターン発生ユニットの内
部構成図であり、図11は、そのアドレス選択回路の内部
構成図である。図11（Ａ）は、基本データ発生回路の構
成図であり、図11（Ｂ）は、制御信号発生部の説明図で
ある。図12は、デコード信号選択回路の内部構成図であ
る。図13はプログラマブル信号選択回路の構成図であ
る。

【００３０】図14は本発明の実施例に係る多ビットメモ
リの試験方法の説明図であり、図15は、そのメモリ試験
動作の補足説明図をそれぞれ示している。例えば、多ビ
ット型の（Ｗワード×Ｎビット）のメモリを試験するシ
ステムは、図３において、試験バス100 に接続された試
験制御エディタ３０，ホストコンピュータ４０，磁気デ
ィスク５０，外部記憶機器６０，ディスプレイ７０，プ
リンタ８０及びキーボード９０を具備する。

【００３１】試験制御エディタ３０はプログラム可能な
試験パターンを発生する機能エディタである。当該エデ
ィタ３０の内部については後述する。ホストコンピュー
タ４０は試験制御エディタ３０，磁気ディスク５０，外
部記憶機器６０，ディスプレイ７０，プリンタ８０及び
キーボード９０の入出力を制御する。例えば、ホストコ
ンピュータ４０はキーボード９０を介して試験開始が入
力されると、試験プログラムを外部記憶機器６０から読
出し、それを試験制御エディタ３０に転送する。これに
より、被試験メモリ１６の試験を実行し、その試験結果
の認識する。

【００３２】この際に、試験プログラムにより定義され
た試験条件が各試験ユニットに転送される。キーボード
９０は試験プログラムの作成，変更及び試験開始等の外
部データを入力する。磁気ディスク５０はメモリ品種デ
ータ等を格納するディスクである。外部記憶機器６０は
被試験メモリ１６の試験プログラム等を記憶するもので
ある。ディスプレイ７０は試験条件や試験結果等を表示
するものである。プリンタ８０は被試験メモリ１６の試
験結果等をプリントアウトするものである。キーボード
９０は試験開始等の外部データを入力するサポートツー
ルである。

【００３３】試験制御エディタ３０はタイミング発生部
１０，プログラム可能な試験パターン発生部２０，波形
整形部２７，電圧発生＆比較部２８及びテストヘッド２
９等を有する。タイミング発生部１０は試験制御命令Ｓ
INに基づいてシステムクロック信号ＣＫ，試験制御信号
ＳＤＣ，品種制御信号Ｓｇ，整形制御信号Ｓｈ，比較制
御信号Ｓｉ及び入出力制御信号Ｓｊを発生する。ここ
で、試験制御信号ＳＤＣの内容は、Ｘアドレス発生定義
情報，Ｘデコード定義情報，Ｙアドレス発生定義情報，
Ｙデコード定義情報，Ｚアドレス発生定義情報及びＺデ
コード定義情報等である。

【００３４】試験パターン発生部２０はシステムクロッ
ク信号ＣＫ，試験制御信号ＳＤＣ及び品種制御信号Ｓｇ
に基づいて被試験メモリ１６に適合する試験パターンを
発生する。なお、当該パターン発生部２０の内部につい
ては後述する。波形整形部２７は整形制御信号Ｓｈに基
づいて試験パターン信号の入力形式とタイミングを規定
する。

【００３５】電圧発生＆比較部２８は波形整形された試
験パターンをメモリ品種に応じた入力電圧ＶＩに変換す
る。例えば、当該入力電圧ＶＩが書込みデータＤIN等に
なる。なお、電圧発生＆比較部３Ｃは比較制御信号Ｓｉ
に基づいて出力データＤOUTを比較する際の出力電圧Ｖ
Ｏを発生する。また、電圧発生＆比較部３Ｃは、出力デ
ータＤOUT と期待値データＤ１〜Ｄｍとを比較し、その
良否を判定する。

【００３６】テストヘッド２９は当該制御エディタ３０
と被試験メモリ１６とを接続するインターフェースであ
り、入出力制御信号Ｓｊに基づいて書込みデータＤIN，
共通アドレスＡDD0 〜ＡDDＮ等の転送を許可する。試験
パターン発生部２０はＸアドレス発生ユニット２１，Ｙ
アドレス発生ユニット２２，Ｚアドレス発生ユニット２
３，メモリパターン発生ユニット２４，プログラマブル
信号選択回路２５及び制御信号発生部２６から成る。

【００３７】すなわち、Ｘアドレス発生ユニット２１は
第１の信号発生手段１１の一例であり、被試験メモリ１
６のワード線選択に係るアドレスＸＡ１〜ＸＡｎを発生
したり、又は、当該アドレスＸＡ１〜ＸＡｎを解読し
て、そのデコード結果信号Ｘ１〜Ｘｎを出力する。例え
ば、Ｘアドレス発生ユニット２１は、図４に示すように
Ｘアドレス発生回路11Ａ，Ｘアドレスデコード出力回路
11Ｂ，Ｘアドレス定義レジスタ（以下Ａ−ＲＥＧとい
う）11Ｃ，Ｘデコード定義レジスタ（以下Ｄ−ＲＥＧと
いう）11Ｄ，ＡＮＤ回路11Ｅ及びＸセレクタ11Ｆを有す
る。

【００３８】Ｘアドレス発生回路11ＡはＸアドレス発生
定義信号ＳＸ１又はＸデコード論理信号ＳＸ０に基づい
てアドレスＸＡ１〜ＸＡｎを発生し、それをプログラマ
ブル信号選択回路２５とＸアドレスデコード出力回路11
Ｂとに出力する。なお、Ｘアドレス発生回路11Ａは、既
存のメモリ試験装置にも具備され、Ｘアドレス信号の計
算処理を行い、その結果を出力する。この計算処理は、
数値的加算，減算，乗算及び除算等である。

【００３９】当該発生回路11Ａは図５に示すようにＸア
ドレス初期値設定レジスタ（以下ＸＭＩＮ−ＲＥＧとい
う）101 ，下位Ｘアドレス計算レジスタ（以下ＸＢ−Ｒ
ＥＧという）102 ，中間Ｘアドレス計算レジスタ（以下
ＸＣ−ＲＥＧという）103 ，上位Ｘアドレス計算レジス
タ（以下ＸＳ−ＲＥＧという）104 ，Ｘアドレス計算器
（以下Ｘ−ＡＬＵという）105 及びＸアドレス出力レジ
スタ（以下ＸＡＤ−ＲＥＧという）106 から成る。

【００４０】Ｘアドレスデコード出力回路11Ｂはアドレ
スＸＡ１〜ＸＡｎを解読してデコード結果信号Ｘ１〜Ｘ
ｎを出力し、それをプログラマブル信号選択回路２５と
ＡＮＤ回路11Ｅとに出力する。例えば、Ｘアドレスデコ
ード回路11Ｂは、表１のような２ビットの入力Ａ，Ｂに
対してデコード結果として４ビットの出力Ｃ，Ｄ，Ｅ，
Ｆをする。

【００４１】

【表１】

【００４２】入力Ａ，ＢはＸアドレス発生回路11Ａの数
値計算結果，例えば、ＸアドレスＸＡ１，ＸＡ２に相当
し、出力Ｃ，Ｄ，Ｅ，Ｆはデコード結果信号Ｘ１〜Ｘ４
に相当する。なお、Ａ−ＲＥＧ11ＣはＸアドレス発生定
義信号ＳＸ１を設定するレジスタである。信号ＳＸ１は
Ｘアドレス発生の有効領域を定義する信号である。Ｄ−
ＲＥＧ11ＤはＸデコード定義信号ＳＸ２を設定するレジ
スタである。信号ＳＸ２はデコード信号の有効領域を定
義する信号である。ＡＮＤ回路11Ｅはデコード結果信号
Ｘ１〜ＸｎとＸデコード論理信号ＳＸ０との論理積をと
る回路である。これにより、アドレス発生領域が定義さ
れる。Ｘセレクタ11ＦはＸ定義選択信号Ｓｅに基づいて
Ｘアドレス発生定義信号ＳＸ１又はＸデコード論理信号
ＳＸ０のいづれか一方をＸアドレス発生回路11Ａに出力
する。

【００４３】これにより、Ｘアドレスの発生状態が監視
され、その状態がアドレス発生領域又はＸデコード定義
領域を越えた時に、Ｘアドレスの初期値がＸ−ＡＬＵ10
5 にロードされる。Ｙアドレス発生ユニット２２は第２
の信号発生手段１２の一例であり、被試験メモリ１６の
ビット線選択に係るアドレスＹＡ１〜ＹＡｎを発生した
り、又は、当該アドレスＹＡ１〜ＹＡｎを解読して、そ
のデコード結果信号Ｙ１〜Ｙｎを出力する。

【００４４】例えば、Ｙアドレス発生ユニット２２は、
図６に示すようにＹアドレス発生回路21Ａ，Ｙアドレス
デコード出力回路21Ｂ，Ｙアドレス定義レジスタ（以下
Ａ−ＲＥＧという）21Ｃ，Ｙデコード定義レジスタ（以
下Ｄ−ＲＥＧという）21Ｄ，ＡＮＤ回路21Ｅ及びＹセレ
クタ21Ｆを有する。Ｙアドレス発生回路21ＡはＹアドレ
ス発生定義信号ＳＹ１又はＹデコード論理信号ＳＹ０に
基づいてアドレスＹＡ１〜ＹＡｎを発生し、それをプロ
グラマブル信号選択回路２５とＹアドレスデコード出力
回路21Ｂとに出力する。

【００４５】例えば、当該発生回路21Ａは図７に示すよ
うにＹアドレス初期値設定レジスタ（以下ＹＭＩＮ−Ｒ
ＥＧという）201 ，下位Ｙアドレス計算レジスタ（以下
ＹＢ−ＲＥＧという）202 ，中間Ｙアドレス計算レジス
タ（以下ＹＣ−ＲＥＧという）203 ，上位Ｙアドレス計
算レジスタ（以下ＹＳ−ＲＥＧという）204 ，Ｙアドレ
ス計算器（以下Ｙ−ＡＬＵという）205 及びＹアドレス
出力レジスタ（以下ＹＡＤ−ＲＥＧという）206 から成
る。

【００４６】Ｙアドレスデコード出力回路21Ｂはアドレ
スＹＡ１〜ＹＡｎを解読してデコード結果信号Ｙ１〜Ｙ
ｎを出力し、それをプログラマブル信号選択回路２５と
ＡＮＤ回路21Ｅとに出力する。なお、Ａ−ＲＥＧ21Ｃは
Ｙアドレス発生定義信号ＳＹ１を設定するレジスタであ
り、Ｄ−ＲＥＧ21ＤはＹデコード定義信号ＳＹ２を設定
するレジスタである。ＡＮＤ回路21Ｅはデコード結果信
号Ｙ１〜ＹｎとＹデコード論理信号ＳＹ０との論理積を
とる回路である。Ｙセレクタ21ＦはＹ定義選択信号Ｓｅ
に基づいてＹアドレス発生定義信号ＳＹ１又はＹデコー
ド論理信号ＳＹ０のいづれか一方をＹアドレス発生回路
21Ａに出力する。

【００４７】これにより、Ｙアドレスの発生状態が監視
され、その状態がアドレス発生領域又はＹデコード定義
領域を越えた時に、Ｙアドレスの初期値がＹ−ＡＬＵ20
5 にロードされる。Ｚアドレス発生ユニット２３は第３
の信号発生手段１３の一例であり、被試験メモリ１６の
ブロック選択に係るアドレスＺＡ１〜ＺＡｎを発生した
り、又は、当該アドレスＺＡ１〜ＺＡｎを解読して、そ
のデコード結果信号Ｚ１〜Ｚｎを出力する。

【００４８】例えば、Ｚアドレス発生ユニット２３は、
図８に示すようにＺアドレス発生回路31Ａ，Ｚアドレス
デコード出力回路31Ｂ，Ｚアドレス定義レジスタ（以下
Ａ−ＲＥＧという）31Ｃ，Ｚデコード定義レジスタ（以
下Ｄ−ＲＥＧという）31Ｄ，ＡＮＤ回路31Ｅ及びＺセレ
クタ31Ｆを有する。Ｚアドレス発生回路31ＡはＺアドレ
ス発生定義信号ＳＺ１又はＺデコード論理信号ＳＺ０に
基づいてアドレスＺＡ１〜ＺＡｎを発生し、それをプロ
グラマブル信号選択回路２５とＺアドレスデコード出力
回路31Ｂとに出力する。

【００４９】例えば、当該発生回路31Ａは図９に示すよ
うにＺアドレス初期値設定レジスタ（以下ＺＭＩＮ−Ｒ
ＥＧという）301 ，下位Ｚアドレス計算レジスタ（以下
ＺＢ−ＲＥＧという）302 ，中間Ｚアドレス計算レジス
タ（以下ＺＣ−ＲＥＧという）303 ，上位Ｚアドレス計
算レジスタ（以下ＺＳ−ＲＥＧという）304 ，Ｚアドレ
ス計算器（以下Ｚ−ＡＬＵという）305 及びＺアドレス
出力レジスタ（以下ＺＡＤ−ＲＥＧという）306 から成
る。

【００５０】Ｚアドレスデコード出力回路31Ｂはアドレ
スＺＡ１〜ＺＡｎを解読してデコード結果信号Ｚ１〜Ｚ
ｎを出力し、それをプログラマブル信号選択回路２５と
ＡＮＤ回路31Ｅとに出力する。なお、Ａ−ＲＥＧ31Ｃは
Ｚアドレス発生定義信号ＳＺ１を設定するレジスタであ
り、Ｄ−ＲＥＧ31ＤはＺデコード定義信号ＳＺ２を設定
するレジスタである。ＡＮＤ回路31Ｅはデコード結果信
号Ｚ１〜ＺｎとＺデコード論理信号ＳＺ０との論理積を
とる回路である。Ｚセレクタ31ＦはＺ定義選択信号Ｓｄ
に基づいてＺアドレス発生定義信号ＳＺ１又はＺデコー
ド論理信号ＳＺ０のいづれか一方をＺアドレス発生回路
31Ａに出力する。

【００５１】これにより、Ｚアドレスの発生状態が監視
され、その状態がアドレス発生領域又はＺデコード定義
領域を越えた時に、Ｚアドレスの初期値がＺ−ＡＬＵ30
5 にロードされる。メモリパターン発生ユニット２４は
第４の信号発生手段１４の一例であり、被試験メモリ１
６に書き込む基準データ（第１のデータ）ＤＲ１〜ＤＲ
ｍを発生したり、又は、当該データＤＲ１〜ＤＲｍを加
工して論理固定データを含む期待値データ（第２のデー
タ）Ｄ１〜Ｄｍを出力する。当該発生ユニット２４は、
例えば、図10に示すように基本データ発生回路41Ａ，デ
ータ加工回路41Ｂ，デコード信号選択回路41Ｃ及び出力
論理選択回路41Ｄから成る。

【００５２】基本データ発生回路41Ａは図11（Ａ）に示
すようにデータ初期値設定レジスタ（以下ＤＩ−ＲＥＧ
という）401 ，データ計算器（以下Ｄ−ＡＬＵという）
402及びデータ出力レジスタ（以下Ｄ−ＲＥＧという）4
03 を有し、基準データＤＲ１〜ＤＲｍを発生する。基
準データＤＲ１〜ＤＲｍはデータ加工回路41Ｂとプログ
ラマブル信号選択回路２５とに出力される。

【００５３】データ加工回路41Ｂはｍ個の選択回路Ｇ１
〜Ｇｍから成り、被試験メモリ１６のメモリセルブロッ
クに印加する書込みデータＤINを発生する。選択回路Ｇ
１は各デコード結果信号Ｘ１〜Ｘｎ，Ｙ１〜Ｙｎ，Ｚ１
〜Ｚｍと、論理制御信号Ｓ０又はＳ１に基づいて被試験
メモリ１６の第１のメモリセルブロックに印加する期待
値データＤ１を発生する。期待値データＤ１は基準デー
タＤＲ１又は論理固定データＤ１である。基準データＤ
Ｒ１を選択する場合には、被試験メモリ１６に対してブ
ロック選択信号ＢＳ１がアサートされ、他のブロック選
択信号ＢＳ２〜ＢＳｍがネゲートされる。論理固定デー
タＤ１を選択する場合には当該ブロック選択信号ＢＳ１
がネゲートされる。

【００５４】また、選択回路Ｇ２は各デコード結果信号
Ｘ１〜Ｘｎ，Ｙ１〜Ｙｎ，Ｚ１〜Ｚｍと、論理制御信号
Ｓ０又はＳ１に基づいて第２のメモリセルブロックに印
加する期待値データＤ２を発生する。期待値データＤ２
は基準データＤＲ２又は論理固定データＤ２である。基
準データＤＲ２を選択する場合には被試験メモリ１６に
対してブロック選択信号ＢＳ２がアサートされ、他のブ
ロック選択信号ＢＳ１，ＢＳ３〜ＢＳｍがネゲートされ
る。論理固定データＤ２を選択する場合には当該ブロッ
ク選択信号ＢＳ２がネゲートされる。

【００５５】同様に、選択回路Ｇｍは各デコード結果信
号Ｘ１〜Ｘｎ，Ｙ１〜Ｙｎ，Ｚ１〜Ｚｍと、論理制御信
号Ｓ０又はＳ１に基づいて第ｍのメモリセルブロックに
印加する期待値データＤｍを発生する。期待値データＤ
ｍは基準データＤＲｍ又は論理固定データＤｍである。
基準データＤＲｍを選択する場合には被試験メモリ１６
に対してブロック選択信号ＢＳｍがアサートされ、他の
ブロック選択信号ＢＳ１〜ＢＳ〔ｍ−１〕がネゲートさ
れる。論理固定データＤｍを選択する場合には当該ブロ
ック選択信号ＢＳｍがネゲートされる。

【００５６】なお、デコード信号選択回路41Ｃは図12に
示すように信号変換部404 と、３個の信号選択回路405
〜407 から成る。信号変換部404 はデコード選択制御信
号Ｓａ，Ｓｂに基づいてＸ選択制御信号ＳＸ，Ｙ選択制
御信号ＳＹ，Ｚ選択制御信号ＳＺを発生する回路であ
る。信号選択回路405 はＸ選択制御信号ＳＸに基づいて
デコード結果信号Ｘ１〜Ｘｎをデータ加工回路41Ｂに出
力する回路である。

【００５７】信号選択回路406 はＹ選択制御信号ＳＹに
基づいてデコード結果信号Ｙ１〜Ｙｎをデータ加工回路
41Ｂに出力する回路である。信号選択回路407 はＺ選択
制御信号ＳＺに基づいてデコード結果信号Ｚ１〜Ｚｍを
データ加工回路41Ｂに出力する回路である。出力論理選
択回路41Ｄは、論理選択信号Ｓｃに基づいて論理制御信
号Ｓ０又はＳ１を選択する回路である。ここで、論理制
御信号Ｓ０は、非選択状態のメモリセルＭｍの出力論理
を「０」に固定する信号であり、論理制御信号Ｓ１は、
非選択状態のメモリセルＭｍの出力論理を「１」に固定
する信号である。

【００５８】これにより、メモリパターン発生ユニット
２４では試験プログラムの定義内容に従い、デコード結
果信号Ｚ１〜Ｚｍと期待値データＤ１〜Ｄｍが対応付け
られる。このデコード結果信号Ｚ１〜Ｚｍはメモリセル
ブロックを選択するブロック選択信号ＢＳ１〜ＢＳｍと
なる。ＸアドレスＸＡ１〜ＸＡｎやＹアドレスＹＡ１〜
ＹＡｎは共通アドレスＡDD0 〜ＡDDＮとなる。なお、メ
モリ試験時に、書込みデータＤINとして、ブロック選択
するメモリセルには１／０の基準データを印加し、非選
択のメモリセルには出力論理を「１」又は「０」に固定
する期待値データを印加する。

【００５９】プログラマブル信号選択回路２５は信号選
択出力手段１５の一例であり、被試験メモリ１６の品種
に応じた試験パターン信号（対象信号）を選択する。例
えば、品種制御信号Ｓｇに基づいて対象信号，すなわ
ち、アドレスＸＡ１〜ＸＡｎ，デコード結果信号Ｘ１〜
Ｘｎ，アドレスＹＡ１〜ＹＡｎ，デコード結果信号Ｙ１
〜Ｙｎ，アドレスＺＡ１〜ＺＡｍ，デコード結果信号Ｚ
１〜Ｚｍ，基準データＤＲ１〜ＤＲｍ及び期待値データ
Ｄ１〜Ｄｍを選択出力する。

【００６０】例えば、プログラマブル信号選択回路２５
は、図13に示すように４つの信号選択回路501 〜504 か
ら成る。信号選択回路501 は品種制御信号Ｓｇに基づい
てアドレスＸＡ１〜ＸＡｎ又はデコード結果信号Ｘ１〜
Ｘｎを選択する回路である。信号選択回路502 は品種制
御信号Ｓｇに基づいてアドレスＹＡ１〜ＹＡｎ又はデコ
ード結果信号Ｙ１〜Ｙｎを選択する回路である。信号選
択回路503 は品種制御信号Ｓｇに基づいてアドレスＺＡ
１〜ＺＡｎ又はデコード結果信号Ｚ１〜Ｚｎを選択する
回路である。信号選択回路504 は品種制御信号Ｓｇに基
づいて基準データＤＲ１〜ＤＲｍ又は期待値データＤ１
〜Ｄｍを選択する回路である。

【００６１】当該信号選択回路２５は、被試験メモリ１
６のクランプ時の基準データ又は期待値データを選択す
る機能を兼ねている。これは、被試験メモリ１６のメモ
リセルブロックが非選択となった場合，すなわち、ブロ
ック選択信号ＢＳｍがアンイネーブルとなり、その出力
がクランプされる回路構成を有する場合が対象である。

【００６２】制御信号発生部２６は図11（Ｂ）におい
て、例えば、システムクロック信号ＣＫと試験制御信号
ＳＤＣに基づいてデコード選択制御信号Ｓａ，Ｓｂ，論
理選択信号Ｓｃ，Ｚ定義選択信号Ｓｄ，Ｘ定義選択信号
Ｓｅ，Ｙ定義選択信号Ｓｆ，論理制御信号Ｓ０及びＳ１
をそれぞれ発生する。次に、本発明の実施例に係るメモ
リ試験装置の動作を説明する。被試験メモリ１６の一例
としては、その説明を簡略化するため、４ワード×３ビ
ットのメモリ素子の場合とする。すなわち、Ｘアドレス
＝２ビット，Ｙアドレス＝２ビット，ブロック選択信号
＝３ビットのメモリ３６を試験する場合を説明する。な
お、ブロック選択信号ＢＳｍはメモリセルの選択時には
「１」＝アサート状態となり、非選択時には「０」＝ネ
ゲート状態となる場合とする。

【００６３】まず、図14に示すように試験制御エディタ
３０と被試験メモリ３６とを接続し、ホストコンピュー
タ４０により試験タイミング，電源電圧等を設定して、
試験を実行する。この際に、テストヘッド２９を介して
３つのメモリセルＭ１〜Ｍ３に書込みデータＤINを入力
し、アドレスＡDD０〜ＡDD３を共通して各メモリセルＭ
１〜Ｍ３に入力する。また、ブロック選択信号ＢＳ１を
メモリセルＭ１に入力し、ブロック選択信号ＢＳ２をメ
モリセルＭ２に入力し、ブロック選択信号ＢＳ３をメモ
リセルＭ３にそれぞれ入力する。必要に応じて書込み許
可信号Ｗ／Ｒを各メモリセルＭ１〜Ｍ３に供給する。

【００６４】すなわち、試験制御エディタ３０のＡ−Ｒ
ＥＧ11ＣにＸアドレス発生定義情報＝「２ビット」を設
定し、Ａ−ＲＥＧ21ＣにＹアドレス発生定義情報＝「２
ビット」を設定し、Ａ−ＲＥＧ31ＣにＺアドレス発生定
義情報＝「３ビット」をそれぞれ設定する。また、Ｄ−
ＲＥＧ11ＤにＸデコード領域定義情報＝「２ビット」を
設定し、Ｄ−ＲＥＧ21ＤにＹデコード領域定義情報＝
「２ビット」を設定し、Ｄ−ＲＥＧ31ＤにＺデコード領
域定義情報＝「３ビット」をそれぞれ設定する。

【００６５】また、Ｘ定義選択信号Ｓｅに基づいてＸア
ドレス発生側をアサートし、Ｙ定義選択信号Ｓｆに基づ
いてＹアドレス発生側をアサートし、Ｚ定義選択信号Ｓ
ｄに基づいてデコード結果発生側をそれぞれアサートす
る。さらに、ＸＭＩＮ−ＲＥＧ101 にＸアドレス＝初期
値「０」を設定し、ＹＭＩＮ−ＲＥＧ201 にＹアドレス
＝初期値「０」を設定し、ＺＭＩＮ−ＲＥＧ301 にＺア
ドレス＝初期値「０」をそれぞれ設定する。

【００６６】これにより、Ｘアドレス発生ユニット２１
のＸアドレス発生回路11ＡによりＸアドレス発生定義信
号ＳＸ１に基づいて被試験メモリ３６のワード線選択に
係るアドレスＸＡ１，ＸＡ２が発生される。また、アド
レスＸＡ１，ＸＡ２がＸアドレスデコード出力回路11Ｂ
により解読され、そのデコード結果信号Ｘ１，Ｘ２が当
該出力回路11ＢからＡＮＤ回路11Ｅとプログラマブル信
号選択回路２５とに出力される。

【００６７】また、Ｙアドレス発生回路21ＡによりＹア
ドレス発生定義信号ＳＹ１に基づいて当該メモリ３６の
ビット線選択に係るアドレスＹＡ１，ＹＡ２が発生され
る。アドレスＹＡ１，ＹＡ２がＹアドレスデコード出力
回路21Ｂにより解読され、そのデコード結果信号Ｙ１，
Ｙ２が当該出力回路21ＢからＡＮＤ回路21Ｅとプログラ
マブル信号選択回路２５とに出力される。

【００６８】さらに、Ｚアドレス発生回路31ＡによりＺ
デコード論理信号ＳＺ０に基づいて当該メモリ３６のブ
ロック選択に係るアドレスＺＡ１〜ＺＡ３が発生され
る。アドレスＺＡ１〜ＺＡ３はＺアドレスデコード出力
回路31Ｂにより解読され、そのデコード結果信号Ｚ１〜
Ｚ３が当該出力回路31ＢからＡＮＤ回路31Ｅとプログラ
マブル信号選択回路２５とに出力される。

【００６９】また、論理選択信号Ｓｃに基づいて、論理
選択回路41Ｄから論理制御信号Ｓ０を選択出力し、デコ
ード選択制御信号Ｓａ，Ｓｂをアサートしてデコード信
号選択回路41Ｃの「Ｚデコード発生側」を選択する。こ
れにより、デコード信号選択回路41Ｃの信号選択回路40
7 ではＺ選択制御信号ＳＺに基づいてデコード結果信号
Ｚ１〜Ｚｍが選択され、それがデータ加工回路41Ｂに出
力される。

【００７０】例えば、被試験メモリ３６の第１のメモリ
セルＭ１を選択する場合には、データ加工回路41Ｂの選
択回路Ｇ１では、デコード結果信号Ｚ１＝「１」と基準
データＤＲ１とに基づいて期待値データＤ１を発生す
る。すなわち、期待値データＤ１は基準データＤＲ１＝
「１／０」となる。また、選択回路Ｇ２はデコード結果
信号Ｚ２＝「０」と論理制御信号Ｓ０に基づいて第２の
メモリセルブロックＭ２に印加する期待値データＤ２を
発生する。期待値データＤ２は論理固定データＤ２＝
「０」である。同様に、選択回路Ｇ３はデコード結果信
号Ｚ３と論理制御信号Ｓ０に基づいて第３のメモリセル
ブロックＭ３に印加する期待値データＤ３を発生する。
期待値データＤ３は論理固定データＤ３＝「０」であ
る。

【００７１】これにより、ブロック選択信号ＢＳ１がア
サートし、ブロック選択信号ＢＳ２，ＢＳ３がネゲート
する場合の書込みデータは、ＤIN＝〔ＤＲ１，Ｄ２，Ｄ
３〕＝〔１／０，０，０〕となる。また、第２のメモリ
セルＭ２を選択する場合には、選択回路Ｇ１では、デコ
ード結果信号Ｚ１＝「０」と論理制御信号Ｓ０とに基づ
いて期待値データＤ１を発生する。期待値データＤ１は
論理固定データＤ１＝「０」となる。また、選択回路Ｇ
２はデコード結果信号Ｚ２＝「１」と基準データＤＲ２
に基づいて期待値データＤ２を発生する。期待値データ
Ｄ２は基準データＤＲ２＝「１／０」である。同様に、
選択回路Ｇ３はデコード結果信号Ｚ３と論理制御信号Ｓ
０に基づいて期待値データＤ３を発生する。期待値デー
タＤ３は論理固定データＤ３＝「０」である。

【００７２】これにより、ブロック選択信号ＢＳ２がア
サートし、ブロック選択信号ＢＳ１，ＢＳ３がネゲート
する場合の書込みデータは、ＤIN＝〔Ｄ１，ＤＲ２，Ｄ
３〕＝〔０，１／０，０〕となる。さらに、第３のメモ
リセルＭ３を選択する場合には、選択回路Ｇ１では、デ
コード結果信号Ｚ１＝「０」と論理制御信号Ｓ０とに基
づいて期待値データＤ１を発生する。期待値データＤ１
は論理固定データＤ１＝「０」となる。また、選択回路
Ｇ２はデコード結果信号Ｚ２＝「０」と論理制御信号Ｓ
０に基づいて期待値データＤ２を発生する。期待値デー
タＤ２は論理固定データＤ２＝「０」である。同様に、
選択回路Ｇ３はデコード結果信号Ｚ３と基準データＤＲ
３に基づいて期待値データＤ３を発生する。期待値デー
タＤ３は基準データＤＲ３＝「１／０」である。

【００７３】これにより、ブロック選択信号ＢＳ３がア
サートし、ブロック選択信号ＢＳ１，ＢＳ２がネゲート
する場合の書込みデータは、ＤIN＝〔Ｄ１，Ｄ２，ＤＲ
３〕＝〔０，０，１／０〕となる。プログラマブル信号
選択回路２５では品種制御信号Ｓｇに基づいて共通アド
レスＡDD０〜ＡDD３，ブロック選択信号ＢＳ１＝「１」
に対して書込みデータＤIN＝〔ＤＲ１，Ｄ２，Ｄ３〕が
組み合わされ、それが波形整形部２７，電圧発生＆比較
部２８及びテストヘッド２９を経由して被試験メモリ３
６に供給される。また、ブロック選択信号ＢＳ２＝
「１」に対して書込みデータＤIN＝〔Ｄ１，ＤＲ２，Ｄ
３〕が組み合わされ、それが波形整形部２７，電圧発生
＆比較部２８及びテストヘッド２９を経由して被試験メ
モリ３６に供給される。さらに、ブロック選択信号ＢＳ
３＝「１」に対して書込みデータＤIN＝〔Ｄ１，Ｄ２，
ＤＲ３〕が組み合わされ、それが波形整形部２７，電圧
発生＆比較部２８及びテストヘッド２９を経由して被試
験メモリ３６に供給される。

【００７４】以上のような条件設定を実施すると、ブロ
ック選択信号ＢＳ１〜ＢＳ３が通常のアドレスとして機
能し、４ワード×３ビット構成の被試験メモリ３６が１
２ワード×１ビット構成のメモリに変わる。また、図15
のメモリ試験動作を補足する簡易構成図において、ブロ
ック選択信号ＢＳ１＝「１」，書込みデータＤIN＝〔Ｄ
Ｒ１，Ｄ２，Ｄ３〕を印加した場合、当該メモリ３６の
出力データＤOUT と期待値データ＝〔ＤＲ１，Ｄ２，Ｄ
３〕とが電圧発生＆比較部２８により比較され、それが
異なっていた場合には、「隣接するメモリセルブロック
Ｍ１，Ｍ２間に故障がある旨」を比較結果信号ＳOUTを
介してホストコンピュータ４０により識別される。図15
の簡易構成図においてアドレス，書込み許可信号Ｗ／Ｒ
の表示を省略している。

【００７５】同様に、ブロック選択信号ＢＳ２＝
「１」，書込みデータＤIN＝〔Ｄ１，ＤＲ２，Ｄ３〕を
印加した場合、又は、ブロック選択信号ＢＳ３＝
「１」，書込みデータＤIN＝〔Ｄ１，Ｄ２，ＤＲ３〕を
印加した場合に、当該メモリ３６の出力データＤOUT と
期待値データ＝〔Ｄ１，ＤＲ２，Ｄ３〕又は〔Ｄ１，Ｄ
２，ＤＲ３〕とが電圧発生＆比較部２８によりそれぞれ
比較され、それが異なっていた場合には、「隣接するメ
モリセルブロックＭ２，Ｍ３やＭ１，Ｍ３間に故障があ
る旨」を比較結果信号ＳOUT を介してホストコンピュー
タ４０により識別される。

【００７６】このようにして、本発明の実施例に係るメ
モリ試験システムによれば、図３に示すように、Ｘアド
レス発生ユニット２１，Ｙアドレス発生ユニット２２，
Ｚアドレス発生ユニット２３，メモリパターン発生ユニ
ット２４及びプログラマブル信号選択回路２５から成る
プログラム可能な試験パターン発生部２０を具備する。

【００７７】このため、ＸアドレスＸＡ１〜ＸＡｎ，Ｙ
アドレスＹＡ１〜ＹＡｎ，デコード結果信号Ｚ１〜Ｚ
ｍ，基準データＤＲ１〜ＤＲｍ，期待値データＤ１〜Ｄ
ｍ等の試験データとをプログラマブル信号選択回路２５
により組み合わせることにより、品種に対応したメモリ
試験をすることができる。また、デコード結果信号Ｚ１
〜Ｚｍに基づくブロック選択信号ＢＳ１〜ＢＳｍを通常
のアドレスと同等に扱うことが可能となる。

【００７８】さらに、本発明のメモリ試験方法によれ
ば、ワード線選択に係る２ビットのアドレスＸＡ１，Ｘ
Ａ２と、２ビットのビット線選択に係るアドレスＹＡ
１，ＹＡ２と、３ビットのデコード結果信号Ｚ１〜Ｚ３
に基づくブロック選択信号ＢＳ１〜ＢＳ３とを４ワード
×３ビットの被試験メモリ３６に供給している。この際
に、ブロック選択されたメモリセル以外の非選択状態の
メモリセルの出力論理が「０」に固定される。

【００７９】このため、ブロック選択信号ＢＳ１〜ＢＳ
３が、あたかも、アドレス信号のように動作し、４ワー
ド×３ビット構成の被試験メモリ３６が１２ワード×１
ビット構成のメモリに等価的に変更することが可能とな
る。このことから、その出力データＤOUT と期待値デー
タＤ１〜Ｄ３とが異なる場合にはメモリセルブロック間
に跨がる故障を検出することが可能となる。また、出力
データＤOUT と期待値データ＝〔ＤＲ１，Ｄ２，Ｄ
３〕，〔Ｄ１，ＤＲ２，Ｄ３〕又は〔Ｄ１，Ｄ２，ＤＲ
３〕との比較結果に異常がなければ、メモリセルブロッ
ク間に跨がる故障が無いことが識別される。

【００８０】これにより、多ビット構成の被試験メモリ
１６，３６等を単ビットのメモリとして試験することが
可能となり、従来例では困難であった各メモリセルブロ
ック間のビット干渉を原因とする故障を正確に把握する
ことが可能となる。このことで、メモリ試験装置の機能
向上を図ることが可能となる。なお、メモリブロックＭ
１〜Ｍ３毎にブロック選択信号ＢＳ１〜ＢＳ３を一意的
に設定し、試験領域を定義すれば、従来例と同様にメモ
リセルブロックＭ１〜Ｍ３に対するブロック選択信号Ｂ
Ｓ１〜ＢＳｍの選択性を保証することができる。すなわ
ち、各メモリセルブロック単位でメモリ機能の保証をす
ることができ、ブロック毎のメモリ機能の独立性能を保
証することができる。また、メモリ構成につき、ビット
数が２ⁿとならないメモリ素子においても、本格的なメ
モリ試験を行うことが可能となる。

【００８１】

【発明の効果】以上説明したように、本発明のメモリ試
験装置によればアドレス、ブロック選択信号、基本デー
タ及び期待値データ等を発生する４つの信号発生手段
と、これら試験データを組み合わせる信号選択出力手段
とを具備する。このため、ブロック選択信号と試験デー
タとを組み合わせることにより、品種に対応したメモリ
試験を行うことが可能となる。また、ブロック選択信号
を通常のアドレスと同等に扱うことが可能となる。この
ことで、多ビットのメモリを単ビットのメモリとして試
験をすることが可能となる。

【００８２】また、本発明のメモリ試験方法によれば、
３つのアドレス，３つのデコード結果信号及び２種類の
データとを組み合わせて多ビットのメモリが試験され
る。また、ブロック選択信号により選択されたメモリセ
ル以外の非選択状態のメモリセルの出力論理が「０」又
は「１」に固定される。このため、ブロック選択信号が
通常のアドレスとして機能し、多ビット構成のメモリが
単ビット構成のメモリに等価的に変わることから、被試
験メモリの出力データとその期待値データとを比較する
ことにより、メモリセルブロック間に跨がる故障を正確
に検出することが可能となる。

【００８３】これにより、メモリ試験の精度向上と、多
ビットメモリやその試験装置の信頼性の向上とに寄与す
るところが大きい。

【図面の簡単な説明】

【図１】本発明に係るメモリ試験装置の原理図である。

【図２】本発明に係るメモリ試験方法の原理図である。

【図３】本発明の実施例に係る多ビットメモリの試験シ
ステムの構成図である。

【図４】本発明の実施例に係るＸアドレス発生ユニット
の内部構成図である。

【図５】本発明の実施例に係るＸアドレス発生回路の内
部構成図である。

【図６】本発明の実施例に係るＹアドレス発生ユニット
の内部構成図である。

【図７】本発明の実施例に係るＹアドレス発生回路の内
部構成図である。

【図８】本発明の実施例に係るＺアドレス発生ユニット
の内部構成図である。

【図９】本発明の実施例に係るＺアドレス発生回路の内
部構成図である。

【図10】本発明の実施例に係るメモリパターン発生ユニ
ットの内部構成図である。

【図11】本発明の実施例に係る基準データ発生回路及び
制御信号発生部の説明図である。

【図12】本発明の実施例に係るデコード信号選択回路の
内部構成図である。

【図13】本発明の実施例に係るプログラマブル信号選択
回路の構成図である。

【図14】本発明の実施例に係る多ビットメモリの試験方
法の説明図である。

【図15】本発明の実施例に係るメモリ試験動作の補足説
明図である。

【図16】従来例に係る多ビットメモリの試験装置の説明
図である。

【図17】従来例に係る問題点を説明する多ビットメモリ
の試験状態図である。

【符号の説明】

１１〜１４…第１〜第４の信号発生手段、 １５…信号選択出力手段、 11Ａ…Ｘアドレス発生回路、 21Ａ…Ｙアドレス発生回路、 31Ａ…Ｚアドレス発生回路、 11Ｂ…Ｘアドレスデコード出力回路、 21Ｂ…Ｙアドレスデコード出力回路、 31Ｂ…Ｚアドレスデコード出力回路、 41Ａ…基準データ発生回路、 41Ｂ…データ加工回路、 ＸＡ１〜ＸＡｎ…第１のアドレス、 ＹＡ１〜ＹＡｎ…第２のアドレス、 ＺＡ１〜ＺＡｍ…第３のアドレス、 Ｘ１〜Ｘｎ…第１のデコード結果信号、 Ｙ１〜Ｙｎ…第２のデコード結果信号、 Ｚ１〜Ｚｍ…第３のデコード結果信号、 ＳＸ０…Ｘデコード論理信号、 ＳＹ０…Ｙデコード論理信号、 ＳＺ０…Ｙデコード論理信号、 ＳＸ１…Ｘアドレス発生定義信号、 ＳＹ１…Ｙアドレス発生定義信号、 ＳＺ１…Ｚアドレス発生定義信号、 ＤＲ１〜ＤＲｍ…第１のデータ、 Ｄ１〜Ｄｍ…第２のデータ（期待値データ）、 Ｓ０，Ｓ１…論理制御信号、 ＢＳｍ，〔ｍ＝１〜ｍ〕…ブロック選択信号、 ＡDD０〜ＡDDＮ，〔Ｎ＝０〜Ｎ〕…共通アドレス。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 複数のメモリブロックを有するメモリの
   試験を行うメモリ試験装置において、 共通アドレスとブロック選択アドレスとに基づいて、試
   験用データを、ブロック選択されたメモリセル以外の非
   選択状態にあるメモリセルのデータを固定とする期待値
   データに加工する信号発生手段を備えたことを特徴とす
   るメモリ試験装置。
2. 【請求項２】 被試験メモリのワード線選択に係る第１
   のアドレスをデコードして第１のデコード結果信号を出
   力する第１の信号発生手段と、 該被試験メモリのビット線選択に係る第２のアドレスを
   デコードして第２のデコード結果信号を出力する第２の
   信号発生手段と、 該被試験メモリのブロック選択に係る第３のアドレスを
   デコードして第３のデコード結果信号を出力する第３の
   信号発生手段と、 前記第１のデコード結果信号と前記第２のデコード結果
   信号と前記第３のデコード結果信号とに基づいて試験用
   データを加工して複数のメモリブロックを有するメモリ
   用の期待値データを生成する第４の信号発生手段とを備
   えたことを特徴とするメモリ試験装置。
3. 【請求項３】 前記第１のアドレス、前記第１のデコー
   ド結果信号、前記第２のアドレス、前記第２のデコード
   結果信号、前記第３のアドレス、前記第３のデコード結
   果信号、前記試験用データ及び前記期待値データが供給
   され、選択的に信号を出力する信号選択出力手段を有す
   ることを特徴とする請求項２に記載のメモリ試験装置。
4. 【請求項４】 複数のメモリブロックを有するメモリの
   試験を行うメモリ試験装置において、 共通アドレスとブロック選択アドレスとに基づいて、試
   験用データを、ブロック選択されたメモリセル以外の非
   選択状態にあるメモリセルのデータを固定とする期待値
   データに加工する信号発生手段と、 前記期待値データを前記複数のメモリブロックに書き込
   んで読み出した出力データと該期待値データとを比較す
   る比較回路とを備えたことを特徴とするメモリ試験装
   置。
5. 【請求項５】 複数のメモリブロックを有するメモリの
   試験を行うメモリ試験方法において、 共通アドレスとブロック選択アドレスとに基づいて、試
   験用データを、ブロック選択されたメモリセル以外の非
   選択状態にあるメモリセルのデータを「０」又は「１」
   に固定した期待値データに変換し、前記選択されたメモ
   リセルと前記非選択状態にあるメモリセルとの出力デー
   タと前記期待値データとを比較することを特徴とするメ
   モリ試験方法。