JP3505812B2 - モータ駆動装置 - Google Patents
モータ駆動装置Info
- Publication number
- JP3505812B2 JP3505812B2 JP26239694A JP26239694A JP3505812B2 JP 3505812 B2 JP3505812 B2 JP 3505812B2 JP 26239694 A JP26239694 A JP 26239694A JP 26239694 A JP26239694 A JP 26239694A JP 3505812 B2 JP3505812 B2 JP 3505812B2
- Authority
- JP
- Japan
- Prior art keywords
- stepper motor
- current
- signal
- circuit
- stepper
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Control Of Stepping Motors (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ステッパモータの励磁
ＯＮ／ＯＦＦ時に発生する貫通電流を防止する貫通電流
防止回路を備えたモータ駆動装置に関する。 【０００２】 【従来の技術】パーソナルコンピュータやワードプロセ
ッサなどの外部記憶装置として用いられるＦＤＤには、
ステッパモータが使用される。 【０００３】図３はステッパモータ駆動の構成を、図４
はステップ信号入力時のタイミングチャートを示す。 【０００４】図３において、１はＦＤＤ、２はＦＤＤ用
カスタムＬＳＩ、３はステッパモータ、４はロジック回
路、５はステップ用ロジック回路、６はステッパドライ
バ回路である。 【０００５】従来この種のＦＤＤはメディアに対して読
み書きを行うリード／ライト（Ｒ／Ｗ）ヘッドを有し、
その移動（シーク）のためにステッパモータ３を使用し
ている。上記ステッパモータ３はシステムからのステッ
プ信号（−ＳＴＰ）１８が１発入力されるにつき１トラ
ック移動する。その方向はシステムからのディレクショ
ン信号（ＤＩＲ）２３により決定される。ステップ信号
入力時のタイミングチャートは図４で示される。 【０００６】図５は従来のロジック回路４のステッパモ
ータ用タイマー部の回路構成図である。図５において、
ロジック回路４内部のステッパ励磁カウンタ回路は、ト
グルフリップフロップ３７〜４４、ＮＡＮＤゲート４
５，４６及びインバータ６０から構成される。 【０００７】上記トグルフリップフロップ３７〜４４
は、クロックＣＬＫ２１（例えば、１２８μｓ）をカウ
ントアップして所定の周期を計るタイマーを構成してい
る。 【０００８】上記ＮＡＮＤゲート４５は、上記タイマー
が１３２カウント（１６．９ｍｓ）するとＬ信号を出力
し、ＮＡＮＤゲート４６でＣＬＫ２１をゲートする構成
となっている。 【０００９】上記ロジック回路４は、上記ステップ信号
（−ＳＴＰ）１８、ディレクション信号（ＤＩＲ）２３
を受け、ステップ信号入力から一定時間ステッパモータ
駆動（励磁）をＯＮするための＋ＥＮＢ信号７、及びス
テッパモータ３のコイルに流す電流方向を変える、換言
すれば励磁相を切り換えるための信号ＳＴＰ１（８）、
ＳＴＰ２（９）を作成する。 【００１０】上記ステップ用ロジック回路５は、後述す
る相切替え時の貫通電流防止のためのロジック回路を含
み、ステッパドライバ回路６を直接駆動するための信号
として、ＳＴＰ１Ａ１０、ＳＴＰ１Ｂ１１、ＳＴＰ２Ａ
１２、ＳＴＰ２Ｂ１３を作成する（図４参照）。 【００１１】図６はステッパドライバ回路６の回路構成
図であり、ＯＡ相のみを示している。この図と同様の回
路がＯＢ相としても存在し、合わせてステッパドライバ
回路６となる。 【００１２】図６において、ステッパドライバ回路６
は、信号ＳＴＰ１Ａ１０によりＯＮ／ＯＦＦするトラン
ジスタＱ１（２９）、ＳＴＰ１Ｂ１１によりＯＮ／ＯＦ
ＦするトランジスタＱ２（３０）、パワートランジスタ
Ｑ３（２４），Ｑ４（２５），Ｑ５（２６），Ｑ６（２
７）、ステッパモータ内コイル２８、電源ＶＰＳ、ダイ
オードＤ１（３１），Ｄ２（３２），Ｄ３（３３），Ｄ
４（３４）、ＯＡ相出力端子＋ＯＡ１４，−ＯＡ１５か
ら構成される。 【００１３】ステッパドライバ回路６では、ステップ用
ロジック回路５から受けた信号によりステッパドライバ
内のパワートランジスタＱ３（２４），Ｑ４（２５），
Ｑ５（２６），Ｑ６（２７）を駆動して、ＯＡ相出力端
子＋ＯＡ１４，−ＯＡ１５，ＯＢ相出力端子＋ＯＡ１
６，−ＯＡ１７からステッパモータ内コイル２８に電流
を流す。また、制御信号＋ＥＮＢ７によりステッパドラ
イバ回路６の電源ＶＰＳのＯＮ／ＯＦＦを行う。 【００１４】図７はステップ信号ＳＴＰ入力時の電流量
の変化を示す波形図である。上記一連の動作により電源
ＶＰＳにて消費する電流は図７に示すようになる。 【００１５】相切替え時の貫通電流発生のメカニズムは
以下のようなものである。図８は貫通電流発生のメカニ
ズムを説明するためのステッパドライバ回路図、図９は
相切替え時の貫通電流発生タイミングを示す波形図であ
る。 【００１６】前記図３に示すように、この種のＦＤＤは
２つのコイルを使用したステッパモータを使用する。ま
た、図９からも明らかなように、それぞれのコイルに流
す電流方向の切替えは一定時間（この場合は１．５ｍ
ｓ）ずれて行われ、この切替え時に貫通電流が発生す
る。 図８において、通常ステッパモータを駆動させる
ときはパワートランジスタＱ３（２４），Ｑ４（２
５），Ｑ５（２６），Ｑ６（２７）のうち、(1)Ｑ３
（２４）とＱ６（２７）のみをＯＮする場合と、(2)Ｑ
４（２５）とＱ５（２６）のみをＯＮする場合とで２方
向の電流を流す。 【００１７】(1)の場合はＳＴＰ１Ａ１０はハイレベル
“Ｈ”、ＳＴＰ１Ｂ１１はローレベル“Ｌ”となり、ト
ランジスタＱ１（２９）はＯＮ、トランジスタＱ２（３
０）はＯＦＦとなる。逆に、(2)の場合はＳＴＰ１Ａ１
０はローレベル“Ｌ”、ＳＴＰ１Ｂ１１はハイレベル
“Ｈ”となり、トランジスタＱ１（２９）はＯＦＦ、ト
ランジスタＱ２（３０）はＯＮとなる。 【００１８】ここで、ＳＴＰ１が“Ｌ”から“Ｈ”へ移
行するタイミング、すなわち上記(2)の場合から(1)の場
合へ移行するタイミングを考える。 【００１９】上述の通り、(2)の場合はパワートランジ
スタＱ４（２５）とＱ５（２６）がＯＮし、＋ＯＡがＧ
ＮＤ、−ＯＡがＶＰＳとなり、ステッパモータ内コイル
２８に流れる電流は−ＯＡから＋ＯＡへ向かう方向へ流
れる。 【００２０】ＳＴＰ１を“Ｌ”から“Ｈ”へ切替えると
ＳＴＰ１Ａ、ＳＴＰ１Ｂがそれぞれ“Ｌ”から“Ｈ”
へ、“Ｈ”から“Ｌ”へ切り替わるが、ＳＴＰ１ＡとＳ
ＴＰ１Ｂが同時に切り替わるとして考える。 【００２１】これにより、パワートランジスタＱ３（２
４）からＱ６（２７）のＯＮ／ＯＦＦが全て逆転し、＋
ＯＡがＶＰＳ、−ＯＡがＧＮＤとなりステッパモータ内
コイル２８に流れる電流は＋ＯＡから−ＯＡへ向かう方
向へ変わろうとする。 【００２２】しかし、一般的にコイルに流れる電流が急
激に変化すると、逆起電力が発生し、この場合、ステッ
パモータ内コイル２８に流れる電流は−ＯＡから＋ＯＡ
へ向かう方向へ流し続けようとする。そのため、逆起電
力防止ダイオードＤ４（３４）を通してＧＮＤから電流
が供給され、−ＯＡの電位はダイオードＤ４（３４）で
の電圧降下分だけ低くなる。これにより、図８に示すよ
うにパワートランジスタＱ５（２６）に発生するラテラ
ルＮＰＮ寄生トランジスタ３５のエミッタの電位がベー
スの電位より０．７Ｖ以上低くなるために上記寄生トラ
ンジスタ３５がＯＮし、電流Ｉ（３６）が流れる。Ｉ
（３６）により、パワートランジスタＱ５（２６）はＯ
Ｎし、電源ＶＳＰからＱ５（２６）、Ｑ６（２７）を経
てＧＮＤに貫通電流２２が流れる。この貫通電流２２は
ステッパモータ内コイル２８に発生している逆起電力が
発生している間継続する。 【００２３】以下に上記タイミングで発生する貫通電流
のメカニズムを説明する。相切替え時に発生する貫通電
流のメカニズムの項で説明したように、図８において、
通常ステッパモータを駆動させるときはパワートランジ
スタＱ３（２４），Ｑ４（２５），Ｑ５（２６），Ｑ６
（２７）のうち、(1)Ｑ３（２４）とＱ６（２７）のみ
をＯＮする場合と、(2)Ｑ４（２５）とＱ５（２６）の
みをＯＮする場合とで２方向の電流を流す。 【００２４】ここで、上記(2)の状態で＋ＥＮＢ７をＯ
ＦＦ直後にＯＮするタイミングを考える。この時、＋Ｅ
ＮＢ７をＯＦＦすると、相切替え時と同様に逆起電力が
発生し、この場合、ステッパモータ内コイル２８に流れ
つづける電流は−ＯＡから＋ＯＡへ向かう方向へ流し続
けようとする。 【００２５】以下は相切替え時に発生する貫通電流と同
様に、電源ＶＰＳからＱ５（２６），Ｑ６（２７）を経
てＧＮＤに貫通電流２２が流れる。この貫通電流２２は
ステッパモータ内コイル２８に発生している逆起電力が
発生している間継続する。 【００２６】上述の通り、この場合の貫通電流の原因は
ステッパモータ内コイル２８に発生している逆起電力に
よりＱ５（２６）がＯＮすることである。この貫流電流
対策には主に２つの方法が併用されている。 【００２７】１つはＱ１（２９）、Ｑ２（３０）の配置
をできるだけ離すことで、上記寄生トランジスタのｈFH
を下げる方法がある。 【００２８】もう１つは、図９に示すようにＳＴＰ１Ａ
１０がＯＮするタイミングをロジック回路またはアナロ
グ回路にて遅らせ、逆起電力が発生している間はＱ５
（２６）、Ｑ６（２７）をともにＯＦＦするようにする
方法である。この場合は図３に示すステップ用ロジック
回路５にて約１６μｓの遅延を発生させている。なお、
上述の発生メカニズムの説明ではＳＴＰ１ＡとＳＴＰ１
Ｂが同時に切り替わる場合を示す。 【００２９】これらの対策により、相切替え時の貫通電
流を防止することができる。 【００３０】 【発明が解決しようとする課題】しかしながら、このよ
うな従来の貫通電流対策を施したＦＤＤ装置では、上記
ステッパドライバ回路６ＯＦＦ直後の、ステッパモータ
内コイル２８による逆起電力が発生している間に再度Ｏ
Ｎしたときに発生する図１０に示すようなパルス状の貫
通電流２２までも除去することはできず、これによる瞬
間的な消費電流の増加により、ステッパドライバ６に定
格を超える負荷を与えることでＦＤＤの信頼性を劣化さ
せるばかりでなく、システムの電源をリセットさせる等
の問題を発生させる可能性があるという問題点があっ
た。 【００３１】本発明は上記のような問題点を解消するも
のであり、励磁ＯＦＦ直後のＯＮ時には一定時間ラッチ
する機能を備えることにより、上記タイミングで発生す
るパルス状の貫通電流２２を除去することができるモー
タ駆動装置を得ることを目的とするものである。 【００３２】 本発明は上記目的を達成するために、ス
テッパモータの駆動をＯＮ／ＯＦＦする駆動信号とステ
ッパモータの内部にあるステッパモータ内コイルへの電
流流入方向を切り替え、ステッパモータの励磁相を切り
替えるための論理信号を作成する論理回路を有し、前記
論理回路には、前記駆動信号に従って前記ステッパモー
タ内コイルに接続された複数のパワートランジスタをそ
れぞれＯＮ／ＯＦＦ可能な駆動状態にし、前記論理信号
に従って前記所定のパワートランジスタをＯＮし、前記
ステッパモータ内コイルに所定の電流方向の電流を流す
ステッパドライバ回路と、前記駆動信号によって前記複
数のパワートランジスタを駆動不可能な状態にした時点
より所定時間を計測し、前記所定時間内に前記パワート
ランジスタをＯＮさせる論理信号が入力された場合で
も、前記所定時間の間、前記パワートランジスタの駆動
不可能な状態をラッチするラッチ手段とを設けたことを
特徴とする。 【００３３】 【作用】本発明によれば、ステッパモータの励磁相を切
替えるための論理信号、及びステッパドライバ回路の電
源をＯＮ／ＯＦＦするための論理信号を作成する論理回
路に、ステッパモータの励磁ＯＦＦ直後は逆起電力が発
生する所定時間ＯＮをラッチするラッチ手段が付加され
る。 【００３４】したがって、励磁ＯＦＦ直後のＯＮするタ
イミングが発生しても、ラッチ手段により一定時間ＯＮ
をラッチされるので貫通電流の発生を防止することがで
きる。 【００３５】 【実施例】以下、図面を参照して実施例を説明する。 【００３６】図１及び図２はモータ駆動装置の実施例を
示す図であり、ＦＤＤ装置の貫通電流防止回路に適用し
た例である。 【００３７】まず、構成を説明する。図１は、貫通電流
防止回路の構成図であり、前記図５に示すロジック回路
４内部のステッパ励磁カウンタ回路に用いたものであ
る。図１において、図５の従来例と同一部分には同一符
号を付してその説明を省略する。 【００３８】図１において、ロジック回路４内部のステ
ッパ励磁カウンタ回路は、トグルフリップフロップ３７
〜４４、ＮＡＮＤゲート４５，４６，４７、インバータ
６０、ＡＮＤゲート４８、ＳＲフリップフロップ４９，
５０及びＯＲゲート５１から構成される。 【００３９】すなわち、貫通電流防止回路６１（ラッチ
手段）として前記図５に示すロジック回路４に、４７〜
５１のゲートが新たに追加された構成となっている。 【００４０】上記トグルフリップフロップ３７〜４４
は、クロックＣＬＫ２１（例えば、１２８μｓ）をカウ
ントアップして所定の周期を計るタイマーを構成してい
る。 【００４１】上記ＮＡＮＤゲート４５は、上記タイマー
が１３４カウント（１７．２ｍｓ）するとＬ信号を出力
し、ＮＡＮＤゲート４６でＣＬＫ２１をゲートする構成
となっている。 【００４２】上記ＮＡＮＤゲート４７は、上記タイマー
が１３２カウント（１６．９ｍｓ）でＬ信号を出力す
る。 【００４３】上記ＳＲフリップフロップ４９は、ラッチ
信号作成用フリップフロップであり、上記ＳＲフリップ
フロップ５０は、上記ＳＲフリップフロップ４９をリセ
ットするためのものである。 【００４４】上記ＡＮＤゲート４８は、＋ＥＮＢ信号を
作成し、ＯＲゲート５１はＳＲフリップフロップ４９の
リセット回路を作成する。 【００４５】次に実施例の動作について説明する。貫通
電流防止回路６１では、ＮＡＮＤゲート４７にて従来の
タイミングである１３２カウント（１６．９ｍｓ）を作
成し、ラッチ信号作成用フリップフロップ４９のクロッ
クに入力する。 【００４６】ラッチ信号作成用フリップフロップ４９と
そのリセット用フリップフロップ５０は、クロックの立
ち下がりで動作するので、図２の貫通電流防止回路使用
時のタイミングチャートに示すような出力となる。 【００４７】ここで、ＮＡＮＤゲート４７の出力とラッ
チ信号作成用フリップフロップ４９の出力のＡＮＤゲー
ト４８出力をみると、フリップフロップ４９の出力が
“Ｈ”のときに−ＳＴＰ信号が入力されてもＡＮＤゲー
ト４８の出力は“Ｌ”にラッチされる。 【００４８】したがって、ステッパモータの励磁ＯＦＦ
直後の逆起電力が発生している間にＯＮするタイミング
が発生しても、上記貫通電流防止回路６１によって一定
時間ラッチすることで貫通電流２２の発生を防止するこ
とができる。 【００４９】なお、励磁ＯＮをラッチする時間幅ｔ３
は、次の相切替えに支障を来さない程度である必要があ
り、また逆起電力の継続時間も１２８μｓとしている。 【００５０】このように、本実施例によれば、ロジック
回路４内部のステッパ励磁カウンタ回路に、ステッパモ
ータ３の励磁ＯＦＦ直後は逆起電力が発生する所定時間
ＯＮをラッチする貫通電流防止回路６１（ラッチ手段）
を設けるようにしているので、ステッパモータ３の励磁
ＯＦＦ直後の逆起電力が発生している間にＯＮするタイ
ミングが発生しても、一定時間ラッチすることで貫通電
流２２の発生を未然に防止することができる。 【００５１】なお、上記実施例では、ＦＤＤ装置のロジ
ック回路に適用した例であるが、モータの励磁ＯＮ／Ｏ
ＦＦ時に発生する貫通電流を防止する回路であればどの
ようなモータ駆動装置にも適用できることは言うまでも
ない。 【００５２】なお、上記ロジック回路４、貫通電流防止
回路６１等を構成するゲートや回路、装置などは前述し
た実施例に限られないことは勿論である。 【００５３】 【発明の効果】本発明は上記実施例より明らかなよう
に、論理回路に、ステッパモータの励磁ＯＦＦ直後は逆
起電力が発生している時間ラッチするラッチ手段を設け
ているので、ステッパモータの励磁ＯＦＦ直後の逆起電
力が発生している間にＯＮするタイミングが発生して
も、一定時間ラッチすることで貫通電流の発生を防止す
ることができる。 【００５４】これにより、貫通電流防止回路を例えばＦ
ＤＤ装置に適用した場合、ＦＤＤの信頼性が向上し、さ
らに瞬間的な消費電流が発生しないことでシステムの電
源をリセットする可能性を完全に除去するという効果を
有する。
ＯＮ／ＯＦＦ時に発生する貫通電流を防止する貫通電流
防止回路を備えたモータ駆動装置に関する。 【０００２】 【従来の技術】パーソナルコンピュータやワードプロセ
ッサなどの外部記憶装置として用いられるＦＤＤには、
ステッパモータが使用される。 【０００３】図３はステッパモータ駆動の構成を、図４
はステップ信号入力時のタイミングチャートを示す。 【０００４】図３において、１はＦＤＤ、２はＦＤＤ用
カスタムＬＳＩ、３はステッパモータ、４はロジック回
路、５はステップ用ロジック回路、６はステッパドライ
バ回路である。 【０００５】従来この種のＦＤＤはメディアに対して読
み書きを行うリード／ライト（Ｒ／Ｗ）ヘッドを有し、
その移動（シーク）のためにステッパモータ３を使用し
ている。上記ステッパモータ３はシステムからのステッ
プ信号（−ＳＴＰ）１８が１発入力されるにつき１トラ
ック移動する。その方向はシステムからのディレクショ
ン信号（ＤＩＲ）２３により決定される。ステップ信号
入力時のタイミングチャートは図４で示される。 【０００６】図５は従来のロジック回路４のステッパモ
ータ用タイマー部の回路構成図である。図５において、
ロジック回路４内部のステッパ励磁カウンタ回路は、ト
グルフリップフロップ３７〜４４、ＮＡＮＤゲート４
５，４６及びインバータ６０から構成される。 【０００７】上記トグルフリップフロップ３７〜４４
は、クロックＣＬＫ２１（例えば、１２８μｓ）をカウ
ントアップして所定の周期を計るタイマーを構成してい
る。 【０００８】上記ＮＡＮＤゲート４５は、上記タイマー
が１３２カウント（１６．９ｍｓ）するとＬ信号を出力
し、ＮＡＮＤゲート４６でＣＬＫ２１をゲートする構成
となっている。 【０００９】上記ロジック回路４は、上記ステップ信号
（−ＳＴＰ）１８、ディレクション信号（ＤＩＲ）２３
を受け、ステップ信号入力から一定時間ステッパモータ
駆動（励磁）をＯＮするための＋ＥＮＢ信号７、及びス
テッパモータ３のコイルに流す電流方向を変える、換言
すれば励磁相を切り換えるための信号ＳＴＰ１（８）、
ＳＴＰ２（９）を作成する。 【００１０】上記ステップ用ロジック回路５は、後述す
る相切替え時の貫通電流防止のためのロジック回路を含
み、ステッパドライバ回路６を直接駆動するための信号
として、ＳＴＰ１Ａ１０、ＳＴＰ１Ｂ１１、ＳＴＰ２Ａ
１２、ＳＴＰ２Ｂ１３を作成する（図４参照）。 【００１１】図６はステッパドライバ回路６の回路構成
図であり、ＯＡ相のみを示している。この図と同様の回
路がＯＢ相としても存在し、合わせてステッパドライバ
回路６となる。 【００１２】図６において、ステッパドライバ回路６
は、信号ＳＴＰ１Ａ１０によりＯＮ／ＯＦＦするトラン
ジスタＱ１（２９）、ＳＴＰ１Ｂ１１によりＯＮ／ＯＦ
ＦするトランジスタＱ２（３０）、パワートランジスタ
Ｑ３（２４），Ｑ４（２５），Ｑ５（２６），Ｑ６（２
７）、ステッパモータ内コイル２８、電源ＶＰＳ、ダイ
オードＤ１（３１），Ｄ２（３２），Ｄ３（３３），Ｄ
４（３４）、ＯＡ相出力端子＋ＯＡ１４，−ＯＡ１５か
ら構成される。 【００１３】ステッパドライバ回路６では、ステップ用
ロジック回路５から受けた信号によりステッパドライバ
内のパワートランジスタＱ３（２４），Ｑ４（２５），
Ｑ５（２６），Ｑ６（２７）を駆動して、ＯＡ相出力端
子＋ＯＡ１４，−ＯＡ１５，ＯＢ相出力端子＋ＯＡ１
６，−ＯＡ１７からステッパモータ内コイル２８に電流
を流す。また、制御信号＋ＥＮＢ７によりステッパドラ
イバ回路６の電源ＶＰＳのＯＮ／ＯＦＦを行う。 【００１４】図７はステップ信号ＳＴＰ入力時の電流量
の変化を示す波形図である。上記一連の動作により電源
ＶＰＳにて消費する電流は図７に示すようになる。 【００１５】相切替え時の貫通電流発生のメカニズムは
以下のようなものである。図８は貫通電流発生のメカニ
ズムを説明するためのステッパドライバ回路図、図９は
相切替え時の貫通電流発生タイミングを示す波形図であ
る。 【００１６】前記図３に示すように、この種のＦＤＤは
２つのコイルを使用したステッパモータを使用する。ま
た、図９からも明らかなように、それぞれのコイルに流
す電流方向の切替えは一定時間（この場合は１．５ｍ
ｓ）ずれて行われ、この切替え時に貫通電流が発生す
る。 図８において、通常ステッパモータを駆動させる
ときはパワートランジスタＱ３（２４），Ｑ４（２
５），Ｑ５（２６），Ｑ６（２７）のうち、(1)Ｑ３
（２４）とＱ６（２７）のみをＯＮする場合と、(2)Ｑ
４（２５）とＱ５（２６）のみをＯＮする場合とで２方
向の電流を流す。 【００１７】(1)の場合はＳＴＰ１Ａ１０はハイレベル
“Ｈ”、ＳＴＰ１Ｂ１１はローレベル“Ｌ”となり、ト
ランジスタＱ１（２９）はＯＮ、トランジスタＱ２（３
０）はＯＦＦとなる。逆に、(2)の場合はＳＴＰ１Ａ１
０はローレベル“Ｌ”、ＳＴＰ１Ｂ１１はハイレベル
“Ｈ”となり、トランジスタＱ１（２９）はＯＦＦ、ト
ランジスタＱ２（３０）はＯＮとなる。 【００１８】ここで、ＳＴＰ１が“Ｌ”から“Ｈ”へ移
行するタイミング、すなわち上記(2)の場合から(1)の場
合へ移行するタイミングを考える。 【００１９】上述の通り、(2)の場合はパワートランジ
スタＱ４（２５）とＱ５（２６）がＯＮし、＋ＯＡがＧ
ＮＤ、−ＯＡがＶＰＳとなり、ステッパモータ内コイル
２８に流れる電流は−ＯＡから＋ＯＡへ向かう方向へ流
れる。 【００２０】ＳＴＰ１を“Ｌ”から“Ｈ”へ切替えると
ＳＴＰ１Ａ、ＳＴＰ１Ｂがそれぞれ“Ｌ”から“Ｈ”
へ、“Ｈ”から“Ｌ”へ切り替わるが、ＳＴＰ１ＡとＳ
ＴＰ１Ｂが同時に切り替わるとして考える。 【００２１】これにより、パワートランジスタＱ３（２
４）からＱ６（２７）のＯＮ／ＯＦＦが全て逆転し、＋
ＯＡがＶＰＳ、−ＯＡがＧＮＤとなりステッパモータ内
コイル２８に流れる電流は＋ＯＡから−ＯＡへ向かう方
向へ変わろうとする。 【００２２】しかし、一般的にコイルに流れる電流が急
激に変化すると、逆起電力が発生し、この場合、ステッ
パモータ内コイル２８に流れる電流は−ＯＡから＋ＯＡ
へ向かう方向へ流し続けようとする。そのため、逆起電
力防止ダイオードＤ４（３４）を通してＧＮＤから電流
が供給され、−ＯＡの電位はダイオードＤ４（３４）で
の電圧降下分だけ低くなる。これにより、図８に示すよ
うにパワートランジスタＱ５（２６）に発生するラテラ
ルＮＰＮ寄生トランジスタ３５のエミッタの電位がベー
スの電位より０．７Ｖ以上低くなるために上記寄生トラ
ンジスタ３５がＯＮし、電流Ｉ（３６）が流れる。Ｉ
（３６）により、パワートランジスタＱ５（２６）はＯ
Ｎし、電源ＶＳＰからＱ５（２６）、Ｑ６（２７）を経
てＧＮＤに貫通電流２２が流れる。この貫通電流２２は
ステッパモータ内コイル２８に発生している逆起電力が
発生している間継続する。 【００２３】以下に上記タイミングで発生する貫通電流
のメカニズムを説明する。相切替え時に発生する貫通電
流のメカニズムの項で説明したように、図８において、
通常ステッパモータを駆動させるときはパワートランジ
スタＱ３（２４），Ｑ４（２５），Ｑ５（２６），Ｑ６
（２７）のうち、(1)Ｑ３（２４）とＱ６（２７）のみ
をＯＮする場合と、(2)Ｑ４（２５）とＱ５（２６）の
みをＯＮする場合とで２方向の電流を流す。 【００２４】ここで、上記(2)の状態で＋ＥＮＢ７をＯ
ＦＦ直後にＯＮするタイミングを考える。この時、＋Ｅ
ＮＢ７をＯＦＦすると、相切替え時と同様に逆起電力が
発生し、この場合、ステッパモータ内コイル２８に流れ
つづける電流は−ＯＡから＋ＯＡへ向かう方向へ流し続
けようとする。 【００２５】以下は相切替え時に発生する貫通電流と同
様に、電源ＶＰＳからＱ５（２６），Ｑ６（２７）を経
てＧＮＤに貫通電流２２が流れる。この貫通電流２２は
ステッパモータ内コイル２８に発生している逆起電力が
発生している間継続する。 【００２６】上述の通り、この場合の貫通電流の原因は
ステッパモータ内コイル２８に発生している逆起電力に
よりＱ５（２６）がＯＮすることである。この貫流電流
対策には主に２つの方法が併用されている。 【００２７】１つはＱ１（２９）、Ｑ２（３０）の配置
をできるだけ離すことで、上記寄生トランジスタのｈFH
を下げる方法がある。 【００２８】もう１つは、図９に示すようにＳＴＰ１Ａ
１０がＯＮするタイミングをロジック回路またはアナロ
グ回路にて遅らせ、逆起電力が発生している間はＱ５
（２６）、Ｑ６（２７）をともにＯＦＦするようにする
方法である。この場合は図３に示すステップ用ロジック
回路５にて約１６μｓの遅延を発生させている。なお、
上述の発生メカニズムの説明ではＳＴＰ１ＡとＳＴＰ１
Ｂが同時に切り替わる場合を示す。 【００２９】これらの対策により、相切替え時の貫通電
流を防止することができる。 【００３０】 【発明が解決しようとする課題】しかしながら、このよ
うな従来の貫通電流対策を施したＦＤＤ装置では、上記
ステッパドライバ回路６ＯＦＦ直後の、ステッパモータ
内コイル２８による逆起電力が発生している間に再度Ｏ
Ｎしたときに発生する図１０に示すようなパルス状の貫
通電流２２までも除去することはできず、これによる瞬
間的な消費電流の増加により、ステッパドライバ６に定
格を超える負荷を与えることでＦＤＤの信頼性を劣化さ
せるばかりでなく、システムの電源をリセットさせる等
の問題を発生させる可能性があるという問題点があっ
た。 【００３１】本発明は上記のような問題点を解消するも
のであり、励磁ＯＦＦ直後のＯＮ時には一定時間ラッチ
する機能を備えることにより、上記タイミングで発生す
るパルス状の貫通電流２２を除去することができるモー
タ駆動装置を得ることを目的とするものである。 【００３２】 本発明は上記目的を達成するために、ス
テッパモータの駆動をＯＮ／ＯＦＦする駆動信号とステ
ッパモータの内部にあるステッパモータ内コイルへの電
流流入方向を切り替え、ステッパモータの励磁相を切り
替えるための論理信号を作成する論理回路を有し、前記
論理回路には、前記駆動信号に従って前記ステッパモー
タ内コイルに接続された複数のパワートランジスタをそ
れぞれＯＮ／ＯＦＦ可能な駆動状態にし、前記論理信号
に従って前記所定のパワートランジスタをＯＮし、前記
ステッパモータ内コイルに所定の電流方向の電流を流す
ステッパドライバ回路と、前記駆動信号によって前記複
数のパワートランジスタを駆動不可能な状態にした時点
より所定時間を計測し、前記所定時間内に前記パワート
ランジスタをＯＮさせる論理信号が入力された場合で
も、前記所定時間の間、前記パワートランジスタの駆動
不可能な状態をラッチするラッチ手段とを設けたことを
特徴とする。 【００３３】 【作用】本発明によれば、ステッパモータの励磁相を切
替えるための論理信号、及びステッパドライバ回路の電
源をＯＮ／ＯＦＦするための論理信号を作成する論理回
路に、ステッパモータの励磁ＯＦＦ直後は逆起電力が発
生する所定時間ＯＮをラッチするラッチ手段が付加され
る。 【００３４】したがって、励磁ＯＦＦ直後のＯＮするタ
イミングが発生しても、ラッチ手段により一定時間ＯＮ
をラッチされるので貫通電流の発生を防止することがで
きる。 【００３５】 【実施例】以下、図面を参照して実施例を説明する。 【００３６】図１及び図２はモータ駆動装置の実施例を
示す図であり、ＦＤＤ装置の貫通電流防止回路に適用し
た例である。 【００３７】まず、構成を説明する。図１は、貫通電流
防止回路の構成図であり、前記図５に示すロジック回路
４内部のステッパ励磁カウンタ回路に用いたものであ
る。図１において、図５の従来例と同一部分には同一符
号を付してその説明を省略する。 【００３８】図１において、ロジック回路４内部のステ
ッパ励磁カウンタ回路は、トグルフリップフロップ３７
〜４４、ＮＡＮＤゲート４５，４６，４７、インバータ
６０、ＡＮＤゲート４８、ＳＲフリップフロップ４９，
５０及びＯＲゲート５１から構成される。 【００３９】すなわち、貫通電流防止回路６１（ラッチ
手段）として前記図５に示すロジック回路４に、４７〜
５１のゲートが新たに追加された構成となっている。 【００４０】上記トグルフリップフロップ３７〜４４
は、クロックＣＬＫ２１（例えば、１２８μｓ）をカウ
ントアップして所定の周期を計るタイマーを構成してい
る。 【００４１】上記ＮＡＮＤゲート４５は、上記タイマー
が１３４カウント（１７．２ｍｓ）するとＬ信号を出力
し、ＮＡＮＤゲート４６でＣＬＫ２１をゲートする構成
となっている。 【００４２】上記ＮＡＮＤゲート４７は、上記タイマー
が１３２カウント（１６．９ｍｓ）でＬ信号を出力す
る。 【００４３】上記ＳＲフリップフロップ４９は、ラッチ
信号作成用フリップフロップであり、上記ＳＲフリップ
フロップ５０は、上記ＳＲフリップフロップ４９をリセ
ットするためのものである。 【００４４】上記ＡＮＤゲート４８は、＋ＥＮＢ信号を
作成し、ＯＲゲート５１はＳＲフリップフロップ４９の
リセット回路を作成する。 【００４５】次に実施例の動作について説明する。貫通
電流防止回路６１では、ＮＡＮＤゲート４７にて従来の
タイミングである１３２カウント（１６．９ｍｓ）を作
成し、ラッチ信号作成用フリップフロップ４９のクロッ
クに入力する。 【００４６】ラッチ信号作成用フリップフロップ４９と
そのリセット用フリップフロップ５０は、クロックの立
ち下がりで動作するので、図２の貫通電流防止回路使用
時のタイミングチャートに示すような出力となる。 【００４７】ここで、ＮＡＮＤゲート４７の出力とラッ
チ信号作成用フリップフロップ４９の出力のＡＮＤゲー
ト４８出力をみると、フリップフロップ４９の出力が
“Ｈ”のときに−ＳＴＰ信号が入力されてもＡＮＤゲー
ト４８の出力は“Ｌ”にラッチされる。 【００４８】したがって、ステッパモータの励磁ＯＦＦ
直後の逆起電力が発生している間にＯＮするタイミング
が発生しても、上記貫通電流防止回路６１によって一定
時間ラッチすることで貫通電流２２の発生を防止するこ
とができる。 【００４９】なお、励磁ＯＮをラッチする時間幅ｔ３
は、次の相切替えに支障を来さない程度である必要があ
り、また逆起電力の継続時間も１２８μｓとしている。 【００５０】このように、本実施例によれば、ロジック
回路４内部のステッパ励磁カウンタ回路に、ステッパモ
ータ３の励磁ＯＦＦ直後は逆起電力が発生する所定時間
ＯＮをラッチする貫通電流防止回路６１（ラッチ手段）
を設けるようにしているので、ステッパモータ３の励磁
ＯＦＦ直後の逆起電力が発生している間にＯＮするタイ
ミングが発生しても、一定時間ラッチすることで貫通電
流２２の発生を未然に防止することができる。 【００５１】なお、上記実施例では、ＦＤＤ装置のロジ
ック回路に適用した例であるが、モータの励磁ＯＮ／Ｏ
ＦＦ時に発生する貫通電流を防止する回路であればどの
ようなモータ駆動装置にも適用できることは言うまでも
ない。 【００５２】なお、上記ロジック回路４、貫通電流防止
回路６１等を構成するゲートや回路、装置などは前述し
た実施例に限られないことは勿論である。 【００５３】 【発明の効果】本発明は上記実施例より明らかなよう
に、論理回路に、ステッパモータの励磁ＯＦＦ直後は逆
起電力が発生している時間ラッチするラッチ手段を設け
ているので、ステッパモータの励磁ＯＦＦ直後の逆起電
力が発生している間にＯＮするタイミングが発生して
も、一定時間ラッチすることで貫通電流の発生を防止す
ることができる。 【００５４】これにより、貫通電流防止回路を例えばＦ
ＤＤ装置に適用した場合、ＦＤＤの信頼性が向上し、さ
らに瞬間的な消費電流が発生しないことでシステムの電
源をリセットする可能性を完全に除去するという効果を
有する。
【図面の簡単な説明】
【図１】本発明に係るモータ駆動装置の実施例の貫通電
流防止回路の回路構成図 【図２】同実施例の貫通電流防止回路のタイミングチャ
ート 【図３】従来のステッパモータ駆動装置の構成図 【図４】従来のステッパモータ駆動装置のステップ入力
時のタイミングチャート 【図５】従来のステッパモータ駆動装置のロジック回路
の回路図 【図６】従来のステッパモータ駆動装置のステッパドラ
イバ回路の回路図 【図７】従来のステッパモータ駆動装置のステップ入力
時の電流量の変化を示す図 【図８】従来のステッパモータ駆動装置の貫通電流発生
のメカニズムの説明図 【図９】従来のステッパモータ駆動装置の切替え時の貫
通電流を示すタイミングチャート 【図１０】従来のステッパモータ駆動装置の励磁オフ直
後の貫通電流を示すタイミングチャート 【符号の説明】 １ ＦＤＤ ３ ステッパモータ ４ ロジック回路 ５ ステップ用ロジック回路 ６ ステッパドライバ回路 ６１ 貫通電流防止回路（ラッチ手段）
流防止回路の回路構成図 【図２】同実施例の貫通電流防止回路のタイミングチャ
ート 【図３】従来のステッパモータ駆動装置の構成図 【図４】従来のステッパモータ駆動装置のステップ入力
時のタイミングチャート 【図５】従来のステッパモータ駆動装置のロジック回路
の回路図 【図６】従来のステッパモータ駆動装置のステッパドラ
イバ回路の回路図 【図７】従来のステッパモータ駆動装置のステップ入力
時の電流量の変化を示す図 【図８】従来のステッパモータ駆動装置の貫通電流発生
のメカニズムの説明図 【図９】従来のステッパモータ駆動装置の切替え時の貫
通電流を示すタイミングチャート 【図１０】従来のステッパモータ駆動装置の励磁オフ直
後の貫通電流を示すタイミングチャート 【符号の説明】 １ ＦＤＤ ３ ステッパモータ ４ ロジック回路 ５ ステップ用ロジック回路 ６ ステッパドライバ回路 ６１ 貫通電流防止回路（ラッチ手段）
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02P 8/00
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 ステッパモータの駆動をＯＮ／ＯＦＦす
る駆動信号とステッパモータの内部にあるステッパモー
タ内コイルへの電流流入方向を切り替え、ステッパモー
タの励磁相を切り替えるための論理信号を作成する論理
回路を有し、前記論理回路には、前記駆動信号に従って
前記ステッパモータ内コイルに接続された複数のパワー
トランジスタをそれぞれＯＮ／ＯＦＦ可能な駆動状態に
し、前記論理信号に従って前記所定のパワートランジス
タをＯＮし、前記ステッパモータ内コイルに所定の電流
方向の電流を流すステッパドライバ回路と、前記駆動信
号によって前記複数のパワートランジスタを駆動不可能
な状態にした時点より所定時間を計測し、前記所定時間
内に前記パワートランジスタをＯＮさせる論理信号が入
力された場合でも、前記所定時間の間、前記パワートラ
ンジスタの駆動不可能な状態をラッチするラッチ手段と
を設けたことを特徴とするモータ駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26239694A JP3505812B2 (ja) | 1994-10-26 | 1994-10-26 | モータ駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26239694A JP3505812B2 (ja) | 1994-10-26 | 1994-10-26 | モータ駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08126393A JPH08126393A (ja) | 1996-05-17 |
| JP3505812B2 true JP3505812B2 (ja) | 2004-03-15 |
Family
ID=17375192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26239694A Expired - Fee Related JP3505812B2 (ja) | 1994-10-26 | 1994-10-26 | モータ駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3505812B2 (ja) |
-
1994
- 1994-10-26 JP JP26239694A patent/JP3505812B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08126393A (ja) | 1996-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7492203B2 (en) | High speed flip-flops and complex gates using the same | |
| US7365575B2 (en) | Gated clock logic circuit | |
| KR100301546B1 (ko) | 펄스발생회로 | |
| JP3908618B2 (ja) | マルチモードラッチタイミング回路、ロジック回路、ロジック回路を動作させる方法、および、ロジック回路により必要とされるクロック電力を低減する方法 | |
| US6252450B1 (en) | Circuit and method for writing to a memory disk | |
| JPWO2005067136A1 (ja) | 電流制限回路およびモータドライブ回路 | |
| US6512645B1 (en) | Circuit and method for writing to a memory disk with a boosted voltage | |
| JP3505812B2 (ja) | モータ駆動装置 | |
| KR920018640A (ko) | Lcd 구동회로 | |
| JP3841251B2 (ja) | 冗長デコーディング回路及びその制御方法 | |
| JP2760431B2 (ja) | メモリ | |
| JP3166840B2 (ja) | 波形出力回路及びそれを備えたデバイス | |
| JPS649837B2 (ja) | ||
| JPH0515325B2 (ja) | ||
| JPH0622590A (ja) | 負荷体駆動装置 | |
| JP3078676B2 (ja) | 磁気ヘッド駆動回路 | |
| US6225828B1 (en) | Decoder for saving power consumption in semiconductor device | |
| JPH1127966A (ja) | 容量性負荷の駆動装置 | |
| JP2689878B2 (ja) | ジョセフソンラッチ回路 | |
| KR100502658B1 (ko) | 반도체 메모리 소자의 기준전압 발생기_ | |
| KR920008008Y1 (ko) | 3.5인치 플로피 디스크 드라이브의 270 TPI(Track Per Inch)구동회로 | |
| JPH0983338A (ja) | 半導体装置 | |
| KR100280416B1 (ko) | 파워스위칭회로 | |
| JPS63220402A (ja) | 磁気ヘツドの書き込み時ダンピング回路 | |
| JPH0738387A (ja) | 状態記憶回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031208 |
|
| LAPS | Cancellation because of no payment of annual fees |