JP3501360B2 - ポリマ補強カラム・グリッド・アレイ - Google Patents

ポリマ補強カラム・グリッド・アレイ

Info

Publication number
JP3501360B2
JP3501360B2 JP2000109574A JP2000109574A JP3501360B2 JP 3501360 B2 JP3501360 B2 JP 3501360B2 JP 2000109574 A JP2000109574 A JP 2000109574A JP 2000109574 A JP2000109574 A JP 2000109574A JP 3501360 B2 JP3501360 B2 JP 3501360B2
Authority
JP
Japan
Prior art keywords
melting point
substrate
column
polymer
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000109574A
Other languages
English (en)
Other versions
JP2000340712A (ja
Inventor
マリオ・ジョン・インターランテ
レイモンド・アラン・ジャクソン
スディプタ・クマー・レイ
ポール・エイ・ズッコ
スコット・アール・ドワイヤー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2000340712A publication Critical patent/JP2000340712A/ja
Application granted granted Critical
Publication of JP3501360B2 publication Critical patent/JP3501360B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/0415—Small preforms other than balls, e.g. discs, cylinders or pillars
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/17—Post-manufacturing processes
    • H05K2203/176—Removing, replacing or disconnecting component; Easily removable component
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に半導体パッケ
ージングに関し、特に、チップ・キャリア基板上のカラ
ムをポリマ補強して形成されるセラミック・カラム・グ
リッド・アレイ・パッケージに関する。
【０００２】
【従来の技術】セラミック・カラム・グリッド・アレイ
・パッケージは、多くの高性能特定用途向け集積回路及
びマイクロプロセッサ・チップにおいて使用されてい
る。ボンディング、アセンブリ及びテストの一般的な製
造プロセスにおいて、セラミック・カラム・グリッド・
アレイのワイヤ接続は、製造サイクルの終り近くに取り
付けられ、それにより取り扱い上の損傷を最小化する。
カラム・グリッド・アレイ処理に関する問題は、プリン
ト回路カードのリワークの間、グリッド・アレイ・パッ
ケージ上のカラムがパッケージ基板側から外れて、プリ
ント回路カード上に居残ることである。これらのカラム
を除去するために行われる、プリント回路カード上での
複数の局部加熱は、かなりの時間及び労働を要し、ラン
ド剥離を生じることにより、プリント回路カードを損傷
することがある。
【０００３】
【発明が解決しようとする課題】本発明の目的は、改良
されたセラミック・カラム・グリッド・アレイ、及びカ
ラム・グリッド基板上のカラム・グリッドのワイヤを機
械的に安定化する方法を提供することである。
【０００４】本発明の別の目的は、カラム・グリッドが
基板側に留まり、プリント回路カード側に残存しないで
リワークされ得る、改良されたカラム・グリッド・アレ
イを提供することである。
【０００５】
【課題を解決するための手段】当業者には明らかな前述
の及び他の目的が、本発明により達成される。１態様で
は、カラム・グリッド・アレイ・ワイヤの取り付け後、
低ガラス転移温度を有するポリマが基板上に被覆され
る。ポリマの硬化の際、ポリマが機械的にカラム・グリ
ッド・アレイ・ワイヤのベースまたはフィレット（fill
et）を補強し、セラミック・カラム・グリッド基板への
ワイヤの取り付けを改良する。ポリマは基板上に注入ま
たはスピン・コーティングされ、ワイヤ・カラムはんだ
材料の融点よりも低い温度で硬化される。プリント回路
カード上に実装されるセラミック・カラム・グリッド・
アレイの除去の際、全てのワイヤ・グリッドがアレイ・
パッケージ側に残存し、カラムはプリント回路カードそ
のものの側には残存しない。
【０００６】
【発明の実施の形態】本発明は、セラミック・カラム・
グリッド・アレイ・パッケージング技術を使用する特定
用途向け集積回路及びマイクロプロセッサなどの半導体
パッケージに有用である。本発明は特に、ワイヤ・カラ
ム・グリッド・アレイに好適である。ワイヤ・セラミッ
ク・カラム・グリッド・アレイは、しばしば使用される
パッケージ構造であり、当業者にはその構造を形成する
方法は既知である。ワイヤ・セラミック・カラム・グリ
ッド・アレイは、半導体集積回路のボンディング、アセ
ンブリ、及びテスト製造サイクルの一番最後に取り付け
られ、それにより取扱い上の損傷を最小化する。
【０００７】図１に示されるセラミック・カラム・グリ
ッド・アレイ・モジュール１０は、一般にプリント回路
カードまたはボード４０上に実装される。セラミック・
カラム・グリッド・アレイ・モジュール１０は、チップ
２０を基板またはモジュール３０上のパッド２４上の複
数のソルダ・ボールを介して、基板またはモジュール３
０に固定することにより形成される。基板３０は、デカ
ップリング・コンデンサ２８などの１つ以上の電子素子
２８を有し、これらはパッド２４及びソルダ・ボール２
２を介して、基板３０に電気的に接続される。一部のア
プリケーションでは、ソルダ・ボール２２及びパッド２
４が、エポキシなどのカプセル材２６によりカプセル化
される。熱伝導材料１６がチップ２０の露出面上に付着
され、チップ２０を保護するカバー１４が配置されると
き、チップ２０とキャップまたはカバー１４との間に、
直接熱接触が形成される。一般に、キャップまたはカバ
ー１４を基板またはモジュール３０に固定するために、
カバー・シーラント１８が提供される。基板３０は一般
に、ワイヤ・カラム３２などの入出力手段３２を介し
て、プリント回路カード４０に取り付けらる。図３によ
り明瞭に示されるように、ワイヤ・カラム３２は共融は
んだ３６を用いて、基板上のパッド３４に接着される。
同様に、図３により明瞭に示されるように、グリッド・
アレイのワイヤ・カラムは一般に、共融はんだ３８によ
り、プリント回路カード４０上のカード・ランド４２に
接着される。
【０００８】プリント回路カードは通常、有機積層複合
材を含む導電膜の１つ以上の層から形成される。時々、
プリント回路カードのテストの間に故障が発生し、セラ
ミック・カラム・グリッド・アレイ・パッケージ・モジ
ュールをプリント回路カードから除去しなければならな
いことがある。この際、セラミック・カラム・グリッド
・アレイはしばしば、チップ・キャリアまたはモジュー
ル基板上、及び有機プリント回路カード上の両方に、ワ
イヤ相互接続を取り残す。プリント回路カード４０から
カラム・グリッド・アレイ・モジュール１０を除去した
後の結果が、図２に示される。ワイヤ・カラム３２の幾
つかは基板３０に付着され、残りのものはプリント回路
カード４０に付着される。プリント回路カード上に残る
これらのカラムを除去するには、カード側の局部加熱が
必要とされる。カラムはかなりの時間及び労働を要する
プロセスにより除去され、そこでは可搬熱ガス・ツール
が除去サイトを加熱するために使用され、共融はんだ界
面が溶融すると、カラムがバキューム・ノズルにより取
り出される。プリント回路カード上の導体配線剥離によ
るカードの損傷を防止するように、注意が払われなけれ
ばならない。
【０００９】ワイヤ・カラム３２の詳細図が図３に示さ
れる。ワイヤ・カラム３２は一般に、２７０℃乃至３０
０℃の範囲の高融点を有するはんだ合金から成る。ワイ
ヤ・カラム材料は、低融点はんだによりぬれ性を有す
る。ワイヤ・カラムを形成する高融点材料は、スズが約
５％乃至約３０％の範囲の、鉛とスズの合金から成る。
約２％乃至３％の銀などの少量の追加の材料が、ワイヤ
・カラムを形成するために使用され得る。或いは、ワイ
ヤ・カラム３２は、約９９％のスズと１％のゲルマニウ
ムの合金、または約９７％のスズと３％の銅の合金など
の、ほぼ純粋な（near solid）スズから成ってもよい。
ワイヤ・カラム３２の直径は、約０．３ｍｍ乃至約０．
５ｍｍの範囲であり、これは超小型電子素子のための良
好な電気相互接続を提供するのに十分である。ワイヤ・
カラム３２の高さは、約１．０ｍｍ乃至約２．５ｍｍの
範囲である。
【００１０】図３に示されるように、ワイヤ・カラム３
２は共融はんだ３６により、パッド上の基板底面金属系
３４に取り付けられる。同様に、ワイヤ・カラム３２の
他端は、共融はんだ３８により、プリント回路カードの
ランド４２に取り付けられる。共融はんだは、フィレッ
ト（fillet）を形成し、ワイヤ・カラムがパッド３４ま
たはランド４２に突き当たる凹型の接合部を成す。両方
の接合部材３６及び３８に使われる共融はんだは、例え
ば６３／３７の比率のスズ／鉛合金である。勿論、異な
る融点を提供する他の比率のスズ／鉛合金を使用するこ
とも可能である。両方の接合材３６及び３８として、同
一のはんだが使用されるが、異なるはんだ材料がそれぞ
れに対して使用されてもよい。
【００１１】モジュールの除去の際の、一般的な故障メ
カニズムは、図４に示されるように、共融はんだ３６が
モジュール・パッド３４の近傍で破壊するか、プリント
回路カードのランド４２の近傍で、共融はんだ接合部３
８が破壊する（図示せず）。
【００１２】本発明は、図５及び図６に示すように、ワ
イヤ・カラム３２のフィレットを覆うように、薄いポリ
マ被覆５０が追加された、前述と同様に基板に取り付け
られる標準のセラミック・ワイヤ・カラム・グリッド・
アレイを使用する。選択されるポリマは、適切な被覆及
び温度特性を有さなければならない。ポリマ５０は、ワ
イヤ・カラムのフィレットに薄い共形の被覆を提供する
ために、分配またはスピン・コーティング可能でなけれ
ばならない。硬化膜の一般的な厚さは、約５μｍ乃至約
５０μｍの範囲であり、好適な厚さは約５μｍ乃至約１
５μｍである。少量のポリマをカラム・グリッド・アレ
イの１つ以上の隅に注入し、表面張力が材料を広げるこ
とを可能にするなどの、別の被覆方法も、使用され得
る。基板３０は一般にセラミックから成るが、基板への
ポリマの良好な接着が獲得されるならば、有機基板また
はシリコン基板も使用され得る。
【００１３】使用されるポリマは、カラム・グリッド・
アレイ接続において使用される共融合金の融点以下で硬
化されなければならない。一般に、鉛／スズ共融合金の
融点は、約１８０℃である。従って、ポリマはこの温度
以下で硬化されなければならない。ポリマのガラス転移
温度、すなわちポリマが軟化する温度は、ワイヤ・カラ
ムを形成するために使用される鉛／スズ合金の融点以下
であるべきである。
【００１４】ポリマ５０は、セラミック基板３０及び金
属パッド３４の下面に良好に接着すべきであり、ワイヤ
・カラム３２を基板パッド３４に接着する鉛／スズはん
だ３６の表面との十分な接着を有するべきである。薄い
ポリマ被覆５０は、カードのリワークの間に、９０／１
０はんだにより接合されたワイヤ・カラムが、溶融共融
合金から分離されないようにする。ポリマ５０はセラミ
ック・カラム・グリッド・アレイに機械的補強を提供
し、ワイヤ・カラム３２が半導体モジュール側にに留ま
り、モジュールが必要に応じて再利用され得ることを保
証する。
【００１５】好適なポリマ材料は、約１４２℃のガラス
転移温度を有するシロキサン・ポリイミドである。１メ
チル−２ピロリドン（ＮＭＰ）内のシロキサン・ポリイ
ミドの約４％乃至約５％の溶液が、ポリマ被覆として良
好に作用することが判明した。良好に作用することが判
明した別の被覆は、ジェネラル・エレクトリック社から
提供されるポリイミドＵｌｔｅｍ１０４０（商標）であ
り、これは約１８０℃のガラス転移温度を有する。例え
ば約３％乃至５％のアンチモンを含むスズ／アンチモン
などの他の低温はんだ界面は、約２３２℃の融点を有
し、鉛／スズはんだは、約１８０℃乃至約２４０℃の融
点範囲を有する。或いは、鉛／スズ共融はんだの代わり
に、他の様々な比率が使用され得る。更に、パラジウム
添加共融はんだなどの一過性液体はんだ界面も、本発明
と共に使用され得る。
【００１６】次に、ポリマ改良型セラミック・カラム・
グリッド・アレイを形成するプロセスについて述べるこ
とにする。図５に示されるようなセラミック・カラム・
グリッド・アレイ・モジュール１０が、基板３０の表面
をクリーニングするために、プラズマ・アッシャ（plas
ma asher）内に配置される。アッシング・ステップに続
き、接着促進材の薄層が基板上に被覆され（１μｍ乃至
２μｍ）、それらにはユニオン・カーバイド社から提供
されるＡ１１００、ガンマ・アミノプロピルトリエトキ
シシラン、またはシラン・ベースのカップリング剤など
が含まれる。次に、基板が約１０５℃乃至約１１０℃に
加熱され、適切なシロキサン・ポリイミド溶液がセラミ
ック基板上に分配される。この分配は、各面上のカラム
の縁部に沿って、または４つの隅において実施される。
シロキサン・ポリイミドは、約１００℃乃至約１２０℃
の基板温度において、カラムに沿って広がり、ワイヤ・
カラムのフィレット上に、入出力パッドからカラム・シ
ャンクの頭上約０．５ｍｍ乃至約１．０ｍｍ（約２０ミ
ル乃至約４０ミル）の高さの薄い被覆を形成する。ポリ
イミド被覆基板はポリイミドを硬化させるために、窒素
雰囲気炉内で約１５０℃乃至約１６０℃の温度で１時間
乃至２時間硬化される。
【００１７】図６は、ポリマによりカプセル化されたカ
ラム・フィレットの詳細図であり、特に、はんだ接合部
３６におけるワイヤ・カラム３２のフィレット領域が、
ポリイミド膜により被覆されることを示す。ワイヤ・カ
ラムのシャンク上の被覆は、ワイヤ・カラムが基板の入
出力パッドに接合するフィレットのベースから、約０．
７５ｍｍ乃至約１．０ｍｍ（３０ミル乃至４０ミル）離
れたところでは、数μｍ程に先細りになる。
【００１８】図７に示されるように、有機プリント回路
カードからのモジュールの除去に際して、ワイヤ・カラ
ムが基板側に留まるように、ポリイミドが機械的にカラ
ム・グリッド・アレイを強化する。図８に示されるよう
に、ワイヤ・カラムはプリント回路カードから離され、
せいぜい少量の鉛／スズ共融はんだだけがカード・ラン
ド４２上に残り、ワイヤ・カラム３２は基板３０側に留
まる。ポリイミドは１８０℃以下のガラス転移温度を有
するので、リワークの間にモジュールをプリント回路カ
ードから除去する間に、ポリイミドがしなやか（compli
ant）となり、はんだが溶融するとき、共融はんだが移
動するのを阻止する。結果的に、鉛／すずワイヤ・カラ
ムが、モジュール側のワイヤ・カラム接合部の共融はん
だ界面に接合されて維持され、モジュールが再利用可能
となる。
【００１９】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２０】（１）集積回路チップを回路ボード上に実
装するパッケージであって、片面上に集積回路チップが
実装され、反対面上に複数の入出力パッドを有する基板
と、はんだ合金から成り、はんだ接合により、前記基板
の前記反対面上の対応する入出力パッドに取り付けられ
る、少なくとも１つのワイヤ・カラムと、前記ワイヤ・
カラムのフィレット上に共形被覆を提供する、前記基板
の前記反対面上のポリマ被覆とを含む、パッケージ。 （２）前記ワイヤ・カラムが前記基板の前記入出力パッ
ドに、低融点はんだを用いて固定される、前記（１）記
載のパッケージ。 （３）前記ワイヤ・カラムが高融点はんだ合金から成
る、前記（１）記載のパッケージ。 （４）前記ワイヤ・カラムが約０．３ｍｍ乃至約０．５
ｍｍの直径、及び約１．０ｍｍ乃至約２．５ｍｍの高さ
を有する、前記（１）記載のパッケージ。 （５）前記ポリマ被覆が前記基板上で約５μｍ乃至約４
０μｍの範囲の厚さを有し、前記ワイヤ・カラムに沿っ
て、約０．３ｍｍ乃至約１ｍｍの範囲の高さで延びる、
前記（１）記載のパッケージ。 （６）前記ポリマがシロキサン・ポリイミドである、前
記（１）記載のパッケージ。 （７）前記ポリマが前記低融点はんだの融点より低いガ
ラス転移温度を有する、前記（１）記載のパッケージ。 （８）接着促進材が前記ポリマと前記基板との間に介在
される、前記（１）記載のパッケージ。 （９）前記接着促進材がシラン・ベースのカップリング
剤である、前記（８）記載のパッケージ。 （１０）ポリマ補強カラム・グリッドを有する超小型電
子パッケージを形成する方法であって、片面上に集積回
路チップを含み、反対面上に複数のカラムがはんだ付け
される基板において、カラム・グリッド・アレイを有す
る面をポリマにより被覆するステップと、前記カラムを
前記基板に取り付けるはんだ材料の融点以下の温度で、
前記ポリマ被覆を硬化するステップとを含み、それによ
って、回路カードからの前記基板の除去に際して、全て
の前記カラムが前記基板に付着されて維持されるよう
に、前記基板と前記カラム・グリッド・アレイとの間の
接着を強化する方法。
【図面の簡単な説明】
【図１】カードへのアセンブリ後の、一般的なカラム・
グリッド・アレイ・パッケージ・モジュールを示す図で
ある。
【図２】プリント回路カードからの除去後の、一般的な
カラム・グリッド・アレイ・パッケージ・モジュールを
示す図である。
【図３】ワイヤ・カラムをカード及び基板に接着する共
融はんだの詳細図である。
【図４】プリント回路カードのリワークの際の、ワイヤ
・カラム構造故障の詳細図である。
【図５】本発明の方法により被覆されたポリマ改良型カ
ラム・グリッド・アレイを示す図である。
【図６】ポリマによりカプセル化されたワイヤ・カラム
の詳細図である。
【図７】プリント回路カードのリワーク後の、ポリマ改
良型モジュールを示す図である。
【図８】プリント回路カードのリワーク後の、本発明に
従うポリマ補強を施されたワイヤ・カラムの詳細図であ
る。
【符号の説明】
１０ セラミック・カラム・グリッド・アレイ・モジュ
ール １４ キャップまたはカバー １６ 熱伝導材料 １８ カバー・シーラント ２０ チップ ２２ ソルダ・ボール ２４ パッド ２６ カプセル材 ２８ 電子素子 ３０ セラミック基板またはモジュール ３２ ワイヤ・カラム ３４ パッド ３６、３８ 共融はんだ ４０ プリント回路カードまたはボード ４２ カード・ランド ５０ ポリマ被覆
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レイモンド・アラン・ジャクソン アメリカ合衆国12524、ニューヨーク州 フィッシュキル、ピィ・オー・ボックス 33 (72)発明者 スディプタ・クマー・レイ アメリカ合衆国12590、ニューヨーク州 ワッピンガーズ・フォールス、ローリン グ・グリーン・レーン 23 (72)発明者 ポール・エイ・ズッコ アメリカ合衆国12523、ニューヨーク州 エリザビル、ポンド・ロード 17 (72)発明者 スコット・アール・ドワイヤー アメリカ合衆国12180、ニューヨーク州 トロイ、ポーリング・アベニュー 160 (56)参考文献 特開 平１−100958（ＪＰ，Ａ) 特開 平７−326706（ＪＰ，Ａ) 特開 平８−316367（ＪＰ，Ａ) 特開 平11−74444（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 23/50

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】集積回路チップを回路ボード上に実装する
    パッケージであって、 片面上に集積回路チップが実装され、反対面上に複数の
    入出力パッドを有する基板と、 はんだ合金から成り、前記基板の前記反対面上の対応す
    る入出力パッドに低融点はんだを用いて接合される、少
    なくとも１つのワイヤ・カラムと、 前記ワイヤ・カラムのフィレット上に被覆を提供する、
    前記基板の前記反対面上の硬化されたポリマ被覆と、 を含み、前記ポリマが前記低融点はんだの融点以下の温
    度のガラス転移温度を有するため、前記パッケージのリ
    ワークの間の、前記回路ボードからの前記基板の除去に
    際して軟化する結果、前記ワイヤ・カラムが前記低融点
    はんだにより接合されて維持される、 ことを特徴とするパッケージ。
  2. 【請求項２】前記ワイヤ・カラムが高融点はんだ合金か
    ら成る、請求項１記載のパッケージ。
  3. 【請求項３】前記低融点はんだが１８０℃乃至２４０℃
    の範囲の融点を有する、請求項１または２記載のパッケ
    ージ。
  4. 【請求項４】前期高融点はんだが２７０℃乃至３００℃
    の範囲の融点を有する、請求項１〜３のいずれか１項記
    載のパッケージ。
  5. 【請求項５】前記ワイヤ・カラムが約０．３ｍｍ乃至約
    ０．５ｍｍの直径、及び約１．０ｍｍ乃至約２．５ｍｍ
    の高さを有する、請求項１〜４のいずれか１項記載のパ
    ッケージ。
  6. 【請求項６】前記ポリマ被覆が前記基板上で約５μｍ乃
    至約４０μｍの範囲の厚さを有し、前記ワイヤ・カラム
    に沿って、約０．３ｍｍ乃至約１ｍｍの範囲の高さで延
    びる、請求項１〜５のいずれか１項記載のパッケージ。
  7. 【請求項７】前記ポリマがシロキサン・ポリイミドであ
    る、請求項１〜６のいずれか１項記載のパッケージ。
  8. 【請求項８】接着促進材が前記ポリマと前記基板との間
    に介在される、請求項１〜７のいずれか１項記載のパッ
    ケージ。
  9. 【請求項９】前記接着促進材がシラン・ベースのカップ
    リング剤である、請求項８記載のパッケージ。
  10. 【請求項１０】ポリマ補強カラム・グリッド・アレイを
    有する超小型電子パッケージをリワークする際の、前記
    カラムの接合部の破壊を防止する方法であって、 片面上に集積回路チップを含み、反対面上に複数のカラ
    ムが低融点はんだによりはんだ付けされる基板におい
    て、カラム・グリッド・アレイを有する面をポリマによ
    り被覆するステップと、 前記はんだの融点以下の温度で、前記ポリマ被覆を硬化
    するステップとを含み、 前記ポリマが、前記低融点はんだの融点以下の温度のガ
    ラス転移温度を有するため、前記パッケージのリワーク
    の間の、前記回路ボードからの前記基板の除去に際して
    軟化する結果、前記カラム・グリッド・アレイが前記低
    融点半田により接合されて維持される、 ことを特徴とする方法。
JP2000109574A 1999-04-12 2000-04-11 ポリマ補強カラム・グリッド・アレイ Expired - Fee Related JP3501360B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/290311 1999-04-12
US09/290,311 US6259155B1 (en) 1999-04-12 1999-04-12 Polymer enhanced column grid array

Publications (2)

Publication Number Publication Date
JP2000340712A JP2000340712A (ja) 2000-12-08
JP3501360B2 true JP3501360B2 (ja) 2004-03-02

Family

ID=23115418

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000109574A Expired - Fee Related JP3501360B2 (ja) 1999-04-12 2000-04-11 ポリマ補強カラム・グリッド・アレイ

Country Status (2)

Country Link
US (1) US6259155B1 (ja)
JP (1) JP3501360B2 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6248614B1 (en) 1999-03-19 2001-06-19 International Business Machines Corporation Flip-chip package with optimized encapsulant adhesion and method
US6424033B1 (en) * 1999-08-31 2002-07-23 Micron Technology, Inc. Chip package with grease heat sink and method of making
US6492254B2 (en) * 2001-01-31 2002-12-10 Bae Systems Information And Electronic Systems Integration, Inc. Ball grid array (BGA) to column grid array (CGA) conversion process
US7235886B1 (en) 2001-12-21 2007-06-26 Intel Corporation Chip-join process to reduce elongation mismatch between the adherents and semiconductor package made thereby
US20030116860A1 (en) * 2001-12-21 2003-06-26 Biju Chandran Semiconductor package with low resistance package-to-die interconnect scheme for reduced die stresses
US6911726B2 (en) * 2002-06-07 2005-06-28 Intel Corporation Microelectronic packaging and methods for thermally protecting package interconnects and components
US6974330B2 (en) * 2002-08-08 2005-12-13 Micron Technology, Inc. Electronic devices incorporating electrical interconnections with improved reliability and methods of fabricating same
DE10323007B4 (de) 2003-05-21 2005-10-20 Infineon Technologies Ag Halbleiteranordnung
US20050068757A1 (en) * 2003-09-30 2005-03-31 Saikumar Jayaraman Stress compensation layer systems for improved second level solder joint reliability
US7268428B2 (en) * 2005-07-19 2007-09-11 International Business Machines Corporation Thermal paste containment for semiconductor modules
JP4686318B2 (ja) * 2005-09-28 2011-05-25 ルネサスエレクトロニクス株式会社 半導体装置
WO2007084540A2 (en) * 2006-01-17 2007-07-26 University Of Alabama Research Foundation Electrode arrays and methods of fabrication thereof
US20070284420A1 (en) * 2006-06-13 2007-12-13 Advanpack Solutions Pte Ltd Integrated circuit chip formed on substrate
US7897878B2 (en) * 2007-01-26 2011-03-01 International Business Machines Corporation Compliant penetrating packaging interconnect
US8115304B1 (en) * 2008-02-06 2012-02-14 Xilinx, Inc. Method of implementing a discrete element in an integrated circuit
TWI464031B (zh) * 2011-12-14 2014-12-11 Univ Yuan Ze 抑制柯肯達爾孔洞形成於銲料與銅銲墊之間的方法
CN109729639B (zh) 2018-12-24 2020-11-20 奥特斯科技(重庆)有限公司 在无芯基板上包括柱体的部件承载件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5476211A (en) * 1993-11-16 1995-12-19 Form Factor, Inc. Method of manufacturing electrical contacts, using a sacrificial member
JPH0235764A (ja) * 1988-07-26 1990-02-06 Matsushita Electric Works Ltd 半導体パッケージの端子ピン
JPH04142765A (ja) * 1990-10-04 1992-05-15 Nec Corp Ｌｓｉパッケージ
JPH06103707B2 (ja) 1991-12-26 1994-12-14 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体チップの交換方法
US5483421A (en) 1992-03-09 1996-01-09 International Business Machines Corporation IC chip attachment
US5324892A (en) * 1992-08-07 1994-06-28 International Business Machines Corporation Method of fabricating an electronic interconnection
US5471027A (en) 1994-07-22 1995-11-28 International Business Machines Corporation Method for forming chip carrier with a single protective encapsulant
US5659203A (en) 1995-06-07 1997-08-19 International Business Machines Corporation Reworkable polymer chip encapsulant
US5697148A (en) 1995-08-22 1997-12-16 Motorola, Inc. Flip underfill injection technique
US5766982A (en) 1996-03-07 1998-06-16 Micron Technology, Inc. Method and apparatus for underfill of bumped or raised die
JP3070514B2 (ja) * 1997-04-28 2000-07-31 日本電気株式会社 突起電極を有する半導体装置、半導体装置の実装方法およびその実装構造

Also Published As

Publication number Publication date
US6259155B1 (en) 2001-07-10
JP2000340712A (ja) 2000-12-08

Similar Documents

Publication Publication Date Title
JP3501360B2 (ja) ポリマ補強カラム・グリッド・アレイ
JP4809761B2 (ja) エリアアレイデバイスを電気基板に取り付ける方法及びパターン付きアンダーフィル膜
US5519936A (en) Method of making an electronic package with a thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto
US6774497B1 (en) Flip-chip assembly with thin underfill and thick solder mask
US8669175B2 (en) Semiconductor device and manufacturing of the semiconductor device
US5773884A (en) Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto
US20050006789A1 (en) Packaging assembly and method of assembling the same
US20040027788A1 (en) Polymer-embedded solder bumps for reliable plastic package attachment
JP3622435B2 (ja) 半導体装置とその製造方法
WO2001059839A1 (en) Mounting structure for semiconductor chip, semiconductor device, and method of manufacturing semiconductor device
JP2001135663A (ja) 半導体装置及びその製造方法
JP3451987B2 (ja) 機能素子及び機能素子搭載用基板並びにそれらの接続方法
JP2000082722A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3477486B2 (ja) 電子部品の実装体の製造方法
KR100301356B1 (ko) 돌기전극의형성방법
KR20060017213A (ko) 언더필 수지와 초음파를 이용한 칩 범프 및 기판 패드의접합방법
JPH0691128B2 (ja) 電子機器装置
JP2003297977A (ja) 電子部品の製造方法
JP3457547B2 (ja) 半導体装置およびその製造方法ならびにフィルムキャリア
JP3277830B2 (ja) 電子部品の組立て方法
JPH09283555A (ja) 半導体チップの実装構造および半導体パッケージの製造方法および半導体パッケージ
JP3951903B2 (ja) 半導体装置及び半導体装置実装体の製造方法
JP3278938B2 (ja) 半導体装置およびその製造方法
US7235429B2 (en) Conductive block mounting process for electrical connection
JPH0558659B2 (ja)

Legal Events

Date Code Title Description
A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20031127

LAPS Cancellation because of no payment of annual fees