JP2000340712A - ポリマ補強カラム・グリッド・アレイ - Google Patents

ポリマ補強カラム・グリッド・アレイ

Info

Publication number
JP2000340712A
JP2000340712A JP2000109574A JP2000109574A JP2000340712A JP 2000340712 A JP2000340712 A JP 2000340712A JP 2000109574 A JP2000109574 A JP 2000109574A JP 2000109574 A JP2000109574 A JP 2000109574A JP 2000340712 A JP2000340712 A JP 2000340712A
Authority
JP
Japan
Prior art keywords
substrate
polymer
column
package
wire
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000109574A
Other languages
English (en)
Other versions
JP3501360B2 (ja
Inventor
Mario J Interrante
マリオ・ジョン・インターランテ
Alan Jackson Raymond
レイモンド・アラン・ジャクソン
Kumaa Ray Sudeiputa
スディプタ・クマー・レイ
A Zukko Paul
ポール・エイ・ズッコ
R Dwyer Scott
スコット・アール・ドワイヤー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2000340712A publication Critical patent/JP2000340712A/ja
Application granted granted Critical
Publication of JP3501360B2 publication Critical patent/JP3501360B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3436Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894Materials of the insulating layers or coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16152Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954Other details of electrical connections
    • H05K2201/10977Encapsulated connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04Soldering or other types of metallurgic bonding
    • H05K2203/0415Small preforms other than balls, e.g. discs, cylinders or pillars
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/17Post-manufacturing processes
    • H05K2203/176Removing, replacing or disconnecting component; Easily removable component
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 改良されたセラミック・カラム・グリッド・
アレイ、及びカラム・グリッド基板上のカラム・グリッ
ドのワイヤを機械的に安定化する方法を提供すること。 【解決手段】 集積回路またはマイクロプロセッサ・チ
ップを、基板モジュール上のポリマ補強カラムを用いて
プリント回路カード上に実装するのに好適な、セラミッ
ク・カラム・グリッド・アレイ・パッケージが開示され
る。セラミック・カラム・グリッドの形成後、プリント
回路カード上への実装前に、ポリイミドなどのポリマの
薄い共形膜を基板モジュール上に被覆することにより、
ポリマ補強が形成され、基板へのカラムの取り付けが機
械的に改良される。リワーク時の、プリント回路カード
からの基板モジュールの除去に際して、グリッド・アレ
イのカラムが基板モジュール側に留まり、いずれのカラ
ムもプリント回路カード上には残らない。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は一般に半導体パッケ
ージングに関し、特に、チップ・キャリア基板上のカラ
ムをポリマ補強して形成されるセラミック・カラム・グ
リッド・アレイ・パッケージに関する。
【0002】
【従来の技術】セラミック・カラム・グリッド・アレイ
・パッケージは、多くの高性能特定用途向け集積回路及
びマイクロプロセッサ・チップにおいて使用されてい
る。ボンディング、アセンブリ及びテストの一般的な製
造プロセスにおいて、セラミック・カラム・グリッド・
アレイのワイヤ接続は、製造サイクルの終り近くに取り
付けられ、それにより取り扱い上の損傷を最小化する。
カラム・グリッド・アレイ処理に関する問題は、プリン
ト回路カードのリワークの間、グリッド・アレイ・パッ
ケージ上のカラムがパッケージ基板側から外れて、プリ
ント回路カード上に居残ることである。これらのカラム
を除去するために行われる、プリント回路カード上での
複数の局部加熱は、かなりの時間及び労働を要し、ラン
ド剥離を生じることにより、プリント回路カードを損傷
することがある。
【0003】
【発明が解決しようとする課題】本発明の目的は、改良
されたセラミック・カラム・グリッド・アレイ、及びカ
ラム・グリッド基板上のカラム・グリッドのワイヤを機
械的に安定化する方法を提供することである。
【0004】本発明の別の目的は、カラム・グリッドが
基板側に留まり、プリント回路カード側に残存しないで
リワークされ得る、改良されたカラム・グリッド・アレ
イを提供することである。
【0005】
【課題を解決するための手段】当業者には明らかな前述
の及び他の目的が、本発明により達成される。1態様で
は、カラム・グリッド・アレイ・ワイヤの取り付け後、
低ガラス転移温度を有するポリマが基板上に被覆され
る。ポリマの硬化の際、ポリマが機械的にカラム・グリ
ッド・アレイ・ワイヤのベースまたはフィレット(fill
et)を補強し、セラミック・カラム・グリッド基板への
ワイヤの取り付けを改良する。ポリマは基板上に注入ま
たはスピン・コーティングされ、ワイヤ・カラムはんだ
材料の融点よりも低い温度で硬化される。プリント回路
カード上に実装されるセラミック・カラム・グリッド・
アレイの除去の際、全てのワイヤ・グリッドがアレイ・
パッケージ側に残存し、カラムはプリント回路カードそ
のものの側には残存しない。
【0006】
【発明の実施の形態】本発明は、セラミック・カラム・
グリッド・アレイ・パッケージング技術を使用する特定
用途向け集積回路及びマイクロプロセッサなどの半導体
パッケージに有用である。本発明は特に、ワイヤ・カラ
ム・グリッド・アレイに好適である。ワイヤ・セラミッ
ク・カラム・グリッド・アレイは、しばしば使用される
パッケージ構造であり、当業者にはその構造を形成する
方法は既知である。ワイヤ・セラミック・カラム・グリ
ッド・アレイは、半導体集積回路のボンディング、アセ
ンブリ、及びテスト製造サイクルの一番最後に取り付け
られ、それにより取扱い上の損傷を最小化する。
【0007】図1に示されるセラミック・カラム・グリ
ッド・アレイ・モジュール10は、一般にプリント回路
カードまたはボード40上に実装される。セラミック・
カラム・グリッド・アレイ・モジュール10は、チップ
20を基板またはモジュール30上のパッド24上の複
数のソルダ・ボールを介して、基板またはモジュール3
0に固定することにより形成される。基板30は、デカ
ップリング・コンデンサ28などの1つ以上の電子素子
28を有し、これらはパッド24及びソルダ・ボール2
2を介して、基板30に電気的に接続される。一部のア
プリケーションでは、ソルダ・ボール22及びパッド2
4が、エポキシなどのカプセル材26によりカプセル化
される。熱伝導材料16がチップ20の露出面上に付着
され、チップ20を保護するカバー14が配置されると
き、チップ20とキャップまたはカバー14との間に、
直接熱接触が形成される。一般に、キャップまたはカバ
ー14を基板またはモジュール30に固定するために、
カバー・シーラント18が提供される。基板30は一般
に、ワイヤ・カラム32などの入出力手段32を介し
て、プリント回路カード40に取り付けらる。図3によ
り明瞭に示されるように、ワイヤ・カラム32は共融は
んだ36を用いて、基板上のパッド34に接着される。
同様に、図3により明瞭に示されるように、グリッド・
アレイのワイヤ・カラムは一般に、共融はんだ38によ
り、プリント回路カード40上のカード・ランド42に
接着される。
【0008】プリント回路カードは通常、有機積層複合
材を含む導電膜の1つ以上の層から形成される。時々、
プリント回路カードのテストの間に故障が発生し、セラ
ミック・カラム・グリッド・アレイ・パッケージ・モジ
ュールをプリント回路カードから除去しなければならな
いことがある。この際、セラミック・カラム・グリッド
・アレイはしばしば、チップ・キャリアまたはモジュー
ル基板上、及び有機プリント回路カード上の両方に、ワ
イヤ相互接続を取り残す。プリント回路カード40から
カラム・グリッド・アレイ・モジュール10を除去した
後の結果が、図2に示される。ワイヤ・カラム32の幾
つかは基板30に付着され、残りのものはプリント回路
カード40に付着される。プリント回路カード上に残る
これらのカラムを除去するには、カード側の局部加熱が
必要とされる。カラムはかなりの時間及び労働を要する
プロセスにより除去され、そこでは可搬熱ガス・ツール
が除去サイトを加熱するために使用され、共融はんだ界
面が溶融すると、カラムがバキューム・ノズルにより取
り出される。プリント回路カード上の導体配線剥離によ
るカードの損傷を防止するように、注意が払われなけれ
ばならない。
【0009】ワイヤ・カラム32の詳細図が図3に示さ
れる。ワイヤ・カラム32は一般に、270℃乃至30
0℃の範囲の高融点を有するはんだ合金から成る。ワイ
ヤ・カラム材料は、低融点はんだによりぬれ性を有す
る。ワイヤ・カラムを形成する高融点材料は、スズが約
5%乃至約30%の範囲の、鉛とスズの合金から成る。
約2%乃至3%の銀などの少量の追加の材料が、ワイヤ
・カラムを形成するために使用され得る。或いは、ワイ
ヤ・カラム32は、約99%のスズと1%のゲルマニウ
ムの合金、または約97%のスズと3%の銅の合金など
の、ほぼ純粋な(near solid)スズから成ってもよい。
ワイヤ・カラム32の直径は、約0.3mm乃至約0.
5mmの範囲であり、これは超小型電子素子のための良
好な電気相互接続を提供するのに十分である。ワイヤ・
カラム32の高さは、約1.0mm乃至約2.5mmの
範囲である。
【0010】図3に示されるように、ワイヤ・カラム3
2は共融はんだ36により、パッド上の基板底面金属系
34に取り付けられる。同様に、ワイヤ・カラム32の
他端は、共融はんだ38により、プリント回路カードの
ランド42に取り付けられる。共融はんだは、フィレッ
ト(fillet)を形成し、ワイヤ・カラムがパッド34ま
たはランド42に突き当たる凹型の接合部を成す。両方
の接合部材36及び38に使われる共融はんだは、例え
ば63/37の比率のスズ/鉛合金である。勿論、異な
る融点を提供する他の比率のスズ/鉛合金を使用するこ
とも可能である。両方の接合材36及び38として、同
一のはんだが使用されるが、異なるはんだ材料がそれぞ
れに対して使用されてもよい。
【0011】モジュールの除去の際の、一般的な故障メ
カニズムは、図4に示されるように、共融はんだ36が
モジュール・パッド34の近傍で破壊するか、プリント
回路カードのランド42の近傍で、共融はんだ接合部3
8が破壊する(図示せず)。
【0012】本発明は、図5及び図6に示すように、ワ
イヤ・カラム32のフィレットを覆うように、薄いポリ
マ被覆50が追加された、前述と同様に基板に取り付け
られる標準のセラミック・ワイヤ・カラム・グリッド・
アレイを使用する。選択されるポリマは、適切な被覆及
び温度特性を有さなければならない。ポリマ50は、ワ
イヤ・カラムのフィレットに薄い共形の被覆を提供する
ために、分配またはスピン・コーティング可能でなけれ
ばならない。硬化膜の一般的な厚さは、約5μm乃至約
50μmの範囲であり、好適な厚さは約5μm乃至約1
5μmである。少量のポリマをカラム・グリッド・アレ
イの1つ以上の隅に注入し、表面張力が材料を広げるこ
とを可能にするなどの、別の被覆方法も、使用され得
る。基板30は一般にセラミックから成るが、基板への
ポリマの良好な接着が獲得されるならば、有機基板また
はシリコン基板も使用され得る。
【0013】使用されるポリマは、カラム・グリッド・
アレイ接続において使用される共融合金の融点以下で硬
化されなければならない。一般に、鉛/スズ共融合金の
融点は、約180℃である。従って、ポリマはこの温度
以下で硬化されなければならない。ポリマのガラス転移
温度、すなわちポリマが軟化する温度は、ワイヤ・カラ
ムを形成するために使用される鉛/スズ合金の融点以下
であるべきである。
【0014】ポリマ50は、セラミック基板30及び金
属パッド34の下面に良好に接着すべきであり、ワイヤ
・カラム32を基板パッド34に接着する鉛/スズはん
だ36の表面との十分な接着を有するべきである。薄い
ポリマ被覆50は、カードのリワークの間に、90/1
0はんだにより接合されたワイヤ・カラムが、溶融共融
合金から分離されないようにする。ポリマ50はセラミ
ック・カラム・グリッド・アレイに機械的補強を提供
し、ワイヤ・カラム32が半導体モジュール側にに留ま
り、モジュールが必要に応じて再利用され得ることを保
証する。
【0015】好適なポリマ材料は、約142℃のガラス
転移温度を有するシロキサン・ポリイミドである。1メ
チル−2ピロリドン(NMP)内のシロキサン・ポリイ
ミドの約4%乃至約5%の溶液が、ポリマ被覆として良
好に作用することが判明した。良好に作用することが判
明した別の被覆は、ジェネラル・エレクトリック社から
提供されるポリイミドUltem1040(商標)であ
り、これは約180℃のガラス転移温度を有する。例え
ば約3%乃至5%のアンチモンを含むスズ/アンチモン
などの他の低温はんだ界面は、約232℃の融点を有
し、鉛/スズはんだは、約180℃乃至約240℃の融
点範囲を有する。或いは、鉛/スズ共融はんだの代わり
に、他の様々な比率が使用され得る。更に、パラジウム
添加共融はんだなどの一過性液体はんだ界面も、本発明
と共に使用され得る。
【0016】次に、ポリマ改良型セラミック・カラム・
グリッド・アレイを形成するプロセスについて述べるこ
とにする。図5に示されるようなセラミック・カラム・
グリッド・アレイ・モジュール10が、基板30の表面
をクリーニングするために、プラズマ・アッシャ(plas
ma asher)内に配置される。アッシング・ステップに続
き、接着促進材の薄層が基板上に被覆され(1μm乃至
2μm)、それらにはユニオン・カーバイド社から提供
されるA1100、ガンマ・アミノプロピルトリエトキ
シシラン、またはシラン・ベースのカップリング剤など
が含まれる。次に、基板が約105℃乃至約110℃に
加熱され、適切なシロキサン・ポリイミド溶液がセラミ
ック基板上に分配される。この分配は、各面上のカラム
の縁部に沿って、または4つの隅において実施される。
シロキサン・ポリイミドは、約100℃乃至約120℃
の基板温度において、カラムに沿って広がり、ワイヤ・
カラムのフィレット上に、入出力パッドからカラム・シ
ャンクの頭上約0.5mm乃至約1.0mm(約20ミ
ル乃至約40ミル)の高さの薄い被覆を形成する。ポリ
イミド被覆基板はポリイミドを硬化させるために、窒素
雰囲気炉内で約150℃乃至約160℃の温度で1時間
乃至2時間硬化される。
【0017】図6は、ポリマによりカプセル化されたカ
ラム・フィレットの詳細図であり、特に、はんだ接合部
36におけるワイヤ・カラム32のフィレット領域が、
ポリイミド膜により被覆されることを示す。ワイヤ・カ
ラムのシャンク上の被覆は、ワイヤ・カラムが基板の入
出力パッドに接合するフィレットのベースから、約0.
75mm乃至約1.0mm(30ミル乃至40ミル)離
れたところでは、数μm程に先細りになる。
【0018】図7に示されるように、有機プリント回路
カードからのモジュールの除去に際して、ワイヤ・カラ
ムが基板側に留まるように、ポリイミドが機械的にカラ
ム・グリッド・アレイを強化する。図8に示されるよう
に、ワイヤ・カラムはプリント回路カードから離され、
せいぜい少量の鉛/スズ共融はんだだけがカード・ラン
ド42上に残り、ワイヤ・カラム32は基板30側に留
まる。ポリイミドは180℃以下のガラス転移温度を有
するので、リワークの間にモジュールをプリント回路カ
ードから除去する間に、ポリイミドがしなやか(compli
ant)となり、はんだが溶融するとき、共融はんだが移
動するのを阻止する。結果的に、鉛/すずワイヤ・カラ
ムが、モジュール側のワイヤ・カラム接合部の共融はん
だ界面に接合されて維持され、モジュールが再利用可能
となる。
【0019】まとめとして、本発明の構成に関して以下
の事項を開示する。
【0020】(1)集積回路チップを回路ボード上に実
装するパッケージであって、片面上に集積回路チップが
実装され、反対面上に複数の入出力パッドを有する基板
と、はんだ合金から成り、はんだ接合により、前記基板
の前記反対面上の対応する入出力パッドに取り付けられ
る、少なくとも1つのワイヤ・カラムと、前記ワイヤ・
カラムのフィレット上に共形被覆を提供する、前記基板
の前記反対面上のポリマ被覆とを含む、パッケージ。 (2)前記ワイヤ・カラムが前記基板の前記入出力パッ
ドに、低融点はんだを用いて固定される、前記(1)記
載のパッケージ。 (3)前記ワイヤ・カラムが高融点はんだ合金から成
る、前記(1)記載のパッケージ。 (4)前記ワイヤ・カラムが約0.3mm乃至約0.5
mmの直径、及び約1.0mm乃至約2.5mmの高さ
を有する、前記(1)記載のパッケージ。 (5)前記ポリマ被覆が前記基板上で約5μm乃至約4
0μmの範囲の厚さを有し、前記ワイヤ・カラムに沿っ
て、約0.3mm乃至約1mmの範囲の高さで延びる、
前記(1)記載のパッケージ。 (6)前記ポリマがシロキサン・ポリイミドである、前
記(1)記載のパッケージ。 (7)前記ポリマが前記低融点はんだの融点より低いガ
ラス転移温度を有する、前記(1)記載のパッケージ。 (8)接着促進材が前記ポリマと前記基板との間に介在
される、前記(1)記載のパッケージ。 (9)前記接着促進材がシラン・ベースのカップリング
剤である、前記(8)記載のパッケージ。 (10)ポリマ補強カラム・グリッドを有する超小型電
子パッケージを形成する方法であって、片面上に集積回
路チップを含み、反対面上に複数のカラムがはんだ付け
される基板において、カラム・グリッド・アレイを有す
る面をポリマにより被覆するステップと、前記カラムを
前記基板に取り付けるはんだ材料の融点以下の温度で、
前記ポリマ被覆を硬化するステップとを含み、それによ
って、回路カードからの前記基板の除去に際して、全て
の前記カラムが前記基板に付着されて維持されるよう
に、前記基板と前記カラム・グリッド・アレイとの間の
接着を強化する方法。
【図面の簡単な説明】
【図1】カードへのアセンブリ後の、一般的なカラム・
グリッド・アレイ・パッケージ・モジュールを示す図で
ある。
【図2】プリント回路カードからの除去後の、一般的な
カラム・グリッド・アレイ・パッケージ・モジュールを
示す図である。
【図3】ワイヤ・カラムをカード及び基板に接着する共
融はんだの詳細図である。
【図4】プリント回路カードのリワークの際の、ワイヤ
・カラム構造故障の詳細図である。
【図5】本発明の方法により被覆されたポリマ改良型カ
ラム・グリッド・アレイを示す図である。
【図6】ポリマによりカプセル化されたワイヤ・カラム
の詳細図である。
【図7】プリント回路カードのリワーク後の、ポリマ改
良型モジュールを示す図である。
【図8】プリント回路カードのリワーク後の、本発明に
従うポリマ補強を施されたワイヤ・カラムの詳細図であ
る。
【符号の説明】
10 セラミック・カラム・グリッド・アレイ・モジュ
ール 14 キャップまたはカバー 16 熱伝導材料 18 カバー・シーラント 20 チップ 22 ソルダ・ボール 24 パッド 26 カプセル材 28 電子素子 30 セラミック基板またはモジュール 32 ワイヤ・カラム 34 パッド 36、38 共融はんだ 40 プリント回路カードまたはボード 42 カード・ランド 50 ポリマ被覆
フロントページの続き (72)発明者 レイモンド・アラン・ジャクソン アメリカ合衆国12524、ニューヨーク州フ ィッシュキル、ピィ・オー・ボックス 33 (72)発明者 スディプタ・クマー・レイ アメリカ合衆国12590、ニューヨーク州ワ ッピンガーズ・フォールス、ローリング・ グリーン・レーン 23 (72)発明者 ポール・エイ・ズッコ アメリカ合衆国12523、ニューヨーク州エ リザビル、ポンド・ロード 17 (72)発明者 スコット・アール・ドワイヤー アメリカ合衆国12180、ニューヨーク州ト ロイ、ポーリング・アベニュー 160

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】集積回路チップを回路ボード上に実装する
    パッケージであって、 片面上に集積回路チップが実装され、反対面上に複数の
    入出力パッドを有する基板と、 はんだ合金から成り、はんだ接合により、前記基板の前
    記反対面上の対応する入出力パッドに取り付けられる、
    少なくとも1つのワイヤ・カラムと、 前記ワイヤ・カラムのフィレット上に共形被覆を提供す
    る、前記基板の前記反対面上のポリマ被覆とを含む、パ
    ッケージ。
  2. 【請求項2】前記ワイヤ・カラムが前記基板の前記入出
    力パッドに、低融点はんだを用いて固定される、請求項
    1記載のパッケージ。
  3. 【請求項3】前記ワイヤ・カラムが高融点はんだ合金か
    ら成る、請求項1記載のパッケージ。
  4. 【請求項4】前記ワイヤ・カラムが約0.3mm乃至約
    0.5mmの直径、及び約1.0mm乃至約2.5mm
    の高さを有する、請求項1記載のパッケージ。
  5. 【請求項5】前記ポリマ被覆が前記基板上で約5μm乃
    至約40μmの範囲の厚さを有し、前記ワイヤ・カラム
    に沿って、約0.3mm乃至約1mmの範囲の高さで延
    びる、請求項1記載のパッケージ。
  6. 【請求項6】前記ポリマがシロキサン・ポリイミドであ
    る、請求項1記載のパッケージ。
  7. 【請求項7】前記ポリマが前記低融点はんだの融点より
    低いガラス転移温度を有する、請求項1記載のパッケー
    ジ。
  8. 【請求項8】接着促進材が前記ポリマと前記基板との間
    に介在される、請求項1記載のパッケージ。
  9. 【請求項9】前記接着促進材がシラン・ベースのカップ
    リング剤である、請求項8記載のパッケージ。
  10. 【請求項10】ポリマ補強カラム・グリッドを有する超
    小型電子パッケージを形成する方法であって、 片面上に集積回路チップを含み、反対面上に複数のカラ
    ムがはんだ付けされる基板において、カラム・グリッド
    ・アレイを有する面をポリマにより被覆するステップ
    と、 前記カラムを前記基板に取り付けるはんだ材料の融点以
    下の温度で、前記ポリマ被覆を硬化するステップとを含
    み、 それによって、回路カードからの前記基板の除去に際し
    て、全ての前記カラムが前記基板に付着されて維持され
    るように、前記基板と前記カラム・グリッド・アレイと
    の間の接着を強化する方法。
JP2000109574A 1999-04-12 2000-04-11 ポリマ補強カラム・グリッド・アレイ Expired - Fee Related JP3501360B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/290,311 US6259155B1 (en) 1999-04-12 1999-04-12 Polymer enhanced column grid array
US09/290311 1999-04-12

Publications (2)

Publication Number Publication Date
JP2000340712A true JP2000340712A (ja) 2000-12-08
JP3501360B2 JP3501360B2 (ja) 2004-03-02

Family

ID=23115418

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000109574A Expired - Fee Related JP3501360B2 (ja) 1999-04-12 2000-04-11 ポリマ補強カラム・グリッド・アレイ

Country Status (2)

Country Link
US (1) US6259155B1 (ja)
JP (1) JP3501360B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109729639A (zh) * 2018-12-24 2019-05-07 奥特斯科技(重庆)有限公司 在无芯基板上包括柱体的部件承载件

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6248614B1 (en) * 1999-03-19 2001-06-19 International Business Machines Corporation Flip-chip package with optimized encapsulant adhesion and method
US6424033B1 (en) * 1999-08-31 2002-07-23 Micron Technology, Inc. Chip package with grease heat sink and method of making
US6492254B2 (en) * 2001-01-31 2002-12-10 Bae Systems Information And Electronic Systems Integration, Inc. Ball grid array (BGA) to column grid array (CGA) conversion process
US7235886B1 (en) 2001-12-21 2007-06-26 Intel Corporation Chip-join process to reduce elongation mismatch between the adherents and semiconductor package made thereby
US20030116860A1 (en) * 2001-12-21 2003-06-26 Biju Chandran Semiconductor package with low resistance package-to-die interconnect scheme for reduced die stresses
US6911726B2 (en) * 2002-06-07 2005-06-28 Intel Corporation Microelectronic packaging and methods for thermally protecting package interconnects and components
US6974330B2 (en) 2002-08-08 2005-12-13 Micron Technology, Inc. Electronic devices incorporating electrical interconnections with improved reliability and methods of fabricating same
DE10323007B4 (de) 2003-05-21 2005-10-20 Infineon Technologies Ag Halbleiteranordnung
US20050068757A1 (en) * 2003-09-30 2005-03-31 Saikumar Jayaraman Stress compensation layer systems for improved second level solder joint reliability
US7268428B2 (en) * 2005-07-19 2007-09-11 International Business Machines Corporation Thermal paste containment for semiconductor modules
JP4686318B2 (ja) * 2005-09-28 2011-05-25 ルネサスエレクトロニクス株式会社 半導体装置
US20090004471A1 (en) * 2006-01-17 2009-01-01 Amthor Franklin R Electrode Arrays and Methods of Fabrication Thereof
US20070284420A1 (en) * 2006-06-13 2007-12-13 Advanpack Solutions Pte Ltd Integrated circuit chip formed on substrate
US7897878B2 (en) * 2007-01-26 2011-03-01 International Business Machines Corporation Compliant penetrating packaging interconnect
US8115304B1 (en) * 2008-02-06 2012-02-14 Xilinx, Inc. Method of implementing a discrete element in an integrated circuit
TWI464031B (zh) * 2011-12-14 2014-12-11 Univ Yuan Ze 抑制柯肯達爾孔洞形成於銲料與銅銲墊之間的方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5476211A (en) * 1993-11-16 1995-12-19 Form Factor, Inc. Method of manufacturing electrical contacts, using a sacrificial member
JPH0235764A (ja) * 1988-07-26 1990-02-06 Matsushita Electric Works Ltd 半導体パッケージの端子ピン
JPH04142765A (ja) * 1990-10-04 1992-05-15 Nec Corp Lsiパッケージ
JPH06103707B2 (ja) 1991-12-26 1994-12-14 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体チップの交換方法
US5483421A (en) 1992-03-09 1996-01-09 International Business Machines Corporation IC chip attachment
US5324892A (en) * 1992-08-07 1994-06-28 International Business Machines Corporation Method of fabricating an electronic interconnection
US5471027A (en) 1994-07-22 1995-11-28 International Business Machines Corporation Method for forming chip carrier with a single protective encapsulant
US5659203A (en) 1995-06-07 1997-08-19 International Business Machines Corporation Reworkable polymer chip encapsulant
US5697148A (en) 1995-08-22 1997-12-16 Motorola, Inc. Flip underfill injection technique
US5766982A (en) 1996-03-07 1998-06-16 Micron Technology, Inc. Method and apparatus for underfill of bumped or raised die
JP3070514B2 (ja) * 1997-04-28 2000-07-31 日本電気株式会社 突起電極を有する半導体装置、半導体装置の実装方法およびその実装構造

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109729639A (zh) * 2018-12-24 2019-05-07 奥特斯科技(重庆)有限公司 在无芯基板上包括柱体的部件承载件
CN109729639B (zh) * 2018-12-24 2020-11-20 奥特斯科技(重庆)有限公司 在无芯基板上包括柱体的部件承载件
US11553599B2 (en) 2018-12-24 2023-01-10 AT&S(Chongqing) Company Limited Component carrier comprising pillars on a coreless substrate

Also Published As

Publication number Publication date
JP3501360B2 (ja) 2004-03-02
US6259155B1 (en) 2001-07-10

Similar Documents

Publication Publication Date Title
US6774497B1 (en) Flip-chip assembly with thin underfill and thick solder mask
US6821878B2 (en) Area-array device assembly with pre-applied underfill layers on printed wiring board
KR100416921B1 (ko) 플립칩반도체장치 및 그 제조방법
US7148560B2 (en) IC chip package structure and underfill process
JP3501360B2 (ja) ポリマ補強カラム・グリッド・アレイ
JP2000036509A (ja) 半導体装置の製造方法
JPH09214121A (ja) ハンダによるコラム・グリッド・アレー相互接続を有する回路ボード上に実装されたマイクロエレクトロニクス集積回路及びコラム・グリッド・アレー作成方法
JP2002252303A (ja) 成型チップ・スケール・パッケージにおけるフリップ・チップ半導体装置および組み立て方法
JP3277997B2 (ja) ボールグリッドアレイパッケージとその製造方法
JP2004363434A (ja) 電子回路装置およびその製造方法
WO2001059839A1 (en) Mounting structure for semiconductor chip, semiconductor device, and method of manufacturing semiconductor device
JP2002033411A (ja) ヒートスプレッダ付き半導体装置及びその製造方法
JP2000082722A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4422411B2 (ja) ダイ支持を有するマイクロエレクトロニック・アセンブリを形成する方法
US20090166890A1 (en) Flip-chip package
JP3477486B2 (ja) 電子部品の実装体の製造方法
US6649833B1 (en) Negative volume expansion lead-free electrical connection
KR20090122514A (ko) 플립 칩 패키지 및 그 제조방법
US8168525B2 (en) Electronic part mounting board and method of mounting the same
JPH0551179B2 (ja)
JPH02163950A (ja) 半導体装置の実装体およびその実装方法
KR100301356B1 (ko) 돌기전극의형성방법
JP2003297977A (ja) 電子部品の製造方法
JP3457547B2 (ja) 半導体装置およびその製造方法ならびにフィルムキャリア
JPH09283555A (ja) 半導体チップの実装構造および半導体パッケージの製造方法および半導体パッケージ

Legal Events

Date Code Title Description
A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20031127

LAPS Cancellation because of no payment of annual fees