JP3485381B2 - メモリインタフェース装置 - Google Patents
メモリインタフェース装置Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/345—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes of multiple operands or results
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- General Physics & Mathematics (AREA)
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Description
【０００１】
【産業上の利用分野】この発明はデータ駆動型情報処理
装置から入力されるデータパケットに応答してデータメ
モリをアクセスし、その結果をデータ駆動型情報処理装
置に出力するためのメモリインタフェース装置に関し、
特に、入力時系列順に世代番号が割りつけられたデータ
パケットの入力に応答してその世代番号などをアドレス
としてデータメモリをアクセスし、その結果を出力する
ためのメモリインタフェース装置に関する。
装置から入力されるデータパケットに応答してデータメ
モリをアクセスし、その結果をデータ駆動型情報処理装
置に出力するためのメモリインタフェース装置に関し、
特に、入力時系列順に世代番号が割りつけられたデータ
パケットの入力に応答してその世代番号などをアドレス
としてデータメモリをアクセスし、その結果を出力する
ためのメモリインタフェース装置に関する。
【０００２】
【従来の技術】映像信号処理などの大量データの高速処
理が望まれる場合には、並列処理が有効である。並列処
理向きアーキテクチャのうちでも、データ駆動型と呼ば
れるものが特に注目される。
理が望まれる場合には、並列処理が有効である。並列処
理向きアーキテクチャのうちでも、データ駆動型と呼ば
れるものが特に注目される。
【０００３】データ駆動型情報処理装置では、「ある処
理に必要な入力データがすべて揃い、かつその処理に必
要な演算装置などの資源などが割当てられたときに処理
が行なわれる」という規則に従って処理が並列に進行す
る。
理に必要な入力データがすべて揃い、かつその処理に必
要な演算装置などの資源などが割当てられたときに処理
が行なわれる」という規則に従って処理が並列に進行す
る。
【０００４】時系列のデジタル信号、たとえば映像信号
などを処理する場合、各時系列データに対して同じ処理
が施されることが多い。このため、デジタル信号処理向
きのデータ駆動型情報処理装置では、各時系列データを
相互に区別しながら、同一処理フローを実行し得る動的
データ駆動方式が利用されている。
などを処理する場合、各時系列データに対して同じ処理
が施されることが多い。このため、デジタル信号処理向
きのデータ駆動型情報処理装置では、各時系列データを
相互に区別しながら、同一処理フローを実行し得る動的
データ駆動方式が利用されている。
【０００５】図９は、従来のデジタル画像信号処理向き
のデータ駆動型情報処理装置のブロック図である。
のデータ駆動型情報処理装置のブロック図である。
【０００６】図１０（ａ）および（ｂ）は、従来および
この発明の実施例に適用されるデータパケットのフォー
マット図である。
この発明の実施例に適用されるデータパケットのフォー
マット図である。
【０００７】図１１はデータパケットの世代番号のフィ
ールド構成を示す図である。図１２は図１１に示す世代
番号のフィールド構成に基づくデータメモリの論理的な
構成例を示す図である。
ールド構成を示す図である。図１２は図１１に示す世代
番号のフィールド構成に基づくデータメモリの論理的な
構成例を示す図である。
【０００８】図１０（ａ）のデータパケットは命令コー
ドＣ、次命令のノード番号ＮＤ、上述した時系列に対応
した世代番号ＧＮおよびデータＤを含む。図１０（ｂ）
のデータパケットは図１０（ａ）のデータパケットのデ
ータＤに代替して第１および第２のデータＤ１およびＤ
２を含み、その他は図１０（ａ）のそれと同じである。
ドＣ、次命令のノード番号ＮＤ、上述した時系列に対応
した世代番号ＧＮおよびデータＤを含む。図１０（ｂ）
のデータパケットは図１０（ａ）のデータパケットのデ
ータＤに代替して第１および第２のデータＤ１およびＤ
２を含み、その他は図１０（ａ）のそれと同じである。
【０００９】図９のデータ駆動型情報処理装置は、パケ
ット合流部Ｊ、入力パケットを待合せして対データまた
は定数生成を行なう待合せ制御部ＦＣ、データメモリＭ
ＥＭ、メモリＭＥＭのアクセス処理ならびに演算処理を
行なう演算部ＦＰ、次命令の記憶部ＰＳ、およびパケッ
ト分岐部Ｂを含み、各部は内部パイプラインにより接続
される。
ット合流部Ｊ、入力パケットを待合せして対データまた
は定数生成を行なう待合せ制御部ＦＣ、データメモリＭ
ＥＭ、メモリＭＥＭのアクセス処理ならびに演算処理を
行なう演算部ＦＰ、次命令の記憶部ＰＳ、およびパケッ
ト分岐部Ｂを含み、各部は内部パイプラインにより接続
される。
【００１０】図１１を参照して、世代番号ＧＮはｍビッ
トのフィールドアドレスＦＤ♯、ｎビットのラインアド
レスＬＮ♯およびｌビットのピクセルアドレスＰＸ♯か
らなる。
トのフィールドアドレスＦＤ♯、ｎビットのラインアド
レスＬＮ♯およびｌビットのピクセルアドレスＰＸ♯か
らなる。
【００１１】図１１の世代番号ＧＮは図１２に示される
データメモリＭＥＭの論理的な構成に対応する。メモリ
ＭＥＭの論理的構成は、ｍビットのフィールドアドレス
ＦＤ♯で特定される２m 個のフィールドを含む。各フィ
ールドメモリはｎビットのラインアドレスＬＮ♯に対応
して垂直方向に２n ラインを含む。各ラインはｌビット
のピクセルアドレスＰＸ♯に対応して２l ピクセルを含
む。
データメモリＭＥＭの論理的な構成に対応する。メモリ
ＭＥＭの論理的構成は、ｍビットのフィールドアドレス
ＦＤ♯で特定される２m 個のフィールドを含む。各フィ
ールドメモリはｎビットのラインアドレスＬＮ♯に対応
して垂直方向に２n ラインを含む。各ラインはｌビット
のピクセルアドレスＰＸ♯に対応して２l ピクセルを含
む。
【００１２】図９に戻って、記憶部ＰＳの命令が実行さ
れてデータフロープログラムに従う処理が行なわれると
き、まず図１０（ａ）のデータパケットはパケット合流
部Ｊで内部パイプラインからのパケットと合流後、待合
せ制御部ＦＣに与えられる。
れてデータフロープログラムに従う処理が行なわれると
き、まず図１０（ａ）のデータパケットはパケット合流
部Ｊで内部パイプラインからのパケットと合流後、待合
せ制御部ＦＣに与えられる。
【００１３】待合せ制御部ＦＣはデータパケットを入力
し、該入力パケットの世代番号ＧＮを考慮した対データ
生成のためのデータパケット待合せ、または定数フェッ
チを行なった後、図１０（ｂ）に示されているようなデ
ータパケットを生成し演算部ＦＰに出力する。
し、該入力パケットの世代番号ＧＮを考慮した対データ
生成のためのデータパケット待合せ、または定数フェッ
チを行なった後、図１０（ｂ）に示されているようなデ
ータパケットを生成し演算部ＦＰに出力する。
【００１４】待合せ制御部ＦＣでは図１０（ｂ）のデー
タパケットの命令コードＣ、ノード番号ＮＤ、世代番号
ＧＮおよび第１のデータＤ１には入力データパケットの
命令コードＣ、ノード番号ＮＤ、世代番号ＧＮおよびデ
ータＤがそれぞれセットされる。さらに第２のデータＤ
２には対データが生成された場合はデータＤと対となる
データが、定数フェッチがされたときにはフェッチされ
た定数データがそれぞれセットされる。
タパケットの命令コードＣ、ノード番号ＮＤ、世代番号
ＧＮおよび第１のデータＤ１には入力データパケットの
命令コードＣ、ノード番号ＮＤ、世代番号ＧＮおよびデ
ータＤがそれぞれセットされる。さらに第２のデータＤ
２には対データが生成された場合はデータＤと対となる
データが、定数フェッチがされたときにはフェッチされ
た定数データがそれぞれセットされる。
【００１５】演算部ＦＰでは、与えられるデータパケッ
トを入力し、該入力パケットの命令コードＣのデコード
結果に応じて該入力パケットの第１または第２のデータ
について演算処理するか、メモリＭＥＭへのアクセスが
行なわれ、図１０（ａ）の形式のパケットがプログラム
記憶部ＰＳに出力される。通常は、演算処理またはメモ
リアクセスの結果が演算部ＦＰの出力するパケットのデ
ータＤに反映される。
トを入力し、該入力パケットの命令コードＣのデコード
結果に応じて該入力パケットの第１または第２のデータ
について演算処理するか、メモリＭＥＭへのアクセスが
行なわれ、図１０（ａ）の形式のパケットがプログラム
記憶部ＰＳに出力される。通常は、演算処理またはメモ
リアクセスの結果が演算部ＦＰの出力するパケットのデ
ータＤに反映される。
【００１６】図１３は、従来の演算部ＦＰにおけるメモ
リアクセス処理のためのブロック図であり、図１４は図
１３におけるメモリアクセスのためのアドレス修飾ステ
ップを示す図である。
リアクセス処理のためのブロック図であり、図１４は図
１３におけるメモリアクセスのためのアドレス修飾ステ
ップを示す図である。
【００１７】図１３では便宜的にメモリＭＥＭが中心に
示される。図１３のブロックは、アドレス修飾部ａｍ
ｄ、メモリアクセス部ｉ／ｆ、およびこれら各部を制御
する制御部Ｃｎを含む。
示される。図１３のブロックは、アドレス修飾部ａｍ
ｄ、メモリアクセス部ｉ／ｆ、およびこれら各部を制御
する制御部Ｃｎを含む。
【００１８】メモリアクセス処理の場合、入力パケット
の世代番号ＧＮがアドレス修飾部ａｍｄ内で図１４のス
テップにより２次元（ライン，ピクセル）×ｎプレーン
（フィールド）の論理アドレスがメモリＭＥＭの物理ア
ドレスに変換される。
の世代番号ＧＮがアドレス修飾部ａｍｄ内で図１４のス
テップにより２次元（ライン，ピクセル）×ｎプレーン
（フィールド）の論理アドレスがメモリＭＥＭの物理ア
ドレスに変換される。
【００１９】プログラム記憶部ＰＳでは、入力パケット
のノード番号ＮＤに基づいて次命令コードと次命令のノ
ード番号がフェッチされて該入力パケットの命令コード
Ｃおよびノード番号ＮＤとしてそれぞれセットされて該
パケットが出力される。プログラム記憶部ＰＳからの出
力パケットは分岐部Ｂで外部出力または内部パイプライ
ンに分岐される。
のノード番号ＮＤに基づいて次命令コードと次命令のノ
ード番号がフェッチされて該入力パケットの命令コード
Ｃおよびノード番号ＮＤとしてそれぞれセットされて該
パケットが出力される。プログラム記憶部ＰＳからの出
力パケットは分岐部Ｂで外部出力または内部パイプライ
ンに分岐される。
【００２０】上述のデータ駆動型情報処理装置は、メモ
リアクセス時に時系列データに対応する世代番号ＧＮを
もとにして論理的に構造化された２次元×ｎプレーンへ
アクセスすることが可能であるため、言い換えれば、パ
ケットごとに画像信号のスキャン位置に対応したメモリ
操作が可能であるため、デジタル画像信号処理に適した
アーキテクチャになっていると言われている。
リアクセス時に時系列データに対応する世代番号ＧＮを
もとにして論理的に構造化された２次元×ｎプレーンへ
アクセスすることが可能であるため、言い換えれば、パ
ケットごとに画像信号のスキャン位置に対応したメモリ
操作が可能であるため、デジタル画像信号処理に適した
アーキテクチャになっていると言われている。
【００２１】しかし、演算部ＦＰの構成では、メモリア
クセス処理と演算処理とが機能的に独立しているため、
画像処理で多用されるメモリ参照結果のフィルタ演算や
相関演算などを複数回の処理ノードに分けて実現しなけ
ればならない。多くのノードを持つことは内部パイプラ
インにおいてパケットの混雑状態を生じ得る。また、ア
クセスデータ間での演算処理の際にデータの待合せに関
してオーバヘッドが生じる。その結果、処理のスループ
ットを向上させることが容易ではなかった。
クセス処理と演算処理とが機能的に独立しているため、
画像処理で多用されるメモリ参照結果のフィルタ演算や
相関演算などを複数回の処理ノードに分けて実現しなけ
ればならない。多くのノードを持つことは内部パイプラ
インにおいてパケットの混雑状態を生じ得る。また、ア
クセスデータ間での演算処理の際にデータの待合せに関
してオーバヘッドが生じる。その結果、処理のスループ
ットを向上させることが容易ではなかった。
【００２２】これを解消するように、特開平６−２７４
４０８号公報に開示の技術が提案された。この技術で
は、演算部ＦＰが改良されている。
４０８号公報に開示の技術が提案された。この技術で
は、演算部ＦＰが改良されている。
【００２３】図１５は、特開平６−２７４４０８号公報
に開示の演算部ＦＰにおけるメモリアクセス処理のため
のブロック図である。図では便宜的にメモリＭＥＭが中
心に記載される。図１５のブロックは図１３のそれに比
較し出力段に算術論理演算部ａｌｕが新たに設けられて
おり、制御部Ｃｎ１により制御される。さらに、算術論
理演算部ａｌｕの出力は再度メモリＭＥＭアクセスのた
めの経路にフィードバックされている。
に開示の演算部ＦＰにおけるメモリアクセス処理のため
のブロック図である。図では便宜的にメモリＭＥＭが中
心に記載される。図１５のブロックは図１３のそれに比
較し出力段に算術論理演算部ａｌｕが新たに設けられて
おり、制御部Ｃｎ１により制御される。さらに、算術論
理演算部ａｌｕの出力は再度メモリＭＥＭアクセスのた
めの経路にフィードバックされている。
【００２４】この構成により、単純なメモリＭＥＭの参
照および更新処理に加えて、入力データとメモリ参照デ
ータ間での演算処理およびその結果でのメモリＭＥＭの
更新処理が１命令コードで実現できる。
照および更新処理に加えて、入力データとメモリ参照デ
ータ間での演算処理およびその結果でのメモリＭＥＭの
更新処理が１命令コードで実現できる。
【００２５】上述のようなメモリアクセスが複合された
演算命令を利用することにより、画像処理で多用される
メモリ参照結果の演算はより少ないノード数で、かつ待
合せ制御部ＦＣでの対データ待合せをすることなく実現
できる。したがって、ノード数の減少により世代ごとの
単位処理で流れるパケット量が減少すること、ならびに
待合せがないことから、より多くの世代のパケットを装
置に投入でき、結果的に処理のスループットを向上させ
ることができると言われている。
演算命令を利用することにより、画像処理で多用される
メモリ参照結果の演算はより少ないノード数で、かつ待
合せ制御部ＦＣでの対データ待合せをすることなく実現
できる。したがって、ノード数の減少により世代ごとの
単位処理で流れるパケット量が減少すること、ならびに
待合せがないことから、より多くの世代のパケットを装
置に投入でき、結果的に処理のスループットを向上させ
ることができると言われている。
【００２６】しかし、上述の処理構成では、相関演算の
中間結果がパイプラインを周回もしくはデータメモリＭ
ＥＭへ一時保存されるため、演算効率を上げることが容
易ではなかった。また、待合せを除くために処理が時間
方向に展開されるが、上述のような機能のみでは処理に
内在する並列性を活かすことが容易ではなかった。
中間結果がパイプラインを周回もしくはデータメモリＭ
ＥＭへ一時保存されるため、演算効率を上げることが容
易ではなかった。また、待合せを除くために処理が時間
方向に展開されるが、上述のような機能のみでは処理に
内在する並列性を活かすことが容易ではなかった。
【００２７】これを解消するように特願平７−８６７６
４号で提案される技術では、演算部ＦＰが改良されてい
る。
４号で提案される技術では、演算部ＦＰが改良されてい
る。
【００２８】図１６は、特願平７−８６７６４号に提案
される演算部ＦＰにおけるメモリアクセス処理ためのブ
ロック図である。図では便宜的にメモリＭＥＭは中心に
記載されている。
される演算部ＦＰにおけるメモリアクセス処理ためのブ
ロック図である。図では便宜的にメモリＭＥＭは中心に
記載されている。
【００２９】図１７および図１８は、図１６におけるメ
モリアクセスのためのアドレス修飾ステップを示す図で
ある。
モリアクセスのためのアドレス修飾ステップを示す図で
ある。
【００３０】図１６のブロックは２つのデータメモリＭ
ＥＭを含み、各メモリＭＥＭに対応してメモリアクセス
ブロックｉ／ｆおよびアドレス修飾ブロックａｍｄがそ
れぞれ設けられる。さらにセレクタｓｌ、算術論理演算
部ａｌｕおよび各部を制御するための制御部Ｃｎ２が設
けられる。
ＥＭを含み、各メモリＭＥＭに対応してメモリアクセス
ブロックｉ／ｆおよびアドレス修飾ブロックａｍｄがそ
れぞれ設けられる。さらにセレクタｓｌ、算術論理演算
部ａｌｕおよび各部を制御するための制御部Ｃｎ２が設
けられる。
【００３１】この構成により、同時に２つのメモリＭＥ
Ｍにアクセスが可能であるだけでなく、メモリのアクセ
スとその結果に対する演算とが１命令コードで実現でき
る。さらに、メモリアクセスの際、図１７または図１８
のステップにより２次元（ピクセル，ライン）×ｎプレ
ーン（フィールド）に対応する１つの世代番号ＧＮが、
異なるオフセット修飾により２つの物理アドレスに変換
される。
Ｍにアクセスが可能であるだけでなく、メモリのアクセ
スとその結果に対する演算とが１命令コードで実現でき
る。さらに、メモリアクセスの際、図１７または図１８
のステップにより２次元（ピクセル，ライン）×ｎプレ
ーン（フィールド）に対応する１つの世代番号ＧＮが、
異なるオフセット修飾により２つの物理アドレスに変換
される。
【００３２】このような二重のメモリアクセスが複合さ
れた演算メモリを利用することにより、画像処理で多用
されるメモリ参照結果の演算がより少ないノード数で実
現できることになって、さらに多くの世代のパケットを
装置投入でき、結果的に処理のスループットを向上させ
ることができると言われている。
れた演算メモリを利用することにより、画像処理で多用
されるメモリ参照結果の演算がより少ないノード数で実
現できることになって、さらに多くの世代のパケットを
装置投入でき、結果的に処理のスループットを向上させ
ることができると言われている。
【００３３】
【発明が解決しようとする課題】上述した装置では、入
力パケット順に画像信号のスキャン位置に対応したメモ
リ操作および２並列のメモリアクセスを含む複合演算が
可能であることから、デジタル画像信号処理に適したア
ーキテクチャであると言える。
力パケット順に画像信号のスキャン位置に対応したメモ
リ操作および２並列のメモリアクセスを含む複合演算が
可能であることから、デジタル画像信号処理に適したア
ーキテクチャであると言える。
【００３４】しかしながら、データメモリＭＥＭに対す
るアクセスは、１命令において最大２並列に制限されて
おり、処理に内在する並列性の活用が十分ではない。し
たがって、３つ以上のデータのフィルタ演算、相関演算
には、複数の命令を用いて逐次に処理しなければならな
かったので、スループットを上げることが困難であっ
た。
るアクセスは、１命令において最大２並列に制限されて
おり、処理に内在する並列性の活用が十分ではない。し
たがって、３つ以上のデータのフィルタ演算、相関演算
には、複数の命令を用いて逐次に処理しなければならな
かったので、スループットを上げることが困難であっ
た。
【００３５】また、データメモリＭＥＭのアクセス時の
アドレスオフセット値として、内部パケットのフィール
ドの一部をそのまま利用しているため、特に、並列メモ
リアクセスを行なった場合に、オフセット可能範囲の減
少、ピクセルおよびラインのいずれか一方が共通でなけ
ればならないと言った制約が存在した。この制約により
２並列のメモリアクセスであっても、ピクセル、ライン
がともに異なった箇所に対するアクセスであったり、オ
フセット修飾可能範囲以外のアクセスであったりする
と、２命令に分けて逐次に処理する必要があり、処理に
内在する並列性の活用が十分に行なえなかった。
アドレスオフセット値として、内部パケットのフィール
ドの一部をそのまま利用しているため、特に、並列メモ
リアクセスを行なった場合に、オフセット可能範囲の減
少、ピクセルおよびラインのいずれか一方が共通でなけ
ればならないと言った制約が存在した。この制約により
２並列のメモリアクセスであっても、ピクセル、ライン
がともに異なった箇所に対するアクセスであったり、オ
フセット修飾可能範囲以外のアクセスであったりする
と、２命令に分けて逐次に処理する必要があり、処理に
内在する並列性の活用が十分に行なえなかった。
【００３６】それゆえにこの発明の目的は、複合的な処
理を処理に内在する並列性を十分に活用させて実行可能
なメモリインタフェース装置を提供することである。
理を処理に内在する並列性を十分に活用させて実行可能
なメモリインタフェース装置を提供することである。
【００３７】
【課題を解決するための手段】請求項１に記載のメモリ
インタフェース装置は、少なくとも入力命令コード、第
１の入力データ、第２の入力データおよび入力アドレス
を含む入力データパケットに応答して、記憶部の複数の
所定アドレスをアクセスするためのメモリインタフェー
ス装置であって、予め複数のオフセット値を記憶したオ
フセットメモリを有し、入力データパケットに応答し、
入力アドレスをオフセットメモリから読出された複数の
オフセット値のそれぞれまたは第２の入力データを用い
て修飾した複数のアドレスを出力する記憶部アドレス修
飾手段と、記憶部の、記憶部アドレス修飾手段から出力
された複数のアドレスを入力命令コードに従ってアクセ
スする記憶部アクセス手段と、記憶部アクセス手段によ
る複数アドレスのアクセス結果または第１の入力データ
を入力命令コードに従って演算するための演算手段とを
備えて構成される。そして、記憶部アドレス修飾手段
と、記憶部アクセス手段と、演算手段とを、１つの命令
コードに従って制御する。
インタフェース装置は、少なくとも入力命令コード、第
１の入力データ、第２の入力データおよび入力アドレス
を含む入力データパケットに応答して、記憶部の複数の
所定アドレスをアクセスするためのメモリインタフェー
ス装置であって、予め複数のオフセット値を記憶したオ
フセットメモリを有し、入力データパケットに応答し、
入力アドレスをオフセットメモリから読出された複数の
オフセット値のそれぞれまたは第２の入力データを用い
て修飾した複数のアドレスを出力する記憶部アドレス修
飾手段と、記憶部の、記憶部アドレス修飾手段から出力
された複数のアドレスを入力命令コードに従ってアクセ
スする記憶部アクセス手段と、記憶部アクセス手段によ
る複数アドレスのアクセス結果または第１の入力データ
を入力命令コードに従って演算するための演算手段とを
備えて構成される。そして、記憶部アドレス修飾手段
と、記憶部アクセス手段と、演算手段とを、１つの命令
コードに従って制御する。
【００３８】請求項２に記載のメモリインタフェース装
置は、請求項１に記載の装置の記憶部アクセス手段が、
入力命令コードに記憶部の内容更新命令コードが含まれ
るとき、演算手段による演算の結果を用いて、記憶部
の、記憶部アドレス修飾手段から出力された複数のアド
レスの内容を更新するよう構成される。
置は、請求項１に記載の装置の記憶部アクセス手段が、
入力命令コードに記憶部の内容更新命令コードが含まれ
るとき、演算手段による演算の結果を用いて、記憶部
の、記憶部アドレス修飾手段から出力された複数のアド
レスの内容を更新するよう構成される。
【００３９】請求項３に記載のメモリインタフェース装
置は、請求項１または２に記載の装置において、記憶部
がさらに複数のデータメモリを含み、記憶部アドレス修
飾手段がさらに複数のデータメモリのそれぞれに対応し
てメモリアドレス修飾手段を含み、記憶部アクセス手段
はさらに複数のデータメモリそれぞれに対応してメモリ
アクセス手段を含むように構成される。
置は、請求項１または２に記載の装置において、記憶部
がさらに複数のデータメモリを含み、記憶部アドレス修
飾手段がさらに複数のデータメモリのそれぞれに対応し
てメモリアドレス修飾手段を含み、記憶部アクセス手段
はさらに複数のデータメモリそれぞれに対応してメモリ
アクセス手段を含むように構成される。
【００４０】メモリアドレス修飾手段のそれぞれは、予
め複数のオフセット値を記憶したオフセットテーブルを
有し、入力データパケットに応答し、入力アドレスを、
第２の入力データに基づいてこのオフセットテーブルか
ら読出されたオフセット値および第２の入力データのい
ずれか一方を用いて修飾したアドレスを出力する。
め複数のオフセット値を記憶したオフセットテーブルを
有し、入力データパケットに応答し、入力アドレスを、
第２の入力データに基づいてこのオフセットテーブルか
ら読出されたオフセット値および第２の入力データのい
ずれか一方を用いて修飾したアドレスを出力する。
【００４１】メモリアクセス手段のそれぞれは、対応す
るデータメモリの、対応するメモリアドレス修飾手段か
ら出力されたアドレスを入力命令コードに従ってアクセ
スする。
るデータメモリの、対応するメモリアドレス修飾手段か
ら出力されたアドレスを入力命令コードに従ってアクセ
スする。
【００４２】請求項４に記載のメモリインタフェース装
置は、請求項１または２に記載のメモリインタフェース
装置の記憶部アドレス修飾手段がさらに順次アドレス修
飾手段を含み、記憶部アクセス手段はさらに順次アクセ
ス手段を含み、演算手段はさらに累算演算手段を含むよ
う構成される。
置は、請求項１または２に記載のメモリインタフェース
装置の記憶部アドレス修飾手段がさらに順次アドレス修
飾手段を含み、記憶部アクセス手段はさらに順次アクセ
ス手段を含み、演算手段はさらに累算演算手段を含むよ
う構成される。
【００４３】順次アドレス修飾手段は複数のオフセット
値を記憶した複数のオフセットテーブルを有し、入力デ
ータパケットに応答して、入力アドレスを第２の入力デ
ータに基づいてオフセットテーブルのそれぞれから順次
読出されたオフセット値および第２の入力データのいず
れか一方を用いて修飾したアドレスを順次出力する。
値を記憶した複数のオフセットテーブルを有し、入力デ
ータパケットに応答して、入力アドレスを第２の入力デ
ータに基づいてオフセットテーブルのそれぞれから順次
読出されたオフセット値および第２の入力データのいず
れか一方を用いて修飾したアドレスを順次出力する。
【００４４】順次アクセス手段は記憶部の、順次アドレ
ス修飾手段から順次出力されたアドレスを入力命令コー
ドに従って順次アクセスする。
ス修飾手段から順次出力されたアドレスを入力命令コー
ドに従って順次アクセスする。
【００４５】累算演算手段は順次アクセス手段から順次
入力されたアクセス結果または第１の入力データの入力
命令コードに従う順次演算を各演算結果を累算しながら
行なう。
入力されたアクセス結果または第１の入力データの入力
命令コードに従う順次演算を各演算結果を累算しながら
行なう。
【００４６】請求項５に記載のメモリインタフェース装
置は、請求項１ないし４のいずれかに記載のメモリイン
タフェース装置がデータ駆動型プロセッサに設けられる
ことを特徴とする。
置は、請求項１ないし４のいずれかに記載のメモリイン
タフェース装置がデータ駆動型プロセッサに設けられる
ことを特徴とする。
【００４７】
【作用】請求項１に係るメモリインタフェース装置によ
れば、記憶部アクセス手段によりアクセスされる記憶部
の複数のアドレスのオフセット値は、予めオフセットメ
モリに記憶されているので、オフセットメモリの内容の
設定により設定可能なオフセット値の幅が拡大する。
れば、記憶部アクセス手段によりアクセスされる記憶部
の複数のアドレスのオフセット値は、予めオフセットメ
モリに記憶されているので、オフセットメモリの内容の
設定により設定可能なオフセット値の幅が拡大する。
【００４８】さらに、記憶部アクセス手段による入力命
令コードに従う記憶部の複数のアドレスのアクセス結果
または第１の入力データは入力命令コードに従って演算
されるので、記憶部の複数のデータのアクセスと、これ
に続くこれらデータ間の演算を１入力命令コードで実施
できる。
令コードに従う記憶部の複数のアドレスのアクセス結果
または第１の入力データは入力命令コードに従って演算
されるので、記憶部の複数のデータのアクセスと、これ
に続くこれらデータ間の演算を１入力命令コードで実施
できる。
【００４９】請求項２に記載のメモリインタフェース装
置によれば、請求項１のメモリインタフェース装置がさ
らに、記憶部アクセス手段により演算手段の演算結果を
用いて記憶部の複数のアドレス内容を更新するので、記
憶部の複数のアドレスのアクセスと、これに続くこれら
アクセス結果データ間の演算、さらにこの演算結果を用
いた記憶部の複数のアドレス内容の更新を１入力命令コ
ードで実施できる。
置によれば、請求項１のメモリインタフェース装置がさ
らに、記憶部アクセス手段により演算手段の演算結果を
用いて記憶部の複数のアドレス内容を更新するので、記
憶部の複数のアドレスのアクセスと、これに続くこれら
アクセス結果データ間の演算、さらにこの演算結果を用
いた記憶部の複数のアドレス内容の更新を１入力命令コ
ードで実施できる。
【００５０】請求項３に記載のメモリインタフェース装
置によれば、請求項１または２のメモリインタフェース
装置がさらに、記憶部に複数のデータメモリを有して、
各データメモリに対応して設けられたメモリアドレス修
飾手段およびメモリアクセス手段により１入力命令コー
ドを用いて各データメモリからデータを同時に読出し、
読出された複数のデータ相互間で演算が行なわれて、複
数データの同時アクセスならびに複数データ間の同時演
算が可能となる。
置によれば、請求項１または２のメモリインタフェース
装置がさらに、記憶部に複数のデータメモリを有して、
各データメモリに対応して設けられたメモリアドレス修
飾手段およびメモリアクセス手段により１入力命令コー
ドを用いて各データメモリからデータを同時に読出し、
読出された複数のデータ相互間で演算が行なわれて、複
数データの同時アクセスならびに複数データ間の同時演
算が可能となる。
【００５１】請求項４に記載のメモリインタフェース装
置によれば、請求項１または２のメモリインタフェース
装置がさらに、順次アドレス修飾手段、順次アクセス手
段および累算演算手段を有して、１入力命令コードによ
り記憶部の複数のアドレスが順次アクセスされてアクセ
ス結果が順次累算演算される。
置によれば、請求項１または２のメモリインタフェース
装置がさらに、順次アドレス修飾手段、順次アクセス手
段および累算演算手段を有して、１入力命令コードによ
り記憶部の複数のアドレスが順次アクセスされてアクセ
ス結果が順次累算演算される。
【００５２】請求項５に記載のメモリインタフェース装
置によれば、請求項１ないし４のいずれかのメモリイン
タフェース装置がデータ駆動型情報処理装置に設けられ
た場合、１入力命令コードで記憶部内の複数のアドレス
のアクセスおよび複数アクセス結果に対する演算が可能
となって、該情報処理装置における単位処理あたりの処
理時間の短縮およびデータパケット流量が低減される。
置によれば、請求項１ないし４のいずれかのメモリイン
タフェース装置がデータ駆動型情報処理装置に設けられ
た場合、１入力命令コードで記憶部内の複数のアドレス
のアクセスおよび複数アクセス結果に対する演算が可能
となって、該情報処理装置における単位処理あたりの処
理時間の短縮およびデータパケット流量が低減される。
【００５３】
【実施例】以下、この発明の実施例について図面を参照
し詳細に説明する。
し詳細に説明する。
【００５４】図１はこの発明の一実施例によるメモリイ
ンタフェース装置のブロック構成図である。図１におい
ては、説明の便宜上画像メモリ（データメモリＭＥＭ）
を中心にして示されるが、このインタフェース装置はメ
モリＭＥＭを除く部分を指す。
ンタフェース装置のブロック構成図である。図１におい
ては、説明の便宜上画像メモリ（データメモリＭＥＭ）
を中心にして示されるが、このインタフェース装置はメ
モリＭＥＭを除く部分を指す。
【００５５】図１のメモリインタフェース装置は、図９
のデータ駆動型情報処理装置が５個のデータメモリＭＥ
Ｍを備えている場合に演算部ＦＰにおける５つのメモリ
同時並列アクセスを含む処理機能を実現するものに相当
する。このとき、図９のその他の処理機能は従来と同様
なので説明は省略する。
のデータ駆動型情報処理装置が５個のデータメモリＭＥ
Ｍを備えている場合に演算部ＦＰにおける５つのメモリ
同時並列アクセスを含む処理機能を実現するものに相当
する。このとき、図９のその他の処理機能は従来と同様
なので説明は省略する。
【００５６】図１の装置は、５個のデータメモリＭＥＭ
のそれぞれに対応して、アドレス修飾部ＡＭＤおよびメ
モリアクセス部Ｉ／Ｆを含む。さらに装置は算術論理演
算部ＡＬＵ、セレクタＳＬならびに各部を制御するため
の制御部ＣＮＴを含む。
のそれぞれに対応して、アドレス修飾部ＡＭＤおよびメ
モリアクセス部Ｉ／Ｆを含む。さらに装置は算術論理演
算部ＡＬＵ、セレクタＳＬならびに各部を制御するため
の制御部ＣＮＴを含む。
【００５７】セレクタＳＬは制御部ＣＮＴからの制御信
号に従ってデータメモリＭＥＭのアクセス結果出力また
は入力パケットの第１のデータＤ１を算術論理演算部Ａ
ＬＵの入力の１つに与える。入力パケットのデータとメ
モリＭＥＭの内容との間で演算が行なわれる際には第１
のデータＤ１が選択されて算術論理演算部ＡＬＵの入力
の１つに与えられる。
号に従ってデータメモリＭＥＭのアクセス結果出力また
は入力パケットの第１のデータＤ１を算術論理演算部Ａ
ＬＵの入力の１つに与える。入力パケットのデータとメ
モリＭＥＭの内容との間で演算が行なわれる際には第１
のデータＤ１が選択されて算術論理演算部ＡＬＵの入力
の１つに与えられる。
【００５８】制御部ＣＮＴはアドレス修飾部ＡＭＤに対
して、入力命令コードＣに応じて、入力される第２のデ
ータＤ２で後述するオフセットテーブルＯＦＴを表引き
しオフセット値Ｏｆを出力するか、第２のデータＤ２そ
のものをオフセット値Ｏｆとして出力するかを制御す
る。
して、入力命令コードＣに応じて、入力される第２のデ
ータＤ２で後述するオフセットテーブルＯＦＴを表引き
しオフセット値Ｏｆを出力するか、第２のデータＤ２そ
のものをオフセット値Ｏｆとして出力するかを制御す
る。
【００５９】制御部ＣＮＴはメモリアクセス部Ｉ／Ｆに
対して、入力命令コードＣに応じて、対応するデータメ
モリＭＥＭの参照または更新を制御する。
対して、入力命令コードＣに応じて、対応するデータメ
モリＭＥＭの参照または更新を制御する。
【００６０】制御部ＣＮＴはセレクタＳＬに対して、入
力命令コードＣに応じて、算術論理演算部ＡＬＵの入力
の１つにデータメモリＭＥＭのアクセス（参照）結果を
与えるか、入力される第１のデータＤ１を与えるかを制
御する。
力命令コードＣに応じて、算術論理演算部ＡＬＵの入力
の１つにデータメモリＭＥＭのアクセス（参照）結果を
与えるか、入力される第１のデータＤ１を与えるかを制
御する。
【００６１】制御部ＣＮＴは算術論理演算部ＡＬＵに対
して、入力命令コードＣに応じてどのような演算を行な
わせるかを制御する。
して、入力命令コードＣに応じてどのような演算を行な
わせるかを制御する。
【００６２】図２は、図１のアドレス修飾部ＡＭＤのブ
ロック構成図である。図１の各アドレス修飾部ＡＭＤは
共通の構成を有する。
ロック構成図である。図１の各アドレス修飾部ＡＭＤは
共通の構成を有する。
【００６３】アドレス修飾部ＡＭＤは入力データパケッ
トの世代番号ＧＮおよび第２のデータＤ２を入力し、処
理して対応のメモリＭＥＭに関する物理アドレスＰＨＡ
を対応のメモリアクセス部Ｉ／Ｆに出力する。
トの世代番号ＧＮおよび第２のデータＤ２を入力し、処
理して対応のメモリＭＥＭに関する物理アドレスＰＨＡ
を対応のメモリアクセス部Ｉ／Ｆに出力する。
【００６４】そのためアドレス修飾部ＡＭＤは、複数の
アドレスオフセット値を予め記憶して入力された第２の
データＤ２をインデックスにしてアクセスされるオフセ
ットテーブルＯＦＴ、世代番号ＧＮの各種フィールドの
内容ごとにテーブルＯＦＴから読出された対応のオフセ
ット値または入力される第２のデータＤ２と加算を行な
う加算器ＡＤおよび加算結果得られた値を物理アドレス
ＰＨＡに変換して出力するアドレス変換器ＡＴを含む。
アドレスオフセット値を予め記憶して入力された第２の
データＤ２をインデックスにしてアクセスされるオフセ
ットテーブルＯＦＴ、世代番号ＧＮの各種フィールドの
内容ごとにテーブルＯＦＴから読出された対応のオフセ
ット値または入力される第２のデータＤ２と加算を行な
う加算器ＡＤおよび加算結果得られた値を物理アドレス
ＰＨＡに変換して出力するアドレス変換器ＡＴを含む。
【００６５】図３は、図１の各アドレス修飾部ＡＭＤに
おけるアドレス修飾ステップを示す図である。
おけるアドレス修飾ステップを示す図である。
【００６６】メモリアクセスの際、入力パケットの世代
番号ＧＮおよび第２のデータＤ２は各アドレス修飾部に
並行して与えられる。各アドレス修飾部ＡＭＤでは図３
のステップに示されるように２次元（ライン、ピクセ
ル）×ｎプレーン（フィールド）に対応する１つの世代
番号ＧＮが、各アドレス修飾部ＡＭＤにより異なるオフ
セット修飾がなされ５つの物理アドレスＰＨＡに変換さ
れる。各物理アドレスＰＨＡは対応の各メモリアクセス
部Ｉ／Ｆに与えられるので、各メモリアクセス部Ｉ／Ｆ
は与えられる物理アドレスＰＨＡに基づいて対応するデ
ータメモリＭＥＭをアドレス指定してアクセスする。
番号ＧＮおよび第２のデータＤ２は各アドレス修飾部に
並行して与えられる。各アドレス修飾部ＡＭＤでは図３
のステップに示されるように２次元（ライン、ピクセ
ル）×ｎプレーン（フィールド）に対応する１つの世代
番号ＧＮが、各アドレス修飾部ＡＭＤにより異なるオフ
セット修飾がなされ５つの物理アドレスＰＨＡに変換さ
れる。各物理アドレスＰＨＡは対応の各メモリアクセス
部Ｉ／Ｆに与えられるので、各メモリアクセス部Ｉ／Ｆ
は与えられる物理アドレスＰＨＡに基づいて対応するデ
ータメモリＭＥＭをアドレス指定してアクセスする。
【００６７】図３を参照してアドレス修飾部ＡＭＤにお
けるアドレス修飾ステップを説明する。
けるアドレス修飾ステップを説明する。
【００６８】世代番号ＧＮが図１１で示されたよにフィ
ールドアドレス、ラインアドレスおよびピクセルアドレ
スの３つのフィールドに、オフセットテーブルＯＦＴの
データがフィールドオフセット、ラインオフセットおよ
びピクセルオフセットの３つのフィールドに分けられ
る。このとき、ラインオフセットおよびピクセルオフセ
ットはそれぞれ、ラインアドレスおよびピクセルアドレ
スのそれぞれのビット幅に合わせる形で符号拡張され
る。それぞれのアドレスは、アドレスとオフセットのク
リッピング付き加算（アンダフローまたはオーバフロー
が生じた場合、それぞれのアドレスの最小値または最大
値に修正される）によりオフセット修飾された後、これ
らのアドレス値、フィールドあたりのライン数、ライン
あたりのピクセル数から、物理アドレスＰＨＡが算出さ
れる。
ールドアドレス、ラインアドレスおよびピクセルアドレ
スの３つのフィールドに、オフセットテーブルＯＦＴの
データがフィールドオフセット、ラインオフセットおよ
びピクセルオフセットの３つのフィールドに分けられ
る。このとき、ラインオフセットおよびピクセルオフセ
ットはそれぞれ、ラインアドレスおよびピクセルアドレ
スのそれぞれのビット幅に合わせる形で符号拡張され
る。それぞれのアドレスは、アドレスとオフセットのク
リッピング付き加算（アンダフローまたはオーバフロー
が生じた場合、それぞれのアドレスの最小値または最大
値に修正される）によりオフセット修飾された後、これ
らのアドレス値、フィールドあたりのライン数、ライン
あたりのピクセル数から、物理アドレスＰＨＡが算出さ
れる。
【００６９】メモリアクセス部Ｉ／Ｆによる命令コード
Ｃに従うアクセスがデータメモリＭＥＭの参照である場
合、アクセス部Ｉ／Ｆは与えられるアドレスＰＨＡに基
づくアドレス指定により対応のメモリＭＥＭからデータ
を読出して算術論理演算部ＡＬＵに与える。
Ｃに従うアクセスがデータメモリＭＥＭの参照である場
合、アクセス部Ｉ／Ｆは与えられるアドレスＰＨＡに基
づくアドレス指定により対応のメモリＭＥＭからデータ
を読出して算術論理演算部ＡＬＵに与える。
【００７０】また、メモリアクセス部Ｉ／Ｆの命令コー
ドＣに従うアクセスがデータメモリＭＥＭの更新である
場合、アクセス部Ｉ／Ｆは演算部ＡＬＵの出力するデー
タＤを入力して、与えられるアドレスＰＨＡに基づくア
ドレス指定により入力データＤをメモリＭＥＭに書込
む。
ドＣに従うアクセスがデータメモリＭＥＭの更新である
場合、アクセス部Ｉ／Ｆは演算部ＡＬＵの出力するデー
タＤを入力して、与えられるアドレスＰＨＡに基づくア
ドレス指定により入力データＤをメモリＭＥＭに書込
む。
【００７１】算術論理演算部ＡＬＵはセレクタＳＬおよ
び各データメモリＭＥＭから入力される第１のデータＤ
１またはアクセス結果データを入力し、これら入力デー
タ相互の演算を制御部ＣＮＴから与えられる入力命令コ
ードに応じた制御信号に基づいて演算処理し、その結果
データＤを該メモリインタフェース装置外部および各メ
モリアクセス部Ｉ／Ｆに出力する。
び各データメモリＭＥＭから入力される第１のデータＤ
１またはアクセス結果データを入力し、これら入力デー
タ相互の演算を制御部ＣＮＴから与えられる入力命令コ
ードに応じた制御信号に基づいて演算処理し、その結果
データＤを該メモリインタフェース装置外部および各メ
モリアクセス部Ｉ／Ｆに出力する。
【００７２】この構成により入力される１命令コードＣ
を用いて同時に５つのデータメモリＭＥＭにアクセスが
可能であるだけでなく、そのアクセス結果に対しての同
時演算を実現できる。
を用いて同時に５つのデータメモリＭＥＭにアクセスが
可能であるだけでなく、そのアクセス結果に対しての同
時演算を実現できる。
【００７３】図４（ａ）および（ｂ）は画像データの総
和処理の概念を示す図である。図４（ａ）は、画像デー
タのある画素とその周囲の４点の値の総和を求める処理
のイメージを表わしている。画像データは、ａ，…，
ｂ，ｃ，ｄ，…，ｅといった順番で入力されるので、画
素ｃを中心とした総和演算は画素ｅの値が入力された時
点で必要なデータが揃うことになる。図４（ｂ）は、画
素ｅに対する画素ａ，ｂ，ｃ，ｄ，ｅの相対位置を表わ
しており、これが処理を行なう際のメモリアクセスにお
けるオフセット値Ｏｆとなる。
和処理の概念を示す図である。図４（ａ）は、画像デー
タのある画素とその周囲の４点の値の総和を求める処理
のイメージを表わしている。画像データは、ａ，…，
ｂ，ｃ，ｄ，…，ｅといった順番で入力されるので、画
素ｃを中心とした総和演算は画素ｅの値が入力された時
点で必要なデータが揃うことになる。図４（ｂ）は、画
素ｅに対する画素ａ，ｂ，ｃ，ｄ，ｅの相対位置を表わ
しており、これが処理を行なう際のメモリアクセスにお
けるオフセット値Ｏｆとなる。
【００７４】図５（ａ）〜（ｅ）は図４に示された画像
データの総和処理を従来と本実施例との場合で比較して
示す図である。図５（ａ）は、従来技術によるデータ駆
動型情報処理装置におけるデータフローグラフを表わ
し、図５（ｂ）は図５（ａ）の各ノードにおける処理を
表わす。図５（ｂ）のＩｎ１およびＩｎ２は入力パケッ
トの第１のデータＤ１およびＤ２を、Ｏｕｔは出力デー
タを、Ｍ（ｆ，ｌ，ｐ）は現世代番号ＧＮで表わされる
画素位置に対してフィールドオフセットｆ、ラインオフ
セットｌ、ピクセルオフセットｐを加えた画素位置に対
応する物理アドレスへのメモリ参照（代入の右辺）、更
新（代入の左辺）を示している。
データの総和処理を従来と本実施例との場合で比較して
示す図である。図５（ａ）は、従来技術によるデータ駆
動型情報処理装置におけるデータフローグラフを表わ
し、図５（ｂ）は図５（ａ）の各ノードにおける処理を
表わす。図５（ｂ）のＩｎ１およびＩｎ２は入力パケッ
トの第１のデータＤ１およびＤ２を、Ｏｕｔは出力デー
タを、Ｍ（ｆ，ｌ，ｐ）は現世代番号ＧＮで表わされる
画素位置に対してフィールドオフセットｆ、ラインオフ
セットｌ、ピクセルオフセットｐを加えた画素位置に対
応する物理アドレスへのメモリ参照（代入の右辺）、更
新（代入の左辺）を示している。
【００７５】メモリＭＥＭの更新においては、図１６で
示された２つのメモリＭＥＭに対して同一のデータが同
時に書込まれる。図のように従来の総和処理には、同時
に最大２メモリアクセスが可能という制限から、５つの
ノードが必要となっている。
示された２つのメモリＭＥＭに対して同一のデータが同
時に書込まれる。図のように従来の総和処理には、同時
に最大２メモリアクセスが可能という制限から、５つの
ノードが必要となっている。
【００７６】一方、図５（ｃ）は、本実施例による、５
つのデータメモリＭＥＭを持つデータ駆動型情報処理装
置におけるデータフローグラフを表わしている。図５
（ｄ）は前述と同様に図５（ｃ）の各ノードにおける処
理を表わしており、Ｉｎ１およびＩｎ２は入力パケット
の第１のデータＤ１およびＤ２を、Ｏｕｔは出力データ
を、Ｍ（ｆ，ｌ，ｐ）は現世代番号ＧＮで表わされる画
素位置に対してフィールドオフセットｆ、ラインオフセ
ットｌ、ピクセルオフセットｐを加えた画素位置に対応
する物理アドレスへのメモリ参照（代入の右辺）、更新
（代入の左辺）を示している。
つのデータメモリＭＥＭを持つデータ駆動型情報処理装
置におけるデータフローグラフを表わしている。図５
（ｄ）は前述と同様に図５（ｃ）の各ノードにおける処
理を表わしており、Ｉｎ１およびＩｎ２は入力パケット
の第１のデータＤ１およびＤ２を、Ｏｕｔは出力データ
を、Ｍ（ｆ，ｌ，ｐ）は現世代番号ＧＮで表わされる画
素位置に対してフィールドオフセットｆ、ラインオフセ
ットｌ、ピクセルオフセットｐを加えた画素位置に対応
する物理アドレスへのメモリ参照（代入の右辺）、更新
（代入の左辺）を示している。
【００７７】データメモリＭＥＭの更新においては、図
１の５つのメモリＭＥＭに対して同一のデータが同時に
書込まれる。
１の５つのメモリＭＥＭに対して同一のデータが同時に
書込まれる。
【００７８】図５（ｅ）は各アドレス修飾部ＡＭＤ内の
オフセットテーブルＯＦＴの内容を示している。この例
では、図５（ｃ）のノード２のオフセット指定により各
アドレス修飾部ＡＭＤ内のオフセットテーブルＯＦＴの
ｔｂｌ＿ａｄｄｒ番地がアドレス指定される。各アドレ
ス修飾部ＡＭＤ内のオフセットテーブルＯＦＴには処理
に対応するオフセット値が書込まれているので、このア
ドレス指定により対応のオフセット値Ｏｆが読出され
る。
オフセットテーブルＯＦＴの内容を示している。この例
では、図５（ｃ）のノード２のオフセット指定により各
アドレス修飾部ＡＭＤ内のオフセットテーブルＯＦＴの
ｔｂｌ＿ａｄｄｒ番地がアドレス指定される。各アドレ
ス修飾部ＡＭＤ内のオフセットテーブルＯＦＴには処理
に対応するオフセット値が書込まれているので、このア
ドレス指定により対応のオフセット値Ｏｆが読出され
る。
【００７９】この実施例によれば図５（ｃ）のように総
和処理が、わずか２ノードで実現される。
和処理が、わずか２ノードで実現される。
【００８０】図６（ａ）〜（ｄ）は、この発明の実施例
によるアドレスオフセットを利用したメモリアクセスの
例を説明する図である。
によるアドレスオフセットを利用したメモリアクセスの
例を説明する図である。
【００８１】図６（ａ）〜（ｃ）には５つのメモリＭＥ
Ｍのそれぞれにおけるアクセス位置が数字１〜５が示さ
れ、図６（ｄ）には図６（ａ）〜（ｃ）のそれぞれのケ
ースについて、５つのメモリＭＥＭにおけるアドレスオ
フセット値ＡＭＤ（１）〜ＡＭＤ（５）が示される。
Ｍのそれぞれにおけるアクセス位置が数字１〜５が示さ
れ、図６（ｄ）には図６（ａ）〜（ｃ）のそれぞれのケ
ースについて、５つのメモリＭＥＭにおけるアドレスオ
フセット値ＡＭＤ（１）〜ＡＭＤ（５）が示される。
【００８２】上述の例は、ある画素の周囲といった簡単
なオフセット修飾であったが、本実施例ではアドレスオ
フセット値Ｏｆとして、それぞれテーブル参照結果をも
とにしていることから、図６（ａ）〜（ｄ）に示される
ようにテーブルＯＦＴの設定内容により自由なオフセッ
ト位置を指定できる。つまり、従来は入力パケットのフ
ィールドデータを用いていたのでオフセット可能範囲が
制約されていたが、本実施例ではテーブルの設定内容に
よりオフセット修飾可能範囲が制約を受けない。
なオフセット修飾であったが、本実施例ではアドレスオ
フセット値Ｏｆとして、それぞれテーブル参照結果をも
とにしていることから、図６（ａ）〜（ｄ）に示される
ようにテーブルＯＦＴの設定内容により自由なオフセッ
ト位置を指定できる。つまり、従来は入力パケットのフ
ィールドデータを用いていたのでオフセット可能範囲が
制約されていたが、本実施例ではテーブルの設定内容に
よりオフセット修飾可能範囲が制約を受けない。
【００８３】またこの実施例では、５つのデータメモリ
ＭＥＭを備え、各メモリＭＥＭに対応してアクセスのた
めのアドレスを生成するアドレス修飾部ＡＭＤおよび生
成されたアドレスに基づいてメモリＭＥＭをアクセスす
るメモリアクセス部Ｉ／Ｆを有し、これら５つのメモリ
ＭＥＭに対する並列アクセスによって同時に得られたア
クセス結果に基づいて演算する算術論理演算部ＡＬＵを
有する。
ＭＥＭを備え、各メモリＭＥＭに対応してアクセスのた
めのアドレスを生成するアドレス修飾部ＡＭＤおよび生
成されたアドレスに基づいてメモリＭＥＭをアクセスす
るメモリアクセス部Ｉ／Ｆを有し、これら５つのメモリ
ＭＥＭに対する並列アクセスによって同時に得られたア
クセス結果に基づいて演算する算術論理演算部ＡＬＵを
有する。
【００８４】上述したアドレスオフセット修飾可能範囲
に関する制約の解除ならびに上述の装置構成により、デ
ータメモリＭＥＭ内の入力パケットの世代番号ＧＮに対
応したアドレス近傍に存在する複数のデータのアクセス
とこのアクセス結果データに基づく演算、さらにはこの
演算結果を用いたデータメモリＭＥＭの更新が１入力命
令コードＣで実現されて、高速処理が可能となる。ま
た、処理に内在する並列性が十分に活かされて、単位処
理あたりの処理時間の短縮ならびにデータ駆動型情報処
理装置におけるパケット流量が減少する。
に関する制約の解除ならびに上述の装置構成により、デ
ータメモリＭＥＭ内の入力パケットの世代番号ＧＮに対
応したアドレス近傍に存在する複数のデータのアクセス
とこのアクセス結果データに基づく演算、さらにはこの
演算結果を用いたデータメモリＭＥＭの更新が１入力命
令コードＣで実現されて、高速処理が可能となる。ま
た、処理に内在する並列性が十分に活かされて、単位処
理あたりの処理時間の短縮ならびにデータ駆動型情報処
理装置におけるパケット流量が減少する。
【００８５】なお、本実施例ではメモリＭＥＭを５個備
えたが、実行される処理の並列性を考慮して備えるメモ
リＭＥＭの数を決定することが望ましい。
えたが、実行される処理の並列性を考慮して備えるメモ
リＭＥＭの数を決定することが望ましい。
【００８６】図７はこの発明のその他の実施例によるメ
モリインタフェース装置のブロック構成図である。図７
においては説明の便宜上画像メモリ（データメモリＭＥ
Ｍ）を中心にして示されるが、このインタフェース装置
はメモリＭＥＭを除く部分を指す。
モリインタフェース装置のブロック構成図である。図７
においては説明の便宜上画像メモリ（データメモリＭＥ
Ｍ）を中心にして示されるが、このインタフェース装置
はメモリＭＥＭを除く部分を指す。
【００８７】図７のメモリインタフェース装置は図９の
データ駆動型情報処理装置の演算部ＦＰのデータメモリ
ＭＥＭを連続して最大５回の逐次アクセスを含む処理機
能を実現するものに相当する。このとき、図９の情報処
理装置のその他の処理機能は従来と同様なので説明を省
略する。
データ駆動型情報処理装置の演算部ＦＰのデータメモリ
ＭＥＭを連続して最大５回の逐次アクセスを含む処理機
能を実現するものに相当する。このとき、図９の情報処
理装置のその他の処理機能は従来と同様なので説明を省
略する。
【００８８】図７のメモリインタフェース装置はアドレ
ス修飾部ＡｍＤ、メモリアクセス部ｉ／Ｆ、ラッチ部Ｌ
ＡＴＣＨ、セレクタｓＬ、算術論理演算部ＡｌＵおよび
これら各部を制御する制御部ＣｎＴを含む。
ス修飾部ＡｍＤ、メモリアクセス部ｉ／Ｆ、ラッチ部Ｌ
ＡＴＣＨ、セレクタｓＬ、算術論理演算部ＡｌＵおよび
これら各部を制御する制御部ＣｎＴを含む。
【００８９】セレクタｓＬは制御部ＣｎＴからの制御信
号に従ってデータメモリＭＥＭのアクセス結果の出力ま
たは入力パケットの第１のデータＤ１を算術論理演算部
ＡｌＵの入力の１つに与える。入力パケットのデータと
メモリＭＥＭのアクセス内容（ラッチ部ＬＡＴＣＨでラ
ッチされた中間結果）間で演算を行なう際には、算術論
理演算部ＡｌＵの入力の１つとして第１のデータＤ１が
選択される。
号に従ってデータメモリＭＥＭのアクセス結果の出力ま
たは入力パケットの第１のデータＤ１を算術論理演算部
ＡｌＵの入力の１つに与える。入力パケットのデータと
メモリＭＥＭのアクセス内容（ラッチ部ＬＡＴＣＨでラ
ッチされた中間結果）間で演算を行なう際には、算術論
理演算部ＡｌＵの入力の１つとして第１のデータＤ１が
選択される。
【００９０】制御部ＣｎＴはアドレス修飾部ＡｍＤに対
して、入力命令コードＣに応じて、入力される第２のデ
ータＤ２で後述するオフセットテーブルＯｆＴ１〜Ｏｆ
Ｔ５を表引きしオフセット値Ｏｆを得るか入力される第
２のデータＤ２そのものをオフセット値Ｏｆとするかを
制御する。また、オフセットテーブルＯｆＴ１〜ＯｆＴ
５を表引きする場合、後述する状態カウント値ＳＣＶに
よりいずれのオフセットテーブルを表引きするかを制御
する。
して、入力命令コードＣに応じて、入力される第２のデ
ータＤ２で後述するオフセットテーブルＯｆＴ１〜Ｏｆ
Ｔ５を表引きしオフセット値Ｏｆを得るか入力される第
２のデータＤ２そのものをオフセット値Ｏｆとするかを
制御する。また、オフセットテーブルＯｆＴ１〜ＯｆＴ
５を表引きする場合、後述する状態カウント値ＳＣＶに
よりいずれのオフセットテーブルを表引きするかを制御
する。
【００９１】制御部ＣｎＴはメモリアクセス部ｉ／Ｆに
対して、入力命令コードＣに応じてデータメモリＭＥＭ
の参照／更新を制御する。
対して、入力命令コードＣに応じてデータメモリＭＥＭ
の参照／更新を制御する。
【００９２】制御部ＣｎＴはラッチ部ＬＡＴＣＨに対し
て、入力命令コードＣに応じて、算術論理演算部ＡｌＵ
の出力するデータＤをラッチするかどうかを制御する。
て、入力命令コードＣに応じて、算術論理演算部ＡｌＵ
の出力するデータＤをラッチするかどうかを制御する。
【００９３】制御部ＣｎＴはセレクタｓＬに対して、入
力命令コードＣに応じて、算術論理演算部ＡｌＵの入力
の１つにデータメモリＭＥＭのアクセス結果を与える
か、入力される第１のデータＤ１を与えるかを制御す
る。
力命令コードＣに応じて、算術論理演算部ＡｌＵの入力
の１つにデータメモリＭＥＭのアクセス結果を与える
か、入力される第１のデータＤ１を与えるかを制御す
る。
【００９４】制御部ＣｎＴは算術論理演算部ＡｌＵに対
して、入力命令コードＣに応じてどのような演算を行な
うかを制御する。
して、入力命令コードＣに応じてどのような演算を行な
うかを制御する。
【００９５】ラッチ部ＬＡＴＣＨは、入力命令コードＣ
に基づいてデータメモリＭＥＭの２つ以上のアドレスが
逐次（順次）アクセスされてそのアクセス結果を用いた
演算が行なわれる場合は、算術論理演算部ＡｌＵによる
演算の途中結果Ｄを保持するよう動作する。
に基づいてデータメモリＭＥＭの２つ以上のアドレスが
逐次（順次）アクセスされてそのアクセス結果を用いた
演算が行なわれる場合は、算術論理演算部ＡｌＵによる
演算の途中結果Ｄを保持するよう動作する。
【００９６】メモリアクセス部ｉ／Ｆは、前述したメモ
リアクセス部Ｉ／Ｆと同様に、メモリＭＥＭのデータ参
照である場合、アドレス修飾部ＡｍＤから与えられるア
ドレスに基づいてメモリＭＥＭからデータを読出す。ま
た、メモリＭＥＭへのデータ書込である場合、算術論理
演算部ＡｌＵの出力するデータＤを入力して、アドレス
修飾部ＡｍＤから与えられるアドレスに基づいて入力デ
ータＤをメモリＭＥＭに書込む。
リアクセス部Ｉ／Ｆと同様に、メモリＭＥＭのデータ参
照である場合、アドレス修飾部ＡｍＤから与えられるア
ドレスに基づいてメモリＭＥＭからデータを読出す。ま
た、メモリＭＥＭへのデータ書込である場合、算術論理
演算部ＡｌＵの出力するデータＤを入力して、アドレス
修飾部ＡｍＤから与えられるアドレスに基づいて入力デ
ータＤをメモリＭＥＭに書込む。
【００９７】図８は、図７のアドレス修飾部ＡｍＤのブ
ロック構成図である。アドレス修飾部ＡｍＤは入力デー
タパケットの世代番号ＧＮおよび第２のデータＤ２を入
力し、処理して、メモリＭＥＭに関する物理アドレスＰ
ＨＡをメモリアクセス部ｉ／Ｆに出力する。
ロック構成図である。アドレス修飾部ＡｍＤは入力デー
タパケットの世代番号ＧＮおよび第２のデータＤ２を入
力し、処理して、メモリＭＥＭに関する物理アドレスＰ
ＨＡをメモリアクセス部ｉ／Ｆに出力する。
【００９８】そのためにアドレス修飾部ＡｍＤは、それ
ぞれが複数のアドレスオフセット値を予め記憶して、入
力された第２のデータＤ２と後述する状態カウント値Ｓ
ＣＶとをインデックスにして連続して逐次アクセスされ
るオフセットテーブルＯｆＴ１〜ＯｆＴ５から読出され
た対応のオフセット値Ｏｆまたは入力データＤ２そのも
のと加算を行なう加算器ａＤおよび加算結果得られた値
をデータメモリＭＥＭに関する物理アドレスＰＨＡに変
換して出力するアドレス変換器ａＴを含む。
ぞれが複数のアドレスオフセット値を予め記憶して、入
力された第２のデータＤ２と後述する状態カウント値Ｓ
ＣＶとをインデックスにして連続して逐次アクセスされ
るオフセットテーブルＯｆＴ１〜ＯｆＴ５から読出され
た対応のオフセット値Ｏｆまたは入力データＤ２そのも
のと加算を行なう加算器ａＤおよび加算結果得られた値
をデータメモリＭＥＭに関する物理アドレスＰＨＡに変
換して出力するアドレス変換器ａＴを含む。
【００９９】図７のメモリインタフェース装置における
メモリアクセスの際、前述した図３のステップにより２
次元（ライン，ピクセル）×ｎプレーン（フィールド）
に対応する１つの世代番号ＧＮは、アドレス修飾部Ａｍ
Ｄの制御部ＣｎＴによる時分割制御により、逐次メモリ
アクセスのそれぞれにおいて異なるオフセット修飾がな
され、５つの物理アドレスＰＨＡに逐次変換される。こ
れにより連続して逐次に５つのメモリアドレスにアクセ
スが可能であるだけでなく、その結果に対しての演算が
１命令コードで処理できる。
メモリアクセスの際、前述した図３のステップにより２
次元（ライン，ピクセル）×ｎプレーン（フィールド）
に対応する１つの世代番号ＧＮは、アドレス修飾部Ａｍ
Ｄの制御部ＣｎＴによる時分割制御により、逐次メモリ
アクセスのそれぞれにおいて異なるオフセット修飾がな
され、５つの物理アドレスＰＨＡに逐次変換される。こ
れにより連続して逐次に５つのメモリアドレスにアクセ
スが可能であるだけでなく、その結果に対しての演算が
１命令コードで処理できる。
【０１００】上述した処理をソフトウェアから見た場
合、図７の実施例は、図１の実施例と変わらないので、
同じデータフローグラフが実行可能である。そのため、
図１の実施例で挙げた図４の処理例はアドレス修飾部の
オフセットテーブルの設定を除けば、そのまま図７の実
施例として適用可能である。
合、図７の実施例は、図１の実施例と変わらないので、
同じデータフローグラフが実行可能である。そのため、
図１の実施例で挙げた図４の処理例はアドレス修飾部の
オフセットテーブルの設定を除けば、そのまま図７の実
施例として適用可能である。
【０１０１】アドレス修飾部ＡｍＤのオフセットテーブ
ルＯｆＴ１〜ＯｆＴ５に関しては、図１の実施例におけ
る各アドレス修飾部ＡＭＤ内のオフセットテーブルＯＦ
Ｔが、制御部ＣｎＴから与えられる状態カウント値ＳＣ
Ｖによって順次選択されるようにオフセットテーブルＯ
ｆＴ１〜ＯｆＴ５としてそれぞれ設定することで、図７
の実施例で図１の実施例と等価なオフセット付メモリア
クセスが可能である。
ルＯｆＴ１〜ＯｆＴ５に関しては、図１の実施例におけ
る各アドレス修飾部ＡＭＤ内のオフセットテーブルＯＦ
Ｔが、制御部ＣｎＴから与えられる状態カウント値ＳＣ
Ｖによって順次選択されるようにオフセットテーブルＯ
ｆＴ１〜ＯｆＴ５としてそれぞれ設定することで、図７
の実施例で図１の実施例と等価なオフセット付メモリア
クセスが可能である。
【０１０２】図６（ａ）〜（ｄ）を例にとると、各アド
レス修飾部ＡＭＤのオフセットテーブルＯＦＴのオフセ
ットアドレスＡＭＤ（１）〜ＡＭＤ（５）を、それぞれ
異なる状態カウント値ＳＣＶでインデックスされるよう
に格納すればよい。
レス修飾部ＡＭＤのオフセットテーブルＯＦＴのオフセ
ットアドレスＡＭＤ（１）〜ＡＭＤ（５）を、それぞれ
異なる状態カウント値ＳＣＶでインデックスされるよう
に格納すればよい。
【０１０３】この実施例では、前述した図１の実施例と
同等の機能が単一のデータメモリＭＥＭ、アドレス修飾
部ＡｍＤ，メモリアクセス部ｉ／Ｆおよびラッチ部ＬＡ
ＴＣＨというハードウェア量の増加を抑制した構成で実
現可能となっている。
同等の機能が単一のデータメモリＭＥＭ、アドレス修飾
部ＡｍＤ，メモリアクセス部ｉ／Ｆおよびラッチ部ＬＡ
ＴＣＨというハードウェア量の増加を抑制した構成で実
現可能となっている。
【０１０４】さらに、図７のメモリインタフェース装置
においても、アクセスアドレスに関するオフセット値に
関して、オフセットテーブルの設定によりオフセット修
飾可能範囲が大幅に拡張される。
においても、アクセスアドレスに関するオフセット値に
関して、オフセットテーブルの設定によりオフセット修
飾可能範囲が大幅に拡張される。
【０１０５】なお、この実施例ではオフセットテーブル
を５個備えたが、実行される処理の並列性を考慮して備
えるテーブル数を決定することが望ましい。
を５個備えたが、実行される処理の並列性を考慮して備
えるテーブル数を決定することが望ましい。
【０１０６】図１のメモリインタフェース装置では、１
入力命令コードＣにより入力世代番号ＧＮに対応したア
ドレス近傍に存在する複数のデータを同時に読出し、そ
の結果に対する演算を行なうことができて、図５で説明
されたように、処理に内在する並列性が十分に活かされ
る。
入力命令コードＣにより入力世代番号ＧＮに対応したア
ドレス近傍に存在する複数のデータを同時に読出し、そ
の結果に対する演算を行なうことができて、図５で説明
されたように、処理に内在する並列性が十分に活かされ
る。
【０１０７】また、図７に示されたメモリインタフェー
ス装置では、１入力命令コードＣでメモリＭＥＭの入力
世代番号ＧＮに対応したアドレス近傍に存在する複数の
データを逐次に読出し、その結果に対する演算を行なう
ことができるので、メモリインタフェース装置内、すな
わち演算部ＦＰ内で処理が閉じる。
ス装置では、１入力命令コードＣでメモリＭＥＭの入力
世代番号ＧＮに対応したアドレス近傍に存在する複数の
データを逐次に読出し、その結果に対する演算を行なう
ことができるので、メモリインタフェース装置内、すな
わち演算部ＦＰ内で処理が閉じる。
【０１０８】図１および図７のいずれの装置において
も、該メモリインタフェース装置が搭載されたデータ駆
動型情報処理装置において、単位処理あたりのパケット
流量を低減することが可能となって、高いスループット
を持つ相関演算あるいはフィルタ演算処理の実現が可能
となる。
も、該メモリインタフェース装置が搭載されたデータ駆
動型情報処理装置において、単位処理あたりのパケット
流量を低減することが可能となって、高いスループット
を持つ相関演算あるいはフィルタ演算処理の実現が可能
となる。
【０１０９】
【発明の効果】請求項１に係るメモリインタフェース装
置では、オフセットメモリの設定によりアドレスオフセ
ット可能範囲が任意に拡張可能となる。これにより従来
のオフセット可能範囲の制約による複数命令コードによ
る逐次処理が回避されて、処理に内在する並列性が損な
われることなく、１入力命令コードで記憶部の複数のア
ドレスをアクセスして、その複数のアクセス結果を演算
可能となる。
置では、オフセットメモリの設定によりアドレスオフセ
ット可能範囲が任意に拡張可能となる。これにより従来
のオフセット可能範囲の制約による複数命令コードによ
る逐次処理が回避されて、処理に内在する並列性が損な
われることなく、１入力命令コードで記憶部の複数のア
ドレスをアクセスして、その複数のアクセス結果を演算
可能となる。
【０１１０】請求項２に係るメモリインタフェース装置
では、請求項１の装置においてさらに、処理に内在する
並列性が損なわれることなく、１入力命令コードで記憶
部の複数のアドレスをアクセスして、その複数アクセス
結果を演算し、さらにこの演算結果を用いて記憶部の複
数のアドレス内容を更新することが可能となる。
では、請求項１の装置においてさらに、処理に内在する
並列性が損なわれることなく、１入力命令コードで記憶
部の複数のアドレスをアクセスして、その複数アクセス
結果を演算し、さらにこの演算結果を用いて記憶部の複
数のアドレス内容を更新することが可能となる。
【０１１１】請求項３に係るメモリインタフェース装置
では、請求項１または２の装置においてさらに、記憶部
の複数のアドレスの同時アクセスならびに前述の演算結
果を用いての同時更新が可能となって処理に内在する並
列性がより活かされて、処理の高速化が促進される。
では、請求項１または２の装置においてさらに、記憶部
の複数のアドレスの同時アクセスならびに前述の演算結
果を用いての同時更新が可能となって処理に内在する並
列性がより活かされて、処理の高速化が促進される。
【０１１２】請求項４に係るメモリインタフェース装置
では、請求項１または２の装置においてさらに、１入力
命令コードにより記憶部の複数のアドレスの逐次アクセ
スならびに前述の演算結果を用いた逐次更新が可能とな
るとともに、順次アドレス修飾手段、順次アクセス手段
および累算演算手段という簡単な構成のもとで、装置内
で処理が閉じることにより処理の高速化が促進される。
請求項５に係るメモリインタフェース装置によれば、請
求項１ないし４のいずれかのメモリインタフェース装置
がデータ駆動型情報処理装置に設けられた場合、情報処
理装置における単位処理あたりのパケット流量を低減で
きるとともに、単位処理あたりの処理時間の短縮化が図
られ、その結果、高いスループットを持つ相関演算また
はフィルタ演算処理などの実現が可能となる。
では、請求項１または２の装置においてさらに、１入力
命令コードにより記憶部の複数のアドレスの逐次アクセ
スならびに前述の演算結果を用いた逐次更新が可能とな
るとともに、順次アドレス修飾手段、順次アクセス手段
および累算演算手段という簡単な構成のもとで、装置内
で処理が閉じることにより処理の高速化が促進される。
請求項５に係るメモリインタフェース装置によれば、請
求項１ないし４のいずれかのメモリインタフェース装置
がデータ駆動型情報処理装置に設けられた場合、情報処
理装置における単位処理あたりのパケット流量を低減で
きるとともに、単位処理あたりの処理時間の短縮化が図
られ、その結果、高いスループットを持つ相関演算また
はフィルタ演算処理などの実現が可能となる。
【図１】この発明の一実施例によるメモリインタフェー
ス装置のブロック構成図である。
ス装置のブロック構成図である。
【図２】図１のアドレス修飾部ＡＭＤのブロック構成図
である。
である。
【図３】図１の各アドレス修飾部ＡＭＤにおけるアドレ
ス修飾ステップを示す図である。
ス修飾ステップを示す図である。
【図４】（ａ）および（ｂ）は画像データの総和処理の
概念を示す図である。
概念を示す図である。
【図５】（ａ）〜（ｅ）は図４（ａ）および（ｂ）に示
された画像データの総和処理を従来と本実施例との場合
で比較して示す図である。
された画像データの総和処理を従来と本実施例との場合
で比較して示す図である。
【図６】（ａ）〜（ｄ）は、この発明の実施例によるア
ドレスオフセットを利用したメモリアクセスの例を説明
する図である。
ドレスオフセットを利用したメモリアクセスの例を説明
する図である。
【図７】この発明のその他の実施例によるメモリインタ
フェース装置のブロック構成図である。
フェース装置のブロック構成図である。
【図８】図７のアドレス修飾部ＡｍＤのブロック構成図
である。
である。
【図９】従来のデジタル画像信号処理向きのデータ駆動
型情報処理装置のブロック図である。
型情報処理装置のブロック図である。
【図１０】（ａ）および（ｂ）は、従来およびこの発明
の実施例に適用されるデータパケットのフォーマット図
である。
の実施例に適用されるデータパケットのフォーマット図
である。
【図１１】データパケットの世代番号のフィールド構成
を示す図である。
を示す図である。
【図１２】図１１に示す世代番号のフィールド構成に基
づくデータメモリの論理的な構成例を示す図である。
づくデータメモリの論理的な構成例を示す図である。
【図１３】従来の演算部ＦＰにおけるメモリアクセス処
理のためのブロック図である。
理のためのブロック図である。
【図１４】図１３におけるメモリアクセスのためのアド
レス修飾ステップを示す図である。
レス修飾ステップを示す図である。
【図１５】特開平６−２７４４０８号公報に開示の演算
部ＦＰにおけるメモリアクセス処理のためのブロック図
である。
部ＦＰにおけるメモリアクセス処理のためのブロック図
である。
【図１６】特願平７−８６７６４号に提案される演算部
ＦＰにおけるメモリアクセス処理のためのブロック図で
ある。
ＦＰにおけるメモリアクセス処理のためのブロック図で
ある。
【図１７】図１６におけるメモリアクセスのためのアド
レス修飾ステップを示す図である。
レス修飾ステップを示す図である。
【図１８】図１６におけるメモリアクセスのためのアド
レス修飾ステップを示す図である。
レス修飾ステップを示す図である。
ＣＮＴ，ＣｎＴ 制御部
ＡＭＤ，ＡｍＤ アドレス修飾部
Ｉ／Ｆ，ｉ／Ｆ メモリアクセス部
ＭＥＭ データメモリ
ＬＡＴＣＨ ラッチ部
ＡＬＵ，ＡｌＵ 算術論理演算部
ＯＦＴ，ＯｆＴ１〜ＯｆＴ５ オフセットテーブル
Ｏｆ オフセット値
Ｃ 命令コード
ＧＮ 世代番号
Ｄ データ
Ｄ１ 第１のデータ
Ｄ２ 第２のデータ
ＳＣＶ 状態カウント値
なお、各図中同一符号は同一または相当部分を示す。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 15/82
G06F 12/00
Claims (5)
- 【請求項１】 少なくとも入力命令コード、第１の入力
データ、第２の入力データおよび入力アドレスを含む入
力データパケットに応答して、記憶部の複数の所定アド
レスをアクセスするためのメモリインタフェース装置で
あって、 予め複数のオフセット値を記憶したオフセットメモリを
有し、前記入力データパケットに応答し、前記入力アド
レスを、前記第２の入力データに基づいて前記オフセッ
トメモリから読出された複数の前記オフセット値のそれ
ぞれまたは前記第２の入力データを用いて修飾した複数
のアドレスを出力する記憶部アドレス修飾手段と、 前記記憶部の、前記記憶部アドレス修飾手段から出力さ
れた前記複数のアドレスを前記入力命令コードに従って
アクセスする記憶部アクセス手段と、 前記記憶部アクセス手段による前記複数アドレスのアク
セス結果または前記第１の入力データを前記入力命令コ
ードに従って演算するための演算手段とを備え、 前記記憶部アドレス修飾手段と、前記記憶部アクセス手
段と、前記演算手段とを、１つの前記入力命令コードに
従って制御することを特徴とする、 メモリインタフェー
ス装置。 - 【請求項２】 前記記憶部アクセス手段は、 前記入力命令コードに前記記憶部の内容更新命令コード
が含まれるとき、前記演算手段による前記演算の結果を
用いて、前記記憶部の、前記記憶部アドレス修飾手段か
ら出力された前記複数のアドレスの内容を更新すること
を特徴とする、請求項１に記載のメモリインタフェース
装置。 - 【請求項３】 前記記憶部はさらに複数のデータメモリ
を含み、 前記記憶部アドレス修飾手段はさらに、前記複数のデー
タメモリのそれぞれに対応してメモリアドレス修飾手段
を含み、 前記記憶部アクセス手段はさらに、前記複数のデータメ
モリのそれぞれに対応してメモリアクセス手段を含み、 前記メモリアドレス修飾手段のそれぞれは、予め複数の
前記オフセット値を記憶したオフセットテーブルを有
し、前記入力データパケットに応答し、前記入力アドレ
スを、前記第２の入力データに基づいて前記オフセット
テーブルから読出された前記オフセット値および前記第
２の入力データのいずれか一方を用いて修飾したアドレ
スを出力し、 前記メモリアクセス手段のそれぞれは、対応する前記デ
ータメモリの、対応する前記メモリアドレス修飾手段か
ら出力された前記アドレスを前記入力命令コードに従っ
てアクセスすることを特徴とする、請求項１または２に
記載のメモリインタフェース装置。 - 【請求項４】 前記記憶部アドレス修飾手段は、 複数の前記オフセット値を記憶した複数のオフセットテ
ーブルを有し、前記入力データパケットに応答して、前
記入力アドレスを、前記第２の入力データに基づいて前
記オフセットテーブルのそれぞれから順次読出された前
記オフセット値および前記第２の入力データのいずれか
一方を用いて修飾したアドレスを順次出力する順次アド
レス修飾手段を含み、 前記記憶部アクセス手段は、 前記記憶部の、前記順次アドレス修飾手段から順次出力
された前記アドレスを前記入力命令コードに従って順次
アクセスする順次アクセス手段を含み、 前記演算手段は、 前記順次アクセス手段から順次入力された前記アクセス
結果または前記第１の入力データの前記入力命令コード
に従う順次演算を各演算結果を累算しながら行なうため
の累算演算手段を含む、請求項１または２に記載のメモ
リインタフェース装置。 - 【請求項５】 前記メモリインタフェース装置はデータ
駆動型プロセッサに設けられることを特徴とする、請求
項１ないし４のいずれかに記載のメモリインタフェース
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13038895A JP3485381B2 (ja) | 1995-05-29 | 1995-05-29 | メモリインタフェース装置 |
| US08/636,579 US5860130A (en) | 1995-05-29 | 1996-04-23 | Memory interface apparatus including an address modification unit having an offset table for prestoring a plurality of offsets |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13038895A JP3485381B2 (ja) | 1995-05-29 | 1995-05-29 | メモリインタフェース装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08329037A JPH08329037A (ja) | 1996-12-13 |
| JP3485381B2 true JP3485381B2 (ja) | 2004-01-13 |
Family
ID=15033136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13038895A Expired - Fee Related JP3485381B2 (ja) | 1995-05-29 | 1995-05-29 | メモリインタフェース装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5860130A (ja) |
| JP (1) | JP3485381B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3413344B2 (ja) * | 1997-05-16 | 2003-06-03 | シャープ株式会社 | 画像演算処理装置およびその動作方法 |
| US6467035B2 (en) * | 1997-09-08 | 2002-10-15 | Agere Systems Guardian Corp. | System and method for performing table look-ups using a multiple data fetch architecture |
| US6151705A (en) * | 1997-10-30 | 2000-11-21 | Hewlett-Packard Company | Efficient use of the base register auto-increment feature of memory access instructions |
| US6292855B1 (en) * | 1998-12-18 | 2001-09-18 | Lsi Logic Corporation | Method to allow hardware configurable data structures |
| US6421744B1 (en) * | 1999-10-25 | 2002-07-16 | Motorola, Inc. | Direct memory access controller and method therefor |
| US8536664B1 (en) | 2007-04-16 | 2013-09-17 | DigitalOptics Corporation MEMS | MEMS device with integrated memory cells |
| JP5388323B2 (ja) * | 2007-11-09 | 2014-01-15 | 独立行政法人 宇宙航空研究開発機構 | 計算機 |
| KR20210092078A (ko) | 2020-01-15 | 2021-07-23 | 삼성전자주식회사 | 병렬 연산 처리를 수행하는 메모리 장치 및 그 동작방법, 그리고 메모리 장치를 제어하는 메모리 컨트롤러의 동작방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2905640B2 (ja) * | 1992-03-30 | 1999-06-14 | シャープ株式会社 | メモリインタフェイス装置 |
| JP2927634B2 (ja) * | 1993-03-22 | 1999-07-28 | シャープ株式会社 | メモリインタフェイス装置 |
-
1995
- 1995-05-29 JP JP13038895A patent/JP3485381B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-23 US US08/636,579 patent/US5860130A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08329037A (ja) | 1996-12-13 |
| US5860130A (en) | 1999-01-12 |
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| JPH0457120A (ja) | ファジィ・プロセッサ |
Legal Events
| Date | Code | Title | Description |
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