JP3462061B2 - 通信装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばコンピュー
タなどの情報機器に関し、特に、通信回線を介して他の
装置と接続され、フレーム構造を有するディジタル情報
の送受信を行う機能を備えた通信装置に関する。

【０００２】

【従来の技術】通信機能を持つ携帯型情報端末において
は、ＣＰＵの処理能力の向上、メモリの大容量化、解像
度や視認性の高い液晶の開発などにより、従来パーソナ
ルコンピュータ程度の性能が必要とされた、ＷＷＷ(Wor
ld Wide Web)に代表されるインターネットアクセスもこ
なせるものが出現している。

【０００３】特に、従来の携帯電話に比較して３倍の伝
送速度を持つＰＨＳによるデータ通信サービスが開始さ
れたことで、携帯型情報端末により、何時でも何処から
でも、電子メールの送受信や、インターネットを通じた
情報の入手やショッピングなどを行うことが、現実的な
ものになりつつある。

【０００４】しかし、通信速度が高速になるに従い、Ｃ
ＰＵの処理に占める通信の負荷が高くなり、特にマルチ
メディア情報の伝達において、画面表示中の操作に対す
る応答性が悪化するなどの影響を受けている。また、通
信装置の機能の向上は、往々にして消費電力の増大につ
ながり、逆に携帯性を損なうような結果をもたらしてい
る。

【０００５】従来、これらの問題を解決するために、図
２６に示すように、ＣＰＵ９１で作成されたデータをト
ランスミッタ９５を介して通信回線へ送信する通信装置
において、ＣＰＵ９１とトランスミッタ９５との間に、
送信ＦＩＦＯ(First-In First-Out)メモリ９２を設けた
構成が知られている。

【０００６】この構成では、ＦＩＦＯメモリ監視回路９
３が送信ＦＩＦＯメモリ９２の状態に応じてＣＰＵ９１
へＦＩＦＯ割込みを発生することによって、ＣＰＵ９１
から送信ＦＩＦＯメモリ９２へ送信データの書込みを行
うと共に、この送信データの書込みとは独立して、送信
タイミング発生回路９４の制御に従って、送信ＦＩＦＯ
メモリ９２からトランスミッタ９５へデータの送り出し
が行われるようになっている。

【０００７】この構成によれば、ＣＰＵ９１がデータを
送信ＦＩＦＯメモリ９２へ送信してから次のデータを送
信するまでの期間を長くすることができるので、この間
に、ＣＰＵ９１が通信以外の処理を実行することが可能
となっている。

【０００８】また、例えば、特開平８−１７２４２６号
公報には、ＣＰＵから間欠的に送り出されるデータをＩ
ＳＤＮ回線や専用データ回線等の同期データ通信回線を
経由して伝送するために、ＦＩＦＯによって速度整合を
実現した構成が、開示されている。

【０００９】また、例えば、特開平８−１３７６６３号
公報には、ＣＰＵと通信インターフェイスとの間にＦＩ
ＦＯを具備して、一つのデータの受渡しを行う毎にＣＰ
Ｕに割り込みが発生することを防ぎ、ＣＰＵの通信に係
る負荷を軽減する構成が開示されている。

【００１０】

【発明が解決しようとする課題】しかし、上記した従来
の構成はいずれも、通信データの全てをＣＰＵが制御
し、ＦＩＦＯ経由で、あるいは直接、通信インターフェ
イスに送り出すようになっており、ＣＰＵが処理しなけ
ればならないデータ量そのものは不変である。

【００１１】フレーム構造を持つデータを伝送するディ
ジタル通信においては、一般的に、送るべき有意なユー
ザデータがない場合であっても、通信装置間での送受信
の同期維持や、通信チャネルの維持などのために、いわ
ゆるアイドルフレームを送出しなければならない。

【００１２】上記のアイドルフレームの一例としては、
フレーム制御情報を含むフレームヘッダと、ユーザデー
タを含むデータ部と、ＦＣＳ(Frame Check Sequence)等
のフレームチェックとによって構成されるフレームにお
いて、フレーム制御情報に含まれるデータ長を０とし、
意味のない所定のデータ（いわゆるヌルデータ）として
例えば連続する１を、データ部に挿入したものが考えら
れる。

【００１３】上記した従来の構成はいずれも、ヌルデー
タを含むアイドルフレームを送信する場合でも、ＣＰＵ
がすべてのデータ送信の処理を行わなければならず、通
信にかかるＣＰＵの負荷が大きいという問題を有してい
た。

【００１４】例えば、パーソナルコンピュータや携帯型
情報端末などの通信装置からインターネットやパソコン
通信網へのアクセスを例に挙げると、通信装置側におけ
る使用者の操作には一般的に大きな時間的間隔があるの
で、通信装置から有意なデータが送出される頻度は少な
く、アイドルフレームが連続する傾向がある。

【００１５】本発明はこのような実情を鑑みてなされた
ものであり、アイドルフレームの送信時におけるＣＰＵ
と通信部分とのデータ受渡しの処理を少なくすることに
より、通信にかかるＣＰＵの負荷を低減することを目的
とする。

【００１６】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明の通信装置は、データを作成するＣＰＵ
と、通信回線へデータを送信する送信器とを備え、上記
データをフレーム形式で上記通信回線へ送出する通信装
置において、上記送信器が、通信回線へデータを送出す
るトランスミッタと、ＣＰＵからのデータを一時的に保
持してトランスミッタへ順次転送するＦＩＦＯメモリ
と、ヌルデータを生成するヌルデータ発生器と、ＦＩＦ
Ｏメモリおよびヌルデータ発生器と、トランスミッタと
の間に設けられ、ＦＩＦＯメモリおよびヌルデータ発生
器のいずれか一方のデータをトランスミッタへ送出する
切替手段と、上記切替手段を制御して、アイドルフレー
ムにおけるヌルデータを送出すべき期間は、ＦＩＦＯメ
モリからのデータの送出を中断し、ヌルデータ発生器か
らのヌルデータをトランスミッタへ送出させる送信タイ
ミング発生手段とを備える一方、ＣＰＵが、次に送出す
べきデータがアイドルフレームである場合、上記アイド
ルフレームのフレームヘッダをＦＩＦＯメモリへ送出し
た後にＦＩＦＯメモリへのデータの送出を中断すると共
に、次のフレーム がヌルデータを含むことを示すヌル送
信コマンドを送信器に与え、送信タイミング発生手段
が、ヌル送信コマンドを受けて、次にＦＩＦＯメモリが
空になったときを、ヌルデータを送出すべき期間の開始
時点とすることを特徴とする。

【００１７】上記の構成では、有意データを含む通常フ
レームの送出時には、ＣＰＵが作成したデータは、送信
器のＦＩＦＯメモリへ漸次送り出されて一時的に保持さ
れた後、通信回線の通信速度に合わせてＦＩＦＯメモリ
から順次読みだされ、通信回線へ送出される。すなわ
ち、通常フレームの場合には、ＣＰＵからのデータはす
べてＦＩＦＯメモリを経由する。

【００１８】一方、ヌルデータを含むアイドルフレーム
の送出時には、制御情報等を含むフレームヘッダ等はＣ
ＰＵから送信器のＦＩＦＯメモリを経由して送出される
が、ヌルデータの送出を開始するタイミングで、切替手
段が、ＦＩＦＯメモリからのデータに代えて、ヌルデー
タ発生器が生成したヌルデータを通信回線へ向けて送出
するように切替制御を行う。ヌルデータの送信が終了す
ると、例えばフレームの最後のフレームチェック等がＦ
ＩＦＯメモリから読み出されて、通信回線へ送出され
る。

【００１９】すなわち、上記の構成によれば、アイドル
フレームを送出する場合、フレームヘッダやフレームチ
ェック等はＣＰＵからＦＩＦＯメモリを介して送出され
るが、アイドルフレームに含まれるヌルデータは、ＣＰ
ＵおよびＦＩＦＯメモリを介することなく通信回線へ送
出される。

【００２０】これにより、ヌルデータを送出している
間、ＣＰＵが他の処理を行うことが可能となる。それゆ
え、通信にかかるＣＰＵの負荷を軽減することができ
る。

【００２１】また、ＣＰＵが、次に送出すべきデータが
アイドルフレームである場合、上記アイドルフレームの
フレームヘッダをＦＩＦＯメモリへ送出した後にＦＩＦ
Ｏメモリへのデータの送出を中断すると共に、次のフレ
ームがヌルデータを含むこと を示すヌル送信コマンドを
送信器に与え、送信タイミング発生手段が、ヌル送信コ
マンドを受けて、次にＦＩＦＯメモリが空になったとき
を、ヌルデータを送出すべき期間の開始時点とする。

【００２２】上記の構成によれば、アイドルフレームを
送出する場合、ＣＰＵがフレームヘッダをＦＩＦＯメモ
リへ送出すると共に、ヌル送信コマンドを発行する。送
信タイミング発生手段は、上記ヌル送信コマンドを参照
し、ヌルデータの送出を開始するタイミングとなったと
き、すなわち当該アイドルフレームのフレームヘッダを
ＦＩＦＯメモリから送出することによりＦＩＦＯメモリ
が空になった時点で、ヌルデータ発生器からのヌルデー
タの送出を開始するように、切替手段に対して切替制御
を行う。

【００２３】このように、上記の構成では、送信タイミ
ング発生手段が、ＣＰＵが発行するヌル送信コマンドと
ＦＩＦＯメモリの状態とに基づき、ヌルデータの送信を
開始すべき適切なタイミングで切替手段に対して切替制
御を行うことによって、ＣＰＵおよびＦＩＦＯメモリを
介さずに、ヌルデータ発生器からヌルデータの送出を開
始するようになっている。それゆえ、アイドルフレーム
を送信する場合、ヌル送信コマンドを発行した後は、Ｃ
ＰＵは他の処理を行うことが可能となる。この結果、通
信にかかるＣＰＵの負荷を軽減することができる。

【００２４】また、本発明の通信装置は、上記送信器
が、送信ＦＩＦＯメモリが空になったときにＣＰＵへ割
込みをかけるべく、ＦＩＦＯメモリの状態を監視するＦ
ＩＦＯメモリ監視手段をさらに備えると共に、ＣＰＵ
が、次に送出すべきデータがアイドルフレームである場
合、上記アイドルフレームのフレームヘッダをＦＩＦＯ
メモリへ送出した後にＦＩＦＯメモリへのデータの送出
を中断し、次にＦＩＦＯメモリ監視手段から割込みが生
じたときに、ヌルデータを送出すべき期間の開始を指示
するヌル送信コマンドを送信タイミング発生手段へ送る
ことを特徴とする。

【００２５】上記の構成によれば、次に送出すべきデー
タがアイドルフレームである場合、ＣＰＵは、上記アイ
ドルフレームのフレームヘッダをＦＩＦＯメモリへ送出
した後に、ＦＩＦＯメモリへのデータの送出を中断す
る。

【００２６】なお、ＣＰＵからＦＩＦＯメモリへのデー
タの送出が中断されている間も、ＦＩＦＯメモリから通
信回線へのデータの送出は継続されているので、ＦＩＦ
Ｏメモリ内に保持されているデータは次第に減少してゆ
く。ＦＩＦＯメモリが空になったときに、ＦＩＦＯメモ
リ監視手段からＣＰＵに対して割込みが発生し、ＣＰＵ
は、この割込みを受けたときに、ヌルデータの送出開始
を指示するヌル送信コマンドを発行する。

【００２７】そして、送信タイミング発生手段が、上記
のヌル送信コマンドを受けて切替手段を制御することに
より、ＦＩＦＯメモリからのデータに代えて、ヌルデー
タ発生器からのヌルデータが通信回線へ向けて送出され
る。

【００２８】このように、上記の構成では、次に送出す
べきデータがアイドルフレームである場合、ＦＩＦＯメ
モリが空になったときに発生する割込みを受けてＣＰＵ
が発行するヌル送信コマンドに基づいて、送信タイミン
グ発生手段が切替手段に対して切替制御を行い、ＣＰＵ
およびＦＩＦＯメモリを介さずに、ヌルデータ発生器か
らのヌルデータの送出を開始するようになっている。そ
れゆえ、アイドルフレームを送信する場合、ヌルデータ
を送出している間は、ＣＰＵは他の処理を行うことが可
能となる。この結果、通信にかかるＣＰＵの負荷を軽減
することができる。

【００２９】また、本発明の通信装置は、ＣＰＵが、次
に送出すべきデータがアイドルフレームである場合、上
記アイドルフレームのフレームヘッダをＦＩＦＯメモリ
へ送出すると共に、上記ヌルデータの送出の開始を指示
するヌル送信コマンドを発行し、送信タイミング発生手
段が、ヌル送信コマンドを受けて、上記アイドルフレー
ムの送出を開始した後の所定のタイミングを、ヌルデー
タを送出すべき期間の開始時点とすることを特徴とす
る。

【００３０】上記の構成によれば、次に送出すべきデー
タがアイドルフレームである場合、このアイドルフレー
ムのフレームヘッダがＦＩＦＯメモリへ送出されて一時
的に保持される。その後、ＦＩＦＯメモリに保持されて
いるフレームヘッダが通信回線へ向けてまず送出され、
このフレームヘッダの送出を開始した後の所定のタイミ
ングで、ＦＩＦＯメモリからのデータの送出が中断され
て、ヌルデータ発生器からのヌルデータの送出が開始さ
れる。

【００３１】なお、ヌルデータ発生器からヌルデータの
送出を開始する上記の所定のタイミングとは、例えば、
アイドルフレームの送信が開始されてから、フレームヘ
ッダをＦＩＦＯメモリから送出し終わるまでに要する時
間が経過した時点とすれば良い。

【００３２】このように、上記の構成によれば、アイド
ルフレーム内のヌルデータの開始位置が所定の位置にあ
る場合に、ＣＰＵがヌルデータの送出開始のタイミング
を指示することなく、所定のタイミングでヌルデータ発
生器からヌルデータの送出が行われる。また、上記ヌル
データの送出は、ＣＰＵおよびＦＩＦＯメモリを介さず
に行われるので、この間、ＣＰＵは他の処理を行うこと
が可能となる。この結果、通信にかかるＣＰＵの負荷を
軽減することができる。

【００３３】また、本発明の通信装置は、ＦＩＦＯメモ
リから送出されるフレームのフレームヘッダを参照し、
上記フレームがアイドルフレームであると判断した場
合、送信タイミング発生手段へヌル送信コマンドを送る
送信データ監視手段が、上記送信器にさらに設けられ、
ＣＰＵが、次に送出すべきデータがアイドルフレームで
ある場合、上記アイドルフレームのフレームヘッダをＦ
ＩＦＯメモリへ送出し、送信タイミング発生手段が、送
信データ監視手段からのヌル送信コマンドを受けると、
上記フレームヘッダの送出を完了した時点を、ヌルデー
タを送出すべき期間の開始時点とすることを特徴とす
る。

【００３４】上記の構成によれば、アイドルフレームを
送出する場合、ＣＰＵは、まずフレームヘッダのみをＦ
ＩＦＯメモリへ送出する。フレームヘッダは、当該フレ
ームに関する制御情報等を含んでいるので、送信データ
監視手段は、フレームヘッダを参照することによって、
そのフレームがアイドルフレームであるか否かを判断す
ることができる。

【００３５】送信データ監視手段によって、送出中のフ
レームがアイドルフレームであると判断されると、送信
タイミング発生手段は、当該フレームのフレームヘッダ
の送出が完了した時点で、ＦＩＦＯメモリからのデータ
の送出を中断し、ヌルデータ発生器からのヌルデータの
送出を開始する。

【００３６】このように、上記の構成によれば、フレー
ムヘッダに含まれている情報を利用して送信されようと
するフレームがアイドルフレームであるか否かを判断す
ることができるので、ＣＰＵがヌルデータの送出開始の
タイミングを指示することなく、所定のタイミングでヌ
ルデータ発生器からヌルデータの送出が行われる。ま
た、上記ヌルデータの送出は、ＣＰＵおよびＦＩＦＯメ
モリを介さずに行われるので、この間、ＣＰＵは他の処
理を行うことが可能となる。この結果、通信にかかるＣ
ＰＵの負荷を軽減することができる。

【００３７】また、本発明の通信装置は、アイドルフレ
ームのヌルデータの長さが固定長である場合、送信タイ
ミング発生手段が、ヌルデータ発生器からのヌルデータ
の送出を開始した後に、送出されたヌルデータの長さが
上記固定長と等しい所定の値になった時点で、ヌルデー
タ発生器からのヌルデータの送出を中断すると共にＦＩ
ＦＯメモリからのデータの送出を再開するよう切替手段
を制御することを特徴とする。

【００３８】上記の構成によれば、アイドルフレーム内
のヌルデータの長さが固定長である場合には、送信タイ
ミング発生手段が、ヌルデータ発生器から送出されたヌ
ルデータの長さがアイドルフレーム内のヌルデータの長
さと等しくなった時点で、ヌルデータ発生器からのヌル
データの送出を中断し、ＦＩＦＯメモリからのデータの
送出を再開する。

【００３９】これにより、ＣＰＵが、ヌルデータの送出
終了のタイミングを指示することなく、所定のタイミン
グでＦＩＦＯメモリからのデータの送出が再開される。
従って、ＣＰＵは、ヌルデータ発生器からのヌルデータ
の送信が行われている間は、他の処理を行うことが可能
となる。この結果、通信にかかるＣＰＵの負荷を軽減す
ることができる。

【００４０】また、本発明の通信装置は、上記送信器
が、ヌルデータ発生器から送出されたヌルデータの長さ
を計数する計数手段をさらに備え、ＣＰＵが、アイドル
フレームのヌルデータの長さを送信器に与え、送信タイ
ミング発生手段が、上記計数手段によって計数されたヌ
ルデータの長さとＣＰＵから与えられたヌルデータの長
さとが等しくなった時点で、ヌルデータ発生器からのヌ
ルデータの送出を中断すると共にＦＩＦＯメモリからの
データの送出を再開するよう切替手段を制御することを
特徴とする。

【００４１】上記の構成によれば、アイドルフレーム内
のヌルデータの長さが可変長である場合であっても、Ｃ
ＰＵが、ヌルデータの長さを送信器に与えるので、ヌル
データ発生器から送出されたヌルデータの長さがアイド
ルフレーム内のヌルデータの長さと等しくなった時点
で、ヌルデータ発生器からのヌルデータの送出が中断さ
れ、ＦＩＦＯメモリからのデータの送出を再開すること
ができる。

【００４２】これにより、ＣＰＵがヌルデータの送出終
了のタイミングを指示する必要がないので、ＣＰＵは、
ヌルデータ発生器からのヌルデータの送信が行われてい
る間は、他の処理を行うことが可能となる。この結果、
通信にかかるＣＰＵの負荷を軽減することができる。

【００４３】また、本発明の通信装置は、ＣＰＵが、次
に送出すべきデータがアイドルフレームである場合、上
記アイドルフレームのフレームヘッダをＦＩＦＯメモリ
へ送出する際に、当該アイドルフレームのフレームチェ
ックを併せてＦＩＦＯメモリへ送出することを特徴とす
る。

【００４４】上記の構成によれば、アイドルフレームを
送信する場合、まず、ＦＩＦＯメモリに書き込まれたフ
レームヘッダが通信回線へ送出された後、ＦＩＦＯメモ
リからのデータの送出が一時中断されて、ヌルデータ発
生器からのヌルデータが通信回線へ送出される。その
後、ＦＩＦＯメモリからのデータの送出が再開された時
点で、ＣＰＵによってＦＩＦＯメモリに書き込まれたフ
レームチェックが通信回線へ送出されることにより、ア
イドルフレームの送信が完了する。

【００４５】これにより、ＣＰＵは、ＦＩＦＯメモリへ
フレームヘッダおよびフレームチェックを書き込んだ後
は、他の処理を行うことが可能となる。この結果、通信
にかかるＣＰＵの負荷を軽減することができる。

【００４６】また、本発明の通信装置は、上記送信器
が、ヌル送信コマンドが発行されている間、ＦＩＦＯメ
モリから送出されたデータを、上記ＦＩＦＯメモリへ再
度書き込む再書込み手段をさらに備え、ＣＰＵが、複数
のアイドルフレームを連続して送出する場合、最初のア
イドルフレームのフレームヘッダおよびフレームチェッ
クをＦＩＦＯメモリへ書き込んだ後、ＦＩＦＯメモリへ
のデータの送出を一時中断し、ヌルデータの送出を指示
するヌル送信コマンドを継続して発行することを特徴と
する。

【００４７】上記の構成によれば、複数のアイドルフレ
ームを連続して送出する場合、ＣＰＵが最初のアイドル
フレームのフレームヘッダおよびフレームチェックをＦ
ＩＦＯメモリへ書き込むことにより、まず、最初のアイ
ドルフレームのフレームヘッダがＦＩＦＯメモリから通
信回線へ送出される。なお、このフレームヘッダは、再
書込み手段によって、ＦＩＦＯメモリへ再度書き込まれ
る。

【００４８】その後、送信タイミング発生手段の切替制
御によって、ＦＩＦＯメモリからのデータの送出が一時
中断されると共にヌルデータ発生器からのヌルデータが
送出が開始される。ヌルデータの送出が終わると、送信
タイミング発生手段の切替制御によって、ＦＩＦＯメモ
リからのデータの送出が再開されることにより、最初の
アイドルフレームのフレームチェックが通信回線へ送出
され、最初のアイドルフレームの送信が完了したことと
なる。なお、このフレームチェックは、再書込み手段に
よって、ＦＩＦＯメモリへ再度書き込まれる。

【００４９】このとき、ＣＰＵからは、ヌル送信コマン
ドが継続して発行されているので、最初のアイドルフレ
ームの送信が完了した後、前述のようにＦＩＦＯメモリ
へ再度書き込まれて保持されている最初のアイドルフレ
ームのフレームヘッダが、２番目のアイドルフレームの
フレームヘッダとしてＦＩＦＯメモリから通信回線へ送
出される。以降、ヌルデータ発生器からヌルデータの送
出を行い、同様にＦＩＦＯメモリへ再度書き込まれて保
持されている最初のアイドルフレームのフレームチェッ
クを２番目のアイドルフレームのフレームチェックとし
て送出することにより、２番目のアイドルフレームの送
信が完了する。

【００５０】このように、ＦＩＦＯメモリから送出した
データのＦＩＦＯメモリへの再書込みを行うことによ
り、ＣＰＵが、最初のアイドルフレームのフレームヘッ
ダおよびフレームチェックのみをＦＩＦＯメモリへ書き
込んでヌル送信コマンドを継続的に発行するだけで、複
数のアイドルフレームの送信を連続して行うことができ
る。

【００５１】すなわち、ＣＰＵは、２番目以降のアイド
ルフレームのフレームヘッダおよびフレームチェックを
ＦＩＦＯメモリへ書き込む必要がない。この結果、複数
のアイドルフレームを連続して送信する場合、通信にか
かるＣＰＵの負荷を軽減することができる。

【００５２】また、本発明の通信装置は、ＣＰＵが、複
数のアイドルフレームを連続して送出する場合、ヌルデ
ータの送出を指示するヌル送信コマンドを発行すると共
に、上記複数個分のフレームヘッダおよびフレームチェ
ックを、ＦＩＦＯメモリの容量が許容する範囲でＦＩＦ
Ｏメモリへあらかじめ送出することを特徴とする。

【００５３】上記の構成によれば、複数のアイドルフレ
ームを連続して送出する場合、ＣＰＵは、送出すべきア
イドルフレームのフレームヘッダおよびフレームチェッ
クを、ＦＩＦＯメモリの容量が許容する範囲でＦＩＦＯ
メモリへ送出する。そして、ヌル送信コマンドを発行す
ることにより、ＦＩＦＯメモリから最初のフレームヘッ
ダが送出された後、送信タイミング発生手段によって、
ＦＩＦＯメモリからのデータの送出が一時中断されると
共にヌルデータ発生器からのヌルデータの送出が行われ
る。次に、ヌルデータの送出が終わると、ＦＩＦＯメモ
リからのデータの送出が再開されることにより、最初の
アイドルフレームのフレームチェックおよび次のアイド
ルフレームのフレームヘッダが順次送出される。次に再
び、ヌルデータ発生器からのヌルデータの送出が行われ
る。以上の動作を繰り返すことにより、複数のアイドル
フレームが連続して送信される。

【００５４】このように、上記の構成によれば、ＣＰＵ
は、送出すべきアイドルフレームのフレームヘッダおよ
びフレームチェックをＦＩＦＯメモリへ書き込んでヌル
送信コマンドを発行するだけで、送信器から、複数のア
イドルフレームが連続して通信回線へ送信されることと
なる。すなわち、ＣＰＵは、ヌル送信コマンドを発行し
た後は、次にＦＩＦＯメモリからＣＰＵへ割込みが起こ
るまで、他の処理を行うことができる。この結果、通信
にかかるＣＰＵの負荷を軽減することが可能となる。

【００５５】また、本発明の通信装置は、送信器が通常
フレームおよびアイドルフレームの一方を継続して送出
しているときに、次に送出すべきデータが通常フレーム
およびアイドルフレームの他方である場合、ＣＰＵが、
ＦＩＦＯメモリへのヌル送信コマンドの送出もしくはヌ
ル送信コマンドの取下げを行って、未送出のデータを破
棄させることを特徴とすることを特徴とする。

【００５６】上記の構成では、例えば送信器から通信回
線へ通常フレームの送出を連続して行っているときに、
ＣＰＵがアイドルフレームの送出を行おうとする場合、
ＣＰＵは、まずＦＩＦＯメモリへコマンドを送り、未送
出のデータを破棄させる。その後、次に送出すべきアイ
ドルフレームのフレームヘッダをＦＩＦＯメモリへ書き
込むことにより、このアイドルフレームのフレームヘッ
ダが通信回線へ送出され、続いて、ヌルデータ発生器か
らヌルデータの送出が行われる。

【００５７】これにより、通常フレームあるいはアイド
ルフレームの送信を連続して行っている間に、アイドル
フレームあるいは通常フレームの送信を割り込ませるこ
とが可能となる。

【００５８】また、本発明の通信装置は、上記送信器
が、ＦＩＦＯメモリの状態を監視し、ＦＩＦＯメモリの
占有率が閾値に達したときにＣＰＵへ割込みをかけるＦ
ＩＦＯメモリ監視手段と、上記閾値を変更する閾値変更
手段とをさらに備え、上記閾値変更手段が、ＦＩＦＯメ
モリからトランスミッタへのアイドルフレームのフレー
ムヘッダの送出が完了したときに、ＣＰＵに割込みがか
かるように上記閾値を変更すると共に、送信器からアイ
ドルフレームの送出が完了したときに上記閾値を変更前
の値に戻すことを特徴とする。

【００５９】上記の構成によれば、閾値変更手段がＦＩ
ＦＯメモリの占有率の閾値を変更することによって、ア
イドルフレームのフレームヘッダの送出が完了したとき
に、ＦＩＦＯメモリからＣＰＵへ割込みがかかる。

【００６０】また、本発明の通信装置は、フレーム構造
を持つデータを通信回線から受信する受信器と、受信し
たデータを処理するＣＰＵとを備えた通信装置におい
て、上記受信器が、通信回線からデータを受け取るレシ
ーバと、レシーバにて受け取ったデータを一時的に保持
してＣＰＵへ順次転送するＦＩＦＯメモリと、受信した
データがアイドルフレームである場合、アイドルフレー
ム内のヌルデータを受信 する期間は、受信器からＣＰＵ
へのデータの転送を一時中断する受信タイミング発生手
段とを備える一方、上記受信器が、受信したデータの長
さを計数する計数手段をさらに備え、ＣＰＵが、ＦＩＦ
Ｏメモリから読み出したフレームのフレームヘッダに基
づいて、上記フレームがアイドルフレームか否かを判断
し、アイドルフレームである場合には、上記フレームヘ
ッダの後続データのＦＩＦＯメモリからの読み出しを中
断すると共にヌルスキップコマンドを発行し、上記受信
タイミング発生手段が、ＣＰＵからヌルスキップコマン
ドが与えられた時点から上記計数手段で示されるヌルデ
ータ期間の終了まで、ＦＩＦＯメモリへのデータの転送
を一時中断するようレシーバを制御することを特徴とす
る。

【００６１】上記の構成によれば、レシーバを介して通
信回線から受けとったデータは、ＦＩＦＯメモリで一時
的に保持された後にＣＰＵへ順次転送される。ＣＰＵに
おいて、受信したデータがアイドルフレームであると判
断された場合、アイドルフレームにおけるヌルデータを
受信する期間は、受信器がＣＰＵへのデータの転送を一
時中断する。

【００６２】これにより、ヌルデータを受信する期間に
おいて、ＣＰＵと受信器との間でデータの受渡しの処理
を少なくすることができ、通信にかかるＣＰＵの負荷の
低減が実現される。

【００６３】また、上記受信器が、受信したデータの長
さを計数する計数手段をさらに備え、ＣＰＵが、ＦＩＦ
Ｏメモリから読み出したフレームのフレームヘッダに基
づいて、上記フレームがアイドルフレームか否かを判断
し、アイドルフレームである場合には、上記フレームヘ
ッダの後続データのＦＩＦＯメモリからの読み出しを中
断すると共にヌルスキップコマンドを発行し、上記受信
タイミング発生手段が、ＣＰＵからヌルスキップコマン
ドが与えられた時点から上記計数手段で示されるヌルデ
ータ期間の終了まで、ＦＩＦＯメモリへのデータの転送
を一時中断するようレシーバを制御する。

【００６４】上記の構成によれば、ＣＰＵにおいて、Ｆ
ＩＦＯメモリから読みだしたフレームヘッダに基づい
て、受信したデータがアイドルフレームであると判断さ
れた場合、ＣＰＵは、ＦＩＦＯメモリからのデータの読
み出しを中断し、ヌルスキップコマンドを発行する。受
信タイミング発生手段は、このヌルスキップコマンドを
受けると、ヌルスキップコマンドを受け取った時点か
ら、計数手段によって計数される受信データの長さがヌ
ルデータの長さと等しくなるまで、レシーバからＦＩＦ
Ｏメモリへのデータの転送を一時中断させる。

【００６５】これにより、アイドルフレームのヌルデー
タは、ＦＩＦＯメモリからＣＰＵへ送出されないので、
アイドルフレームの受信時におけるＣＰＵと受信器との
間のデータの受渡しの処理を少なくすることができ、通
信にかかるＣＰＵの負荷の低減を図ることができる。

【００６６】また、本発明の通信装置は、ＣＰＵが、Ｆ
ＩＦＯメモリから読み出したフレームのフレームヘッダ
に基づいて、上記フレームがアイドルフレームか否かを
判断し、アイドルフレームである場合には、上記フレー
ムヘッダの後続データのＦＩＦＯメモリからの読み出し
を中断すると共にヌルスキップコマンドを発行し、上記
ＦＩＦＯメモリが、上記ヌルスキップコマンドが与えら
れると、保持しているヌルデータを破棄することを特徴
としている。

【００６７】上記の構成によれば、ＣＰＵにおいて、Ｆ
ＩＦＯメモリから読みだしたフレームヘッダに基づい
て、受信したデータがアイドルフレームであると判断さ
れた場合、ＣＰＵは、ＦＩＦＯメモリからのデータの読
み出しを中断し、ヌルスキップコマンドを発行する。Ｆ
ＩＦＯメモリは、このヌルスキップコマンドを受ける
と、保持しているヌルデータを破棄する。

【００６８】これにより、アイドルフレームのヌルデー
タは、ＦＩＦＯメモリからＣＰＵへ送出されることなく
破棄されるので、アイドルフレームの受信時におけるＣ
ＰＵと受信器との間のデータの受渡しの処理を少なくす
ることができ、通信にかかるＣＰＵの負荷の低減を図る
ことができる。

【００６９】また、本発明の通信装置は、ＣＰＵが、Ｆ
ＩＦＯメモリから読み出したフレームのフレームヘッダ
に基づいて、上記フレームがアイドルフレームか否かを
判断し、アイドルフレームである場合には、上記フレー
ムヘッダの内容からヌルデータの長さを検出し、ヌルデ
ータの長さをＮとし、レシーバが通信回線から既に受け
取ったデータ長をＭとすると、（Ｎ−Ｍ）をパラメータ
としたヌルスキップコマンドを発行し、上記受信タイミ
ング発生手段が、ＣＰＵから上記ヌルスキップコマンド
が与えられてから、長さ（Ｎ−Ｍ）のヌルデータを受信
するために必要な時間が経過するまで、ＦＩＦＯメモリ
へのデータの転送を一時中断するようレシーバを制御す
ることを特徴とする。

【００７０】上記の構成によれば、ＣＰＵにおいて、Ｆ
ＩＦＯメモリから読みだしたフレームヘッダに基づい
て、受信したデータがアイドルフレームであるか否かが
判断される。フレームヘッダは、当該フレームに関する
制御情報等を含んでおり、フレームヘッダの内容からヌ
ルデータの長さを検出できる場合には、ＣＰＵは、フレ
ームヘッダから検出されるヌルデータの長さをＮとし、
レシーバが通信回線から既に受け取ったデータ長をＭと
すると、（Ｎ−Ｍ）をパラメータとしたヌルスキップコ
マンドを発行する。

【００７１】受信タイミング発生手段は、上記のヌルス
キップコマンドを受けて、長さ（Ｎ−Ｍ）のヌルデータ
を受信するために必要な時間が経過するまで、ＦＩＦＯ
メモリへのデータの転送を一時中断するようレシーバを
制御する。

【００７２】これにより、アイドルフレームのヌルデー
タがＦＩＦＯメモリからＣＰＵへ送出されないので、ア
イドルフレームの受信時におけるＣＰＵと受信器との間
のデータの受渡しの処理を少なくすることができ、通信
にかかるＣＰＵの負荷の低減を図ることができる。

【００７３】また、本発明の通信装置は、ＣＰＵが、Ｆ
ＩＦＯメモリから読み出したフレームのフレームヘッダ
に基づいて、上記フレームがアイドルフレームか否かを
判断し、アイドルフレームである場合には、上記フレー
ムヘッダの内容からヌルデータの開始位置および長さを
検出し、ヌルデータの開始位置を先頭からＫ番目、長さ
をＮとすると、当該フレームの先頭から（Ｋ−１）番目
のデータまでをＦＩＦＯメモリから読み出したときにＦ
ＩＦＯメモリからのデータの読み出しを中断すると共
に、Ｎをパラメータとしたヌルスキップコマンドを発行
し、ＦＩＦＯメモリが、上記ヌルスキップコマンドが与
えられると、長さＮのヌルデータを破棄することを特徴
とする。

【００７４】上記の構成によれば、ＣＰＵにおいて、Ｆ
ＩＦＯメモリから読みだしたフレームヘッダに基づい
て、受信したデータがアイドルフレームであるか否かを
判断する。フレームヘッダは、当該フレームに関する制
御情報等を含んでおり、フレームヘッダの内容からヌル
データの開始位置および長さを検出できる場合には、Ｃ
ＰＵは、フレームヘッダから検出されるヌルデータの開
始位置を先頭からＫ番目、ヌルデータの長さをＮとする
と、当該フレームの先頭から（Ｋ−１）番目のデータま
でをＦＩＦＯメモリから読み出したとき、すなわちヌル
データの直前のデータまでの読み出しを完了したとき
に、ＣＰＵは、Ｎをパラメータとしたヌルスキップコマ
ンドを発行する。

【００７５】ＦＩＦＯメモリは、上記のヌルスキップコ
マンドを受けて、長さＮのヌルデータを破棄する。

【００７６】これにより、アイドルフレームのヌルデー
タがＦＩＦＯメモリからＣＰＵへ送出されないので、ア
イドルフレームの受信時におけるＣＰＵと受信器との間
のデータの受渡しの処理を少なくすることができ、通信
にかかるＣＰＵの負荷の低減を図ることができる。

【００７７】また、本発明の通信装置は、ＣＰＵがヌル
スキップコマンドを発行すると、上記受信タイミング発
生手段が、ＣＰＵから上記ヌルスキップコマンドが与え
られてから、上記ヌルスキップコマンドが取り下げられ
るまで、ＦＩＦＯメモリへのデータの転送を一時中断す
るようレシーバを制御することを特徴とする。

【００７８】上記の構成によれば、例えばＣＰＵが過負
荷になった場合などに、ＣＰＵがヌルスキップコマンド
を発行すると、受信タイミング発生手段は、ヌルスキッ
プコマンドが継続している間は、レシーバからＦＩＦＯ
メモリへのデータの転送を一時中断させる。ヌルスキッ
プコマンドが取り下げられると、受信タイミング発生手
段がレシーバを制御することにより、ＦＩＦＯメモリへ
のデータの転送が再開され、次のフレームから受信が再
開されることとなる。

【００７９】これにより、例えばＣＰＵが過負荷になっ
た場合などに、アイドルフレームの受信時におけるＣＰ
Ｕと受信器との間のデータの受渡しの処理を少なくする
ことができ、通信にかかるＣＰＵの負荷の低減を図るこ
とができる。

【００８０】また、本発明の通信装置は、上記受信器
が、ＦＩＦＯメモリの状態を監視し、ＦＩＦＯメモリの
占有率が閾値に達したときにＣＰＵへ割込みをかけるＦ
ＩＦＯメモリ監視手段と、上記閾値を変更する閾値変更
手段とをさらに備え、ヌルデータが通信回線から送信さ
れる期間は、上記閾値変更手段が、ＣＰＵに割込みがか
からないように上記閾値を変更すると共に、上記期間の
経過後に上記閾値を変更前の値に戻すことを特徴とす
る。

【００８１】また、本発明の通信装置は、上記受信器
が、受信したフレームのフレームチェックを検査するフ
レームチェック検査部と、受信したデータを上記フレー
ムチェック検査部を迂回させてＦＩＦＯメモリへ書き込
む迂回手段とをさらに備え、アイドルフレームの受信時
には、当該アイドルフレームのフレームチェックについ
ては、上記迂回手段を経由してＦＩＦＯメモリへ書き込
むことを特徴とする。

【００８２】上記の構成によれば、アイドルフレームの
受信時には、フレームチェック検査部による検査を行わ
ないことにより、ヌルデータをスキップすることによる
エラーの発生を回避することができる。

【００８３】

【発明の実施の形態】〔実施の形態１〕 本発明の実施の一形態について図１ないし図６に基づい
て説明すれば、以下のとおりである。

【００８４】図１は、本発明の実施の一形態に係る通信
装置の概略構成を示すブロック図である。

【００８５】本通信装置は、主に、送信データの作成や
コマンドを用いた種々の制御を行うＣＰＵ１と、ＣＰＵ
１で作成されたデータを通信回線へ送出するための送信
器とによって構成されている。

【００８６】送信器は、ＣＰＵ１から送出されるデータ
を一時的に保持する送信ＦＩＦＯメモリ２（ＦＩＦＯメ
モリ）と、上記送信ＦＩＦＯメモリ２の状態を監視する
ＦＩＦＯメモリ監視回路３（ＦＩＦＯメモリ監視手段）
と、上記送信ＦＩＦＯメモリ２からのデータ送出タイミ
ングを制御する送信タイミング発生回路４（送信タイミ
ング発生手段）と、ＣＰＵ１が発行する各種のコマンド
を格納するコマンドレジスタ６とを備えている。

【００８７】送信器は、さらに、通信回線を介して接続
される他装置に対してデータを送出するために、通信回
線へ送信データを送出するトランスミッタ５と、ヌルデ
ータ発生器７と、切替回路８（切替手段）とを備えてい
る。なお、上記の通信回線はディジタル方式の回線であ
れば、有線あるいは無線のいずれであっても良い。

【００８８】ヌルデータ発生器７は、後に詳述するが、
フレーム内のデータ部分がヌルデータである場合に、ト
ランスミッタ５へ送出するためのヌルデータを発生する
ための構成である。

【００８９】切替回路８は、送信タイミング発生回路４
からのデータ切替制御の下で、トランスミッタ５へ送出
するデータを、送信ＦＩＦＯメモリ２から送出されるデ
ータと送信タイミング発生回路４から送出されるデータ
との間で切替える。

【００９０】送信ＦＩＦＯメモリ２は、例えばＲＡＭ(R
andom Access Memory)によって構成され、ＣＰＵ１から
送出された書込みデータを一時的に保持する。上記書込
みデータとは、フレームのヘッダ部分、データ部分、お
よびフレーム終わりのＦＣＳ等のフレームチェック部分
等である。

【００９１】送信ＦＩＦＯメモリ２は、これらの書込み
データを、ＣＰＵ１から送出された順に、送信タイミン
グ発生回路４からの送信クロックに合わせて、送信デー
タとして切替回路８へ送出する。

【００９２】また、送信ＦＩＦＯメモリ２は、ＦＩＦＯ
メモリ監視回路３へＦＩＦＯ監視信号を供給する。上記
のＦＩＦＯ監視信号には、送信ＦＩＦＯメモリ２が保持
しているデータ数が送信ＦＩＦＯメモリ２の容量に占め
る割合等の情報が含まれている。

【００９３】ＦＩＦＯメモリ監視回路３は、上記ＦＩＦ
Ｏ監視信号に応じて、ＣＰＵ１へフレームデータアクセ
スの要求を行うための複数条件の割り込み（ＦＩＦＯ割
込み）を発生する。

【００９４】送信タイミング発生回路４は、トランスミ
ッタ５からの通信クロックに基づいて、送信ＦＩＦＯメ
モリ２から切替回路８へ送信を行うタイミングを決定
し、送信ＦＩＦＯメモリ２に対して送信クロックを供給
する。

【００９５】本通信装置を含む通信システム上のデータ
はフレーム構造を有するディジタルデータである。すな
わち、ＣＰＵ１は、図２に示すように、フレームヘッダ
１６と、ユーザデータが書き込まれるデータ部１７と、
フレームチェック１８とによって構成されるフレーム１
５を、送信データとして作成する。

【００９６】フレームヘッダ１６は、フレーム制御情報
１６ａと、データ長１６ｂとを含んでいる。本実施形態
では、データ部１７が有意データである場合には、ＣＰ
Ｕ１によって、上記データ長１６ｂにデータ部１７の長
さが書き込まれるが、データ部１７がヌルデータである
場合には、上記データ長１６ｂには“０００００００”
が書き込まれる。

【００９７】なお、ヌルデータとしては、意味のない所
定のデータ（例えば連続する１）などがデータ部１７に
書き込まれる。

【００９８】フレームチェック１８には、ＦＣＳ等のチ
ェックワードが書き込まれる。

【００９９】以上のような構成を備えた通信装置におい
て、ＣＰＵ１で作成されたフレームを送信する場合の処
理について、フレーム１５がデータ部１７に有意データ
を含む通常フレームの場合と、データ部１７にヌルデー
タのみを含むアイドルフレームの場合とに分けて、以下
に説明する。 （通常フレームの送信） ここで、データ部１７に有意データを含むフレーム１５
（以下、通常フレームと賞する）を送信する場合の処理
について説明する。

【０１００】送信ＦＩＦＯメモリ２は、上述のように、
ＣＰＵ１から書き込まれたフレームヘッダ１６の部分、
データ部１７の部分、およびフレーム終わりのＦＣＳ等
のフレームチェック１８の部分からなるフレーム１５す
べてを保持し、通信回線に適合した通信クロックを受け
た送信タイミング発生回路４からの送信クロックに合わ
せて、切替回路８へフレーム１５を送信する。

【０１０１】この場合、図２（通常フレーム送信時）に
示すように、切替回路８は、送信ＦＩＦＯメモリ２とヌ
ルデータ発生器７との間のデータ切替えを行わず、送信
ＦＩＦＯメモリ２からの送信データのみが、トランスミ
ッタ５を経由して通信回線に送出される。

【０１０２】上記の動作について、図３および図４を参
照しながら説明すると以下のとおりである。

【０１０３】最初は、送信ＦＩＦＯメモリ２が空である
ため、図３に示すように、ＦＩＦＯメモリ監視回路３が
送信ＦＩＦＯメモリ２から“エンプティ”のステータス
表示を受ける。これを受けて、ＦＩＦＯメモリ監視回路
３がＣＰＵ１へＦＩＦＯ割込みをかけることにより、フ
レーム送信が開始される。

【０１０４】図４に示すように、ＦＩＦＯ割込みが発生
すると、ＣＰＵ１は送信ＦＩＦＯメモリ２がフルである
か否かのチェックを行う（Ｓ１）。最初は、送信ＦＩＦ
Ｏメモリ２は空であるので（Ｓ１にてＮＯ）、次のＳ２
へ進み、次に送信されるフレームがアイドルフレームで
あるか否かのチェックを行う（Ｓ２）。

【０１０５】ここでは、データ部１７はヌルデータでは
なく有意データであるので（Ｓ２にてＮＯ）、Ｓ７へ移
行して、ＣＰＵ１が、送信ＦＩＦＯメモリ２へフレーム
１５すべての書込みを行う。

【０１０６】次に、送信ＦＩＦＯメモリ２がフルか否か
のチェックを行い（Ｓ８）、フルであれば（Ｓ８にてＹ
ＥＳ）、送信ＦＩＦＯメモリ２へのフレーム１５の書込
み処理を中断する。フルでなければ（Ｓ８にてＮＯ）、
フレーム１５の書込み処理が終了か否かのチェックを行
う（Ｓ９）。Ｓ９にてフレーム１５の書込み処理が終了
でなければ、Ｓ７へ戻る。

【０１０７】ここで、送信ＦＩＦＯメモリ２の深度がフ
レーム長より浅い場合は、フレーム書込み終了より以前
に、図３に示すように、ＦＩＦＯメモリ監視回路３は送
信ＦＩＦＯメモリ２からフルのステータス表示を受け
て、Ｓ８のチェックの結果がＹＥＳとなり、フレーム書
込み処理が中断される。

【０１０８】なお、図４に示すように、Ｓ９にてフレー
ム１５の書込み処理が終了であると判断された後に実行
される、送信ＦＩＦＯメモリ２の閾値を初期化する処理
（Ｓ１０ｂ）については、送信ＦＩＦＯメモリ２の閾値
を変更する処理（Ｓ１０ａ）と共に、後に詳しく説明す
る。

【０１０９】一方、送信ＦＩＦＯメモリ２から切替回路
８へのデータ送り出しは、ＣＰＵ１からの書込みとは独
立に実行されており、図５に示すように、フレーム送信
が開始されると、送信タイミング発生回路４は、まず、
送出すべきデータがフレーム途中のデータか否かのチェ
ックを行う（Ｓ１１）。

【０１１０】最初は、送出すべきデータは、フレーム先
頭のデータすなわちフレームヘッダ１６であるので（Ｓ
１１にてＹＥＳ）、送信タイミング発生回路４は、切替
回路８を制御することにより、送信ＦＩＦＯメモリ２か
らデータを送信する（Ｓ１２）。

【０１１１】次に、ヌルデータの送信が開始されたか否
かのチェックを行う（Ｓ１３）が、ここでは、データ部
１７は有意データであることを前提としているので（Ｓ
１３にてＮＯ）、Ｓ１１へ戻る。

【０１１２】フレーム長よりも送信ＦＩＦＯメモリ２の
深度が浅い場合には、図４に示すように、ＣＰＵ１から
の書込みが一時中断される。書込みが中断されている間
も、送信ＦＩＦＯメモリ２から切替回路８へのデータ送
信は継続されるので、送信ＦＩＦＯメモリ２内のデータ
数は減少してゆく。

【０１１３】その後、送信ＦＩＦＯメモリ２内のデータ
の送信が完了するより前に、送信ＦＩＦＯメモリ２に未
送信のまま残っているデータ数が、所定の数ｋとなった
ところで、図３に示すように、送信ＦＩＦＯメモリ２か
らＦＩＦＯメモリ監視回路３へ、“スレッシュヒット”
を表すＦＩＦＯ監視信号が送られる。

【０１１４】ＦＩＦＯメモリ監視回路３は、上記ＦＩＦ
Ｏ監視信号を受けて、ＣＰＵ１へＦＩＦＯ割込みを発生
する。ＣＰＵ１は、このＦＩＦＯ割込みを受けて、送信
ＦＩＦＯメモリ２へのフレーム１５の残りデータの書込
みを再開する。

【０１１５】以上のように、送信ＦＩＦＯメモリ２のス
テータスに応じたＦＩＦＯ割込みにより、送信ＦＩＦＯ
メモリ２への書込みと送信ＦＩＦＯメモリ２からの読み
出しとが拮抗して、フレーム１５のすべての送信が完了
する。なお、上述の説明から明らかなように、通常フレ
ームの送信処理には、ヌルデータ発生器７は関与しな
い。 （アイドルフレームの送信） 次に、アイドルフレームの送信処理について説明する。

【０１１６】ＣＰＵ１は、アイドルフレームの送信を行
う場合、まず、フレーム制御情報１６ａに続くデータ長
１６ｂとして、例えば“０００００００”をセットした
フレームヘッダ１６を、送信ＦＩＦＯメモリ２へ書き込
むと共に、ヌル送信コマンドを発行する。ＣＰＵ１から
発行されたヌル送信コマンドは、コマンドレジスタ６に
保持される。

【０１１７】アイドルフレームの送信の場合、コマンド
レジスタ６に保持されたヌル送信コマンドに従って、送
信タイミング発生回路４が、切替回路８に対してデータ
切替制御を行うことにより、トランスミッタ５へ送出さ
れるデータが、送信ＦＩＦＯメモリ２より送出されるデ
ータとヌルデータ発生器７より送出されるデータとの間
で切替えられる。

【０１１８】具体的には、切替回路８は、送信タイミン
グ発生回路４の制御に従って、図２における「アイドル
フレーム送信時」に示すように、送信ＦＩＦＯメモリ２
からフレームヘッダの送出が完了した時点で、送信ＦＩ
ＦＯメモリ２からトランスミッタ５へのデータの送信を
中断（ＯＦＦ）し、ヌルデータ発生器７からトランスミ
ッタ５へのデータの送信を開始（ＯＮ）する。

【０１１９】また、切替回路８は、ヌルデータ送信の終
了後には、送信タイミング発生回路４の制御に従って、
図２における「アイドルフレーム送信時」に示すよう
に、ヌルデータ発生器７からトランスミッタ５へのデー
タの送信を中止（ＯＦＦ）し、送信ＦＩＦＯメモリ２か
らのデータの送信を再開（ＯＮ）する。

【０１２０】ここで、アイドルフレームの送信を行う場
合のＣＰＵ１および送信タイミング発生回路４等の処理
について、図４および図５のフローチャートをそれぞれ
参照しながら説明する。

【０１２１】まず、ＣＰＵ１の動作について説明する。
フレーム送信を開始する前は、送信ＦＩＦＯメモリ２が
空であるため、図３に示すようにＦＩＦＯメモリ監視回
路３が、送信ＦＩＦＯメモリ２から“エンプティ”のス
テータス表示を受ける。これを受けて、ＦＩＦＯメモリ
監視回路３がＣＰＵ１へＦＩＦＯ割込みをかけることに
より、フレーム送信が開始される。

【０１２２】ＦＩＦＯ割り込みが発生すると、図４に示
すように、ＣＰＵ１は、まず、送信ＦＩＦＯメモリ２が
フルか否かのチェックを行う（Ｓ１）。最初は送信ＦＩ
ＦＯメモリ２が空であるので（Ｓ１にてＮＯ）、次のＳ
２において、次のフレーム１５がアイドルフレームか否
かのチェックを行う。

【０１２３】ここでは、データ部１７がヌルデータであ
るアイドルフレームの送信を想定しているので（Ｓ２に
てＹＥＳ）、ＣＰＵ１は、フレーム１５のフレームヘッ
ダ１６及びフレームチェック１８を、送信ＦＩＦＯメモ
リ２へ書き込む（Ｓ３）。このとき、フレームヘッダ１
６のデータ長１６ｂには、ＣＰＵ１によって、上述のよ
うに、アイドルフレームの識別記号としての“００００
０００”がセットされている。

【０１２４】次に、ＣＰＵ１は、ヌル送信コマンドを発
行する（Ｓ４）。発行されたヌル送信コマンドは、コマ
ンドレジスタ６に保持される。

【０１２５】次に、ＣＰＵ１は、送信ＦＩＦＯメモリ２
がフルか否かのチェックを行い（Ｓ５）、送信ＦＩＦＯ
メモリ２がフルであれば（Ｓ５にてＹＥＳ）、フレーム
１５の書込み処理を中断する。フルでなければ（Ｓ５に
てＮＯ）、フレーム１５の書込み処理が終了か否かのチ
ェックを行う（Ｓ６）。Ｓ６にてフレーム１５の書込み
処理が終了でなければ、Ｓ３へ戻る。

【０１２６】一方、フレーム１５の書込み処理を終了す
る場合（Ｓ６にてＹＥＳ）は、送信ＦＩＦＯメモリ２の
閾値を変更する処理を行い（Ｓ１０ａ）、その後、処理
を終了して再びＦＩＦＯ割込みがかかるのを待つ。な
お、このＳ１０ａの処理については、Ｓ１０ｂの処理と
共に、後に詳しく説明する。

【０１２７】通常、フレームヘッダ１６およびフレーム
チェック１８を合わせた長さより、送信ＦＩＦＯメモリ
２の深度は十分深いので、アイドルフレームを送信する
場合には、フレームの書込み終了より以前に、図３に示
すように、ＦＩＦＯメモリ監視回路３が送信ＦＩＦＯメ
モリ２からフルのステータス表示を受ける可能性は低
い。

【０１２８】従って、Ｓ５において送信ＦＩＦＯメモリ
２がフルと判断されるまで、複数個分のアイドルフレー
ムのフレームヘッダ１６およびフレームチェック１８を
連続して送信ＦＩＦＯメモリ２へ書き込み、ＣＰＵ１が
ヌル送信コマンドを継続的に発行することにより、複数
のアイドルフレームを連続して送信することも可能であ
る。

【０１２９】なお、複数のアイドルフレームを連続して
送信している途中に、通常フレームを速やかに送信する
必要が生じた場合には、ＣＰＵ１は、ヌル送信コマンド
を取下げる。

【０１３０】この場合、ヌル送信コマンドの取下げを受
けて、送信タイミング発生回路４が、送信ＦＩＦＯメモ
リ２内の未送信のデータを破棄すると共に、ＣＰＵ１が
上記通常フレームを送信ＦＩＦＯメモリ２へ書き込む。

【０１３１】これにより、複数のアイドルフレームの送
信途中に通常フレームを送信する必要が生じた場合に
も、速やかに当該通常フレームを送信することができ
る。

【０１３２】次に、送信ＦＩＦＯメモリ２に書き込まれ
たデータのトランスミッタ５への送り出しの処理につい
て説明する。送信ＦＩＦＯメモリ２からのデータの送り
出しは、通常フレームの送信の場合と同様に、送信タイ
ミング発生回路４の制御に従って、ＣＰＵ１から送信Ｆ
ＩＦＯメモリ２への書込みとは独立して実行されてい
る。

【０１３３】図５に示されるように、フレーム送信が開
始されると、まず、送信タイミング発生回路４は、送信
ＦＩＦＯメモリ２から送信しようとするデータがフレー
ム途中のデータであるか否かのチェックを行う（Ｓ１
１）。最初は、送信すべきデータはフレーム先頭のデー
タ（フレームヘッダ１６）であるので、その次のＳ１２
にて、送信ＦＩＦＯメモリ２から切替回路８へのデータ
の送信を実行する（Ｓ１２）。

【０１３４】次に、送信タイミング発生回路４は、ヌル
データの送信を開始すべきか否かのチェックを行う（Ｓ
１３）が、ここでは、上記Ｓ４においてヌルデータ送信
のコマンドが発行されているので（Ｓ１３にてＹＥ
Ｓ）、フレームヘッダ１６の送信を完了すると、ヌルデ
ータ発生器７からヌルデータを送信する処理を開始する
（Ｓ１４）。

【０１３５】ヌルデータの送信を行っている間は、送信
ＦＩＦＯメモリ２からのデータの読み出しは行われない
ので、ＦＩＦＯ割り込みが発生する可能性は低い。ヌル
データの期間を完了する（Ｓ１５にてＹＥＳ）と、送信
ＦＩＦＯメモリ２からのデータ送信を再開することによ
り、フレームチェック１８が送信ＦＩＦＯメモリ２から
切替回路８に送信され、フレームの送信が完了する。

【０１３６】以上のように、本実施の形態に係る構成で
は、アイドルフレームを送信する場合には、ＣＰＵ１か
ら発行されるヌル送信コマンドに基づいて、フレーム１
５のデータ部１７（ヌルデータ）を送信する期間には、
送信ＦＩＦＯメモリ２に書き込まれて保持されたデータ
ではなく、ヌルデータ発生器７からのヌルデータが、切
替回路８を介してトランスミッタ５へ送出される。

【０１３７】これにより、アイドルフレームを送信する
場合に、ＣＰＵ１と送信ＦＩＦＯメモリ２との間のデー
タ受渡しの処理を少なくできるので、通信に係るＣＰＵ
１の負荷を低減することができる。

【０１３８】一方、通常フレームの送信を連続して行っ
ているときに、この通常フレームの送信を中断してアイ
ドルフレームの送信を行う場合の処理手順は、下記のと
おりである。

【０１３９】通常フレームの送信を連続して行っている
場合、ＣＰＵ１は、送信ＦＩＦＯメモリ２へ、連続する
通常フレームのデータ部（有意データ）を書き込んでお
くが、これらの通常フレームの送信が何らかの理由によ
り不用になった場合、ＣＰＵ１は、ヌル送信コマンドを
発行して待機する。

【０１４０】送信タイミング発生回路４は、送信ＦＩＦ
Ｏメモリ２に蓄積されたデータフレームの内、送信中の
データフレームの送信を完了し終わったところで、コマ
ンドレジスタ６に保持されたＣＰＵ１からのヌル送信コ
マンドに従って、送信ＦＩＦＯメモリ２に残っているデ
ータフレームをすべて破棄する。

【０１４１】これにより、待機中のＣＰＵ１に対してＦ
ＩＦＯメモリ監視回路３から送信ＦＩＦＯメモリ２がエ
ンプティである旨の割込みが発生する。ＣＰＵ１は、こ
の割込みにより、アイドルフレームの送信タイミングを
認識して、アイドルフレーム中のヌルデータ以外のデー
タを送信ＦＩＦＯメモリ２へ書き込む。

【０１４２】以降、送信タイミング発生回路４は、コマ
ンドレジスタ６に保持されたヌル送信コマンドに従っ
て、図２において「アイドルフレーム送信時」に示すよ
うに、フレーム内のヌルデータを送信するタイミング
で、送信ＦＩＦＯメモリ２からのデータの送信を一時中
断すると共に、ヌルデータ発生器７からのヌルデータの
送信を開始する。

【０１４３】送信タイミング発生回路４は、ヌルデータ
送信の終了後は、一時中断していた送信ＦＩＦＯメモリ
２からのデータの送信を再開する。

【０１４４】上記したように、ヌルデータを含まない通
常フレームを継続して送信している間においても、ＣＰ
Ｕ１からヌル送信コマンドを与えると、未送出のフレー
ムを送信ＦＩＦＯメモリ２から自動的に破棄し、次の送
信タイミングで、アイドルフレームの送信が開始される
こととなる。

【０１４５】以上のように、本実施形態に係る通信装置
は、アイドルフレームの送信時に、ＣＰＵ１と送信ＦＩ
ＦＯメモリ２との間のデータの受渡し処理が少なくて済
むので、通信にかかるＣＰＵ１の負荷を低減できるとい
う効果を奏する。

【０１４６】また、上記した構成において、図４に示し
たように、ＦＩＦＯメモリ２の占有率の閾値を適宜変更
する（Ｓ１０ａ）と共に、通常フレームの送信を完了し
た後に上記閾値を初期化する（Ｓ１０ｂ）ことによっ
て、ＦＩＦＯメモリ２からトランスミッタ５へのアイド
ルフレームのヘッダの送出が完了した時に、ＣＰＵ１へ
割込みがかかるようにすることができる。

【０１４７】すなわち、ＣＰＵ１は、通常の処理プログ
ラムを実行しているとき、スレッシュヒットの割込みが
発生してから、割込み処理のプログラムを実行して、元
の通常の処理プログラムに戻るまで、各種変数や状態フ
ラグ等の一時退避を行わねばならない。この結果、実際
に割込み処理プログラムを実行して次の送信データを送
信ＦＩＦＯメモリ２へ書き込むまでに、このオーバーヘ
ッドによるタイムラグが生じる。

【０１４８】この間にも、送信器は通信回線へ送信デー
タを送出しており、ＣＰＵ１が送信ＦＩＦＯメモリ２へ
送信データの書込みを行う時点では、送信ＦＩＦＯメモ
リ２に残っている送信データは閾値よりも更に少なくな
っている。

【０１４９】送信ＦＩＦＯメモリ２の閾値レベルは、Ｃ
ＰＵ１へスレッシュヒットの割込みを発生してから、実
際にＣＰＵ１が送信ＦＩＦＯメモリ２へ次のデータの書
込みを行うまでのタイムラグを補償できる時間に基づい
て設定しておく必要があり、この値は通信回線の速度と
ＣＰＵ１の処理速度とによって適当な値を選ぶことが好
ましい。

【０１５０】例えば、ＣＰＵ１がスレッシュヒットの割
込みを受けて送信ＦＩＦＯメモリ２に送信データを書込
み、通常の処理プログラムに戻るまでに、通信回線に３
バイトが送出されるとすると、閾値は４バイト以上に設
定しておく必要がある。

【０１５１】ここで、送信ＦＩＦＯメモリ２の閾値を動
的に変更する場合の処理について、図６（ｂ）に示すタ
イミングチャートを参照しながら説明する。なお、図６
（ａ）は、比較のために、閾値を所定の値に固定した場
合のタイミングチャートである。

【０１５２】仮に上記の条件で、フレームヘッダの長さ
が１バイト、フレームチェックシーケンスの長さが１バ
イト、データの長さが６バイトの計８バイトのフレーム
にて通信を行い、送信ＦＩＦＯメモリ２の深度が１０バ
イト、閾値が４バイトの場合、ＣＰＵ１にスレッシュヒ
ットの割込みが発生したとすると、次のフレームを書き
込む時は、送信ＦＩＦＯメモリ２には１番目のフレーム
の１バイトだけが残っている。このため、ＣＰＵ１は、
ここで、２番目の通常フレーム８バイトの送信ＦＩＦＯ
メモリ２への書き込み処理を終える。

【０１５３】この時点で、送信ＦＩＦＯメモリ２には閾
値（４バイト）を上回るデータが格納されているので、
送信ＦＩＦＯメモリ２から通信回線へのデータ送出が繰
り返される。その後、送信ＦＩＦＯメモリ２に格納され
ているデータの長さが、再び閾値（４バイト）と等しく
なったところで、上記のようにスレッシュヒットの割込
みが発生する。

【０１５４】次に、３番目のフレームはヌルデータが含
まれたアイドルフレームであるとすると、ＣＰＵ１は、
フレームヘッダ１バイトとフレームチェックシーケンス
１バイトの計２バイトだけを送信ＦＩＦＯメモリ２へ書
き込んで、ヌル送信コマンドを発行することとなる。

【０１５５】この時点では、送信ＦＩＦＯメモリ２には
３バイトだけが書き込まれているため、閾値を上回って
はおらず、割込み処理を終了しても直ちにスレッシュヒ
ットの割込みがかかってしまう。

【０１５６】また、この時点は、ヌルデータ発生器７か
らのヌルデータの送信が実行されている期間内にあり、
送信ＦＩＦＯメモリ２に３番目のフレームのフレームチ
ェックシーケンスの１バイトだけを残した状態で、送信
ＦＩＦＯメモリ２からの読み出しが停止しているため、
アンダーランエラーが発生することはない。

【０１５７】次の４番目のフレームもアイドルフレーム
である場合には、ＣＰＵ１はここでもフレームヘッダ１
バイトとフレームチェックシーケンス１バイトの計２バ
イトだけを、送信ＦＩＦＯメモリ２へ書き込んで割込み
処理を終了する。しかし、この時点ではまだ閾値を上回
ってはおらず、割込み処理を終了しても、直ちにスレッ
シュヒットの割込みがかかるが、既に４番目のフレーム
は書込み済みであり、５番目のフレームが未定であれ
ば、この割込みに対しては書き込むべきデータがなく、
ＣＰＵ１の処理効率を悪化させてしまう。

【０１５８】そこで、次がアイドルフレームである場
合、割込み処理の中で閾値を適切な値に変更する必要が
ある。上記の例の場合、ヌル送信コマンドの発行と同時
に送信ＦＩＦＯメモリ２の閾値を２バイトに変更すれ
ば、３番目のアイドルフレーム２バイトを書き込んだ時
点で、送信ＦＩＦＯメモリ２には閾値を上回るデータが
格納されており、ＣＰＵ１は、割込み処理を終了した時
点で、通常処理に戻ることができる。

【０１５９】この場合でも、送信ＦＩＦＯメモリ２には
あまりデータが残っていないために、しばらくすると、
ＣＰＵ１にスレッシュヒットの割込みが発生するが、こ
の時点では、ヌルデータ発生器７からのヌルデータの送
信が実行されている期間であり、送信ＦＩＦＯメモリ２
に３番目のフレームのフレームチェックシーケンスの１
バイトだけを残した状態で、送信ＦＩＦＯメモリ２から
の読み出しは停止している。これにより、この場合も、
アンダーランエラーが発生することはない。

【０１６０】次の４番目のフレームもアイドルフレーム
である場合には、閾値は２バイトのままで、ＣＰＵ１は
ヘッダ１バイトとフレームチェックシーケンス１バイト
の計２バイトだけを送信ＦＩＦＯメモリ２へ書き込ん
で、割込み処理を終了する。この時点でも、３番目のフ
レームのヌルデータの送信が、ヌルデータ発生器７から
のヌルデータの送信として実行されている期間であるた
め、ＣＰＵ１は、通常処理に戻ることができる。

【０１６１】３番目のアイドルフレームのヌルデータの
送信が終了し、３番目のフレームチェックシーケンスが
送信されたところで、送信ＦＩＦＯメモリ２には、４番
目のフレームヘッダとフレームチェックシーケンスの２
バイトだけが格納されており、ＣＰＵ１にはスレッシュ
ヒットの割込みが発生する。

【０１６２】次の５番目のフレームが通常フレームであ
る場合には、ここで８バイトを書き込むと共に、閾値を
初期化することによって元の値（４バイト）に戻して、
割込み処理を終了する。この時点でこの例における１番
目の通常フレームの送信の状態に戻る。

【０１６３】このようにして、ヌルデータの送信の時に
送信ＦＩＦＯメモリ２の閾値を適切な値に動的に変更す
ることで、ＣＰＵ１の通常処理の効率を低下させること
なくヌルデータの送信を実行することが可能となる。

【０１６４】〔実施の形態２〕 本発明の実施に係る他の形態について、図７に基づいて
説明すれば、以下のとおりである。なお、前記した実施
の形態１で説明した構成と同様の機能を有する構成に
は、同一の符号を付記し、その説明を省略する。

【０１６５】本実施形態に係る通信装置は、図７に示す
ように、コマンドレジスタ６を持たず、送信データ監視
回路９（送信データ監視手段）を備えた点において、実
施の形態１に係る通信装置と異なっている。

【０１６６】送信データ監視回路９は、送信ＦＩＦＯメ
モリ２から読みだしたフレーム１５のフレームヘッダ１
６の情報に基づいて、同フレーム１５がアイドルフレー
ムであるか否かを判断し、その判断結果を、ヌル送信コ
マンドとして送信タイミング発生回路４へ与える。

【０１６７】すなわち、送信ＦＩＦＯメモリ２から切替
回路８へ、上記送信ＦＩＦＯメモリ２に保持されている
フレーム１５のフレームヘッダ１６部分が送信されると
同時に、上記フレームヘッダ１６は送信データ監視回路
９へも送られる。

【０１６８】送信データ監視回路９は、送信ＦＩＦＯメ
モリ２に保持されているフレーム１５がアイドルフレー
ムであるか否かを、フレームヘッダ１６のデータ長１６
ｂの内容を調べることによって判断する。すなわち、デ
ータ長１６ｂに“０００００００”がセットされていれ
ば、当該フレーム１５は、アイドルフレームであるとす
る。

【０１６９】これにより、フレームヘッダ１６の送信が
完了した時点で、送信データ監視回路９は、当該フレー
ム１５がアイドルフレームであると判断すれば、送信タ
イミング発生回路４へヌル送信コマンドを送る。

【０１７０】送信タイミング発生回路４は、ヌル送信コ
マンドを受けると、送信ＦＩＦＯメモリ２からのデータ
の読み出しを中断し、ヌルデータ発生器７からのヌルデ
ータの送信を行うように、切替回路８に対してデータ切
替制御を行う。

【０１７１】なお、ヌルデータの送信終了後は、送信タ
イミング発生回路４のデータ切替制御に基づいて、切替
回路８が、一時中断されていた送信ＦＩＦＯメモリ２か
らのデータの送信を所定のタイミングで再開することに
より、フレーム１５のフレームチェック１８が送信ＦＩ
ＦＯメモリ２から切替回路８を介してトランスミッタ５
へ送出される。これにより、アイドルフレームの送信が
完了する。

【０１７２】以上のように、本実施形態に係る通信装置
は、送信データ監視回路９を備えたことにより、送信Ｆ
ＩＦＯメモリ２から切替回路８へ送信されるフレームヘ
ッダ１６の内容に基づいて、送信ＦＩＦＯメモリ２に保
持されているフレームがアイドルフレームか否かを判断
する。

【０１７３】それゆえ、アイドルフレームを送信する際
にＣＰＵ１からヌル送信コマンドを発行する必要がなく
なるので、通信にかかるＣＰＵ１の負荷をさらに軽減す
ることが可能となる。

【０１７４】〔実施の形態３〕 本発明の実施に係る他の形態について、図８に基づいて
説明すれば、以下のとおりである。なお、前記した各実
施の形態で説明した構成と同様の機能を有する構成に
は、同一の符号を付記し、その説明を省略する。

【０１７５】本実施形態に係る通信装置は、図８に示す
ように、前記した実施の形態１に係る通信装置に対し、
データカウンタ１０（計数手段）を追加した構成であ
る。

【０１７６】ＣＰＵ１は、次に送信すべきフレームがア
イドルフレームである場合、ヌル送信コマンドを発行す
る前に、データカウンタ１０に、ヌルデータの長さＬを
初期値として予め与えておく。

【０１７７】送信タイミング発生回路４は、コマンドレ
ジスタ６に保持されたＣＰＵ１からのヌル送信コマンド
に従って、図２に示すように、フレーム１５内のデータ
部１７の送信を開始するタイミングで、ＣＰＵ１から書
き込まれた送信ＦＩＦＯメモリ２のデータの送信を一時
中断すると共に、ヌルデータ発生器７からのヌルデータ
の送信を行うように、切替回路８に対してデータ切替制
御を行う。これにより、ヌルデータ発生器７から切替回
路８を介してトランスミッタ５へのヌルデータの送信が
開始される。

【０１７８】同時に、送信タイミング発生回路４は、デ
ータカウンタ１０に対して、データ送信タイミングに同
期したカウントタイミングの供給を開始する。データカ
ウンタ１０は、カウントタイミングに基づき、ヌルデー
タを１単位送信する度に、初期値Ｌから１ずつ減じてい
き、０になったところで、ヌル送信期間の終了を送信タ
イミング発生回路４へ通知する。

【０１７９】送信タイミング発生回路４は、ヌル送信期
間終了の通知を受けて、切替回路８に対してデータ切替
制御を行い、トランスミッタ５への送信データを、ヌル
データ発生器７からのヌルデータから、送信ＦＩＦＯメ
モリ２からのデータへ切り替える。

【０１８０】これにより、一時中断されていた送信ＦＩ
ＦＯメモリ２からのデータの送信が再開されるので、フ
レーム１５のフレームチェック１７が、切替回路８を介
して送信ＦＩＦＯメモリ２からトランスミッタ５へ送信
され、フレーム１５の送信が完了したこととなる。

【０１８１】以上のように、本実施形態に係る通信装置
では、アイドルフレームの送信の際に、ＣＰＵ１が、デ
ータカウンタ１０へヌルデータの長さを予め与える構成
である。これにより、送信タイミング発生回路４が、上
記ヌルデータの長さに応じた期間、送信ＦＩＦＯメモリ
２からの送信を中断してヌルデータ発生器７からのヌル
データの送信を行う。

【０１８２】それゆえ、フレーム１５中のデータ部１７
の長さが可変である場合でも、アイドルフレームの送信
時に、ＣＰＵ１と送信ＦＩＦＯメモリ２との間のデータ
受渡しの処理を少なくすることができ、通信に係るＣＰ
Ｕ１の負荷を軽減することが可能となる。

【０１８３】〔実施の形態４〕 本発明の実施に係る他の形態について、図９に基づいて
説明すれば、以下のとおりである。なお、前記した各実
施の形態で説明した構成と同様の機能を有する構成に
は、同一の符号を付記し、その説明を省略する。

【０１８４】本実施形態に係る通信装置は、図９に示す
ように、実施の形態３で説明した通信装置に対して、デ
ータ長レジスタ１１と、比較回路１２とを追加した構成
である。

【０１８５】ＣＰＵ１は、次に送信すべきフレームが長
さＬのヌルデータを含むアイドルフレームである場合、
ヌル送信コマンドを発行する前に、データ長レジスタ１
１にヌルデータの長さＬを初期値として与えておく。

【０１８６】なお、データカウンタ１０（計数手段）に
は、初期値として０がセットされている。

【０１８７】送信タイミング発生回路４は、コマンドレ
ジスタ６に保持されたＣＰＵ１からのヌル送信コマンド
に従って、切替回路８に対してデータ切替制御を行い、
フレーム１５内のデータ部１７の送信を開始するタイミ
ングで、ＣＰＵ１から書き込まれた送信ＦＩＦＯメモリ
２のデータの送信を一時中断すると共に、ヌルデータ発
生器７からのヌルデータの送信を開始する。

【０１８８】同時に、送信タイミング発生回路４は、デ
ータカウンタ１０に対して、データ送信タイミングに同
期したカウントタイミングの供給を開始する。データカ
ウンタ１０では、上記カウントタイミングに基づき、ヌ
ルデータを１単位送信する度に、データカウンタ１０の
値に１ずつ加算していく。

【０１８９】比較回路１２は、データカウンタ１０の値
とデータ長レジスタ１１の値とを比較しており、これら
の値が等しくなったところで、ヌル送信期間の終了を、
送信タイミング発生回路４へ通知する。すなわち、デー
タカウンタ１０の値がヌルデータの長さＬになったとこ
ろで、ヌル送信期間終了の通知がなされる。

【０１９０】送信タイミング発生回路４は、ヌル送信期
間終了の通知を受けて、切替回路８に対してデータ切替
制御を行う。このデータ切替制御によって、切替回路８
からトランスミッタ５へ送信されるデータは、ヌルデー
タ発生器７からのヌルデータのから、一時中断されてい
た送信ＦＩＦＯメモリ２からのデータに切り替えられ
る。

【０１９１】以上のように、本実施形態に係る通信装置
では、ＣＰＵ１が送信しようとするアイドルフレームに
含まれるヌルデータの長さＬがデータ長レジスタ１１に
与えられると共に、データカウンタ１０にて、ヌルデー
タ発生器７から送信されたヌルデータの長さが計数され
る構成である。

【０１９２】そして、上記通信装置は、ヌルデータ発生
器７から送信されたヌルデータの長さが、上記アイドル
フレームに含まれるヌルデータの長さＬと等しくなった
ところで、送信ＦＩＦＯメモリ２からの送信を再開する
ようになっている。

【０１９３】これにより、フレーム１５中のデータ部１
７の長さが可変である場合でも、フレーム中のデータ部
１７の送信期間、すなわちヌルデータの送信期間では、
送信ＦＩＦＯメモリ２からの送信が中断され、ヌルデー
タ発生器７からのヌルデータが切替回路８を介してトラ
ンスミッタ５から通信回線へ送出される。

【０１９４】それゆえ、アイドルフレームの送信時に、
ＣＰＵ１と送信ＦＩＦＯメモリ２との間のデータ受渡し
の処理が少なくなるので、通信に係るＣＰＵ１の負荷を
軽減することが可能となる。

【０１９５】〔実施の形態５〕 本発明の実施に係る他の形態について、図１０および図
１１に基づいて説明すれば、以下のとおりである。な
お、前記した各実施の形態で説明した構成と同様の機能
を有する構成には、同一の符号を付記し、その説明を省
略する。

【０１９６】本実施形態に係る通信装置は、図１０に示
すように、前記した実施の形態４の通信装置に対し、デ
ータカウンタ１０１（計数手段）を追加した構成であ
る。

【０１９７】ＣＰＵ１は、次に送信すべきフレーム１５
が、図１１に示すように、フレーム先頭からＭ番目を開
始位置として長さＬのヌルデータを含む場合、ヌル送信
コマンドを発行する前に、上記フレーム１５におけるヌ
ルデータの開始番地Ｍを、初期値としてデータカウンタ
１０に与えておく。また、ＣＰＵ１は、データカウンタ
１０１に、ヌルデータの長さＬを初期値として与えてお
く。

【０１９８】送信タイミング発生回路４は、コマンドレ
ジスタ６に保持されたＣＰＵ１からのヌル送信コマンド
に従って、フレーム１５の送信を開始した時点から、デ
ータカウンタ１０に対し、データ送信タイミングに同期
したカウントタイミングの供給を開始する。

【０１９９】データカウンタ１０は、カウントタイミン
グの１単位時間が経過する度に、初期値Ｍから１ずつ減
じていき、その値が０になったところで、ヌルデータの
送信開始（ヌル送信開始）を送信タイミング発生回路４
へ通知する。すなわち、このヌル送信開始が送信タイミ
ング発生回路４へ通知されるタイミングは、アイドルフ
レーム内のヌルデータの送信を開始すべきタイミングに
一致する。

【０２００】送信タイミング発生回路４は、データカウ
ンタ１０からのヌル送信開始の通知を受けて、切替回路
８に対してデータ切替制御を行い、ＣＰＵ１から書き込
まれた送信ＦＩＦＯメモリ２のデータの送信を一時中断
すると共に、ヌルデータ発生器７からのヌルデータの送
信を開始する。

【０２０１】また、送信タイミング発生回路４は、デー
タカウンタ１０からヌル送信開始の通知を受けると同時
に、データカウンタ１０１に対して、データ送信タイミ
ングに同期したカウントタイミングの供給を開始する。

【０２０２】データカウンタ１０１は、上記カウントタ
イミングの１単位時間が経過する度に、初期値Ｌから１
ずつ減じていき、その値が０になったところで、ヌル送
信期間の終了を、送信タイミング発生回路４へ通知す
る。

【０２０３】すなわち、前述のヌル送信開始が送信タイ
ミング発生回路４へ通知されるタイミングから、ここで
のヌル送信期間の終了が送信タイミング発生回路４へ通
知されるタイミングまでの時間は、長さＬのヌルデータ
を通信回線へ送出するために要する時間と等しい。

【０２０４】送信タイミング発生回路４は、ヌル送信期
間終了の通知を受けて、切替回路８に対してデータ切替
制御を行う。このデータ切替制御により、切替回路８
は、トランスミッタ５へ送信するデータを、ヌルデータ
発生器７からのヌルデータから、送信ＦＩＦＯメモリ２
からのデータへ切り替える。

【０２０５】以上のように、本実施形態の構成によれ
ば、フレーム１５中のヌルデータの開始位置と長さとが
可変である場合であっても、ＣＰＵ１がヌルデータの送
信開始および送信終了のタイミングを指示する必要がな
い。

【０２０６】それゆえ、アイドルフレームの送信時に、
ＣＰＵ１と送信ＦＩＦＯメモリ２との間のデータ受渡し
の処理がさらに少なくなるので、通信に係るＣＰＵ１の
負荷を軽減することが可能となる。

【０２０７】〔実施の形態６〕 本発明の実施に係る他の形態について、図１２に基づい
て説明すれば、以下のとおりである。なお、前記した各
実施の形態で説明した構成と同様の機能を有する構成に
は、同一の符号を付記し、その説明を省略する。

【０２０８】本実施形態に係る通信装置は、図１２に示
すように、実施の形態１で説明した通信装置の切替回路
８とトランスミッタ５との間に、フレームチェック付加
回路１３をさらに備えた構成である。

【０２０９】フレームチェック付加回路１３は、フレー
ム１５におけるデータ部１７の送信が完了した時点で、
ＦＣＳ等のフレームチェックを、フレームチェック１８
として、上記データ部１７に続けて自動的に送信する機
能を有する。

【０２１０】上記フレーム１５がアイドルフレームの場
合、ＣＰＵ１は、フレームヘッダ１６のみを送信ＦＩＦ
Ｏメモリ２へ書き込む。そして、実施の形態１で説明し
たように、送信タイミング発生回路４によるデータ切替
制御に基づき、切替回路８がヌルデータ発生器７からト
ランスミッタ５へヌルデータの送信を完了した時点で、
フレームチェック付加回路１３は、上記ヌルデータに続
いて、フレームチェック１８を自動的に送信する。

【０２１１】送信タイミング発生回路４は、フレームチ
ェック付加回路１３からのフレームチェックの送信が完
了した後に、一時中断していた送信ＦＩＦＯメモリ２か
らのデータの送信を開始する。

【０２１２】以上のように、本実施形態に係る通信装置
は、ヌルデータ発生器７からのヌルデータの送信が終了
した後に、フレームチェック付加回路１３が、フレーム
１５のフレームチェック１８を自動的にトランスミッタ
５へ送信する構成である。

【０２１３】これにより、ＣＰＵ１が、フレーム終わり
のＦＣＳ等のフレームチェックを書き込む必要がなくな
るので、アイドルフレームの送信時におけるＣＰＵ１と
送信ＦＩＦＯメモリ２との間のデータ受渡しの処理がさ
らに少なくなり、通信に係るＣＰＵ１の負荷をさらに軽
減することができる。

【０２１４】〔実施の形態７〕 本発明の実施に係る他の形態について、図１３に基づい
て説明すれば、以下のとおりである。なお、前記した各
実施の形態で説明した構成と同様の機能を有する構成に
は、同一の符号を付記し、その説明を省略する。

【０２１５】本実施形態に係る通信装置は、ヌルデータ
発生器７および切替回路８の代わりに、電源制御クロッ
ク供給回路１４を備えた点において、前記した実施の形
態１に係る通信装置と異なっている。

【０２１６】送信タイミング発生回路４は、ＣＰＵ１か
らコマンドレジスタ６へ与えられたヌル送信コマンドに
基づいて、電源制御クロック供給回路１４へヌル送信期
間の開始を通知する。

【０２１７】電源制御クロック供給回路１４は、ヌル送
信期間中は、トランスミッタ５への電源供給を停止する
と共に、トランスミッタ５への電源供給が停止されてい
る間、送信タイミング発生回路４への通信クロックを補
償する。

【０２１８】以上のように、本実施形態に係る構成によ
れば、ＣＰＵ１が、ヌル送信期間中に、送信ＦＩＦＯメ
モリ２へヌルデータを書き込む必要がなくなる。それゆ
え、アイドルフレームの送信の際の、ＣＰＵ１と送信Ｆ
ＩＦＯメモリ２との間のデータ受渡しの処理が少なくな
り、通信に係るＣＰＵ１の負荷を低減することができ
る。

【０２１９】なお、この実施の形態では、電源制御クロ
ック供給回路１４がトランスミッタ５への電源供給を制
御する構成を例示したが、電源制御クロック供給回路１
４が、ヌルデータを送信する期間において、送信ＦＩＦ
Ｏメモリ２への電源供給を一時中断する構成としても良
い。

【０２２０】〔実施の形態８〕 本発明の実施に係る他の形態について、図１４に基づい
て説明すれば、以下のとおりである。なお、前記した各
実施の形態で説明した構成と同様の機能を有する構成に
は、同一の符号を付記し、その説明を省略する。

【０２２１】本実施形態に係る通信装置は、図１４に示
すように、ＣＰＵ１と送信ＦＩＦＯメモリ２との間に、
切替回路８１（再書込み手段）をさらに備えた点におい
て、実施の形態１に係る構成と異なっている。

【０２２２】本実施形態の通信装置では、複数のアイド
ルフレームを連続して送信する場合、ＣＰＵ１はヌル送
信コマンドを継続して発行するようになっている。

【０２２３】また、送信タイミング発生回路４は、複数
のアイドルフレームを連続して送信する場合、ＣＰＵ１
からコマンドレジスタ６を経由して与えられるヌル送信
コマンドに従い、切替回路８１に対してデータ切替制御
を行うことにより、送信ＦＩＦＯメモリ２から送出され
たデータを、送信ＦＩＦＯメモリ２に再度書き込ませる
ようになっている。

【０２２４】ここで、本実施形態の構成において、複数
のアイドルフレームを連続して送信する場合の各部の動
作について説明する。

【０２２５】ＣＰＵ１は、まず、送信すべき複数のアイ
ドルフレームの最初のアイドルフレームのフレームヘッ
ダおよびフレームチェックのみを、送信ＦＩＦＯメモリ
２へ送出し、ヌル送信コマンドを発行する。なお、この
ヌル送信コマンドは、アイドルフレームを連続して送信
する間、継続的に発行される。

【０２２６】送信タイミング発生回路４は、ヌル送信コ
マンドを受けて、上記フレームヘッダを送信ＦＩＦＯメ
モリ２から切替回路８へ送出すると共に、このフレーム
ヘッダを送信ＦＩＦＯメモリ２へ再度書き込むよう、切
替回路８１に対してデータ切替制御を行う。

【０２２７】フレームヘッダの送出が完了すると、送信
タイミング発生回路４は、実施の形態１で説明したよう
に、データ切替制御によって、送信ＦＩＦＯメモリ２か
らのデータの送出を一時中断し、ヌルデータ発生器７か
らのヌルデータの送出を開始するように、切替回路８を
制御する。

【０２２８】これにより、上記のタイミングで、切替回
路８からトランスミッタ５へ送出されるデータは、ＣＰ
Ｕ１から送信ＦＩＦＯメモリ２へ書き込まれたデータか
ら、ヌルデータ発生器７が発生するヌルデータへ切り替
わる。

【０２２９】その後、上記最初のアイドルフレームのヌ
ルデータの送信が終了した後は、送信タイミング発生回
路４は、データ切替制御により、一時中断されていた送
信ＦＩＦＯメモリ２からのデータの送出およびそのデー
タの送信ＦＩＦＯメモリ２への再書込みを再開する。

【０２３０】これにより、ＣＰＵ１によって送信ＦＩＦ
Ｏメモリ２に書き込まれて送信ＦＩＦＯメモリ２に保持
されていた、最初のアイドルフレームのフレームチェッ
クが、送信ＦＩＦＯメモリ２から切替回路８を介してト
ランスミッタ５へ送出され、最初のアイドルフレームの
送信が完了する。

【０２３１】また、ここでは、２個目のアイドルフレー
ムを連続して送信するためにヌル送信コマンドが継続的
に発行されているので、上記フレームチェックは、切替
回路８１の制御によって送信ＦＩＦＯメモリ２に再度書
き込まれる。

【０２３２】その後、送信ＦＩＦＯメモリ２に再度書き
込まれることによって保持されていたフレームヘッダ
が、２個目のアイドルフレームのフレームヘッダとし
て、切替回路８を介してトランスミッタ５へ送出され
る。なお、このフレームヘッダは、アイドルフレームの
送信をさらに継続して行う場合には、切替回路８１によ
って送信ＦＩＦＯメモリ２に再度書き込まれる。

【０２３３】上述のように、複数のアイドルフレームを
連続して送信する場合、ＣＰＵ１はヌル送信コマンドを
継続的に発行すれば、送信ＦＩＦＯメモリ２へ一度書き
込んだフレームヘッダとフレームチェックとが、２個目
以降のアイドルフレームに対して繰り返し利用される。
つまり、２個目以降のアイドルフレームのフレームヘッ
ダおよびフレームチェックを、送信ＦＩＦＯメモリ２へ
書き込む必要がないので、ＣＰＵ１の負荷が軽減され
る。

【０２３４】ここで、上述の動作について、主に図４お
よび図５のフローチャートを参照しながら説明する。

【０２３５】最初は、送信ＦＩＦＯメモリ２が空である
ため、図３に示すように、ＦＩＦＯメモリ監視回路３が
送信ＦＩＦＯメモリ２から“エンプティ”のステータス
表示を受ける。これを受けて、ＦＩＦＯメモリ監視回路
３がＣＰＵ１へＦＩＦＯ割込みをかけることにより、フ
レーム送信が開始される。

【０２３６】ＦＩＦＯ割り込みが発生すると、図４に示
すように、ＣＰＵ１は、まず、送信ＦＩＦＯメモリ２が
フルか否かのチェックを行う（Ｓ１）。最初は、上述の
ように送信ＦＩＦＯメモリ２が空であるので（Ｓ１にて
ＮＯ）、Ｓ２に進み、次に送信するフレームがアイドル
フレームか否かをチェックする（Ｓ２）。

【０２３７】ここでは、ヌルデータを含むアイドルフレ
ームの送信を想定しているので（Ｓ２にてＹＥＳ）、Ｃ
ＰＵ１は、このアイドルフレームのフレームヘッダ及び
フレームチェックを、送信ＦＩＦＯメモリ２へ書き込み
（Ｓ３）、ヌル送信コマンドを発行する（Ｓ４）。発行
されたヌル送信コマンドは、コマンドレジスタ６に保持
される。

【０２３８】次に、ＣＰＵ１は、送信ＦＩＦＯメモリ２
がフルか否かのチェックを行い（Ｓ５）、送信ＦＩＦＯ
メモリ２がフルであれば（Ｓ５にてＹＥＳ）、フレーム
の書込み処理を中断する。フルでなければ（Ｓ５にてＮ
Ｏ）、フレームの書込み処理が終了か否かのチェックを
行う（Ｓ６）。Ｓ６にてフレームの書込み処理が終了で
なければ、Ｓ３へ戻る。

【０２３９】通常、フレームヘッダおよびフレームチェ
ックを合わせた長さより、送信ＦＩＦＯメモリ２の深度
は十分深く、フレームがアイドルフレームである場合に
は、フレームヘッダおよびフレームチェックのみが送信
ＦＩＦＯメモリ２へ書き込まれるので、フレームの書込
み終了より以前に、図３に示すように、ＦＩＦＯメモリ
監視回路３が送信ＦＩＦＯメモリ２からフルのステータ
ス表示を受ける可能性は低い。

【０２４０】従って、Ｓ５にて送信ＦＩＦＯメモリ２が
フルと判断されるまで、複数個分のアイドルフレームの
フレームヘッダおよびフレームチェックをあらかじめ送
信ＦＩＦＯメモリ２に書き込んでおき、送信ＦＩＦＯメ
モリ２が空になるまで、上記複数個アイドルフレームを
連続して送信することも可能である。

【０２４１】一方、送信ＦＩＦＯメモリ２からのデータ
送出は、通常フレームの送信の場合と同様に、ＣＰＵ１
からの書込みとは独立して実行されている。

【０２４２】図５に示すように、フレーム送信が開始さ
れると、まず、送信タイミング発生回路４は、送信ＦＩ
ＦＯメモリ２から送信しようとするデータがフレーム途
中のデータであるか否かのチェックを行う（Ｓ１１）。

【０２４３】最初は、送信すべきデータはフレーム先頭
のデータ（フレームヘッダ）であるので、その次のＳ１
２にて、送信ＦＩＦＯメモリ２から切替回路８へのデー
タの送信を実行する（Ｓ１２）。

【０２４４】次に、送信タイミング発生回路４は、ヌル
データの送信を開始すべきか否かのチェックを行う（Ｓ
１３）が、ここでは、上記Ｓ４においてヌルデータ送信
のコマンドが発行されているので（Ｓ１３にてＹＥ
Ｓ）、フレームヘッダ１６の送信を完了すると、ヌルデ
ータ発生器７からヌルデータを送信する処理を開始する
（Ｓ１４）。

【０２４５】ヌルデータの送信を行っている間は、送信
ＦＩＦＯメモリ２からのデータの読み出しは行われない
ので、ＦＩＦＯ割り込みの発生する可能性は低い。ヌル
データの期間を完了する（Ｓ１５にてＹＥＳ）と、送信
ＦＩＦＯメモリ２からのデータ送信を再開することによ
り、フレームチェック１８が送信ＦＩＦＯメモリ２から
切替回路８に送信され、フレームの送信が完了する。

【０２４６】以上のように、本実施の形態に係る構成で
は、複数のアイドルフレームの送信を連続して行う場合
でも、フレーム１５のデータ部１７（ヌルデータ）を送
信する期間では、ＣＰＵ１から送信ＦＩＦＯメモリ２へ
のデータの書き込みが行われず、ヌルデータ発生器７か
らのヌルデータが切替回路８を介してトランスミッタ５
へ送出される。

【０２４７】これにより、アイドルフレームを送信する
場合に、ＣＰＵ１と送信ＦＩＦＯメモリ２との間のデー
タ受渡しの処理を少なくできるので、通信に係るＣＰＵ
１の負荷を低減することができる。

【０２４８】さらに、切替回路８１を備えたことによ
り、連続して送信する複数のアイドルフレームの最初の
アイドルフレームのフレームヘッダおよびフレームチェ
ックのみを送信ＦＩＦＯメモリ２へ書き込んでおけば、
このフレームヘッダおよびフレームチェックが切替回路
８１へ再度書き込まれて繰り返し使用される。

【０２４９】従って、ＣＰＵ１が２個目以降のアイドル
フレームのフレームヘッダおよびフレームチェックを送
信ＦＩＦＯメモリ２へ書き込む必要がないので、ＣＰＵ
１と送信ＦＩＦＯメモリ２との間のデータ受渡しの処理
をさらに少なくできるので、通信に係るＣＰＵ１の負荷
をさらに低減することができる。

【０２５０】〔実施の形態９〕 本発明の実施に係る他の形態について、図１５ないし図
１９に基づいて説明すれば、以下のとおりである。な
お、前記した各実施の形態で説明した構成と同様の機能
を有する構成には、同一の符号を付記し、その説明を省
略する。

【０２５１】本実施の形態に係る通信装置は、図１６に
示すように、フレームヘッダ１６、データ部１７、およ
びフレーム終わりのＦＣＳ等のフレームチェック１８か
らなるフレーム１５のように、フレーム形式のディジタ
ルデータを通信回線から受信するものである。なお、上
記の通信回線はディジタル方式の回線であれば、有線あ
るいは無線のいずれであっても良い。

【０２５２】まず、本実施形態に係る通信装置の構成に
ついて、図１５を参照しながら説明する。本通信装置
は、ＣＰＵ３１と、通信回線からのデータを受信するた
めの受信器とによって構成されている。受信器は、レシ
ーバ３５と、受信データを一時的に保持する受信ＦＩＦ
Ｏメモリ３２と、上記受信ＦＩＦＯメモリ３２の状態を
監視するＦＩＦＯメモリ監視回路３３と、上記受信ＦＩ
ＦＯメモリ３２からデータを読み出すタイミングを制御
する受信タイミング発生回路３４と、ＣＰＵ３１からの
コマンドを格納するコマンドレジスタ３６とを備えてい
る。

【０２５３】受信ＦＩＦＯメモリ３２は、例えばＲＡＭ
(Random Access Memory)によって構成される。受信ＦＩ
ＦＯメモリ３２は、受信クロックに同期して書き込まれ
たデータを、レシーバ３５を経由して通信回線から受信
した状態のまま保持する。なお、上記の受信クロック
は、通信回線に適合した通信クロックを受けた受信タイ
ミング発生回路３４から供給される。

【０２５４】また、受信ＦＩＦＯメモリ３２は、ＦＩＦ
Ｏメモリ監視回路３３へＦＩＦＯ監視信号を供給する。
上記のＦＩＦＯ監視信号には、図１７に示すように、受
信ＦＩＦＯメモリ３２が保持しているデータ数が受信Ｆ
ＩＦＯメモリ３２の容量に占める割合を表す情報等が含
まれている。

【０２５５】ＦＩＦＯメモリ監視回路３３は、上記ＦＩ
ＦＯ監視信号に応じて、ＣＰＵ３１へＦＩＦＯ割込みを
発生する。ＣＰＵ３１は、ＦＩＦＯ割込みを受けて、受
信ＦＩＦＯメモリ３２から受信データの読み出しを行
う。

【０２５６】受信タイミング発生回路３４は、レシーバ
３５からの通信クロックに基づいて、受信ＦＩＦＯメモ
リ３２へ受信データを書き込むタイミングを決定し、受
信クロックとして受信ＦＩＦＯメモリ３２へ供給する。

【０２５７】以上のような構成を備えた通信装置におい
て、通信回線からデータを受信する場合の処理につい
て、受信されたフレーム１５が、データ部１７に有意デ
ータを含む通常フレームの場合と、データ部１７にヌル
データのみを含むアイドルフレームの場合とに分けて、
以下に説明する。 （通常フレームの受信） フレーム受信は、図１７に示すように、ＦＩＦＯメモリ
監視回路３３が、受信ＦＩＦＯメモリ３２から“スレッ
シュヒット”のステータス表示を受けて、ＣＰＵ３１へ
ＦＩＦＯ割込みをかけることにより開始される。

【０２５８】なお、上記の“スレッシュヒット”とは、
受信ＦＩＦＯメモリ３２に保持されているデータ数が閾
値ｋとなったときに、受信ＦＩＦＯメモリ３２からのＦ
ＩＦＯ監視信号として、ＦＩＦＯメモリ監視回路３３へ
送られる。

【０２５９】このように、ＦＩＦＯ割込みが発生する
と、図１８に示すように、ＣＰＵ３１は、まず、受信Ｆ
ＩＦＯメモリ３２が空か否かのチェックを行う（Ｓ３
１）が、ＣＰＵ３１が受信ＦＩＦＯメモリ３２に書き込
まれた最後のデータの読み出しを既に完了した場合に
は、受信ＦＩＦＯメモリ３２が空となっているので（Ｓ
３１にてＹＥＳ）、読み出し処理を終了し、再び割込み
が発生するのを待つ。

【０２６０】一方、受信ＦＩＦＯメモリ３２にデータが
残っている場合（Ｓ３１にてＮＯ）には、ＣＰＵ３１
は、受信ＦＩＦＯメモリ３２からデータの読み出しを行
う（Ｓ３２）。

【０２６１】続いて、ＣＰＵ３１は、アイドルフレーム
を検出したか否かのチェックを行う（Ｓ３３）。なお、
各フレームのフレームヘッダには、各種の制御情報が含
まれているので、フレームヘッダを調べることにより、
受信ＦＩＦＯメモリ３２に保持されているフレームがア
イドルフレームか否かを判断することができる。ここで
は、有意データを含む通常フレームの受信を想定してい
るので、チェックの結果はＮＯとなり、Ｓ３６へ進む。

【０２６２】Ｓ３６では、受信ＦＩＦＯメモリ３２の閾
値ｋの初期化の処理を行い、Ｓ３１へ戻る。なお、ここ
では、上記閾値ｋは割込みが発生したときから変更され
ていないので、初期化されても閾値ｋに変化は生じな
い。

【０２６３】以上の処理を、ＣＰＵ３１が受信ＦＩＦＯ
メモリ３２に書き込まれた最後のデータの読み出しを完
了することによって受信ＦＩＦＯメモリ３２が空になる
まで（Ｓ３１にてＹＥＳ）繰り返す。

【０２６４】なお、フレーム長よりも受信ＦＩＦＯメモ
リ３２の深度ｎが浅い場合には、フレームの途中で受信
ＦＩＦＯメモリ３２のステータスが“エンプティ”とな
るので、受信ＦＩＦＯメモリ３２からのフレームの読み
出しを一旦中断し、読み出し処理を終了する。

【０２６５】受信ＦＩＦＯメモリ３２からのデータの送
り出しは、ＣＰＵ３１からの読み出しとは独立して実行
されている。図１９に示すように、フレーム受信が開始
されると、受信タイミング発生回路３４は、まず、受信
したデータがフレーム途中のデータであるか否かのチェ
ックを行う（Ｓ４１）。

【０２６６】最初は、受信したデータはフレームの先頭
データ（フレームヘッダ１６）であるので（Ｓ４１にて
ＹＥＳ）、このデータは、レシーバ３５から受信ＦＩＦ
Ｏメモリ３２へ書き込まれる（Ｓ４２）。

【０２６７】次に、受信タイミング発生回路３４は、ヌ
ルデータの受信が開始されたか否かのチェックを行うが
（Ｓ４３）、ここでは、有意データを含む通常フレーム
の受信を想定しているので、チェックの結果はＮＯとな
り、Ｓ４１へ戻る。

【０２６８】フレーム長よりも受信ＦＩＦＯメモリ３２
の深度ｎが浅い場合には、図１８から明らかなように、
ＣＰＵ３１は受信ＦＩＦＯメモリ３２からの読み出しを
一時中断するので、受信ＦＩＦＯメモリ３２への受信デ
ータの書込みが進んで、フレーム受信完了より以前に、
受信ＦＩＦＯメモリ３２に残っているデータ数がｋとな
る。

【０２６９】このとき、ＦＩＦＯメモリ監視回路３３
は、受信ＦＩＦＯメモリ３２から“スレッシュヒット”
のステータス表示を受けて、ＣＰＵ３１へのＦＩＦＯ割
込みを発生する。ＣＰＵ３１は、上記のＦＩＦＯ割込み
を受けて、受信ＦＩＦＯメモリ３２からのフレーム１５
の残りデータの読み出しを再開する。

【０２７０】以上のように、通常フレームを受信する場
合には、受信ＦＩＦＯメモリ３２のステータスに応じて
ＦＩＦＯ割込みが発生することにより、受信ＦＩＦＯメ
モリ３２への受信データの書込みと受信ＦＩＦＯメモリ
３２からのデータの読み出しとが拮抗して、フレーム１
５のすべての受信を完了する。 （アイドルフレームの受信） 次に、フレーム１５のデータ部１７がヌルデータのみか
らなるアイドルフレームの受信について説明する。

【０２７１】本実施形態に係る通信装置では、受信した
フレーム１５がアイドルフレームの場合、受信タイミン
グ発生回路３４は、コマンドレジスタ３６に保持された
ＣＰＵ３１からのヌルスキップコマンドに従って、図１
６において「アイドルフレーム受信時」に示すように、
フレーム１５内のデータ部１７（ヌルデータ）の受信を
開始するタイミングで、レシーバ３５から受信ＦＩＦＯ
メモリ３２へのデータの書込みを一時中断（ＯＦＦ）す
る。

【０２７２】そして、ヌルデータ期間の終了後に、レシ
ーバ３５から受信ＦＩＦＯメモリ３２への受信データの
書込みを再開（ＯＮ）する。

【０２７３】すなわち、本通信装置では、アイドルフレ
ームのフレームヘッダおよびフレームチェックのみをレ
シーバ３５から受信ＦＩＦＯメモリ３２へ書き込むが、
データ部１７に含まれるヌルデータについては受信ＦＩ
ＦＯメモリ３２へ書き込まない。従って、アイドルフレ
ーム内のヌルデータの期間において、受信器とＣＰＵ３
１との間でデータの受渡しの処理は行われないこととな
る。

【０２７４】ここで、図１８および図１９に示すフロー
チャートを参照しながら、上述の処理についてより詳し
く説明する。

【０２７５】フレーム受信は、ＦＩＦＯメモリ監視回路
３３が、受信ＦＩＦＯメモリ３２から“スレッシュヒッ
ト”のステータス表示を受けて、ＦＩＦＯ割込みをＣＰ
Ｕ３１へかけることにより開始される。

【０２７６】図１７に示すようにＦＩＦＯ割込みが発生
すると、ＣＰＵ３１は、まず、受信ＦＩＦＯメモリ３２
が空か否かのチェックを行う（Ｓ３１）が、ＣＰＵ３１
が受信ＦＩＦＯメモリ３２に書き込まれた最後のデータ
を読み出した後は、受信ＦＩＦＯメモリ３２が空となっ
ているので（Ｓ３１にてＹＥＳ）、ここで読み出し処理
を終了し、再び割込みが発生するのを待つ。

【０２７７】一方、受信ＦＩＦＯメモリ３２にデータが
残っている場合（Ｓ３１にてＮＯ）には、ＣＰＵ３１
は、受信ＦＩＦＯメモリ３２からのデータの読み出しを
行う（Ｓ３２）。

【０２７８】続いて、ＣＰＵ３１は、アイドルフレーム
を検出したか否かのチェックを行う（Ｓ３３）。ここで
は、ヌルデータを含むアイドルフレームの受信を想定し
ているので、次のＳ３４へ移行する。なお、各フレーム
のフレームヘッダには各種の制御情報が含まれているの
で、フレームヘッダを調べることにより、受信ＦＩＦＯ
メモリ３２に保持されているフレームがアイドルフレー
ムか否かを判断することができる。また、上記フレーム
ヘッダに基づいて、ヌルデータの長さを検出することも
できる。

【０２７９】Ｓ３４では、ＣＰＵ３１はヌルスキップコ
マンドを発行する。この時点において受信ＦＩＦＯメモ
リ３２に保持されているデータは、ＣＰＵ３１に既知の
ヌルデータであるので、受信ＦＩＦＯメモリ３２から破
棄しても構わない。

【０２８０】フレーム長よりも受信ＦＩＦＯメモリ３２
の深度ｎが浅い場合には、受信ＦＩＦＯメモリ３２の内
容すべてがクリアされると共に、フレーム１５のフレー
ムチェック１８の受信が始まるまで、レシーバ３５から
受信ＦＩＦＯメモリ３２へのデータの書込みは中断され
る。

【０２８１】次に、ＦＩＦＯメモリ監視回路３３（閾値
変更手段）は、受信ＦＩＦＯメモリ３２の閾値ｋの変更
を行う（Ｓ３５）。つまり、受信ＦＩＦＯメモリ３２の
閾値ｋを、次に受信するフレーム１５のフレームヘッダ
１６を受信したときにＣＰＵ３１に対してＦＩＦＯ割込
みが発生するような値に変更しておくことで、アイドル
フレームが連続する場合には、ＣＰＵ３１に割込みがか
かる度に効率的にヌルデータのスキップを行うことが可
能となる。

【０２８２】また、受信ＦＩＦＯメモリ３２からのデー
タの送り出しは、通常フレームの受信の場合と同様に、
ＣＰＵ３１によるデータの読み出しとは独立して実行さ
れている。図１９に示すように、フレーム受信が開始さ
れると、受信タイミング発生回路３４は、まず、受信し
たデータがフレーム途中のデータであるか否かのチェッ
クを行う（Ｓ４１）。

【０２８３】最初は、受信したデータはフレームの先頭
データ（フレームヘッダ１６）であるので（Ｓ４１にて
ＹＥＳ）、このデータは、受信ＦＩＦＯメモリ３２へ書
き込まれる（Ｓ４２）。

【０２８４】次に、受信タイミング発生回路３４は、ヌ
ルデータの受信が開始されたか否かのチェックを行うが
（Ｓ４３）、ここでは、ヌルデータを含むアイドルフレ
ームの受信を想定しているので、チェックの結果はＹＥ
Ｓとなり、Ｓ４４へ進む。

【０２８５】Ｓ４４では、通信回線から受信したデータ
の受信ＦＩＦＯメモリ３２への書込みを一時中断するこ
とにより、ヌルデータのスキップを行う。

【０２８６】レシーバ３５がヌルデータの受信を行って
いる間は、ＣＰＵ３１による受信ＦＩＦＯメモリ３２か
らのデータの読み出しは行われないので、ＦＩＦＯ割込
みは発生しない。

【０２８７】次に、ヌルデータの受信が完了したか否か
のチェックを行い（Ｓ４５）、ヌルデータの受信が完了
していれば（Ｓ４５にてＹＥＳ）、Ｓ４１へ戻って通信
回線から受信したデータの受信ＦＩＦＯメモリ３２への
書込みを再開する。

【０２８８】ここで、受信ＦＩＦＯメモリ３２からはヌ
ルデータが破棄されているので、受信ＦＩＦＯメモリ３
２の先頭にはフレームチェック１８が書き込まれること
となる。これにより、フレーム１５の受信が完了する。

【０２８９】以上のように、本実施形態に係る通信装置
では、アイドルフレームの受信において、フレーム１５
におけるデータ部１７すなわちヌルデータをレシーバ３
５が受信している期間は、レシーバ３５から受信ＦＩＦ
Ｏメモリ３２へのデータの書込みが中断される。また、
受信ＦＩＦＯメモリ３２からは、既に受信されたヌルデ
ータが破棄される。

【０２９０】これにより、受信ＦＩＦＯメモリ３２から
ＣＰＵ３１へヌルデータが送られることがないので、ア
イドルフレームの受信において、ＣＰＵ３１と受信ＦＩ
ＦＯメモリ３２との間のデータ受渡しの処理を少なくす
ることが可能となり、通信に係るＣＰＵ３１の負荷を軽
減することができる。

【０２９１】また、本実施形態の通信装置におけるＣＰ
Ｕ３１は、自らが過負荷となって受信データの処理が行
えなくなった場合、フレーム受信のタイミングを維持し
たまま無条件にデータを破棄するために、ヌルスキップ
コマンドを発行する。

【０２９２】この場合、受信タイミング発生回路３４
は、ＣＰＵ３１から発行されてコマンドレジスタ３６に
保持されているヌルスキップコマンドに従って、データ
が有意であっても、フレーム１５内のデータ部１７を受
信するタイミングで、通信回線から受信ＦＩＦＯメモリ
３２へのデータの書込みを中断する。

【０２９３】なお、ＣＰＵ３１は、過負荷状態が解消さ
れると、ヌルスキップコマンドを取下げる。これによ
り、次のフレームから、受信ＦＩＦＯメモリ３２への書
込みが再開される。

【０２９４】なお、ＣＰＵ３１の過負荷状態は、圧縮処
理された画像データを受信して、これを伸長しながら画
面表示を行っている間に、ユーザがキー入力を行うとい
うように、複数のプロセスが重複したときに発生するも
のである。

【０２９５】このような時は、通信に係る割込み処理が
履行されるまでの時間がかかり、その後の処理が間に合
わなくなってくるので、上述のように、受信データをヌ
ルスキップにより廃棄してしまい、できるだけ通信以外
の処理を早く終わらせるようにすることが有効である。

【０２９６】なお、廃棄されたデータについては、通信
の上位プロトコルでの再送手順にて復旧することができ
るので、ユーザには、データ通信速度が遅くなったよう
に見えるだけである。

【０２９７】通信以外の処理が終わると、通信に係る割
込み処理が履行されるまでの所要時間が通常に戻るの
で、ヌルスキップコマンドを取り下げて、受信データの
処理を再開すれば良い。

【０２９８】以上のように、本実施形態に係る通信装置
では、ＣＰＵ３１が発行するヌルスキップコマンドを保
持しておくことで、このヌルスキップコマンドが取り下
げられるまでの間に受信されたデータはすべて受信ＦＩ
ＦＯメモリ３２から破棄される。これにより、ＣＰＵ３
１は受信フレームのフレームヘッダとフレームチェック
の処理を行うだけでよく、過負荷時にＣＰＵ３１と受信
ＦＩＦＯメモリ３２との間のデータ受渡しの処理を少な
くすることが可能となる。この結果、通信にかかるＣＰ
Ｕ３１の負荷を低減することができる。

【０２９９】〔実施の形態１０〕 本発明の実施に係る他の形態について、図２０に基づい
て説明すれば、以下のとおりである。なお、前記した各
実施の形態で説明した構成と同様の機能を有する構成に
は、同一の符号を付記し、その説明を省略する。

【０３００】本実施形態に係る通信装置は、図２０に示
すように、実施の形態９で説明した通信装置からコマン
ドレジスタ３６を省き、受信データ監視回路４３をさら
に備えた構成となっている。

【０３０１】受信データ監視回路４３は、レシーバ３５
を介して受信したフレームのフレームヘッダ情報から、
同フレームにヌルデータが含まれるか否かを検出し、ヌ
ルデータが含まれる場合には、ヌルスキップコマンドを
受信タイミング発生回路３４へ与えることによって、レ
シーバ３５がフレームヘッダ部分の受信を完了した時点
で、受信ＦＩＦＯメモリ３２へのデータの書込みを中断
する。

【０３０２】また、受信データ監視回路４３は、レシー
バ３５がヌルデータの受信を終了した後は、一時中断し
ていた受信ＦＩＦＯメモリ３２へのデータの書込みを再
開する。

【０３０３】以上のように、本実施形態の構成は、受信
データ監視回路４３が、受信したフレームにヌルデータ
が含まれる場合にヌルスキップコマンドを発行するの
で、前記した実施の形態９で説明した構成と比較して、
ＣＰＵ３１がヌルスキップコマンドを発行する必要がな
い。これにより、ＣＰＵ３１と受信ＦＩＦＯメモリ３２
との間のデータ受渡しの処理を少なくすることができ、
通信にかかるＣＰＵ３１の負荷を低減することができ
る。

【０３０４】〔実施の形態１１〕 本発明の実施に係る他の形態について、図２１に基づい
て説明すれば、以下のとおりである。なお、前記した各
実施の形態で説明した構成と同様の機能を有する構成に
は、同一の符号を付記し、その説明を省略する。

【０３０５】本実施形態に係る通信装置は、実施の形態
９で説明した装置に、データカウンタ４０（計数手段）
を追加した構成である。

【０３０６】ＣＰＵ３１は、受信ＦＩＦＯメモリ３２か
ら読み出したフレームヘッダの情報に基づいて、次フレ
ームが長さＬのヌルデータを含むアイドルフレームであ
ることを検出すると、ヌルスキップコマンドを発行する
前に、データカウンタ４０にヌルデータの長さＬを初期
値としてあらかじめ与える。

【０３０７】受信タイミング発生回路３４は、コマンド
レジスタ３６に保持されたヌルスキップコマンドに従っ
て、図１６において「アイドルフレーム受信時」に示す
ように、レシーバ３５がフレーム内のヌルデータの受信
を開始するタイミングで、レシーバ３５から受信ＦＩＦ
Ｏメモリ３２へのデータの書込みを一時中断（ＯＦＦ）
する。

【０３０８】同時に、受信タイミング発生回路３４は、
データカウンタ４０に対して、受信クロックに同期した
カウントタイミングの供給を開始する。

【０３０９】データカウンタ４０では、ヌルデータの１
単位を受信するために要する時間が経過する度に、初期
値Ｌから１ずつ減じていき、０になったところで、ヌル
データ受信期間の終了を受信タイミング発生回路３４へ
通知する。

【０３１０】受信タイミング発生回路３４は、ヌルデー
タ期間の終了の通知を受けて、一時中断していたレシー
バ３５から受信ＦＩＦＯメモリ３２への受信データの書
込みを再開する。

【０３１１】これにより、図１６に示すフレーム１５内
のデータ部１７の長さが可変である場合でも、アイドル
フレームの受信の際に、レシーバ３５がデータ部１７
（ヌルデータ）の受信を行っている間、ＣＰＵ３１と受
信ＦＩＦＯメモリ３２との間のデータ受渡しの処理を少
なくすることができる。この結果、通信にかかるＣＰＵ
３１の負荷の低減を実現することができる。

【０３１２】また、長さＬのヌルデータの内の長さＭの
データが、受信ＦＩＦＯメモリ３２に既に書き込まれて
いる場合には、受信ＦＩＦＯメモリ３２から長さＭのヌ
ルデータを破棄すると共に、（Ｌ−Ｍ）をパラメータと
したヌルスキップコマンドを発行することにより、（Ｌ
−Ｍ）のヌルデータをスキップするような構成としても
良い。

【０３１３】〔実施の形態１２〕 本発明の実施に係る他の形態について、図２２に基づい
て説明すれば、以下のとおりである。なお、前記した各
実施の形態で説明した構成と同様の機能を有する構成に
は、同一の符号を付記し、その説明を省略する。

【０３１４】本実施形態に係る通信装置は、実施の形態
１１で説明した装置にさらに加えて、データ長レジスタ
３９および比較回路４１を備えた構成である。

【０３１５】ＣＰＵ３１は、受信ＦＩＦＯメモリ３２か
ら読み出したフレームヘッダの情報に基づいて、次フレ
ームが長さＬのヌルデータを含むアイドルフレームであ
ることを検出すると、ヌルスキップコマンドを発行する
前に、ヌルデータの長さＬを、データ長レジスタ３９に
初期値として与える。

【０３１６】受信タイミング発生回路３４は、コマンド
レジスタ３６に保持されたヌルスキップコマンドに従っ
て、図１６において「アイドルフレーム受信時」に示す
ように、レシーバ３５がフレーム内のヌルデータの受信
を開始するタイミングで、レシーバ３５から受信ＦＩＦ
Ｏメモリ３２へのデータの書込みを一時中断（ＯＦＦ）
する。

【０３１７】同時に、受信タイミング発生回路３４は、
データカウンタ４０に対して、受信クロックに同期した
カウントタイミングの供給を開始する。

【０３１８】データカウンタ４０では、ヌルデータの１
単位を受信するために要する時間が経過する度に、初期
値０に１ずつ加算する。比較回路４１は、データカウン
タ４０とデータ長レジスタ３９との値を比較し、これら
の値が等しくなったところで、ヌルデータ受信期間の終
了を、受信タイミング発生回路３４へ通知する。

【０３１９】受信タイミング発生回路３４は、ヌルデー
タ受信期間の終了の通知を受けて、一時中断していたレ
シーバ３５から受信ＦＩＦＯメモリ３２への受信データ
の書込みを再開する。

【０３２０】これにより、図１６に示すフレーム１５内
のデータ部１７の長さが可変である場合でも、アイドル
フレームの受信の際に、レシーバ３５がデータ部１７
（ヌルデータ）の受信を行っている間、ＣＰＵ３１と受
信ＦＩＦＯメモリ３２との間のデータ受渡しの処理を少
なくすることができる。この結果、通信にかかるＣＰＵ
３１の負荷の低減を実現することができる。

【０３２１】〔実施の形態１３〕 本発明の実施に係る他の形態について、図２３に基づい
て説明すれば、以下のとおりである。なお、前記した各
実施の形態で説明した構成と同様の機能を有する構成に
は、同一の符号を付記し、その説明を省略する。

【０３２２】本実施形態に係る通信装置は、実施の形態
１１で説明した通信装置にデータカウンタ４２を追加し
た構成である。

【０３２３】ＣＰＵ３１は、受信ＦＩＦＯメモリ３２か
ら読み出したフレームヘッダの情報に基づいて、次フレ
ームが、先頭からＭ番目以降に長さＬのヌルデータを含
むアイドルフレームであることを検出すると、ヌルスキ
ップコマンドを発行する前に、ヌルデータの開始番地Ｍ
をデータカウンタ４０へ初期値として与える。ＣＰＵ３
１は、同様に、ヌルデータの長さＬを、データカウンタ
４２へ初期値として与える。

【０３２４】受信タイミング発生回路３４は、コマンド
レジスタ３６に保持されたヌルスキップコマンドに従っ
て、レシーバ３５がフレーム内のヌルデータの受信を開
始するタイミングで、データカウンタ４０へ、受信クロ
ックに同期したカウントタイミングの供給を開始する。

【０３２５】データカウンタ４０では、ヌルデータの１
単位を受信するために要する時間が経過する度に、初期
値Ｍから１ずつ減じていき、０になったところで、ヌル
データの受信開始を受信タイミング発生回路３４へ通知
する。

【０３２６】この通知を受けて、受信タイミング発生回
路３４がレシーバ３５から受信ＦＩＦＯメモリ３２への
データの書込みを一時中断させることにより、図１６に
おいて「アイドルフレーム受信時」に示すように、レシ
ーバ３５がフレーム内のヌルデータの受信を開始するタ
イミングで、ヌルデータのスキップ（受信ＦＩＦＯメモ
リ３２への書込みをＯＦＦ）が開始される。

【０３２７】同時に、受信タイミング発生回路３４は、
データカウンタ４２に対して、受信クロックに同期した
カウントタイミングの供給を開始する。

【０３２８】データカウンタ４２では、ヌルデータの１
単位を受信するために要する時間が経過する度に、初期
値Ｌから１ずつ減じていき、０になったところで、ヌル
データの受信期間の終了を、受信タイミング発生回路３
４へ通知する。

【０３２９】受信タイミング発生回路３４は、ヌルデー
タ受信期間の終了の通知を受けて、一時中断していたレ
シーバ３５から受信ＦＩＦＯメモリ３２への受信データ
の書込みを再開する。

【０３３０】これにより、図１６に示すフレーム１５内
のデータ部１７の開始位置および長さが可変である場合
でも、アイドルフレームの受信の際に、レシーバ３５が
データ部１７（ヌルデータ）の受信を行っている間、Ｃ
ＰＵ３１と受信ＦＩＦＯメモリ３２との間のデータ受渡
しの処理を少なくすることができる。この結果、通信に
かかるＣＰＵ３１の負荷の低減を実現することができ
る。

【０３３１】〔実施の形態１４〕 本発明の実施に係る他の形態について、図２４に基づい
て説明すれば、以下のとおりである。なお、前記した各
実施の形態で説明した構成と同様の機能を有する構成に
は、同一の符号を付記し、その説明を省略する。

【０３３２】本実施形態に係る通信装置は、図２４に示
すように、実施の形態９で説明した通信装置に加えて、
電源制御クロック供給回路４４を備えた構成である。

【０３３３】本通信装置では、通信回線からアイドルフ
レーム内のヌルデータが送信される期間は、受信タイミ
ング発生回路３４からの「ヌル受信期間」の通知によ
り、電源制御クロック供給回路４４が、レシーバ３５へ
の電源供給を停止する。

【０３３４】また、電源制御クロック供給回路４４は、
レシーバ３５への電源供給を停止している間、電源供給
時にレシーバ３５を介して通信回線から受信タイミング
発生回路３４へ与えられる受信クロックを補償するため
に、受信タイミング発生回路３４へ受信クロックを供給
するようになっている。

【０３３５】以上のように、本通信装置は、通信回線か
らアイドルフレーム内のヌルデータが送信される期間、
レシーバ３５への電源供給を停止することにより、ヌル
データをスキップするようになっている。

【０３３６】これにより、アイドルフレームの受信時に
おけるＣＰＵ３１と受信ＦＩＦＯメモリ３２との間のデ
ータ受渡しの処理が少なくなり、通信に係るＣＰＵ３１
の負荷の低減を実現できる。

【０３３７】〔実施の形態１５〕 本発明の実施に係る他の形態について、図２５に基づい
て説明すれば、以下のとおりである。なお、前記した各
実施の形態で説明した構成と同様の機能を有する構成に
は、同一の符号を付記し、その説明を省略する。

【０３３８】本実施形態に係る通信装置は、実施の形態
１４に係る通信装置に、受信データの正当性をフレーム
の後に付けられたフレームチェックシーケンスで判定し
て、フレームチェック報告をフレームの最後に出力する
フレームチェック検査回路３８と、ＣＰＵ３１がフレー
ムチェック検査回路３８の出力をデータバスから読み出
すために一時保持を行うステータスレジスタ３７、及び
アイドルフレーム時のフレームチェック部分をフレーム
チェック検査回路３８を迂回させるためのバイパス回路
４５（迂回手段）を追加した構成である。

【０３３９】本通信装置は、通信回線からアイドルフレ
ーム内のヌルデータが送信される期間は、受信タイミン
グ発生回路３４からの「ヌル受信期間」の通知により、
電源制御クロック供給回路４４が、レシーバ３５への電
源供給を停止すると共に、ヌル受信期間が終了した時点
で、通信回線から送信されてくる当該アイドルフレーム
のフレームチェックを、フレームチェック検査回路３８
を迂回してバイパス回路４５を経由して受信ＦＩＦＯメ
モリ３２へ書き込むようにデータ切替制御を行うことを
特徴とする。

【０３４０】これにより、ヌルデータをスキップしたこ
とによってフレームチェック検査回路３８でエラーが生
じることを防止する。

【０３４１】以上のように、本通信装置は、通信回線か
らアイドルフレーム内のヌルデータが送信される期間、
レシーバ３５への電源供給を停止することにより、ヌル
データをスキップすると共に、上記ヌルデータのスキッ
プによってフレームチェック検査回路３８でエラーが生
じないようになっている。

【０３４２】これにより、アイドルフレームの受信時に
おけるＣＰＵ３１と受信ＦＩＦＯメモリ３２との間のデ
ータ受渡しの処理が少なくなり、通信に係るＣＰＵ３１
の負荷の低減を実現できる。

【０３４３】

【発明の効果】以上のように、本発明の通信装置は、送
信器が、通信回線へデータを送出するトランスミッタ
と、ＣＰＵからのデータを一時的に保持してトランスミ
ッタへ順次転送するＦＩＦＯメモリと、ヌルデータを生
成するヌルデータ発生器と、ＦＩＦＯメモリおよびヌル
データ発生器と、トランスミッタとの間に設けられ、Ｆ
ＩＦＯメモリおよびヌルデータ発生器のいずれか一方の
データをトランスミッタへ送出する切替手段と、上記切
替手段を制御して、アイドルフレームにおけるヌルデー
タを送出すべき期間は、ＦＩＦＯメモリからのデータの
送出を中断し、ヌルデータ発生器からのヌルデータをト
ランスミッタへ送出させる送信タイミング発生手段とを
備える一方、ＣＰＵが、次に送出すべきデータがアイド
ルフレームである場合、上記アイドルフレームのフレー
ムヘッダをＦＩＦＯメモリへ送出した後にＦＩＦＯメモ
リへのデータの送出を中断すると共に、次のフレームが
ヌルデータを含むことを示すヌル送信コマンドを送信器
に与え、送信タイミング発生手段が、ヌル送信コマンド
を受けて、次にＦＩＦＯメモリが空になったときを、ヌ
ルデータを送出すべき期間の開始時点とすることを特徴
とする構成である。

【０３４４】上記の構成によれば、アイドルフレームを
送出する場合、フレームヘッダやフレームチェック等は
ＣＰＵからＦＩＦＯメモリを介して送出されるが、アイ
ドルフレームに含まれるヌルデータは、ＣＰＵおよびＦ
ＩＦＯメモリを介することなく通信回線へ送出される。
これにより、ヌルデータを送出している間、ＣＰＵが他
の処理を行うことが可能となる。それゆえ、通信におけ
るＣＰＵの負荷を軽減することができるという効果を奏
する。

【０３４５】また、送信タイミング発生手段が、ＣＰＵ
が発行するヌル送信コマンドとＦＩＦＯメモリの状態と
に基づき、ヌルデータの送信を開始すべき適切なタイミ
ングで切替手段に対して切替制御を行うことによって、
ＣＰＵおよびＦＩＦＯメモリを介さずに、ヌルデータ発
生器からヌルデータの送出を開始するようになってい
る。それゆえ、アイドルフレームを送信する場合、ヌル
送信コマンドを発行した後は、ＣＰＵは他の処理を行う
ことが可能となる。この結果、通信にかかるＣＰＵの負
荷を軽減することができるという効果を奏する。

【０３４６】また、本発明の通信装置は、上記送信器
が、送信ＦＩＦＯメモリが空になったときにＣＰＵへ割
込みをかけるべく、ＦＩＦＯメモリの状態を監視するＦ
ＩＦＯメモリ監視手段をさらに備えると共に、ＣＰＵ
が、次に送出すべきデータがアイドルフレームである場
合、上記アイドルフレームのフレームヘッダをＦＩＦＯ
メモリへ送出した後にＦＩＦＯメモリへのデータの送出
を中断し、次にＦＩＦＯメモリ監視手段から割込みが生
じたときに、ヌルデータを送出すべき期間の開始を指示
するヌル送信コマンドを送信タイミング発生手段へ送る
構成である。

【０３４７】上記の構成によれば、次に送出すべきデー
タがアイドルフレームである場合、ＦＩＦＯメモリが空
になったときに発生する割込みを受けてＣＰＵが発行す
るヌル送信コマンドに基づいて、送信タイミング発生手
段が切替制御を行い、ＣＰＵおよびＦＩＦＯメモリを介
さずに、ヌルデータ発生器からのヌルデータの送出を開
始するようになっている。それゆえ、アイドルフレーム
を送信する場合、ヌルデータを送出している間は、ＣＰ
Ｕは他の処理を行うことが可能となる。この結果、通信
にかかるＣＰＵの負荷を軽減することができるという効
果を奏する。

【０３４８】また、本発明の通信装置は、ＣＰＵが、次
に送出すべきデータがアイドルフレームである場合、上
記アイドルフレームのフレームヘッダをＦＩＦＯメモリ
へ送出すると共に、上記ヌルデータの送出の開始を指示
するヌル送信コマンドを発行し、送信タイミング発生手
段が、ヌル送信コマンドを受けて、上記アイドルフレー
ムの送出を開始した後の所定のタイミングを、ヌルデー
タを送出すべき期間の開始時点とする構成である。

【０３４９】上記の構成によれば、アイドルフレーム内
のヌルデータの開始位置が所定の位置にある場合に、Ｃ
ＰＵがヌルデータの送出開始のタイミングを指示するこ
となく、所定のタイミングでヌルデータ発生器からヌル
データの送出が行われる。また、上記ヌルデータの送出
は、ＣＰＵおよびＦＩＦＯメモリを介さずに行われるの
で、この間、ＣＰＵは他の処理を行うことが可能とな
る。この結果、通信にかかるＣＰＵの負荷を軽減するこ
とができるという効果を奏する。

【０３５０】また、本発明の通信装置は、ＦＩＦＯメモ
リから送出されるフレームのフレームヘッダを参照し、
上記フレームがアイドルフレームであると判断した場
合、送信タイミング発生手段へヌル送信コマンドを送る
送信データ監視手段が、上記送信器にさらに設けられ、
ＣＰＵが、次に送出すべきデータがアイドルフレームで
ある場合、上記アイドルフレームのフレームヘッダをＦ
ＩＦＯメモリへ送出し、送信タイミング発生手段が、送
信データ監視手段からのヌル送信コマンドを受けると、
上記フレームヘッダの送出を完了した時点を、ヌルデー
タを送出すべき期間の開始時点とする構成である。

【０３５１】上記の構成によれば、フレームヘッダに含
まれている情報を利用して送信されようとするフレーム
がアイドルフレームであるか否かを判断することができ
るので、ＣＰＵがヌルデータの送出開始のタイミングを
指示することなく、所定のタイミングでヌルデータ発生
器からヌルデータの送出が行われる。また、上記ヌルデ
ータの送出は、ＣＰＵおよびＦＩＦＯメモリを介さずに
行われるので、この間、ＣＰＵは他の処理を行うことが
可能となる。この結果、通信にかかるＣＰＵの負荷を軽
減することができるという効果を奏する。

【０３５２】また、本発明の通信装置は、アイドルフレ
ームのヌルデータの長さが固定長である場合、送信タイ
ミング発生手段が、ヌルデータ発生器からのヌルデータ
の送出を開始した後に、送出されたヌルデータの長さが
上記固定長と等しい所定の値になった時点で、ヌルデー
タ発生器からのヌルデータの送出を中断すると共にＦＩ
ＦＯメモリからのデータの送出を再開するよう切替手段
を制御する構成である。

【０３５３】上記の構成によれば、アイドルフレーム内
のヌルデータの長さが固定長である場合には、ＣＰＵが
ヌルデータの送出終了のタイミングを指示することな
く、所定のタイミングでＦＩＦＯメモリからのデータの
送出が再開される。従って、ＣＰＵは、ヌルデータ発生
器からのヌルデータの送信が行われている間は、他の処
理を行うことが可能となる。この結果、通信にかかるＣ
ＰＵの負荷を軽減することができるという効果を奏す
る。

【０３５４】また、本発明の通信装置は、上記送信器
が、ヌルデータ発生器から送出されたヌルデータの長さ
を計数する計数手段をさらに備え、ＣＰＵが、アイドル
フレームのヌルデータの長さを送信器に与え、送信タイ
ミング発生手段が、上記計数手段によって計数されたヌ
ルデータの長さとＣＰＵから与えられたヌルデータの長
さとが等しくなった時点で、ヌルデータ発生器からのヌ
ルデータの送出を中断すると共にＦＩＦＯメモリからの
データの送出を再開するよう切替手段を制御する構成で
ある。

【０３５５】上記の構成によれば、アイドルフレーム内
のヌルデータの長さが可変長である場合であっても、Ｃ
ＰＵがヌルデータの送出終了のタイミングを指示する必
要がないので、ＣＰＵは、ヌルデータ発生器からのヌル
データの送信が行われている間は、他の処理を行うこと
が可能となる。この結果、通信にかかるＣＰＵの負荷を
軽減することができるという効果を奏する。

【０３５６】また、本発明の通信装置は、ＣＰＵが、次
に送出すべきデータがアイドルフレームである場合、上
記アイドルフレームのフレームヘッダをＦＩＦＯメモリ
へ送出する際に、当該アイドルフレームのフレームチェ
ックを併せてＦＩＦＯメモリへ送出する構成である。

【０３５７】上記の構成によれば、ＣＰＵは、ＦＩＦＯ
メモリへフレームヘッダおよびフレームチェックを書き
込んだ後は、他の処理を行うことが可能となる。この結
果、通信にかかるＣＰＵの負荷を軽減することができる
という効果を奏する。

【０３５８】また、本発明の通信装置は、上記送信器
が、ヌル送信コマンドが発行されている間、ＦＩＦＯメ
モリから送出されたデータを、上記ＦＩＦＯメモリへ再
度書き込む再書込み手段をさらに備え、ＣＰＵが、複数
のアイドルフレームを連続して送出する場合、最初のア
イドルフレームのフレームヘッダおよびフレームチェッ
クをＦＩＦＯメモリへ書き込んだ後、ＦＩＦＯメモリへ
のデータの送出を一時中断し、ヌルデータの送出を指示
するヌル送信コマンドを継続して発行する構成である。

【０３５９】上記の構成によれば、ＣＰＵが、最初のア
イドルフレームのフレームヘッダおよびフレームチェッ
クのみをＦＩＦＯメモリへ書き込んでヌル送信コマンド
を継続的に発行するだけで、複数のアイドルフレームの
送信を連続して行うことができる。すなわち、ＣＰＵ
は、２番目以降のアイドルフレームのフレームヘッダお
よびフレームチェックをＦＩＦＯメモリへ書き込む必要
がない。この結果、複数のアイドルフレームを連続して
送信する場合、通信にかかるＣＰＵの負荷を軽減するこ
とができるという効果を奏する。

【０３６０】また、本発明の通信装置は、ＣＰＵが、複
数のアイドルフレームを連続して送出する場合、ヌルデ
ータの送出を指示するヌル送信コマンドを発行すると共
に、上記複数個分のフレームヘッダおよびフレームチェ
ックを、ＦＩＦＯメモリの容量が許容する範囲でＦＩＦ
Ｏメモリへあらかじめ送出する構成である。

【０３６１】上記の構成によれば、ＣＰＵは、送出すべ
きアイドルフレームのフレームヘッダおよびフレームチ
ェックをＦＩＦＯメモリへ書き込んでヌル送信コマンド
を発行するだけで、送信器から、複数のアイドルフレー
ムが連続して通信回線へ送信されることとなる。すなわ
ち、ＣＰＵは、ヌル送信コマンドを発行した後は、次に
ＦＩＦＯメモリからＣＰＵへ割込みが起こるまで、他の
処理を行うことができる。この結果、通信にかかるＣＰ
Ｕの負荷を軽減することができるという効果を奏する。

【０３６２】また、本発明の通信装置は、送信器が通常
フレームおよびアイドルフレームの一方を継続して送出
しているときに、次に送出すべきデータが通常フレーム
およびアイドルフレームの他方である場合、ＣＰＵが、
ＦＩＦＯメモリへのヌル送信コマンドの送出もしくはヌ
ル送信コマンドの取下げを行って、未送出のデータを破
棄させる構成である。

【０３６３】これにより、通常フレームあるいはアイド
ルフレームの送信を連続して行っている間に、アイドル
フレームあるいは通常フレームの送信を割り込ませるこ
とが可能となるという効果を奏する。

【０３６４】また、本発明の通信装置は、送信器が、Ｆ
ＩＦＯメモリの状態を監視し、ＦＩＦＯメモリの占有率
が閾値に達したときにＣＰＵへ割込みをかけるＦＩＦＯ
メモリ監視手段と、上記閾値を変更する閾値変更手段と
をさらに備え、上記閾値変更手段が、ＦＩＦＯメモリか
らトランスミッタへのアイドルフレームのフレームヘッ
ダの送出が完了したときに、ＣＰＵに割込みがかかるよ
うに上記閾値を変更すると共に、送信器からアイドルフ
レームの送出が完了したときに上記閾値を変更前の値に
戻す構成である。

【０３６５】また、本発明の通信装置は、受信器が、通
信回線からデータを受け取るレシーバと、レシーバにて
受け取ったデータを一時的に保持してＣＰＵへ順次転送
するＦＩＦＯメモリと、受信したデータがアイドルフレ
ームである場合、アイドルフレーム内のヌルデータを受
信する期間は、受信器からＣＰＵへのデータの転送を一
時中断する受信タイミング発生手段とを備える一方、上
記受信器が、受信したデータの長さを計数する計数手段
をさらに備え、ＣＰＵが、ＦＩＦＯメモリから読み出し
たフレームのフレームヘッダに基づいて、上記フレーム
がアイドルフレームか否かを判断し、アイドルフレーム
である場合には、上記フレームヘッダの後続データのＦ
ＩＦＯメモリからの読み出しを中断すると共にヌルスキ
ップコマンドを発行し、上記受信タイミング発生手段
が、ＣＰＵからヌルスキップコマンドが与えられた時点
から上記計数手段で示されるヌルデータ期間の終了ま
で、ＦＩＦＯメモリへのデータの転送を一時中断するよ
うレシーバを制御する構成である。

【０３６６】これにより、ヌルデータを受信する期間に
おいて、ＣＰＵと受信器との間でデータの受渡しの処理
を少なくすることができ、通信にかかるＣＰＵの負荷の
低減が実現されるという効果を奏する。

【０３６７】また、アイドルフレームのヌルデータは、
ＦＩＦＯメモリからＣＰＵへ送出されないので、アイド
ルフレームの受信時におけるＣＰＵと受信器との間のデ
ータの受渡しの処理を少なくすることができ、通信にか
かるＣＰＵの負荷の低減を図ることができるという効果
を奏する。

【０３６８】また、本発明の通信装置は、ＣＰＵが、Ｆ
ＩＦＯメモリから読み出したフレームのフレームヘッダ
に基づいて、上記フレームがアイドルフレームか否かを
判断し、アイドルフレームである場合には、上記フレー
ムヘッダの後続データのＦＩＦＯメモリからの読み出し
を中断すると共にヌルスキップコマンドを発行し、上記
ＦＩＦＯメモリが、上記ヌルスキップコマンドが与えら
れると、保持しているヌルデータを破棄する構成であ
る。

【０３６９】これにより、アイドルフレームのヌルデー
タは、ＦＩＦＯメモリからＣＰＵへ送出されることなく
破棄されるので、アイドルフレームの受信時におけるＣ
ＰＵと受信器との間のデータの受渡しの処理を少なくす
ることができ、通信にかかるＣＰＵの負荷の低減を図る
ことができるという効果を奏する。

【０３７０】また、本発明の通信装置は、ＣＰＵが、Ｆ
ＩＦＯメモリから読み出したフレームのフレームヘッダ
に基づいて、上記フレームがアイドルフレームか否かを
判断し、アイドルフレームである場合には、上記フレー
ムヘッダの内容からヌルデータの長さを検出し、ヌルデ
ータの長さをＮとし、レシーバが通信回線から既に受け
取ったデータ長をＭとすると、（Ｎ−Ｍ）をパラメータ
としたヌルスキップコマンドを発行し、上記受信タイミ
ング発生手段が、ＣＰＵから上記ヌルスキップコマンド
が与えられてから、長さ（Ｎ−Ｍ）のヌルデータを受信
するために必要な時間が経過するまで、ＦＩＦＯメモリ
へのデータの転送を一時中断するようレシーバを制御す
る構成である。

【０３７１】これにより、アイドルフレームのヌルデー
タがＦＩＦＯメモリからＣＰＵへ送出されないので、ア
イドルフレームの受信時におけるＣＰＵと受信器との間
のデータの受渡しの処理を少なくすることができ、通信
にかかるＣＰＵの負荷の低減を図ることができるという
効果を奏する。

【０３７２】また、本発明の通信装置は、ＣＰＵが、Ｆ
ＩＦＯメモリから読み出したフレームのフレームヘッダ
に基づいて、上記フレームがアイドルフレームか否かを
判断し、アイドルフレームである場合には、上記フレー
ムヘッダの内容からヌルデータの開始位置および長さを
検出し、ヌルデータの開始位置を先頭からＫ番目、長さ
をＮとすると、当該フレームの先頭から（Ｋ−１）番目
のデータまでをＦＩＦＯメモリから読み出したときにＦ
ＩＦＯメモリからのデータの読み出しを中断すると共
に、Ｎをパラメータとしたヌルスキップコマンドを発行
し、ＦＩＦＯメモリが、上記ヌルスキップコマンドが与
えられると、長さＮのヌルデータを破棄する構成であ
る。

【０３７３】これにより、アイドルフレームのヌルデー
タがＦＩＦＯメモリからＣＰＵへ送出されないので、ア
イドルフレームの受信時におけるＣＰＵと受信器との間
のデータの受渡しの処理を少なくすることができ、通信
にかかるＣＰＵの負荷の低減を図ることができるという
効果を奏する。

【０３７４】また、本発明の通信装置は、ＣＰＵがヌル
スキップコマンドを発行すると、上記受信タイミング発
生手段が、ＣＰＵから上記ヌルスキップコマンドが与え
られてから、上記ヌルスキップコマンドが取り下げられ
るまで、ＦＩＦＯメモリへのデータの転送を一時中断す
るようレシーバを制御する構成である。

【０３７５】これにより、例えばＣＰＵが過負荷になっ
た場合などに、アイドルフレームの受信時におけるＣＰ
Ｕと受信器との間のデータの受渡しの処理を少なくする
ことができ、通信にかかるＣＰＵの負荷の低減を図るこ
とができるという効果を奏する。

【０３７６】また、本発明の通信装置は、上記受信器
が、ＦＩＦＯメモリの状態を監視し、ＦＩＦＯメモリの
占有率が閾値に達したときにＣＰＵへ割込みをかけるＦ
ＩＦＯメモリ監視手段と、上記閾値を変更する閾値変更
手段とをさらに備え、ヌルデータが通信回線から送信さ
れる期間は、上記閾値変更手段が、ＣＰＵに割込みがか
からないように上記閾値を変更すると共に、上記期間の
経過後に上記閾値を変更前の値に戻す構成である。

【０３７７】また、本発明の通信装置は、上記受信器
が、受信したフレームのフレームチェックを検査するフ
レームチェック検査部と、受信したデータを上記フレー
ムチェック検査部を迂回させてＦＩＦＯメモリへ書き込
む迂回手段とをさらに備え、アイドルフレームの受信時
には、当該アイドルフレームのフレームチェックについ
ては、上記迂回手段を経由してＦＩＦＯメモリへ書き込
むことを特徴とする。

【０３７８】上記の構成によれば、アイドルフレームの
受信時には、フレームチェック検査部を迂回してフレー
ムチェックの検査を行わないことにより、ヌルデータを
スキップすることによる受信エラーの発生を回避するこ
とができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の一形態に係る通信装置の概略構
成を示すブロック図である。

【図２】上記通信装置が送出するデータのフレーム構成
の一例と、通常フレーム送信時およびアイドルフレーム
送信時のそれぞれにおけるデータ切替制御のタイミング
とを示す説明図である。

【図３】上記通信装置が備える送信ＦＩＦＯメモリの占
有率と、ＦＩＦＯメモリ監視回路へ送出されるＦＩＦＯ
監視信号との関係を示す説明図である。

【図４】上記通信装置におけるＣＰＵに対してＦＩＦＯ
割込みが生じた際の、上記ＣＰＵの動作を示すフローチ
ャートである。

【図５】上記通信装置が備える送信タイミング発生回路
の動作を示すフローチャートである。

【図６】同図（ａ）は、送信ＦＩＦＯメモリの閾値を所
定の値に固定する場合のタイミングチャートであり、同
図（ｂ）は、送信ＦＩＦＯメモリの閾値を動的に変化さ
せる場合のタイミングチャートである。

【図７】本発明の実施に係る第２の形態としての通信装
置の概略構成を示すブロック図である。

【図８】本発明の実施に係る第３の形態としての通信装
置の概略構成を示すブロック図である。

【図９】本発明の実施に係る第４の形態としての通信装
置の概略構成を示すブロック図である。

【図１０】本発明の実施に係る第５の形態としての通信
装置の概略構成を示すブロック図である。

【図１１】上記第５の形態に係る通信装置が送出するデ
ータのフレーム構成の第２の例と、通常フレーム送信時
およびアイドルフレーム送信時のそれぞれにおけるデー
タ切替制御のタイミングとを示す説明図である。

【図１２】本発明の実施に係る第６の形態としての通信
装置の概略構成を示すブロック図である。

【図１３】本発明の実施に係る第７の形態としての通信
装置の概略構成を示すブロック図である。

【図１４】本発明の実施に係る第８の形態としての通信
装置の概略構成を示すブロック図である。

【図１５】本発明の実施に係る第９の形態としての通信
装置の概略構成を示すブロック図である。

【図１６】上記第９の形態に係る通信装置が受信するデ
ータのフレーム構成と、通常フレーム受信時およびアイ
ドルフレーム受信時のそれぞれにおけるデータ切替制御
のタイミングとを示す説明図である。

【図１７】上記の第９の形態に係る通信装置が備える受
信ＦＩＦＯメモリの占有率と、ＦＩＦＯメモリ監視回路
へ送出されるＦＩＦＯ監視信号との関係を示す説明図で
ある。

【図１８】上記の第９の形態に係る通信装置が備えるＣ
ＰＵに対してＦＩＦＯ割込みが生じた際の、上記ＣＰＵ
の動作を示すフローチャートである。

【図１９】上記の第９の形態に係る通信装置が備える受
信タイミング発生回路の動作を示すフローチャートであ
る。

【図２０】本発明の実施に係る第１０の形態としての通
信装置の概略構成を示すブロック図である。

【図２１】本発明の実施に係る第１１の形態としての通
信装置の概略構成を示すブロック図である。

【図２２】本発明の実施に係る第１２の形態としての通
信装置の概略構成を示すブロック図である。

【図２３】本発明の実施に係る第１３の形態としての通
信装置の概略構成を示すブロック図である。

【図２４】本発明の実施に係る第１４の形態としての通
信装置の概略構成を示すブロック図である。

【図２５】本発明の実施に係る第１５の形態としての通
信装置の概略構成を示すブロック図である。

【図２６】従来の通信装置の概略構成の一例を示すブロ
ック図である。

【符号の説明】

１ ＣＰＵ ２ 送信ＦＩＦＯメモリ（ＦＩＦＯメモリ） ３ ＦＩＦＯメモリ監視回路（ＦＩＦＯメモリ監視手
段） ４ 送信タイミング発生回路（送信タイミング発生手
段） ５ トランスミッタ ７ ヌルデータ発生器 ８ 切替回路（切替手段）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 北口 進 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 田辺 忠三 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 中尾 敦司 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平７−193616（ＪＰ，Ａ) 特開 平９−205426（ＪＰ，Ａ) 特開 平６−232894（ＪＰ，Ａ) 特開 平８−251228（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 13/08 G06F 13/00 353

Claims (18)

(57)【特許請求の範囲】
1. 【請求項１】データを作成するＣＰＵと、通信回線へデ
   ータを送信する送信器とを備え、上記データをフレーム
   形式で上記通信回線へ送出する通信装置において、 上記送信器が、 通信回線へデータを送出するトランスミッタと、 ＣＰＵからのデータを一時的に保持してトランスミッタ
   へ順次転送するＦＩＦＯメモリと、 ヌルデータを生成するヌルデータ発生器と、 ＦＩＦＯメモリおよびヌルデータ発生器と、トランスミ
   ッタとの間に設けられ、ＦＩＦＯメモリおよびヌルデー
   タ発生器のいずれか一方のデータをトランスミッタへ送
   出する切替手段と、 上記切替手段を制御して、アイドルフレームにおけるヌ
   ルデータを送出すべき期間は、ＦＩＦＯメモリからのデ
   ータの送出を中断し、ヌルデータ発生器からのヌルデー
   タをトランスミッタへ送出させる送信タイミング発生手
   段とを備える一方、 ＣＰＵが、次に送出すべきデータがアイドルフレームで
   ある場合、上記アイドルフレームのフレームヘッダをＦ
   ＩＦＯメモリへ送出した後にＦＩＦＯメモリへのデータ
   の送出を中断すると共に、次のフレームがヌルデータを
   含むことを示すヌル送信コマンドを送信器に与え、 送信タイミング発生手段が、ヌル送信コマンドを受け
   て、次にＦＩＦＯメモリが空になったときを、ヌルデー
   タを送出すべき期間の開始時点とすることを特徴とする
   通信装置。
2. 【請求項２】データを作成するＣＰＵと、通信回線へデ
   ータを送信する送信器とを備え、上記データをフレーム
   形式で上記通信回線へ送出する通信装置において、 上記送信器が、 通信回線へデータを送出するトランスミッタと、 ＣＰＵからのデータを一時的に保持してトランスミッタ
   へ順次転送するＦＩＦＯメモリと、 ヌルデータを生成するヌルデータ発生器と、 ＦＩＦＯメモリおよびヌルデータ発生器と、トランスミ
   ッタとの間に設けられ、ＦＩＦＯメモリおよびヌルデー
   タ発生器のいずれか一方のデータをトランスミッタへ送
   出する切替手段と、 上記切替手段を制御して、アイドルフレームにおけるヌ
   ルデータを送出すべき期間は、ＦＩＦＯメモリからのデ
   ータの送出を中断し、ヌルデータ発生器からのヌルデー
   タをトランスミッタへ送出させる送信タイミング発生手
   段とを備える一方、 ＣＰＵが、次に送出すべきデータがアイドルフレームで
   ある場合、上記アイドルフレームのフレームヘッダをＦ
   ＩＦＯメモリへ送出すると共に、上記ヌルデータの送出
   の開始を指示するヌル送信コマンドを発行し、 送信タイミング発生手段が、ヌル送信コマンドを受け
   て、上記アイドルフレームの送出を開始した後の所定の
   タイミングを、ヌルデータを送出すべき期間の開始時点
   とすることを特徴とする 通信装置。
3. 【請求項３】データを作成するＣＰＵと、通信回線へデ
   ータを送信する送信器とを備え、上記データをフレーム
   形式で上記通信回線へ送出する通信装置において、 上記送信器が、 通信回線へデータを送出するトランスミッタと、 ＣＰＵからのデータを一時的に保持してトランスミッタ
   へ順次転送するＦＩＦＯメモリと、 ヌルデータを生成するヌルデータ発生器と、 ＦＩＦＯメモリおよびヌルデータ発生器と、トランスミ
   ッタとの間に設けられ、ＦＩＦＯメモリおよびヌルデー
   タ発生器のいずれか一方のデータをトランスミッタへ送
   出する切替手段と、 上記切替手段を制御して、アイドルフレームにおけるヌ
   ルデータを送出すべき 期間は、ＦＩＦＯメモリからのデ
   ータの送出を中断し、ヌルデータ発生器からのヌルデー
   タをトランスミッタへ送出させる送信タイミング発生手
   段とを備える一方、 ＦＩＦＯメモリから送出されるフレームのフレームヘッ
   ダを参照し、上記フレームがアイドルフレームであると
   判断した場合、送信タイミング発生手段へヌル送信コマ
   ンドを送る送信データ監視手段が、上記送信器にさらに
   設けられ、 ＣＰＵが、次に送出すべきデータがアイドルフレームで
   ある場合、上記アイドルフレームのフレームヘッダをＦ
   ＩＦＯメモリへ送出し、 送信タイミング発生手段が、送信データ監視手段からの
   ヌル送信コマンドを受けると、上記フレームヘッダの送
   出を完了した時点を、ヌルデータを送出すべき期間の開
   始時点とすることを特徴とする 通信装置。
4. 【請求項４】データを作成するＣＰＵと、通信回線へデ
   ータを送信する送信器とを備え、上記データをフレーム
   形式で上記通信回線へ送出する通信装置において、 上記送信器が、 通信回線へデータを送出するトランスミッタと、 ＣＰＵからのデータを一時的に保持してトランスミッタ
   へ順次転送するＦＩＦＯメモリと、 ヌルデータを生成するヌルデータ発生器と、 ＦＩＦＯメモリおよびヌルデータ発生器と、トランスミ
   ッタとの間に設けられ、ＦＩＦＯメモリおよびヌルデー
   タ発生器のいずれか一方のデータをトランスミッタへ送
   出する切替手段と、 上記切替手段を制御して、アイドルフレームにおけるヌ
   ルデータを送出すべき期間は、ＦＩＦＯメモリからのデ
   ータの送出を中断し、ヌルデータ発生器からのヌルデー
   タをトランスミッタへ送出させる送信タイミング発生手
   段とを備える一方、 ＣＰＵが、次に送出すべきデータがアイドルフレームで
   ある場合、上記アイドルフレームのフレームヘッダをＦ
   ＩＦＯメモリへ送出する際に、当該アイドルフレームの
   フレームチェックを併せてＦＩＦＯメモリへ送出するこ
   とを特徴とする 通信装置。
5. 【請求項５】データを作成するＣＰＵと、通信回線へデ
   ータを送信する送信器とを備え、上記データをフレーム
   形式で上記通信回線へ送出する通信装置において、 上記送信器が、 通信回線へデータを送出するトランスミッタと、 ＣＰＵからのデータを一時的に保持してトランスミッタ
   へ順次転送するＦＩＦＯメモリと、 ヌルデータを生成するヌルデータ発生器と、 ＦＩＦＯメモリおよびヌルデータ発生器と、トランスミ
   ッタとの間に設けられ、ＦＩＦＯメモリおよびヌルデー
   タ発生器のいずれか一方のデータをトランスミッタへ送
   出する切替手段と、 上記切替手段を制御して、アイドルフレームにおけるヌ
   ルデータを送出すべき期間は、ＦＩＦＯメモリからのデ
   ータの送出を中断し、ヌルデータ発生器からのヌルデー
   タをトランスミッタへ送出させる送信タイミング発生手
   段とを備える一方、 上記送信器が、ヌル送信コマンドが発行されている間、
   ＦＩＦＯメモリから送出されたデータを、上記ＦＩＦＯ
   メモリへ再度書き込む再書込み手段をさらに備え、 ＣＰＵが、複数のアイドルフレームを連続して送出する
   場合、最初のアイドルフレームのフレームヘッダおよび
   フレームチェックをＦＩＦＯメモリへ書き込んだ後、Ｆ
   ＩＦＯメモリへのデータの送出を一時中断し、ヌルデー
   タの送出を指示するヌル送信コマンドを継続して発行す
   ることを特徴とする 通信装置。
6. 【請求項６】データを作成するＣＰＵと、通信回線へデ
   ータを送信する送信器とを備え、上記データをフレーム
   形式で上記通信回線へ送出する通信装置において、 上記送信器が、 通信回線へデータを送出するトランスミッタと、 ＣＰＵからのデータを一時的に保持してトランスミッタ
   へ順次転送するＦＩＦ Ｏメモリと、 ヌルデータを生成するヌルデータ発生器と、 ＦＩＦＯメモリおよびヌルデータ発生器と、トランスミ
   ッタとの間に設けられ、ＦＩＦＯメモリおよびヌルデー
   タ発生器のいずれか一方のデータをトランスミッタへ送
   出する切替手段と、 上記切替手段を制御して、アイドルフレームにおけるヌ
   ルデータを送出すべき期間は、ＦＩＦＯメモリからのデ
   ータの送出を中断し、ヌルデータ発生器からのヌルデー
   タをトランスミッタへ送出させる送信タイミング発生手
   段とを備える一方、 ＣＰＵが、複数のアイドルフレームを連続して送出する
   場合、ヌルデータの送出を指示するヌル送信コマンドを
   発行すると共に、上記複数個分のフレームヘッダおよび
   フレームチェックを、ＦＩＦＯメモリの容量が許容する
   範囲でＦＩＦＯメモリへあらかじめ送出することを特徴
   とする 通信装置。
7. 【請求項７】データを作成するＣＰＵと、通信回線へデ
   ータを送信する送信器とを備え、上記データをフレーム
   形式で上記通信回線へ送出する通信装置において、 上記送信器が、 通信回線へデータを送出するトランスミッタと、 ＣＰＵからのデータを一時的に保持してトランスミッタ
   へ順次転送するＦＩＦＯメモリと、 ヌルデータを生成するヌルデータ発生器と、 ＦＩＦＯメモリおよびヌルデータ発生器と、トランスミ
   ッタとの間に設けられ、ＦＩＦＯメモリおよびヌルデー
   タ発生器のいずれか一方のデータをトランスミッタへ送
   出する切替手段と、 上記切替手段を制御して、アイドルフレームにおけるヌ
   ルデータを送出すべき期間は、ＦＩＦＯメモリからのデ
   ータの送出を中断し、ヌルデータ発生器からのヌルデー
   タをトランスミッタへ送出させる送信タイミング発生手
   段とを備える一方、 上記送信器が、ＦＩＦＯメモリの状態を監視し、ＦＩＦ
   Ｏメモリの占有率が閾 値に達したときにＣＰＵへ割込み
   をかけるＦＩＦＯメモリ監視手段と、上記閾値を変更す
   る閾値変更手段とをさらに備え、 上記閾値変更手段が、ＦＩＦＯメモリからトランスミッ
   タへのアイドルフレームのフレームヘッダの送出が完了
   したときに、ＣＰＵに割込みがかかるように上記閾値を
   変更すると共に、送信器からアイドルフレームの送出が
   完了したときに上記閾値を変更前の値に戻すことを特徴
   とする 通信装置。
8. 【請求項８】上記送信器が、送信ＦＩＦＯメモリが空に
   なったときにＣＰＵへ割込みをかけるべく、ＦＩＦＯメ
   モリの状態を監視するＦＩＦＯメモリ監視手段をさらに
   備えると共に、 ＣＰＵが、次に送出すべきデータがアイドルフレームで
   ある場合、上記アイドルフレームのフレームヘッダをＦ
   ＩＦＯメモリへ送出した後にＦＩＦＯメモリへのデータ
   の送出を中断し、次にＦＩＦＯメモリ監視手段から割込
   みが生じたときに、ヌルデータを送出すべき期間の開始
   を指示するヌル送信コマンドを送信タイミング発生手段
   へ送ること を特徴とする請求項１に記載の通信装置。
9. 【請求項９】アイドルフレームのヌルデータの長さが固
   定長である場合、 送信タイミング発生手段が、ヌルデータ発生器からのヌ
   ルデータの送出を開始した後に、送出されたヌルデータ
   の長さが上記固定長と等しい所定の値になった時点で、
   ヌルデータ発生器からのヌルデータの送出を中断すると
   共にＦＩＦＯメモリからのデータの送出を再開するよう
   切替手段を制御すること を特徴とする請求項１に記載の
   通信装置。
10. 【請求項１０】上記送信器が、ヌルデータ発生器から送
    出されたヌルデータの長さを計数する計数手段をさらに
    備え、 ＣＰＵが、アイドルフレームのヌルデータの長さを送信
    器に与え、 送信タイミング発生手段が、上記計数手段によって計数
    されたヌルデータの長さとＣＰＵから与えられたヌルデ
    ータの長さとが等しくなった時点で、ヌルデータ発生器
    からのヌルデータの送出を中断すると共にＦＩＦＯメモ
    リからのデータ の送出を再開するよう切替手段を制御す
    ること を特徴とする請求項１に記載の通信装置。
11. 【請求項１１】送信器が通常フレームおよびアイドルフ
    レームの一方を継続して送出しているときに、次に送出
    すべきデータが通常フレームおよびアイドルフレームの
    他方である場合、ＣＰＵが、ＦＩＦＯメモリへのヌル送
    信コマンドの送出もしくはヌル送信コマンドの取下げを
    行って、未送出のデータを破棄させることを特徴とする
    請求項１に記載の通信装置。
12. 【請求項１２】フレーム構造を持つデータを通信回線か
    ら受信する受信器と、受信したデータを処理するＣＰＵ
    とを備えた通信装置において、 上記受信器が、 通信回線からデータを受け取るレシーバと、 レシーバにて受け取ったデータを一時的に保持してＣＰ
    Ｕへ順次転送するＦＩＦＯメモリと、 受信したデータがアイドルフレームである場合、アイド
    ルフレーム内のヌルデータを受信する期間は、受信器か
    らＣＰＵへのデータの転送を一時中断する受信タイミン
    グ発生手段とを備える一方、 上記受信器が、受信したデータの長さを計数する計数手
    段をさらに備え、 ＣＰＵが、ＦＩＦＯメモリから読み出したフレームのフ
    レームヘッダに基づいて、上記フレームがアイドルフレ
    ームか否かを判断し、アイドルフレームである場合に
    は、上記フレームヘッダの後続データのＦＩＦＯメモリ
    からの読み出しを中断すると共にヌルスキップコマンド
    を発行し、 上記受信タイミング発生手段が、ＣＰＵからヌルスキッ
    プコマンドが与えられた時点から上記計数手段で示され
    るヌルデータ期間の終了まで、ＦＩＦＯメモリへのデー
    タの転送を一時中断するようレシーバを制御することを
    特徴とする 通信装置。
13. 【請求項１３】フレーム構造を持つデータを通信回線か
    ら受信する受信器と、受信したデータ を処理するＣＰＵ
    とを備えた通信装置において、 上記受信器が、 通信回線からデータを受け取るレシーバと、 レシーバにて受け取ったデータを一時的に保持してＣＰ
    Ｕへ順次転送するＦＩＦＯメモリと、 受信したデータがアイドルフレームである場合、アイド
    ルフレーム内のヌルデータを受信する期間は、受信器か
    らＣＰＵへのデータの転送を一時中断する受信タイミン
    グ発生手段とを備える一方、 ＣＰＵが、ＦＩＦＯメモリから読み出したフレームのフ
    レームヘッダに基づいて、上記フレームがアイドルフレ
    ームか否かを判断し、アイドルフレームである場合に
    は、上記フレームヘッダの内容からヌルデータの長さを
    検出し、ヌルデータの長さをＮとし、レシーバが通信回
    線から既に受け取ったデータ長をＭとすると、（Ｎ−
    Ｍ）をパラメータとしたヌルスキップコマンドを発行
    し、 上記受信タイミング発生手段が、ＣＰＵから上記ヌルス
    キップコマンドが与えられてから、長さ（Ｎ−Ｍ）のヌ
    ルデータを受信するために必要な時間が経過するまで、
    ＦＩＦＯメモリへのデータの転送を一時中断するようレ
    シーバを制御することを特徴とする 通信装置。
14. 【請求項１４】フレーム構造を持つデータを通信回線か
    ら受信する受信器と、受信したデータを処理するＣＰＵ
    とを備えた通信装置において、 上記受信器が、 通信回線からデータを受け取るレシーバと、 レシーバにて受け取ったデータを一時的に保持してＣＰ
    Ｕへ順次転送するＦＩＦＯメモリと、 受信したデータがアイドルフレームである場合、アイド
    ルフレーム内のヌルデータを受信する期間は、受信器か
    らＣＰＵへのデータの転送を一時中断する受信タイミン
    グ発生手段とを備える一方、 ＣＰＵが、ＦＩＦＯメモリから読み出したフレームのフ
    レームヘッダに基づいて、上記フレームがアイドルフレ
    ームか否かを判断し、アイドルフレームである 場合に
    は、上記フレームヘッダの内容からヌルデータの開始位
    置および長さを検出し、ヌルデータの開始位置を先頭か
    らＫ番目、長さをＮとすると、当該フレームの先頭から
    （Ｋ−１）番目のデータまでをＦＩＦＯメモリから読み
    出したときにＦＩＦＯメモリからのデータの読み出しを
    中断すると共に、Ｎをパラメータとしたヌルスキップコ
    マンドを発行し、 ＦＩＦＯメモリが、上記ヌルスキップコマンドが与えら
    れると、長さＮのヌルデータを破棄することを特徴とす
    る 通信装置。
15. 【請求項１５】フレーム構造を持つデータを通信回線か
    ら受信する受信器と、受信したデータを処理するＣＰＵ
    とを備えた通信装置において、 上記受信器が、 通信回線からデータを受け取るレシーバと、 レシーバにて受け取ったデータを一時的に保持してＣＰ
    Ｕへ順次転送するＦＩＦＯメモリと、 受信したデータがアイドルフレームである場合、アイド
    ルフレーム内のヌルデータを受信する期間は、受信器か
    らＣＰＵへのデータの転送を一時中断する受信タイミン
    グ発生手段とを備える一方、 上記受信器が、ＦＩＦＯメモリの状態を監視し、ＦＩＦ
    Ｏメモリの占有率が閾値に達したときにＣＰＵへ割込み
    をかけるＦＩＦＯメモリ監視手段と、上記閾値を変更す
    る閾値変更手段とをさらに備え、 ヌルデータが通信回線から送信される期間は、上記閾値
    変更手段が、ＣＰＵに割込みがかからないように上記閾
    値を変更すると共に、上記期間の経過後に上記閾値を変
    更前の値に戻すことを特徴とする 通信装置。
16. 【請求項１６】フレーム構造を持つデータを通信回線か
    ら受信する受信器と、受信したデータを処理するＣＰＵ
    とを備えた通信装置において、 上記受信器が、 通信回線からデータを受け取るレシーバと、 レシーバにて受け取ったデータを一時的に保持してＣＰ
    Ｕへ順次転送するＦＩ ＦＯメモリと、 受信したデータがアイドルフレームである場合、アイド
    ルフレーム内のヌルデータを受信する期間は、受信器か
    らＣＰＵへのデータの転送を一時中断する受信タイミン
    グ発生手段とを備える一方、 上記受信器が、受信したフレームのフレームチェックを
    検査するフレームチェック検査部と、受信したデータを
    上記フレームチェック検査部を迂回させてＦＩＦＯメモ
    リへ書き込む迂回手段とをさらに備え、 アイドルフレームの受信時には、当該アイドルフレーム
    のフレームチェックについては、上記迂回手段を経由し
    てＦＩＦＯメモリへ書き込むことを特徴とする 通信装
    置。
17. 【請求項１７】ＣＰＵが、ＦＩＦＯメモリから読み出し
    たフレームのフレームヘッダに基づいて、上記フレーム
    がアイドルフレームか否かを判断し、アイドルフレーム
    である場合には、上記フレームヘッダの後続データのＦ
    ＩＦＯメモリからの読み出しを中断すると共に、ヌルス
    キップコマンドを発行し、 上記ＦＩＦＯメモリが、上記ヌルスキップコマンドが与
    えられると、保持しているヌルデータを破棄することを
    特徴とする請求項１２に記載の 通信装置。
18. 【請求項１８】ＣＰＵがヌルスキップコマンドを発行す
    ると、 上記受信タイミング発生手段が、ＣＰＵから上記ヌルス
    キップコマンドが与えられてから、上記ヌルスキップコ
    マンドが取り下げられるまで、ＦＩＦＯメモリへのデー
    タの転送を一時中断するようレシーバを制御することを
    特徴とする請求項１２に記載の通信装置。