JP3452723B2 - 出力トランジスタの短絡検出回路 - Google Patents
出力トランジスタの短絡検出回路Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、出力トランジスタ
の短絡検出回路に関する。 【０００２】 【従来の技術】図５に、従来の短絡検出回路を備えたＨ
ブリッジドライバ回路の概略図を示す。電圧源ＶＤＤ
に、ＰＮＰトランジスタＱ１とＱ３のエミッタがそれぞ
れ接続されている。トランジスタＱ１のコレクタは、Ｎ
ＰＮトランジスタＱ２のコレクタに接続されている。ト
ランジスタＱ２のエミッタは、接地されている。トラン
ジスタＱ３のコレクタは、ＮＰＮトランジスタＱ４のコ
レクタに接続されている。トランジスタＱ４のエミッタ
は、接地されている。 【０００３】トランジスタＱ１とＱ３は、同一特性を持
っている。トランジスタＱ２とＱ４は、同一特性を持っ
ている。Ｈブリッジドライバ回路が正常に動作している
場合、トランジスタＱ１とＱ４は同時にＯＮされ、この
時トランジスタＱ２とＱ３はＯＦＦするようコントロー
ルされる。逆にトランジスタＱ２とＱ３が同時にＯＮさ
れ、この時トランジスタＱ１とＱ４はＯＦＦするようコ
ントロールされる。出力は、トランジスタＱ２のコレク
タとＱ４のコレクタ間から取り出され、例えばモータに
供給される。 【０００４】定電圧源１０３の負端子が接地されてお
り、正端子が比較回路１０１の入力端子に接続されてい
る。比較回路１０１のもう一方の入力端子は、トランジ
スタＱ２のベースに接続されている。定電圧源１０７の
正端子が電圧源ＶＤＤに接続され、負端子が比較回路１
０５の入力端子に接続されている。比較回路１０５のも
う一方の入力端子は、トランジスタＱ１のベースに接続
されている。 【０００５】定電圧源１１１の負端子が接地されてお
り、正端子が比較回路１０９の入力端子に接続されてい
る。比較回路１０９のもう一方の入力端子は、トランジ
スタＱ４のベースに接続されている。定電圧源１１５の
正端子が電圧源ＶＤＤに接続され、負端子が比較回路１
１３の入力端子に接続されている。比較回路１１３のも
う一方の入力端子は、トランジスタＱ３のベースに接続
されている。 【０００６】定電圧源１０３、１０７、１１１、１１５
は、同一電圧Ｅを供給し、電圧値はトランジスタのベー
スとエミッタ間の電圧より小さい値である。比較回路１
０１、１０５、１０９、１１３は、同一動作を行う。 【０００７】ここでは、トランジスタＱ２の短絡検出動
作だけを説明する。比較回路１０１は、トランジスタＱ
２のベース電圧と定電圧源１０３の電圧とを比較する。
トランジスタＱ２が正常に動作している時は、トランジ
スタＱ２のベース電圧が定電圧源１０３の電圧より大き
いので、比較回路１０１はなんら出力を出さない。短絡
してトランジスタＱ２に大電流が流れると、トランジス
タＱ２の温度が上昇し、トランジスタＱ２のベースとエ
ミッタ間の電圧が小さくなる。その結果、トランジスタ
Ｑ２のベース電圧が定電圧源１０３の電圧より小さくな
る。そこで、比較回路１０１は、ディスイネイブル信号
を出力する。ディスイネイブル信号を受けた制御手段
は、全トランジスタＱ１乃至Ｑ４を強制的にＯＦＦす
る。 【０００８】 【発明が解決しようとする課題】従来の短絡検出回路で
は、温度変化に時間がかかり、短絡検出に時間がかか
る。この為、出力端短絡の場合、瞬間的に大電流が流
れ、短絡検出並びに保護する前にトランジスタが破壊さ
れてしまうという問題が有った。また、大電流の流れる
可能性のあるトランジスタ全てにそれぞれ短絡検出回路
を備える必要が有った。 【０００９】そこで、本発明は、少ない個数で短時間に
出力トランジスタの短絡を検出する短絡検出回路を提供
することを目的とする。 【００１０】 【課題を解決するための手段】正常動作時に一定の波形
を出力する出力トランジスタのコレクタに接続され、前
記出力トランジスタのコレクタの短絡を検出する短絡検
出回路において、前記出力トランジスタのコレクタに対
して順次接続させた複数のシフトレジスタと、前記各シ
フトレジスタにシステム クロックを供給するシステム
クロック発生手段と、前記各シフトレジスタの出力の
排他的論理和演算をするイクスクルーシブ オア手段
と、を具備したことを特徴とする。 【００１１】 【発明の実施の形態】図１に、本発明の短絡検出回路を
備えた２組のＨブリッジドライバ回路の構成を示す。電
圧源ＶＤＤに、ＰＮＰトランジスタＱ１とＱ３のエミッ
タがそれぞれ接続されている。トランジスタＱ１のコレ
クタは、ＮＰＮトランジスタＱ２のコレクタに接続され
ている。トランジスタＱ２のエミッタは、接地されてい
る。電圧源ＶＤＤと接地の間に、直列接続された抵抗Ｒ
１、スイッチ２３、定電流源ＩＯ１が接続されている。
抵抗Ｒ１とスイッチ２３の接続点は、トランジスタＱ１
のベースに接続されている。電圧源ＶＤＤと接地の間
に、直列接続されたスイッチ２５、定電流源ＩＯ２、抵
抗Ｒ２が接続されている。定電流源ＩＯ２と抵抗Ｒ２の
接続点は、トランジスタＱ２のベースに接続されてい
る。 【００１２】トランジスタＱ３のコレクタは、ＮＰＮト
ランジスタＱ４のコレクタに接続されている。トランジ
スタＱ４のエミッタは、接地されている。電圧源ＶＤＤ
と接地の間に直列接続されたスイッチ２７、定電流源Ｉ
Ｏ２、抵抗Ｒ２が接続されている。定電流源ＩＯ２と抵
抗Ｒ２の接続点は、トランジスタＱ４のベースに接続さ
れている。電圧源ＶＤＤと接地の間に、直列接続された
抵抗Ｒ１、スイッチ２９、定電流源ＩＯ１が接続されて
いる。抵抗Ｒ１とスイッチ２９の接続点は、トランジス
タＱ３のベースに接続されている。 【００１３】トランジスタＱ１とＱ３は、同一特性を持
っている。トランジスタＱ２とＱ４は、同一特性を持っ
ている。スイッチ制御回路２１は、スイッチ２３と２７
を周期的に同時にＯＮ又はＯＦＦさせる第１の制御信号
を、スイッチ２３と２７に供給する。スイッチ制御回路
２１は、スイッチ２５と２９を周期的に同時にＯＦＦ又
はＯＮさせる第２の制御信号を、スイッチ２５と２９に
供給する。第２の制御信号は、第１の制御信号を反転し
た信号である。これにより、トランジスタＱ１とＱ４は
周期的に同時にＯＮし、この時トランジスタＱ２とＱ３
は周期的に同時にＯＦＦする。トランジスタＱ２とＱ３
は周期的に同時にＯＮし、この時トランジスタＱ１とＱ
４は周期的に同時にＯＦＦする。トランジスタＱ２とＱ
４のコレクタからの出力は、例えばステッピングモータ
の第１の相に供給される。 【００１４】電圧ＶＤＤに、ＰＮＰトランジスタＱ５と
Ｑ７のエッミタがそれぞれ接続されている。トランジス
タＱ５のコレクタは、ＮＰＮトランジスタＱ６のコレク
タに接続されている。トランジスタＱ６のエミッタは、
接地されている。電圧源ＶＤＤと接地の間に、直列接続
された抵抗Ｒ３、スイッチ３３、定電流源ＩＯ１が接続
されている。抵抗Ｒ３とスイッチ３３の接続点は、トラ
ンジスタＱ５のベースに接続されている。電圧源ＶＤＤ
と接地の間に、直列接続されたスイッチ３５、定電流源
ＩＯ２、抵抗Ｒ４が接続されている。定電流源ＩＯ２と
抵抗Ｒ４の接続点は、トランジスタＱ６のベースに接続
されている。 【００１５】トランジスタＱ７のコレクタは、ＮＰＮト
ランジスタＱ８のコレクタに接続されている。トランジ
スタＱ８のエミッタは、接地されている。電圧源ＶＤＤ
と接地の間に、直列接続されたスイッチ３７、定電流源
ＩＯ２、抵抗Ｒ４が接続されている。定電流源ＩＯ２と
抵抗Ｒ４の接続点は、トランジスタＱ８のベースに接続
されている。電圧源ＶＤＤと接地の間に、直列接続され
た抵抗Ｒ３、スイッチ３９、定電流源ＩＯ１が接続され
ている。抵抗Ｒ３とスイッチ３９の接続点は、トランジ
スタＱ７のベースに接続されている。 【００１６】トランジスタＱ５とＱ７は、同一特性を持
っている。トランジスタＱ６とＱ８は、同一特性を持っ
ている。スイッチ制御回路３１は、スイッチ３５と３９
を周期的にＯＮ又はＯＦＦさせる第３の制御信号を、ス
イッチ３５と３９に供給する。スイッチ制御回路３１
は、スイッチ３３と３７を同時にＯＦＦ又はＯＮさせる
第４の制御信号を、スイッチ３３と３７に供給する。第
４の制御信号は、第３の制御信号を反転した信号であ
る。これにより、トランジスタＱ５とＱ８は周期的に同
時にＯＮし、この時トランジスタＱ６とＱ７は周期的に
同時にＯＦＦする。トランジスタＱ６とＱ７は周期的に
同時にＯＮし、トランジスタＱ５とＱ８は周期的に同時
にＯＦＦする。尚、第３の制御信号は、第１の制御信号
とは位相がずれている。トランジスタＱ６とＱ８のコレ
クタからの出力は、前記ステッピングモータの第２の相
に供給される。 【００１７】次に、短絡検出回路の構成を説明する。短
絡検出回路は、トランジスタＱ２、Ｑ４、Ｑ６、Ｑ８の
コレクタにそれぞれ接続されており、構成は同じであ
る。ここでは、説明を簡単にするためトランジスタＱ２
のコレクタに接続されている短絡検出回路のみ図示し、
説明する。 【００１８】１ビットのシフトレジスタ３、５、７が順
次接続されて、シフトレジスタ回路１を形成する。シフ
トレジスタ３の入力端子は、トランジスタＱ２のコレク
タに接続されている。また、システム クロックが、シ
ステム クロック発生手段（図示せず）から各シフトレ
ジスタ３、５、７のクロック入力端子に供給される。各
シフトレジスタ３、５、７の出力は、イクスクルーシブ
オア回路（ＥＸＯＲ）９に供給される。 【００１９】イクスクルーシブ オア回路９は、３入力
の排他的論理和をとり、ＮＡＮＤ回路１１に供給され
る。ＮＡＮＤ回路１１のもう一方の入力端子には、ディ
スイネイブル信号（Ｈレベル）が入力されている。ＮＡ
ＮＤ回路１１の出力は、スイッチ制御回路２１、３１に
供給される。 【００２０】次に、動作を説明する。Ｈブリッジドライ
バ回路が正常に動作している時、トランジスタＱ２のコ
レクタには、図２の（ａ）に示す波形Ａが出力され、ト
ランジスタＱ４のコレクタには、図２の（ｂ）に示す波
形Ｂが出力される。そして、トランジスタＱ６のコレク
タには、図２の（ｃ）に示す波形Ｃが出力され、トラン
ジスタＱ８のコレクタには、図２の（ｄ）に示す波形Ｄ
が出力される。 【００２１】第２番目のクロックのタイミングで、シフ
トレジスタ３の出力はＬレベル、シフトレジスタ５の出
力はＬレベル、シフトレジスタ７の出力はＨレベルであ
る。第３番目のクロックのタイミングで、シフトレジス
タ３の出力はＨレベル、シフトレジスタ５の出力はＬレ
ベル、シフトレジスタ７の出力はＬレベルである。第４
番目のクロックのタイミングで、シフトレジスタ３の出
力はＨレベル、シフトレジスタ５の出力はＨレベル、シ
フトレジスタ７の出力はＬレベルである。第５番目のク
ロックのタイミングで、シフトレジスタ３の出力はＬレ
ベル、シフトレジスタ５の出力はＨレベル、シフトレジ
スタ７の出力はＨレベルである。このため、イクスクル
ーシブ オア回路９の出力は、図２の（ｆ）に示すよう
に常にＨレベルである。そして、ＮＡＮＤ回路１１の出
力は、Ｌレベルとなり、スイッチ制御回路２１と３１の
動作には影響を与えない。 【００２２】次に、トランジスタＱ２のコレクタが電圧
源ＶＤＤと短絡した場合を考える（図３の（ａ））。第
５番目以降のクロックタイミングで、全シフトレジスタ
３、５、７の出力が全てＨレベルとなる。その結果、イ
クスクルーシブ オア回路９の出力は、第５番目以降Ｌ
レベルとなる。そして、ＮＡＮＤ回路１１は、反転した
ディスイネイブル信号（Ｈレベル）を、スイッチ制御回
路２１と３１に供給する。スイッチ制御回路２１と３１
は、ディスイネイブル信号を受けて、全トランジスタＱ
１乃至Ｑ８をカット オフする。 【００２３】次に、トランジスタＱ２のコレクタが接地
と短絡した場合を考える。この場合、全シフトレジスタ
３、５、７は全てＬレベルとなる。その結果、イクスク
ルーシブ オア回路９の出力は、Ｌレベルのままであ
る。そして、ＮＡＮＤ回路１１は、反転したディスイネ
イブル信号（Ｈレベル）を、スイッチ制御回路２１と３
１に供給する。 【００２４】次に、トランジスタＱ２のコレクタとトラ
ンジスタＱ４のコレクタが短絡した場合を考える（図４
の（ａ）、（ｂ））。この場合、シフトレジスタ３、
５、７のデータ入力スレッショルドレベルを、図４の
（ａ）の点線のレベルで設定すると、電圧源ＶＤＤと短
絡した場合と同じ条件となり、イクスクルーシブ オア
回路９の出力は、Ｌレベルとなる。そして、ＮＡＮＤ回
路１１は、反転したディスイネイブル信号（Ｈレベル）
を、スイッチ制御回路２１と３１に供給する。 【００２５】尚、上記したようにトランジスタＱ４、Ｑ
６、Ｑ８それぞれに対しても、シフトレジスタ回路１、
イクスクルーシブ オア回路９、ＮＡＮＤ回路１１から
なる短絡検出回路が別個に接続される。 【００２６】 【発明の効果】以上記述したように、本発明の短絡検出
回路は、トランジスタＱ２、Ｑ４、Ｑ６、Ｑ８に対し
て、シフトレジスタ回路、イクスクルーシブ回路、ＮＡ
ＮＤ回路のみの構成で対応でき、短絡時の電流値に関係
なく検出可能である。
の短絡検出回路に関する。 【０００２】 【従来の技術】図５に、従来の短絡検出回路を備えたＨ
ブリッジドライバ回路の概略図を示す。電圧源ＶＤＤ
に、ＰＮＰトランジスタＱ１とＱ３のエミッタがそれぞ
れ接続されている。トランジスタＱ１のコレクタは、Ｎ
ＰＮトランジスタＱ２のコレクタに接続されている。ト
ランジスタＱ２のエミッタは、接地されている。トラン
ジスタＱ３のコレクタは、ＮＰＮトランジスタＱ４のコ
レクタに接続されている。トランジスタＱ４のエミッタ
は、接地されている。 【０００３】トランジスタＱ１とＱ３は、同一特性を持
っている。トランジスタＱ２とＱ４は、同一特性を持っ
ている。Ｈブリッジドライバ回路が正常に動作している
場合、トランジスタＱ１とＱ４は同時にＯＮされ、この
時トランジスタＱ２とＱ３はＯＦＦするようコントロー
ルされる。逆にトランジスタＱ２とＱ３が同時にＯＮさ
れ、この時トランジスタＱ１とＱ４はＯＦＦするようコ
ントロールされる。出力は、トランジスタＱ２のコレク
タとＱ４のコレクタ間から取り出され、例えばモータに
供給される。 【０００４】定電圧源１０３の負端子が接地されてお
り、正端子が比較回路１０１の入力端子に接続されてい
る。比較回路１０１のもう一方の入力端子は、トランジ
スタＱ２のベースに接続されている。定電圧源１０７の
正端子が電圧源ＶＤＤに接続され、負端子が比較回路１
０５の入力端子に接続されている。比較回路１０５のも
う一方の入力端子は、トランジスタＱ１のベースに接続
されている。 【０００５】定電圧源１１１の負端子が接地されてお
り、正端子が比較回路１０９の入力端子に接続されてい
る。比較回路１０９のもう一方の入力端子は、トランジ
スタＱ４のベースに接続されている。定電圧源１１５の
正端子が電圧源ＶＤＤに接続され、負端子が比較回路１
１３の入力端子に接続されている。比較回路１１３のも
う一方の入力端子は、トランジスタＱ３のベースに接続
されている。 【０００６】定電圧源１０３、１０７、１１１、１１５
は、同一電圧Ｅを供給し、電圧値はトランジスタのベー
スとエミッタ間の電圧より小さい値である。比較回路１
０１、１０５、１０９、１１３は、同一動作を行う。 【０００７】ここでは、トランジスタＱ２の短絡検出動
作だけを説明する。比較回路１０１は、トランジスタＱ
２のベース電圧と定電圧源１０３の電圧とを比較する。
トランジスタＱ２が正常に動作している時は、トランジ
スタＱ２のベース電圧が定電圧源１０３の電圧より大き
いので、比較回路１０１はなんら出力を出さない。短絡
してトランジスタＱ２に大電流が流れると、トランジス
タＱ２の温度が上昇し、トランジスタＱ２のベースとエ
ミッタ間の電圧が小さくなる。その結果、トランジスタ
Ｑ２のベース電圧が定電圧源１０３の電圧より小さくな
る。そこで、比較回路１０１は、ディスイネイブル信号
を出力する。ディスイネイブル信号を受けた制御手段
は、全トランジスタＱ１乃至Ｑ４を強制的にＯＦＦす
る。 【０００８】 【発明が解決しようとする課題】従来の短絡検出回路で
は、温度変化に時間がかかり、短絡検出に時間がかか
る。この為、出力端短絡の場合、瞬間的に大電流が流
れ、短絡検出並びに保護する前にトランジスタが破壊さ
れてしまうという問題が有った。また、大電流の流れる
可能性のあるトランジスタ全てにそれぞれ短絡検出回路
を備える必要が有った。 【０００９】そこで、本発明は、少ない個数で短時間に
出力トランジスタの短絡を検出する短絡検出回路を提供
することを目的とする。 【００１０】 【課題を解決するための手段】正常動作時に一定の波形
を出力する出力トランジスタのコレクタに接続され、前
記出力トランジスタのコレクタの短絡を検出する短絡検
出回路において、前記出力トランジスタのコレクタに対
して順次接続させた複数のシフトレジスタと、前記各シ
フトレジスタにシステム クロックを供給するシステム
クロック発生手段と、前記各シフトレジスタの出力の
排他的論理和演算をするイクスクルーシブ オア手段
と、を具備したことを特徴とする。 【００１１】 【発明の実施の形態】図１に、本発明の短絡検出回路を
備えた２組のＨブリッジドライバ回路の構成を示す。電
圧源ＶＤＤに、ＰＮＰトランジスタＱ１とＱ３のエミッ
タがそれぞれ接続されている。トランジスタＱ１のコレ
クタは、ＮＰＮトランジスタＱ２のコレクタに接続され
ている。トランジスタＱ２のエミッタは、接地されてい
る。電圧源ＶＤＤと接地の間に、直列接続された抵抗Ｒ
１、スイッチ２３、定電流源ＩＯ１が接続されている。
抵抗Ｒ１とスイッチ２３の接続点は、トランジスタＱ１
のベースに接続されている。電圧源ＶＤＤと接地の間
に、直列接続されたスイッチ２５、定電流源ＩＯ２、抵
抗Ｒ２が接続されている。定電流源ＩＯ２と抵抗Ｒ２の
接続点は、トランジスタＱ２のベースに接続されてい
る。 【００１２】トランジスタＱ３のコレクタは、ＮＰＮト
ランジスタＱ４のコレクタに接続されている。トランジ
スタＱ４のエミッタは、接地されている。電圧源ＶＤＤ
と接地の間に直列接続されたスイッチ２７、定電流源Ｉ
Ｏ２、抵抗Ｒ２が接続されている。定電流源ＩＯ２と抵
抗Ｒ２の接続点は、トランジスタＱ４のベースに接続さ
れている。電圧源ＶＤＤと接地の間に、直列接続された
抵抗Ｒ１、スイッチ２９、定電流源ＩＯ１が接続されて
いる。抵抗Ｒ１とスイッチ２９の接続点は、トランジス
タＱ３のベースに接続されている。 【００１３】トランジスタＱ１とＱ３は、同一特性を持
っている。トランジスタＱ２とＱ４は、同一特性を持っ
ている。スイッチ制御回路２１は、スイッチ２３と２７
を周期的に同時にＯＮ又はＯＦＦさせる第１の制御信号
を、スイッチ２３と２７に供給する。スイッチ制御回路
２１は、スイッチ２５と２９を周期的に同時にＯＦＦ又
はＯＮさせる第２の制御信号を、スイッチ２５と２９に
供給する。第２の制御信号は、第１の制御信号を反転し
た信号である。これにより、トランジスタＱ１とＱ４は
周期的に同時にＯＮし、この時トランジスタＱ２とＱ３
は周期的に同時にＯＦＦする。トランジスタＱ２とＱ３
は周期的に同時にＯＮし、この時トランジスタＱ１とＱ
４は周期的に同時にＯＦＦする。トランジスタＱ２とＱ
４のコレクタからの出力は、例えばステッピングモータ
の第１の相に供給される。 【００１４】電圧ＶＤＤに、ＰＮＰトランジスタＱ５と
Ｑ７のエッミタがそれぞれ接続されている。トランジス
タＱ５のコレクタは、ＮＰＮトランジスタＱ６のコレク
タに接続されている。トランジスタＱ６のエミッタは、
接地されている。電圧源ＶＤＤと接地の間に、直列接続
された抵抗Ｒ３、スイッチ３３、定電流源ＩＯ１が接続
されている。抵抗Ｒ３とスイッチ３３の接続点は、トラ
ンジスタＱ５のベースに接続されている。電圧源ＶＤＤ
と接地の間に、直列接続されたスイッチ３５、定電流源
ＩＯ２、抵抗Ｒ４が接続されている。定電流源ＩＯ２と
抵抗Ｒ４の接続点は、トランジスタＱ６のベースに接続
されている。 【００１５】トランジスタＱ７のコレクタは、ＮＰＮト
ランジスタＱ８のコレクタに接続されている。トランジ
スタＱ８のエミッタは、接地されている。電圧源ＶＤＤ
と接地の間に、直列接続されたスイッチ３７、定電流源
ＩＯ２、抵抗Ｒ４が接続されている。定電流源ＩＯ２と
抵抗Ｒ４の接続点は、トランジスタＱ８のベースに接続
されている。電圧源ＶＤＤと接地の間に、直列接続され
た抵抗Ｒ３、スイッチ３９、定電流源ＩＯ１が接続され
ている。抵抗Ｒ３とスイッチ３９の接続点は、トランジ
スタＱ７のベースに接続されている。 【００１６】トランジスタＱ５とＱ７は、同一特性を持
っている。トランジスタＱ６とＱ８は、同一特性を持っ
ている。スイッチ制御回路３１は、スイッチ３５と３９
を周期的にＯＮ又はＯＦＦさせる第３の制御信号を、ス
イッチ３５と３９に供給する。スイッチ制御回路３１
は、スイッチ３３と３７を同時にＯＦＦ又はＯＮさせる
第４の制御信号を、スイッチ３３と３７に供給する。第
４の制御信号は、第３の制御信号を反転した信号であ
る。これにより、トランジスタＱ５とＱ８は周期的に同
時にＯＮし、この時トランジスタＱ６とＱ７は周期的に
同時にＯＦＦする。トランジスタＱ６とＱ７は周期的に
同時にＯＮし、トランジスタＱ５とＱ８は周期的に同時
にＯＦＦする。尚、第３の制御信号は、第１の制御信号
とは位相がずれている。トランジスタＱ６とＱ８のコレ
クタからの出力は、前記ステッピングモータの第２の相
に供給される。 【００１７】次に、短絡検出回路の構成を説明する。短
絡検出回路は、トランジスタＱ２、Ｑ４、Ｑ６、Ｑ８の
コレクタにそれぞれ接続されており、構成は同じであ
る。ここでは、説明を簡単にするためトランジスタＱ２
のコレクタに接続されている短絡検出回路のみ図示し、
説明する。 【００１８】１ビットのシフトレジスタ３、５、７が順
次接続されて、シフトレジスタ回路１を形成する。シフ
トレジスタ３の入力端子は、トランジスタＱ２のコレク
タに接続されている。また、システム クロックが、シ
ステム クロック発生手段（図示せず）から各シフトレ
ジスタ３、５、７のクロック入力端子に供給される。各
シフトレジスタ３、５、７の出力は、イクスクルーシブ
オア回路（ＥＸＯＲ）９に供給される。 【００１９】イクスクルーシブ オア回路９は、３入力
の排他的論理和をとり、ＮＡＮＤ回路１１に供給され
る。ＮＡＮＤ回路１１のもう一方の入力端子には、ディ
スイネイブル信号（Ｈレベル）が入力されている。ＮＡ
ＮＤ回路１１の出力は、スイッチ制御回路２１、３１に
供給される。 【００２０】次に、動作を説明する。Ｈブリッジドライ
バ回路が正常に動作している時、トランジスタＱ２のコ
レクタには、図２の（ａ）に示す波形Ａが出力され、ト
ランジスタＱ４のコレクタには、図２の（ｂ）に示す波
形Ｂが出力される。そして、トランジスタＱ６のコレク
タには、図２の（ｃ）に示す波形Ｃが出力され、トラン
ジスタＱ８のコレクタには、図２の（ｄ）に示す波形Ｄ
が出力される。 【００２１】第２番目のクロックのタイミングで、シフ
トレジスタ３の出力はＬレベル、シフトレジスタ５の出
力はＬレベル、シフトレジスタ７の出力はＨレベルであ
る。第３番目のクロックのタイミングで、シフトレジス
タ３の出力はＨレベル、シフトレジスタ５の出力はＬレ
ベル、シフトレジスタ７の出力はＬレベルである。第４
番目のクロックのタイミングで、シフトレジスタ３の出
力はＨレベル、シフトレジスタ５の出力はＨレベル、シ
フトレジスタ７の出力はＬレベルである。第５番目のク
ロックのタイミングで、シフトレジスタ３の出力はＬレ
ベル、シフトレジスタ５の出力はＨレベル、シフトレジ
スタ７の出力はＨレベルである。このため、イクスクル
ーシブ オア回路９の出力は、図２の（ｆ）に示すよう
に常にＨレベルである。そして、ＮＡＮＤ回路１１の出
力は、Ｌレベルとなり、スイッチ制御回路２１と３１の
動作には影響を与えない。 【００２２】次に、トランジスタＱ２のコレクタが電圧
源ＶＤＤと短絡した場合を考える（図３の（ａ））。第
５番目以降のクロックタイミングで、全シフトレジスタ
３、５、７の出力が全てＨレベルとなる。その結果、イ
クスクルーシブ オア回路９の出力は、第５番目以降Ｌ
レベルとなる。そして、ＮＡＮＤ回路１１は、反転した
ディスイネイブル信号（Ｈレベル）を、スイッチ制御回
路２１と３１に供給する。スイッチ制御回路２１と３１
は、ディスイネイブル信号を受けて、全トランジスタＱ
１乃至Ｑ８をカット オフする。 【００２３】次に、トランジスタＱ２のコレクタが接地
と短絡した場合を考える。この場合、全シフトレジスタ
３、５、７は全てＬレベルとなる。その結果、イクスク
ルーシブ オア回路９の出力は、Ｌレベルのままであ
る。そして、ＮＡＮＤ回路１１は、反転したディスイネ
イブル信号（Ｈレベル）を、スイッチ制御回路２１と３
１に供給する。 【００２４】次に、トランジスタＱ２のコレクタとトラ
ンジスタＱ４のコレクタが短絡した場合を考える（図４
の（ａ）、（ｂ））。この場合、シフトレジスタ３、
５、７のデータ入力スレッショルドレベルを、図４の
（ａ）の点線のレベルで設定すると、電圧源ＶＤＤと短
絡した場合と同じ条件となり、イクスクルーシブ オア
回路９の出力は、Ｌレベルとなる。そして、ＮＡＮＤ回
路１１は、反転したディスイネイブル信号（Ｈレベル）
を、スイッチ制御回路２１と３１に供給する。 【００２５】尚、上記したようにトランジスタＱ４、Ｑ
６、Ｑ８それぞれに対しても、シフトレジスタ回路１、
イクスクルーシブ オア回路９、ＮＡＮＤ回路１１から
なる短絡検出回路が別個に接続される。 【００２６】 【発明の効果】以上記述したように、本発明の短絡検出
回路は、トランジスタＱ２、Ｑ４、Ｑ６、Ｑ８に対し
て、シフトレジスタ回路、イクスクルーシブ回路、ＮＡ
ＮＤ回路のみの構成で対応でき、短絡時の電流値に関係
なく検出可能である。
【図面の簡単な説明】
【図１】本発明の短絡検出回路を備えた２組のＨブリッ
ジドライバ回路の構成を示す図である。 【図２】図１の回路全体の動作を説明するための波形図
である。 【図３】図１の回路全体の動作を説明するための波形図
である。 【図４】図１の回路全体の動作を説明するための波形図
である。 【図５】従来の短絡検出回路を備えたＨブリッジドライ
バ回路の概要を示す図である。 【符号の説明】 １・・・シフトレジスタ回路、３、５、７・・・シフト
レジスタ、９・・・イクスクルーシブ オア回路、１１
・・・ＮＡＮＤ回路、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、
Ｑ７、Ｑ８・・・トランジスタ、ＩＯ１、ＩＯ２・・・
定電流源、Ｒ１、Ｒ２、Ｒ３、Ｒ４・・・抵抗、２１・
・・スイッチ制御回路、２３、２５、２７、２９・・・
スイッチ、３１・・・スイッチ制御回路、３３、３５、
３７、３９・・・・スイッチ
ジドライバ回路の構成を示す図である。 【図２】図１の回路全体の動作を説明するための波形図
である。 【図３】図１の回路全体の動作を説明するための波形図
である。 【図４】図１の回路全体の動作を説明するための波形図
である。 【図５】従来の短絡検出回路を備えたＨブリッジドライ
バ回路の概要を示す図である。 【符号の説明】 １・・・シフトレジスタ回路、３、５、７・・・シフト
レジスタ、９・・・イクスクルーシブ オア回路、１１
・・・ＮＡＮＤ回路、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、
Ｑ７、Ｑ８・・・トランジスタ、ＩＯ１、ＩＯ２・・・
定電流源、Ｒ１、Ｒ２、Ｒ３、Ｒ４・・・抵抗、２１・
・・スイッチ制御回路、２３、２５、２７、２９・・・
スイッチ、３１・・・スイッチ制御回路、３３、３５、
３７、３９・・・・スイッチ
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 正常動作時に一定の波形を出力する出力
トランジスタのコレクタに接続され、前記出力トランジ
スタのコレクタの短絡を検出する短絡検出回路におい
て、 前記出力トランジスタのコレクタに対して順次接続させ
た複数のシフトレジスタと、 前記各シフトレジスタにシステム クロックを供給する
システム クロック発生手段と、 前記各シフトレジスタの出力の排他的論理和演算をする
イクスクルーシブ オア手段と、 を具備したことを特徴とする出力トランジスタの短絡検
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14550696A JP3452723B2 (ja) | 1996-06-07 | 1996-06-07 | 出力トランジスタの短絡検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14550696A JP3452723B2 (ja) | 1996-06-07 | 1996-06-07 | 出力トランジスタの短絡検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09329642A JPH09329642A (ja) | 1997-12-22 |
| JP3452723B2 true JP3452723B2 (ja) | 2003-09-29 |
Family
ID=15386836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14550696A Expired - Lifetime JP3452723B2 (ja) | 1996-06-07 | 1996-06-07 | 出力トランジスタの短絡検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3452723B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109546629A (zh) * | 2019-01-23 | 2019-03-29 | 上海灿瑞科技股份有限公司 | 一种用于四脚h桥驱动芯片的短路保护电路 |
| CN114779069B (zh) * | 2022-06-21 | 2022-10-11 | 国网江西省电力有限公司电力科学研究院 | 一种校核断路器短路电流直流分量开断能力的方法及系统 |
-
1996
- 1996-06-07 JP JP14550696A patent/JP3452723B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09329642A (ja) | 1997-12-22 |
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