JP2001296927A - シーケンス装置 - Google Patents

シーケンス装置

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JP2001296927A
JP2001296927A JP2000112919A JP2000112919A JP2001296927A JP 2001296927 A JP2001296927 A JP 2001296927A JP 2000112919 A JP2000112919 A JP 2000112919A JP 2000112919 A JP2000112919 A JP 2000112919A JP 2001296927 A JP2001296927 A JP 2001296927A
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Abstract

(57)【要約】 （修正有） 【課題】 電圧検出用素子である定電圧ダイオードで検
出する電圧がツェナー電圧より高くなると、電圧制御用
素子であるＰＮＰトランジスタからの電圧を確実に遅延
させて出力させることのできるシーケンス装置を提供す
る。 【解決手段】 ＰＮＰトランジスタＱ１とＮＰＮトラン
ジスタＱ２と電流制限用抵抗Ｒ１とを接続してなるスイ
ッチ回路に、定電圧ダイオードＤ１を接続し、上記ＰＮ
ＰトランジスタＱ１から電圧を出力させることを特徴と
し、また、上記ＰＮＰトランジスタＱ１のエミッタを入
力側に接続し、ベースを電流制限用抵抗Ｒ１を介してＮ
ＰＮトランジスタＱ２のコレクタに接続し、該ＮＰＮト
ランジスタＱ２のエミッタを接地し、ベースを定電圧ダ
イオードＤ１のアノードに接続したこと。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、シーケンス装置に
関するものであり、電圧検出用素子である定電圧ダイオ
ードで検出する電圧がツェナー電圧より高くなると、電
圧制御用素子であるＰＮＰトランジスタからの電圧を確
実に遅延させて出力させることを目的とする回路に関す
るものである。
【０００２】
【従来の技術】従来のシーケンス装置は図３の回路図の
ようなものでありタイマー用コンデンサＣ１と電流制限
用抵抗Ｒ１とによる充電時間を利用して、電圧制御用素
子であるＰＮＰトランジスタＱ１とＮＰＮトランジスタ
Ｑ２の動作を遅延させるものであったが、タイマー用コ
ンデンサＣ１の放電が終了していない時にシーケンス動
作が行われると、出力電圧の立ち上がりを遅延させるこ
とができないという問題があった。
【０００３】
【発明が解決しようとする課題】このように従来のシー
ケンス装置では、タイマー用コンデンサの放電が終了し
ていない時にシーケンス動作が行われると、出力電圧の
立ち上がりを遅延させることができないという問題があ
り、シーケンス動作の繰り返しがあっても、確実にシー
ケンス動作を行うことができる手段が要求されていた。
【０００４】
【課題を解決するための手段】本発明に係るシーケンス
装置は、上記課題を解決するものであり、電圧検出用素
子である定電圧ダイオードＤ１、出力電圧Ｖ２の電圧を
検知し、出力電圧Ｖ２の電圧が定電圧ダイオードＤ１の
ツェナー電圧より高くなると、出力電圧Ｖ１を遅延させ
て立ち上げるシーケンス装置である。すなわち、ＰＮＰ
トランジスタＱ１とＮＰＮトランジスタＱ２と電流制限
用抵抗Ｒ１とを接続してなるスイッチ回路に、定電圧ダ
イオードＤ１を接続し、上記ＰＮＰトランジスタＱ１か
ら電圧を出力させることを特徴とするシーケンス装置で
ある。また、上記ＰＮＰトランジスタＱ１のエミッタを
入力側に接続し、ベースを電流制限用抵抗Ｒ１を介して
ＮＰＮトランジスタＱ２のコレクタに接続し、該ＮＰＮ
トランジスタＱ２のエミッタを接地し、ベースを定電圧
ダイオードＤ１のアノードに接続したことを特徴とする
シーケンス装置である。さらに、上記ＰＮＰトランジス
タＱ１のコレクタを入力側に接続し、ベースにＮＰＮト
ランジスタＱ２のコレクタを接続し、該ＮＰＮトランジ
スタＱ２のエミッタと該ＰＮＰトランジスタＱ１のコレ
クタの間に電流制限用抵抗Ｒ１を接続し、ＮＰＮトラン
ジスタＱ２のベースを定電圧ダイオードＤ１のアノード
に接続したことを特徴とするシーケンス装置である。
【０００５】
【発明の実施の形態】〔出力電圧Ｖ１＞０Ｖ（図１）の
場合〕ＰＮＰトランジスタＱ１のエミッタを入力側に接
続し、ベースを電流制限用抵抗Ｒ１を介してＮＰＮトラ
ンジスタＱ２のコレクタに接続し、該ＮＰＮトランジス
タＱ２のエミッタを接地し、ベースを定電圧ダイオード
Ｄ１のアノードに接続する。出力電圧Ｖ２の値が、定電
圧ダイオードＤ１のツェナー電圧より高くなると、ＰＮ
ＰトランジスタＱ１とＮＰＮトランジスタＱ２をオン
し、出力電圧Ｖ１が出力電圧Ｖ２より遅延して立ち上げ
る。 〔出力電圧Ｖ１＜０Ｖ（図２）の場合〕ＰＮＰトランジ
スタＱ１のコレクタを入力側に接続し、ベースにＮＰＮ
トランジスタＱ２のコレクタを接続し、該ＮＰＮトラン
ジスタＱ２のエミッタとＰＮＰトランジスタＱ１のコレ
クタの間に電流制限用抵抗Ｒ１を接続し、ＮＰＮトラン
ジスタＱ２のベースを定電圧ダイオードＤ１のアノード
に接続する。電圧を検出している出力電圧Ｖ２の電圧と
Ｖｉｎの電圧の和が、定電圧ダイオードＤ１の電圧より
高くなると、ＰＮＰトランジスタＱ１とＮＰＮトランジ
スタＱ２をオンし、出力電圧Ｖ１が出力電圧Ｖ２より遅
延して立ち上げる。
【０００６】
【実施例】本発明の実施例を図１と図２の回路図に示
す。図１は、出力電圧Ｖ１がプラス出力の場合である。
また、図２は、出力電圧Ｖ１がマイナス出力の場合であ
る。図１と図２の回路図における出力電圧Ｖ１とＶ２の
立ち上がりのシーケンス動作を表わすと、各々、図３と
図４のようになる。これより明らかなように、出力電圧
Ｖ１は、出力電圧Ｖ２より確実に遅延して立ち上がって
いる。図３の従来例によるシーケンス装置では、タイマ
ー用コンデンサの放電が終了していない時にシーケンス
動作が行われると、出力電圧Ｖ１の立ち上がりを遅延さ
せることができないという問題があったが、図１、図２
の実施例では、かかる問題を解決することができ、出力
電圧Ｖ１の立ち上がりを確実に行わせることができた。
【０００７】
【発明の効果】本発明により、出力電圧Ｖ１の立ち上が
りを、出力電圧Ｖ２の立ち上がりより確実に遅延させる
ことが可能なシーケンス装置を実現することができた。
【図面の簡単な説明】
【図１】本発明の一実施例を示す出力電圧Ｖ１がプラス
出力の場合のシーケンス装置の回路図である。
【図２】本発明の他の実施例を示す出力電圧Ｖ１がマイ
ナス出力の場合のシーケンス装置の回路図である。
【図３】従来例を示すシーケンス装置の回路図である。
【図４】図１の実施例の回路図による、出力電圧Ｖ１、
Ｖ２の立ち上がりの関係を表すシーケンス動作図であ
る。
【図５】図２の実施例の回路図による、出力電圧Ｖ１、
Ｖ２の立ち上がりの関係を表わすシーケンス動作図であ
る。
【符号の説明】
Ｖin 入力電圧 Ｖ１ 出力電圧 Ｖ２ 出力電圧 Ｒ１ 電流制限用抵抗 Ｄ１ 定電圧ダイオード Ｃ１ コンデンサ Ｑ１ ＰＮＰトランジスタ Ｑ２ ＮＰＮトランジスタ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 ＰＮＰトランジスタとＮＰＮトランジス
    タと電流制限用抵抗とを接続してなるスイッチ回路に、
    定電圧ダイオードを接続し、上記ＰＮＰトランジスタか
    ら電圧を出力させることを特徴とするシーケンス装置。
  2. 【請求項２】 請求項１記載のＰＮＰトランジスタのエ
    ミッタを入力側に接続し、ベースを電流制限用抵抗を介
    してＮＰＮトランジスタのコレクタに接続し、該ＮＰＮ
    トランジスタのエミッタを接地し、ベースを定電圧ダイ
    オードのアノードに接続したことを特徴とするシーケン
    ス装置。
  3. 【請求項３】 請求項１記載の ＰＮＰトランジスタの
    コレクタを入力側に接続し、ベースにＮＰＮトランジス
    タのコレクタを接続し、該ＮＰＮトランジスタのエミッ
    タと該ＰＮＰトランジスタのコレクタの間に電流制限用
    抵抗を接続し、ＮＰＮトランジスタのベースを定電圧ダ
    イオードのアノードに接続したことを特徴とするシーケ
    ンス装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013229017A (ja) * 2012-03-30 2013-11-07 Furukawa Electric Co Ltd:The シーケンス装置

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