JP3433430B2 - 分波器 - Google Patents

Description

【発明の詳細な説明】 【０００１】 〔目 次〕 産業上の利用分野 従来の技術（図13） 発明が解決しようとする課題 課題を解決するための手段（図１〜３） 作用 実施例 （１）第１の実施例の説明（図４〜８） （２）第２の実施例の説明（図９） （３）第３の実施例の説明（図10） （４）第４の実施例の説明（図11，12） 【０００２】 【産業上の利用分野】本発明は、分波器に関するもので
あり、更に詳しく言えば、受信周波数帯を分離する弾性
表面波帯域通過フィルタを用いた表面実装タイプの分波
器のパッケージ構造の改善に関するものである。 【０００３】近年、自動車用電話機、携帯用電話機等の
小型無線通信機の開発が急速に進められ、より一層の小
型化及び高性能化が要請されている。これらの無線通信
機には、異なる周波数の受信信号の分岐やその挿入を行
うため分波器が用いられ、例えば、使用周波数の高域化
により、通常の帯域通過フィルタに代えて弾性表面波帯
域通過フィルタを用いた分波器が研究開発されている。 【０００４】 【０００５】 【０００６】 【０００７】 【従来の技術】図13（ａ）〜（ｃ）は、従来例に係る分
波器の構成図を示している。例えば、受信信号の数〔Ｍ
Hz〕〜数Ｇ〔ＭHz〕の周波数帯を分離する分波器（以下
第１の分波器という）は、図13（ａ）において、２つの
弾性表面波帯域通過フィルタ（以下単にフィルタ素子と
いう）３Ａ，３Ｂとインピーダンス整合回路２とがプリ
ント基板１に個々に実装されて成る。なお、１つの弾性
表面波フィルタ３Ａや３Ｂは、個々のパッケージ封止さ
れており、アイソレーション（絶縁特性）が優れてい
る。 【０００８】また、図13（ｂ）は、第１の分波器のコン
パクト化を図るべく、本発明者らが先に特許出願（特願
平３−332242号）した分波器（以下第２の分波器とい
う）の構造を示している。図13（ｂ）において、２つの
フィルタ素子３Ａ，３Ｂは１つのパッケージ５に収納さ
れ、その下部領域にインピーダンス整合回路２が設けら
れている。 【０００９】なお、インピーダンス整合回路２はガラス
エポキシ基板４上に金，タングステン，銅等の金属スト
リップラインにより形成される。また、その上部領域に
仕切りを設けた収納部が設けられ、その収納部に２つの
フィルタ素子３Ａ，３Ｂが収納される。さらに、その最
上部にキャップ６が覆われる。 【００１０】 【発明が解決しようとする課題】上述した従来例の第１
の分波器によれば、図13（ａ）に示すように個々のフィ
ルタ素子３Ａ，３Ｂが個別にパッケージ封止され、各パ
ッケージが、インピーダンス整合回路２を設けたプリン
ト基板１に実装されている。 【００１１】このため、個々のフィルタ素子３Ａ，３Ｂ
については、プリント基板１に実装された他の回路素子
からの電気的絶縁性が良好になる（つまり、アイソレー
ションが良くなる）という利点があるが、分波器全体と
しては不利な点もある。例えば、当該分波器の周波数帯
分離数が多くなると、図示のフィルタ素子３Ａ，３Ｂ以
外に更にフィルタ素子（パッケージ）を増設する必要が
あり、またインピーダンス整合回路２についてもその設
置個数を増やす必要があるため、これらの素子や回路等
がプリント基板１に占有する面積の増加が余儀無くさ
れ、当該分波器の小型化の妨げとなる。 【００１２】そこで、本発明者らが提案した第２の分波
器（図13（ｂ）参照）では、複数個のフィルタ素子３
Ａ，３Ｂをそれぞれ個別にチップ内に形成し、各チップ
をインピーダンス整合回路２と共に１つのパッケージ５
に収納して一体化している。 【００１３】この構成によれば、個々のフィルタ素子３
Ａ，３Ｂについて良好なアイソレーションを維持しつ
つ、当該分波器の小型化を図ることができる。 【００１４】しかし、使用周波数の相違によりインピー
ダンス整合回路２以外にその周波数特性を改善する素子
を付加する必要があるとき、不利が生じる。かかる周波
数特性改善素子として、例えば図13（ｃ）に示すように
位相調整回路７を接続する設計要求があった場合に、そ
れをパッケージ５内の各フィルタ素子３Ａ，３Ｂの収納
部内に併設することが困難になることから、再度、プリ
ント基板１に外装する方法を採らなくてはならず、当該
分波器の小型化の妨げとなる。 【００１５】位相調整回路７をフィルタ素子３Ａ，３Ｂ
の収納部内に併設するのが困難な理由は、もし何の処置
も講じないで単純に併設を行うと、フィルタ素子３Ａ，
３Ｂと特性改善用回路素子（インピーダンス整合回路
２、位相調整回路７）との近接により両者間に信号クロ
ストークや電磁的影響等の相互作用が生じ、これを避け
るために各素子の伝播路を別々にする必要があるからで
ある。このことから、相互作用を避けるための回路引き
回しに無駄が生じ、そのために分波器全体としての性能
が低下するといった不都合が生じる。また、各フィルタ
素子３Ａ，３Ｂを単体パッケージに収納する場合に比べ
て、チップ面積が大きくなるため、製造歩留りが悪くな
るおそれがある。 【００１６】このように、従来例に係るフィルタ素子を
用いた分波器では、特性改善用回路素子についてそのア
イソレーションを良好に維持し、且つフィルタ素子との
間の相互作用を抑制すると共に、小型化を実現するのが
困難であった。 また、上記の分波器をプリント基板等の
マザーボードの表面に実装して使用する場合、表面実装
する部品（フィルタ素子、特性改善用回路素子等）はそ
の外部端子をマザーボード上の配線等に直接はんだ付け
するため、マザーボード上の配線と当該部品との距離が
非常に近くなり、それによって、各実装部品がマザーボ
ード上の配線からの電磁的な影響を受け易いといった問
題が生じる。これは、表面実装タイプの分波器に特有の
問題である。本発明は、かかる従来例の問題点に鑑み創
作されたものであり、特性改善用回路素子及びフィルタ
素子についてそのアイソレーションを良好に維持し、且
つ両者間の相互作用を抑制すると共に、実装時にマザー
ボード上の配線から受ける電磁的影響を抑制し、併せて
小型化を図ることが可能となる分波器を提供することを
目的とする。 【００１７】 【課題を解決するための手段】図１，図２及び図３は、
本発明に係る分波器の原理図（その１），（その２）及
び（その３）をそれぞれ示している。 【００１８】本発明の第１の分波器は図１に示すよう
に、少なくとも、所定帯域周波数の通過特性を有する二
以上のフィルタ素子１２と、前記フィルタ素子１２の周
波数特性を補助するインピーダンス整合素子１３及び位
相整合素子１４が一体化された容器１０に格納され、前
記インピーダンス整合素子１３及び位相整合素子１４が
フィルタ素子１２を格納した領域以外の容器構造体内部
10Ａに埋め込まれることを特徴とする。 【００１９】なお、本発明の第１の分波器において、前
記インピーダンス整合素子１３及び位相整合素子１４が
容器構造体内部10Ａであって、上・下部又は一部にグラ
ンド層10Ｂを有するストリップライン構造から成ること
を特徴とする。 【００２０】さらに、本発明の第１の分波器において、
前記フィルタ素子１２を格納した領域下の容器構造体内
部10Ａであって、前記位相整合素子１４の上層部にイン
ピーダンス整合素子１３が設けられることを特徴とす
る。 【００２１】また、本発明の第２の分波器は第１の分波
器において、前記フィルタ素子１２を格納した領域以外
に、周波数特性を改善するトラップ回路１５が設けられ
ることを特徴とする。 【００２２】さらに図２に示すように、本発明の第３の
分波器は第１，第２の分波器において、前記各フィルタ
素子１２のグランド層10Ｂに係る接地線ｇndが外部入出
力端子（表面実装用外部端子）Ｔｘ，Ｒｘ，ＡNT，ＧND
に近い部分で共通接続されることを特徴とする。 【００２３】なお、本発明の第３の分波器において、前
記外部入出力端子Ｔｘ，Ｒｘ，ＡNT，ＧNDは共通入力端
子ＡNTを基準にして外部出力端子Ｔｘ，Ｒｘ，ＧNDが鏡
面対称的に配置されることを特徴とする。 【００２４】さらに図３に示すように、本発明の第４の
分波器は第１〜第３の分波器において、前記インピーダ
ンス整合素子１３及び位相整合素子１４に接続された内
部接続端子αや外部入出力端子（表面実装用外部端子）
Ｔｘ，Ｒｘ，ＡNT，ＧNDに接続された内部接続端子β
が、各フィルタ素子１２を個別に仕切る格納領域に対応
して設けられることを特徴とする。 【００２５】さらに、本発明の第１〜第４の分波器にお
いて、前記内部接続端子α，βや外部入出力端子（表面
実装用外部端子）Ｔｘ，Ｒｘ，ＡNT，ＧNDに識別記号が
設けられることを特徴とする。 【００２６】 【００２７】 【作 用】本発明の第１の分波器によれば、図１に示す
ように、二以上のフィルタ素子１２を格納した領域以外
の容器構造体内部10Ａに、フィルタ素子１２の周波数特
性を補助するインピーダンス整合素子１３及び位相整合
素子１４（以下単に特性改善用素子１３，１４ともい
う）が埋め込まれる。 【００２８】例えば、図１，図２に示すように上・下部
又は一部にグランド層10Ｂを有するストリップライン構
造から成る位相整合素子１４の上層部に、同様に、上・
下グランド層10Ｂを有するストリップライン構造から成
るインピーダンス整合素子１３が容器構造体内部10Ａに
埋め込まれる。 【００２９】このため、フィルタ素子１２の収納部内の
端子配列等により電磁シールド，あるいは、信号クロス
トークを防止することができ、フィルタ素子１２のアイ
ソレーションを維持しつつ、その小型化を図ることがで
きる。 【００３０】これにより、特性改善用回路素子につき、
外部回路に依存することなく、そのアイソレーションや
相互作用を良好な状態に維持しつつ、それを１つのパッ
ケージに収納して一体化をすることができ、その極力小
型化を図ることが可能となる。 【００３１】また、本発明の第２の分波器によれば、第
１の分波器において、フィルタ素子１２を格納した領域
以外に、周波数特性を改善するトラップ回路（以下単に
特性改善用素子ともいう）１５が設けられる。 【００３２】このため、無線通信機器の使用条件等によ
り、その使用周波数の相違に基づいて中心周波数帯域ｆ
ｘ〔ＧHz〕を同調（帯域周波数通過）させる場合に、そ
の使用周波数の２倍，３倍波をトラップ回路１５により
抑制することが可能となり、例えば、インピーダンス整
合素子１３以外に容器構造体内部10Ａに埋め込まれたト
ラップ回路１５によりその周波数特性を改善することが
可能となる。 【００３３】これにより、当該分波器の性能の向上が図
られ、無線通信機器に対する信頼性の向上が図れる。さ
らに、本発明の第３の分波器によれば、第１，第２の分
波器において、各フィルタ素子１２のグランド層10Ｂに
係る接地線ｇndが外部入出力端子Ｔｘ，Ｒｘ，ＡNT，Ｇ
NDに近い部分で共通接続される。 【００３４】このため、個々のフィルタ素子１２とイン
ピーダンス整合素子１３及び位相整合素子１４との相互
作用を抑制することが可能となる。また、併せて容器構
造体内部10Ａに埋め込まれたインピーダンス整合素子１
３及び位相整合素子１４の特性を単独で調査することが
可能となる。 【００３５】また、外部入出力端子Ｔｘ，Ｒｘ，ＡNT，
ＧNDの中の共通入力端子ＡNTを基準にして１組の外部出
力端子Ｔｘ，Ｒｘ，ＧNDが鏡面対称的に配置される。こ
れにより、外部出力端子Ｔｘ，Ｒｘ，ＧND の左右両方
向から受信ケーブルや分波用ケーブルを接続することが
でき、当該分波器の汎用性を高めることが可能となる。
また、当該分波器のメンテナンスの容易化を図ることが
可能となる。 【００３６】さらに、本発明の第４の分波器によれば、
第１〜第３の分波器において、インピーダンス整合素子
１３及び位相整合素子１４に接続された内部接続端子α
や外部入出力端子（表面実装用外部端子）Ｔｘ，Ｒｘ，
ＡNT，ＧNDに接続された内部接続端子βが、各フィルタ
素子１２を個別に仕切る格納領域に対応して設けられ
る。 【００３７】このため、無線通信機器の使用条件等によ
り、その使用周波数の相違に応じて、該格納仕切り領域
に独立に設けられた内部接続端子αや外部入出力端子Ｔ
ｘ，Ｒｘ，ＡNT，ＧNDに接続された内部接続端子βをボ
ンディングすることにより、インピーダンス整合素子１
３，位相整合素子１４やトラップ回路１５等を自由にフ
ィルタ素子１２に選択接続をすることが可能となる。 【００３８】これにより、多種類の無線通信機器等に合
わせた分波器を構成することができ、第２の分波器と同
様に、当該分波器の汎用性を高めることが可能となる。
また、その大量生産に適し、コスト低減化に寄与する。 【００３９】なお、本発明の第１〜第４の分波器によれ
ば、内部接続端子α，βや外部入出力端子Ｔｘ，Ｒｘ，
ＡNT，ＧNDに識別記号が設けられる。このため、受信信
号の入力，出力部分や分岐部分等の多数の端子の役割を
簡単に識別することができ、その選択接続の際のボンデ
ィング作業の容易化を図ることが可能となる。これによ
り、当該分波器の取扱方法の簡易化を図ることが可能と
なる。 【００４０】 【００４１】 【００４２】 【００４３】 【００４４】 【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図４〜12は、本発明の実施例に係る分
波器及びその製造方法を説明する図である。 【００４５】（１）第１の実施例の説明 図４は、本発明の第１の実施例に係る分波器の構成図で
あり、図５は、その補足説明図であり、図６〜８はその
形成工程図をそれぞれ示している。 【００４６】例えば、受信信号の数〔ＭHz〕〜数Ｇ〔Ｍ
Hz〕の周波数帯を分離する分波器（以下第１の分波器と
いう）は、図４において、２つの弾性表面波帯域通過フ
ィルタ（以下単にフィルタ素子という）Ｆ１，Ｆ１，イ
ンピーダンス整合回路２３及び位相整合線路２４がセラ
ミック構造体内部20Ａに埋め込まれて成る。 【００４７】すなわち、セラミックパッケージ２０はキ
ャップ207 が設けられたセラミック構造体内部20Ａから
成り、その構造体内部20Ａは外部リード層201 と、第１
〜第３のグランドプレートＧ11〜Ｇ13に挟まれたφ形成
層202 ，中間グランド層203，Ｚ形成層204 ，最上グラ
ンド層205 から成る。 【００４８】また、外部リード層201 には、外部入出力
端子Ｔｘ，ＧND，ＡNT，Ｒｘが設けられる。なお、外部
入出力端子Ｔｘ，ＧND，ＡNT，Ｒｘはアンテナ端子に接
続される外部入力端子ＡNT，各種機器の接地線ＧNDに接
続される外部共通端子ＧND及び２つの受信機の入力部分
に接続される２つの外部出力端子Ｔｘ，Ｒｘを構成す
る。 【００４９】また、φ形成層202 は外部リード層201 の
上層に設けられた第１のグランドプレート（接地用電
極）Ｇ11を介在して設けられ、そのφ形成層202 には、
位相整合素子１４の一実施例となる位相整合線路２４が
設けられる。位相整合線路２４は、フィルタ素子１２の
周波数特性を補助するものであり、例えば、アンテナ系
の特性インピーダンスと受信ケーブルの特性インピーダ
ンスとの位相を調整するものである。 【００５０】なお、位相整合線路２４は図４（ｃ）に示
すように、外部リード層201 上の第１のグランドプレー
トＧ11と中間グランド層203 上の第２のグランドプレー
トＧ12を有するストリップライン構造から成る。例え
ば、幅ｗ，厚さｔの金，タングステン，銅等の金属スト
リップラインが誘電率εのφ形成層202 に設けられる。
また、中間グランド層203 は位相整合線路２４が設けら
れたφ形成層202 の上層に設けられる。 【００５１】また、Ｚ形成層204 は中間グランド層203
の上層に設けられた第２のグランドプレートＧ12を介在
して設けられ、そのＺ形成層204 には、インピーダンス
整合素子１３の一実施例となるインピーダンス整合回路
２３が設けられる。なお、インピーダンス整合回路２３
は、フィルタ素子１２の周波数特性を補助するものであ
り、例えば、使用周波数に係る特性インピーダンスを整
合するものである。 【００５２】インピーダンス整合回路２３は図４（ｂ）
に示すように、Ｚ形成層204 の第２のグランドプレート
Ｇ12と最上グランド層205 上の第３のグランドプレート
Ｇ13を有するストリップライン構造から成る。例えば、
幅ｗ，厚さｔの金，タングステン，銅等の金属ストリッ
プラインが高さｈの誘電率εのＺ形成層204 に設けられ
る。 【００５３】さらに、最上グランド層205 はインピーダ
ンス整合回路２３が設けられたＺ形成層204 の上層に設
けられる。その最上グランド層205 には、第３のグラン
ドプレートＧ13が設けられる。 【００５４】また、セラミック構造体内部20Ａの最上グ
ランド層205 の上部領域には、従来例と同様に、フィル
タ素子Ｆ１，Ｆ２の収納部が設けられ、その上部にキャ
ップ207 が覆われる。なお、２つの弾性表面波帯域通過
フィルタＦ１，Ｆ２は二以上のフィルタ素子１２の一例
であり、所定帯域周波数の通過特性を有するものであ
る。 【００５５】図５は、本発明の各実施例に係る分波器の
補足説明図であり、図５（ａ）は、その内部回路の接続
図であり、図５（ｂ）は、その弾性表面波帯域通過フィ
ルタの内部回路をそれぞれ示している。 【００５６】図５（ａ）において、当該分波器の内部回
路は、フィルタ素子（弾性表面波帯域通過フィルタ）Ｆ
１と位相整合線路２４が内部接続端子（Ａ１，Ｇnd）で
直列に接続され、フィルタ素子Ｆ２とインピーダンス整
合回路２３とが内部接続端子（Ｂ１，Ｇnd）で直列に接
続され、当該２系統のフィルタ回路が外部入力端子ＡNT
（Ｔ０，Ｇnd）に接続される。 【００５７】また、その２系統のフィルタ素子Ｆ１，Ｆ
２の出力部Ａ２，Ｂ２，Ｇnd１，Ｇnd２が外部出力端子
Ｔｘ（Ｔ２，Ｇnd）及び外部出力端子Ｒｘ（Ｔ３，Ｇn
d）に接続される。さらに、フィルタ素子Ｆ１，Ｆ２は
互いに異なる帯域の中心周波数を有しており、例えば、
フィルタ素子Ｆ１の帯域中心周波数ｆ１は887 〔ＭHz〕
に設定され、フィルタ素子Ｆ２の帯域中心周波数ｆ２は
932 〔ＭHz〕に設定され、ｆ１＜ｆ２の関係になってい
る。なお、弾性表面波帯域通過フィルタＦ１，Ｆ２の内
部回路は図５（ｂ）において、直列弾性表面波共振器Ｒ
１，Ｒ３，Ｒ４及び並列弾性表面波共振器Ｒ２，Ｒ６等
から構成される。 【００５８】このようにして、本発明の第１の実施例に
係る分波器によれば、図４に示すように二以上の弾性表
面波帯域通過フィルタＦ１，Ｆ２を格納した領域以外の
セラミック構造体内部20Ａに、フィルタ素子Ｆ１，Ｆ２
の周波数特性を補助するインピーダンス整合回路２３及
び位相整合線路２４が埋め込まれる。 【００５９】例えば、図１，図２（ａ）に示すように下
部にグランド層10Ｂを有するストリップライン構造から
成る位相整合線路２４の上層部に、同様に、上・下部に
グランド層10Ｂを有するストリップライン構造から成る
インピーダンス整合回路２３がセラミック構造体内部20
Ａに埋め込まれる。 【００６０】このため、フィルタ素子Ｆ１，Ｆ２の収納
部内の内部接続端子の配列等により電磁シールド，ある
いは、信号クロストークを防止することができ、フィル
タ素子Ｆ１，Ｆ２のアイソレーションを維持しつつ、そ
の小型化を図ることができる。 【００６１】すなわち、無線通信機器の使用条件等によ
り、その使用周波数の相違に基づいてインピーダンス整
合回路２３以外にその周波数特性を改善する素子，例え
ば、受信アンテナの特性インピーダンスに係る位相を調
整する位相調整線路２４を外部入力端子ＡNTに接続する
要求があった場合にも、インピーダンス整合回路２３の
下層部に、中間グランド層203 ，第２のグランドプレー
トＧ12を介在した位相調整線路２４がセラミック構造体
内部20Ａに埋め込まれることから、フィルタ素子Ｆ１，
Ｆ２の収納部内にその併設を強いられることが無くな
り、従来例のようにプリント基板等にそれを外装する方
法を採らなくても済み、そのコンパクト化が図られる。 【００６２】これにより、位相調整線路２４につき、外
部回路に依存することなく、そのアイソレーションや相
互作用を良好な状態に維持しつつ、それを１つのセラミ
ックパッケージ２０に収納して一体化をすることがで
き、その極力小型化を図ることが可能となる。 【００６３】図６〜８は、本発明の第１の実施例に係る
分波器の形成工程図である。例えば、受信信号の数〔Ｍ
Hz〕〜数Ｇ〔ＭHz〕の周波数帯を分離する第１の分波器
を形成する場合、図６（ａ）において、まず、外部入出
力端子Ｔｘ，ＧND，Ｒｘ，ＡNTが割当られ、その配線用
スルーホールが設けられた耐熱層状基板部１１の一例と
なるシート状のセラミック基板（外部リード層201 ）上
に第１のグランドプレートＧ11や位相調整線路２４の形
成領域24Ａが割当られたφ形成層202 を順次積層する。 【００６４】次に、図６（ｂ）において、φ形成層202
の形成領域24Ａに位相調整線路２４を形成する。例え
ば、５０〔Ω〕の特性インピーダンスを形成する場合、
幅ｗ，厚さｔの金，タングステン，銅等の金属ストリッ
プラインがφ形成層202 に設けられる（図４（ｂ）参
照）。なお、特性インピーダンスＺｏは、ストリップラ
インの幅ｗ，厚さｔ，そのグランドプレート間を高さ
ｈ，その静電容量をＣF とすると、ｗ／ｈ≧0.35の場合
に（１）式により与えられる。 【００６５】 【数１】【００６６】また、ｗ／ｈ≧0.35の場合のその電気長Ｄ
は（２）式により与えられる。 【００６７】 【数２】 【００６８】なお、インピーダンス整合回路２３と位相
調整線路（位相整合線路）２４とを同一平面に形成する
場合には、インピーダンス整合回路２３と位相調整線路
２４とを直交させて配置をする。 【００６９】次いで、図６（ｃ）において、位相調整線
路２４が形成されたφ形成層202 の上層に中間グランド
層203 及び第２のグランドプレートＧ12やインピーダン
ス整合回路２３の形成領域24Ａが割当られたＺ形成層20
4 を順次積層する。 【００７０】その後、図７（ａ）において、Ｚ形成層20
4 の形成領域23Ａにインピーダンス整合回路２３を形成
する。例えば、並列インダクタンスを幅ｗ，厚さｔの
金，タングステン，銅等の金属ストリップラインをＺ形
成層204 に設ける（図４（ｃ）参照）。 【００７１】次に、図７（ｂ）において、インピーダン
ス整合回路２３が形成されたＺ形成層204 の上層に最上
グランド層205 及び第３のグランドプレートＧ３やフィ
ルタ素子Ｆ１，Ｆ２の接合領域22Ａが割当られたワイヤ
ーパッド層206 を順次積層する。 【００７２】その後、キャップ207 を除くセラミック構
造体内部20Ａから成る積層構造体を熱処理してセラミッ
クパッケージ２０を形成する。この際の積層構造体の焼
結温度は数百〔°Ｃ〕程度である。 【００７３】これにより、各外部リード層201 ，φ形成
層202 ，中間グランド層203 ，Ｚ形成層204 ，最上グラ
ンド層205 及び第１〜第３のグランドプレートＧ11〜Ｇ
13が予め配置された配線用スルーホルの金属が溶融結合
することにより、電気的に接続され、フィルタ素子Ｆ
１，Ｆ２を除くセラミック構造体内部20Ａを有するセラ
ミックパッケージ２０が形成される（図５（ａ）参
照）。 【００７４】その後、図８（ａ）において、セラミック
パッケージ２０のワイヤーパッド層206 にフィルタ素子
Ｆ１，Ｆ２の接合処理をする。例えば、フィルタ素子Ｆ
１，Ｆ２は最上グランド層205 上に露出する第３のグラ
ンドプレートＧ13にダイボンディングをする。なお、二
以上のフィルタ素子Ｆ１，Ｆ２を同一平面に形成する場
合には、当該フィルタ素子Ｆ１と他のフィルタ素子Ｆ２
とを直交させて配置をする。 【００７５】そして、図８（ｂ）において、ダイボンデ
ィングされたフィルタ素子Ｆ１，Ｆ２の端子Ａ１，Ａ
２，Ｂ１，Ｂ２，接地線Ｇnd１，Ｇnd２とワイヤーパッ
ド層206 の仕切り領域に露出する内部接続端子とを接続
処理する。例えば、その接続処理は、金線や銅線22Ｂ等
によりワイヤーボンディングをする。 【００７６】これにより、図４（ａ）に示されるような
受信信号の数〔ＭHz〕〜数Ｇ〔ＭHz〕の周波数帯を分離
する第１の分波器を形成することができる。このように
して、本発明の第１の実施例に係る分波器の形成方法に
よれば、図６〜８に示すように、位相調整線路２４やイ
ンピーダンス整合回路２３が形成され、かつ、その配線
処理されたセラミック積層構造体が熱処理される。 【００７７】例えば、当該位相調整線路２４やインピー
ダンス整合回路２３とが互いに直交した位置に配置さ
れ、それらが異平面に形成された場合に、第１のグラン
ドプレートＧ11，中間グランド層203 ，φ形成層202 及
び第２のグランドプレートＧ12により挟み込まれた位相
整合線路２４の上層部に、同様に、第３のグランドプレ
ートＧ13，最上グランド層205 ，Ｚ形成層204 及び第２
のグランドプレートＧ12により挟み込まれたインピーダ
ンス整合回路２３をセラミック構造体内部20Ａに埋め込
むことが可能となる。 【００７８】なお、位相接合線路２４の上部領域にイン
ピーダンス整合回路２３を設けているのは、位相接合線
路が５０〔Ω〕の特性インピーダンスＺｏにより構成さ
れ、インピーダンス整合回路２３を並列インダクタンス
により構成することにより、上下間の信号の影響が避け
られ、その位相回転時の調整が不要となるためである。
また、フィルタ素子Ｆ１，Ｆ２がある特定の周波数の信
号のみを通過させる機能であるため、分波先の回路から
当該分波器への信号流入がないことによる。 【００７９】このことから、一体化されたセラミック積
層構造体の接合領域（収納部）22Ａに、２つのフィルタ
素子Ｆ１，Ｆ２が接合配線されることにより、該フィル
タ素子Ｆ１，Ｆ２の収納部内の端子配列等により電磁シ
ールド，あるいは、信号クロストークを防止することが
できる。 【００８０】これにより、第１〜第３のグランドプレー
トＧ11〜Ｇ13により伝播路を多層構造にすることができ
る。この中間グランド層203 ，φ形成層202 ，Ｚ形成層
204，最上グランド層205 を第１〜第３のグランドプレ
ートＧ11〜Ｇ13で挟み込んだ多層構造により、インピー
ダンス整合回路２３や位相整合線路２４間の相互作用を
避けることができ、その回路引き回しを極力抑制をする
ことができ、その周波数特性を維持しつつ、フィルタ素
子Ｆ１，Ｆ２を単体パッケージに収納する場合に比べ
て、チップ面積の縮小化が図られ、製造歩留りの向上を
図ることが可能となる。 【００８１】（２）第２の実施例の説明 図９は、本発明の第２の実施例に係る分波器の構成図で
ある。なお、第１の実施例と異なるのは第２の実施例で
は、外部リード層301 にショートスタブ２５が設けら
れ、そのセラミック積層構造体が第１の実施例に比べて
薄型化されるものである。 【００８２】すなわち、セラミックパッケージ３０はキ
ャップ306 が設けられたセラミック積層構造体から成
り、その構造体内部30Ａは外部リード層301 と、第１，
第２のグランドプレートＧ21，Ｇ22に挟まれたφ形成層
302 ，Ｚ形成層303 ，最上グランド層304 から成る。 【００８３】また、外部リード層301 の外側には、外部
入出力端子Ｔｘ，ＧND，ＡNT，Ｒｘが設けられ、その内
側には、トラップ回路１５の一例となるショートスタブ
２５が設けられる。なお、ショートスタブ２５は３〔Ｇ
Hz〕に共振周波数のピーク値を有するものであり、特定
周波数の２倍，３倍波を抑制するものである。 【００８４】φ形成層302 は外部リード層301 の上層に
設けられた第１のグランドプレート（接地用電極）Ｇ21
を介在して設けられ、そのφ形成層302 には、第１の実
施例と同様に、位相整合線路２４が設けられる。 【００８５】また、Ｚ形成層303 はφ形成層302 の上層
に設けられ、そのＺ形成層303 には、第１の実施例と同
様に、インピーダンス整合回路３３が設けられる。な
お、インピーダンス整合回路３３と位相接合線路３４と
が同一平面において直交された位置に設けられている。 【００８６】さらに、インピーダンス整合回路３３と位
相接合線路３４とが最上グランド層304 上の第２のグラ
ンドプレートＧ22と外部リード層301 上の第１のグラン
ドプレートＧ21を共有するストリップライン構造から成
る。例えば、幅ｗ，厚さｔの金，タングステン，銅等の
金属ストリップラインが誘電率εのφ形成層302 ，Ｚ形
成層303 ，最上グランド層304 に設けられる。 【００８７】なお、その他の構成は第１の実施例と同様
であり、また、その形成方法についても、中間グランド
層とそのグランドプレートに係る工程が省略され、その
他は第１の実施例と同様となるため、その説明を省略す
る。 【００８８】このようにして、本発明の第２の実施例に
係る分波器によれば、図９に示すように、フィルタ素子
Ｆ１，Ｆ２を格納した領域以外に、３〔ＧHz〕に共振周
波数のピーク値を有するショートスタブ２５が設けら
れ、また、そのセラミック積層構造体が第１の実施例に
比べて薄型化される。 【００８９】このため、移動無線機やその他の通信機器
等の使用条件等により、その使用周波数の相違に基づい
て中心周波数帯域ｆｘ〔ＧHz〕を同調（帯域周波数通
過）させる場合に、その使用周波数の２倍，３倍波をシ
ョートスタブ２５により抑制することが可能となる。ま
た、インピーダンス整合回路３３以外のセラミック構造
体内部30Ａに埋め込まれたショートスタブ２５によりそ
の周波数特性を改善することが可能となる。 【００９０】これにより、当該分波器の性能の向上が図
られ、無線通信機器に対する信頼性の向上が図れる。 （３）第３の実施例の説明 図10は、本発明の第３の実施例に係る分波器の構成図で
あり、図10（ａ）は、その断面図であり、図10（ｂ）
は、その裏面の平面図をそれぞれ示している。 【００９１】なお、第３の実施例において、第１，第２
の実施例と異なる点は、各フィルタ素子Ｆ１，Ｆ２の第
１，第２のグランドプレートＧ21，Ｇ22に係る接地線ｇ
ndが外部入出力端子（表面実装用外部端子）Ｔｘ，Ｒ
ｘ，ＡNT，ＧNDに近い部分で共通接続され（図10（ａ）
参照）、これら外部端子のうち共通端子ＡNT以外の他の
外部端子Ｔｘ，Ｒｘ，ＧNDが共通端子ＡNTを基準にして
鏡面対称的に配置されていることである（図10（ｂ）参
照）。 【００９２】また、ショートスタブ２５が第１の実施例
と同様に外部リード層301 には無く、そのセラミック積
層構造体が第２の実施例と同様に薄型化が維持される。
すなわち、セラミックパッケージ３０はキャップ306
が設けられたセラミック積層構造体から成り、その構造
体内部30Ａは第２の実施例と同様に、外部リード層301
と、第１，第２のグランドプレートＧ21，Ｇ22に挟まれ
たφ形成層302 ，Ｚ形成層303 ，最上グランド層304 か
ら成る。 【００９３】また、外部リード層301 の外側には、外部
入出力端子Ｔｘ，ＧND，ＡNT，Ｒｘが設けられる。な
お、該外部入出力端子Ｔｘ，Ｒｘ，ＡNT，ＧNDは共通入
力端子ＡNTを基準にして外部出力端子Ｔｘ，Ｒｘ，ＧND
が鏡面対称的に配置される。 【００９４】φ形成層302 は外部リード層301 の上層に
設けられた第１のグランドプレート（接地用電極）Ｇ21
を介在して設けられ、そのφ形成層302 には、第１の実
施例と同様に、位相整合線路３４が設けられる。 【００９５】また、Ｚ形成層303 はφ形成層302 の上層
に設けられ、そのＺ形成層303 が第１の実施例の場合よ
りも厚く形成され、このＺ形成層303 には、第１の実施
例と同様に、インピーダンス整合回路３３が設けられ
る。なお、インピーダンス整合回路３３と位相整合線路
３４とは、同一平面において直交された位置に設けられ
ている。 【００９６】さらに、インピーダンス整合回路３３と位
相整合線路３４は、最上グランド層304 上の第２のグラ
ンドプレートＧ22と外部リード層301 上の第１のグラン
ドプレートＧ21を共有するストリップライン構造から成
る。例えば、幅ｗ，厚さｔの金，タングステン，銅等の
金属ストリップラインが誘電率εのφ形成層302 ，Ｚ形
成層303 ，最上グランド層304 に設けられる。 【００９７】なお、その他の構成は第１，第２の実施例
と同様であるため、その説明を省略する。このようにし
て、本発明の第３の実施例に係る分波器によれば、図10
に示すように、各フィルタ素子Ｆ１，Ｆ２の第１，第２
のグランドプレートＧ21, Ｇ22に係る接地線ｇndが、外
部入出力端子すなわち表面実装用外部端子Ｔｘ，Ｒｘ，
ＡNT，ＧNDに近い部分で共通接続される。 【００９８】このため、個々のフィルタ素子Ｆ１，Ｆ２
は、第１，第２のグランドプレートＧ21, Ｇ22を介在し
て各整合素子（インピーダンス整合回路３３、位相整合
線路３４）から電磁的に遮蔽される。その結果、各フィ
ルタ素子Ｆ１，Ｆ２と各整合素子３３，３４との間に信
号クロストークや電磁的影響等の相互作用が生じる余地
が無くなる。 また、本分波器をマザーボード上に実装し
て使用する場合、各フィルタ素子Ｆ１，Ｆ２及び各整合
素子３３，３４は、第１のグランドプレートＧ21を介在
してマザーボード上の配線から電磁的に遮蔽される。そ
の結果、分波器の各素子がマザーボード上の配線から受
ける電磁的影響を大いに抑制することができる。 さら
に、セラミック構造体内部30Ａに埋め込まれたインピー
ダンス整合回路３３及び位相整合線路３４の特性を単独
で調査することが可能となる。 【００９９】例えば、インピーダンス整合回路３３及び
位相整合線路３４の共通入力部分を外部入出力端子Ｔ
ｘ，Ｒｘ，ＡNT，ＧNDに近い部分で接続することによ
り、その検査や故障調査の際に、それを外部入出力端子
ＡNTを分断することで、容器内部を破壊することなく、
インピーダンス整合回路３３又は位相整合線路３４の電
気特性を単独で調査することが可能となる。これによ
り、当該分波器のメンテナンスの容易化を図ることが可
能となる。 【０１００】また、外部入出力端子Ｔｘ，Ｒｘ，ＡNT，
ＧNDの中の共通入力端子ＡNTを基準にして１組の外部出
力端子Ｔｘ，Ｒｘ，ＧNDが鏡面対称的に配置されるた
め、外部出力端子Ｔｘ，Ｒｘ，ＧND の左右両方向から
受信ケーブルや分波用ケーブルを接続することができ、
当該分波器の汎用性を高めることが可能となる。なお、
その大量生産に適し、コスト低減化に寄与する。 【０１０１】（４）第４の実施例の説明 図11，12は、本発明の第４の実施例に係る分波器の説明
図である。図11（ａ）は、その分波器の断面図であり、
図11（ｂ）はそのワイヤーパッド層に係る平面図をそれ
ぞれ示している。また、図12（ａ），（ｂ）は、ワイヤ
ーボンディング状態をそれぞれ示している。 【０１０２】なお、第１〜第３の実施例と異なるのは第
４の実施例では、内部接続端子α，βがワイヤーパッド
層406 に露出する各フィルタ素子Ｆ１，Ｆ２の格納仕切
り領域に独立に設けられ、また、該内部接続端子α，β
や外部入出力端子Ｔｘ，Ｒｘ，ＡNT，ＧNDに識別記号が
設けられる。 【０１０３】すなわち、セラミックパッケージ４０はキ
ャップ406 が設けられたセラミック積層構造体から成
り、その構造体内部40Ａは外部リード兼用φ形成層401
，中間グランド層402 及び第１，第２のグランドプレ
ートＧ31，Ｇ32に挟まれたＺ形成層403 ，最上グランド
層404 から成る。 【０１０４】また、外部リード兼用φ形成層401 の外側
には、外部入出力端子Ｔｘ，ＧND，ＡNT，Ｒｘが設けら
れ、外部リード兼用φ形成層401 には、位相整合線路４
４が設けられ、その上層に中間グランド層402 が設けら
れる。さらに、中間グランド層402 の上部に第１のグラ
ンドプレートＧ31を介在してＺ形成層403 が設けられ、
該Ｚ形成層403 には、第１〜第３の実施例と同様に、イ
ンピーダンス整合回路４４が設けられる。なお、インピ
ーダンス整合回路４４と位相接合線路４４とが異平面に
おいて直交された位置に設けられている。 【０１０５】さらに、位相整合線路４４は中間グランド
層402 の上部の第１のグランドプレートＧ31を有するス
トリップライン構造から成り、インピーダンス整合回路
４４は第１のグランドプレートＧ31と最上グランド層40
4 の上層に設けられた第２のグランドプレートＧ32を有
するストリップライン構造から成る。 【０１０６】さらに、最上グランド層404 の上部にはワ
イヤーパッド層405 が設けられ、該ワイヤーパッド層40
5 に露出する各フィルタ素子Ｆ１，Ｆ２の格納仕切り領
域に内部接続端子α，βが独立に設けられる。 【０１０７】例えば、図11（ｂ）において、外部入出力
端子Ｔｘ，Ｒｘ，ＡNT，ＧNDや位相整合線路４４に接続
された内部接続端子α，βに「Ｔｘ」，「Ｒｘ」，
「φ」，「ＡNT」，「ＧND」の識別記号が刻まれてい
る。 【０１０８】また、図12（ａ），（ｂ）は内部接続端子
α，βとフィルタ素子Ｆ１，Ｆ２との接続状態をそれぞ
れ示している。図12（ａ）は、フィルタ素子Ｆ１側に位
相整合線路４４を接続し、フィルタ素子Ｆ２側にインピ
ーダンス整合回路４３を接続する場合を示している。図
12（ａ）において、フィルタ素子Ｆ１の接地線Ｇnd，Ａ
１端子，Ａ２端子がそれぞれ内部接続端子α，βの「Ｇ
ND」，「Ｔｘ」，「φ」に接続される。なお、フィルタ
素子Ｆ２の接地線Ｇnd，Ｂ１端子，Ｂ２端子がそれぞれ
内部接続端子α，βの「ＧND」，「Ｒｘ」，「ＡNT」に
接続される。 【０１０９】さらに、図12（ｂ）は、フィルタ素子Ｆ１
側にインピーダンス整合回路４３を接続し、フィルタ素
子Ｆ２側に位相整合線路４４を接続する場合を示してい
る。図12（ｂ）において、フィルタ素子Ｆ１の接地線Ｇ
nd，Ａ１端子，Ａ２端子がそれぞれ内部接続端子α，β
の「ＧND」，「Ｔｘ」，「ＡNT」に接続される。なお、
フィルタ素子Ｆ２の接地線Ｇnd，Ｂ１端子，Ｂ２端子が
それぞれ内部接続端子α，βの「ＧND」，「Ｒｘ」，
「φ」に接続される。なお、その他の構成は第１〜第３
の実施例と同様であるため、その説明を省略する。 【０１１０】このようにして、本発明の第４の実施例に
係る分波器によれば、図12に示すように、インピーダン
ス整合回路４３及び位相整合線路４４に接続された内部
接続端子αや外部入出力端子Ｔｘ，Ｒｘ，ＡNT，ＧNDに
接続された内部接続端子βが各フィルタ素子Ｆ１，Ｆ２
がワイヤーパッド層405 に露出する格納仕切り領域に独
立に設けられる。 【０１１１】このため、無線通信機器の使用条件等によ
り、その使用周波数の相違に応じて、該格納仕切り領域
に独立に設けられた内部接続端子αや外部入出力端子Ｔ
ｘ，Ｒｘ，ＡNT，ＧNDに接続された内部接続端子βをボ
ンディングすることにより、インピーダンス整合回路４
３，位相整合線路４４やトラップ回路２５等を自由にフ
ィルタ素子Ｆ１，Ｆ２に選択接続をすることが可能とな
る。 【０１１２】これにより、各種無線通信機器に合わせた
分波器を構成することができ、第２の分波器と同様に、
当該分波器の汎用性を高めることが可能となる。なお、
本発明の第４の実施例によれば、内部接続端子α，βや
外部入出力端子Ｔｘ，Ｒｘ，ＡNT，ＧNDに識別記号が設
けられる。 【０１１３】このため、受信信号の入力，出力部分や分
岐部分等の多数の端子の役割を簡単に識別することがで
き、その選択接続の際のボンディング作業の容易化を図
ることが可能となる。これにより、当該分波器の取扱方
法の簡易化を図ることが可能となる。 【０１１４】 【発明の効果】以上説明したように、本発明に係る分波
器によれば、特性改善用回路素子及びフィルタ素子につ
いてそのアイソレーションを良好に維持し、且つ両者間
の相互作用を抑制すると共に、小型化を図ることが可能
となる。 また、本分波器をマザーボード上に実装した時
にマザーボード上の配線から受ける電磁的影響を大いに
抑制することが可能となる。 【０１１５】 【０１１６】 【０１１７】 【０１１８】 【０１１９】 【０１２０】 【０１２１】 【０１２２】 【０１２３】

【図面の簡単な説明】 【図１】本発明に係る分波器の原理図（その１）であ
る。 【図２】本発明に係る分波器の原理図（その２）であ
る。 【図３】本発明に係る分波器の原理図（その３）であ
る。 【図４】本発明の第１の実施例に係る分波器の構成図で
ある。 【図５】本発明の各実施例に係る分波器の補足説明図で
ある。 【図６】本発明の第１の実施例に係る分波器の形成工程
図（その１）である。 【図７】本発明の第１の実施例に係る分波器の形成工程
図（その２）である。 【図８】本発明の第１の実施例に係る分波器の形成工程
図（その３）である。 【図９】本発明の第２の実施例に係る分波器の構成図で
ある。 【図１０】本発明の第３の実施例に係る分波器の構成図
である。 【図１１】本発明の第４の実施例に係る分波器の構成図
である。 【図１２】本発明の第４の実施例に係る分波器の補足説
明図である。 【図１３】従来例に係る分波器の説明図である。 【符号の説明】 １０…容器、１１…耐熱層状基板部、１２…フィルタ素
子、１３…インピーダンス整合素子、１４…位相調整素
子、１５…トラップ回路、10Ａ…容器構造体内部、10Ｂ
…グランド層、Ｔｘ，Ｒｘ，ＡNT，ＧND…外部入出力端
子、ｇnd…接地線、α，β…内部接続端子。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−69012（ＪＰ，Ａ) 特開 平１−233906（ＪＰ，Ａ) 特開 平１−298797（ＪＰ，Ａ) 特開 平３−220911（ＪＰ，Ａ) 特開 平２−29109（ＪＰ，Ａ) 特開 昭62−171327（ＪＰ，Ａ) 特開 平２−290307（ＪＰ，Ａ) 実開 平３−10643（ＪＰ，Ｕ)

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 一方の面に複数の表面実装用外部端子が
   設けられ、他方の面に第１のグランド層が設けられた第
   １のセラミック層と、一方の面に 所定帯域周波数の通過特性を有する弾性表面
   波フィルタ素子が第２のグランド層を介して搭載された
   第２のセラミック層と、 前記第２のセラミック層の他方の面側であって前記第１
   のグランド層と前記第２のグランド層との間の領域内
   に、インピーダンス整合素子を設けた第３のセラミック
   層と、 前記第１のセラミック層の他方の面側であって前記第１
   のグランド層と前記第２のグランド層との間の領域内
   に、位相整合素子を設けた第４のセラミック層とを備え
   た ことを特徴とする分波器。