JP3417298B2 - 半導体素子のフィールド酸化膜製造方法 - Google Patents
半導体素子のフィールド酸化膜製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子のフィ
ールド酸化膜製造方法及びこれを含む半導体素子に関
し、特にＬＯＣＯＳ（Local Oxidation of Silicon）工
程でフィールド酸化膜を形成する方法に関する。
ールド酸化膜製造方法及びこれを含む半導体素子に関
し、特にＬＯＣＯＳ（Local Oxidation of Silicon）工
程でフィールド酸化膜を形成する方法に関する。
【０００２】
【従来の技術】従来技術に基づく素子分離膜形成工程
を、添付図面を参照して考察してみることにする。
を、添付図面を参照して考察してみることにする。
【０００３】図１ａ乃至図１ｄは、従来技術に基づく半
導体素子分離膜製造工程段階を示した断面図である。
導体素子分離膜製造工程段階を示した断面図である。
【０００４】先ず、図１ａは、パッド酸化膜（１２）と
窒化膜（１３）を半導体基板（１１）に積層した後、フ
ィールド領域の窒化膜（１３）とパッド酸化膜（１２）
をエッチングし素子分離マスクを形成してから半導体基
板（１１）に再び窒化膜を蒸着した後、乾式エッチング
で前記窒化膜をエッチングし前記素子分離マスクの側壁
に窒化膜スペーサー（１４）を形成する。
窒化膜（１３）を半導体基板（１１）に積層した後、フ
ィールド領域の窒化膜（１３）とパッド酸化膜（１２）
をエッチングし素子分離マスクを形成してから半導体基
板（１１）に再び窒化膜を蒸着した後、乾式エッチング
で前記窒化膜をエッチングし前記素子分離マスクの側壁
に窒化膜スペーサー（１４）を形成する。
【０００５】この際、窒化膜スペーサー（１４）を形成
する乾式エッチング工程では常に窒素（Ｎ）成分が含ま
れた高分子（Ｐ，nitrogen-containing polymer ）がフ
ィールド領域の半導体基板（１１）に残るようになる。
する乾式エッチング工程では常に窒素（Ｎ）成分が含ま
れた高分子（Ｐ，nitrogen-containing polymer ）がフ
ィールド領域の半導体基板（１１）に残るようになる。
【０００６】図１ｂは、露出した半導体基板（１１）を
酸化させリセス酸化膜（１５）を形成する。この過程で
高分子（Ｐ）がリセス酸化膜（１５）底部の半導体基板
（１１）に拡散されて（Ｐ′）いる。
酸化させリセス酸化膜（１５）を形成する。この過程で
高分子（Ｐ）がリセス酸化膜（１５）底部の半導体基板
（１１）に拡散されて（Ｐ′）いる。
【０００７】図１ｃは、前記リセス酸化膜（１５）を湿
式エッチングし半導体基板（１１）に溝（Ｔ）を形成し
た後、露出した半導体基板（１１）を酸化させフィール
ド酸化膜（１６）を形成する。
式エッチングし半導体基板（１１）に溝（Ｔ）を形成し
た後、露出した半導体基板（１１）を酸化させフィール
ド酸化膜（１６）を形成する。
【０００８】前記のように、従来の技術はリセス酸化膜
形成の後、湿式エッチングを行って半導体基板に溝を正
確な深さに形成することができる長所があるが、窒化膜
スペーサーを形成する乾式エッチング工程では窒素
（Ｎ）成分が含まれた高分子がフィールド領域の半導体
基板に残るようになる。
形成の後、湿式エッチングを行って半導体基板に溝を正
確な深さに形成することができる長所があるが、窒化膜
スペーサーを形成する乾式エッチング工程では窒素
（Ｎ）成分が含まれた高分子がフィールド領域の半導体
基板に残るようになる。
【０００９】参考に、メモリ素子のセル領域のように活
性領域／フィールド領域の比率が小さい所では窒化膜性
高分子の発生が少ないが、フィールド領域に比べ活性領
域が大きい周辺回路地域では窒化膜性高分子が多く残る
ことになる。
性領域／フィールド領域の比率が小さい所では窒化膜性
高分子の発生が少ないが、フィールド領域に比べ活性領
域が大きい周辺回路地域では窒化膜性高分子が多く残る
ことになる。
【００１０】一方、窒化膜スペーサーエッチング工程で
発生する窒化膜性高分子は外部に放出されたり、峡谷状
のフィールド領域に再蒸着（redeposition）されるが、
周辺回路地域のフィールド領域には高分子の発生量が多
いため高分子の一部がフィールド領域の溝の底に残るこ
とになる原理である。
発生する窒化膜性高分子は外部に放出されたり、峡谷状
のフィールド領域に再蒸着（redeposition）されるが、
周辺回路地域のフィールド領域には高分子の発生量が多
いため高分子の一部がフィールド領域の溝の底に残るこ
とになる原理である。
【００１１】また、前記窒化膜性高分子は半導体基板と
化学的に結合しているため通常的な湿式洗浄では容易に
除去されない。
化学的に結合しているため通常的な湿式洗浄では容易に
除去されない。
【００１２】一方、従来技術では一般にリセス酸化膜の
厚さが非常に薄いため、厚さ調節を容易にするため酸化
温度を約８００−９００℃程度の低い温度で行う。この
場合、前記図１ａに示す高分子（Ｐ）中の窒素成分はリ
セス酸化膜（１５）成長の際、リセス酸化膜と半導体基
板の界面に再び再分布することになり、前記図１ｃ工程
で弗酸系列の湿式エッチングでリセス酸化膜を除去して
も半導体基板に残ることになる。
厚さが非常に薄いため、厚さ調節を容易にするため酸化
温度を約８００−９００℃程度の低い温度で行う。この
場合、前記図１ａに示す高分子（Ｐ）中の窒素成分はリ
セス酸化膜（１５）成長の際、リセス酸化膜と半導体基
板の界面に再び再分布することになり、前記図１ｃ工程
で弗酸系列の湿式エッチングでリセス酸化膜を除去して
も半導体基板に残ることになる。
【００１３】一方、ＬＯＣＯＳ（LOCal Oxidation of S
ilicon）を基本にする素子分離工程ではフィールド酸化
温度が低くなるほど、酸化窓（oxidation window）が狭
くなるほどフィールド酸化膜の厚さが薄くなるフィール
ド酸化膜シーニング（thinning）が発生するが、これを
改善するため図２に示す実験データのようにフィールド
酸化温度を高めなければならない。フィールドシーニン
グが著しければフィールド寄生トランジスタの閾電圧と
パンチスルー電圧が低くなる問題が発生する。
ilicon）を基本にする素子分離工程ではフィールド酸化
温度が低くなるほど、酸化窓（oxidation window）が狭
くなるほどフィールド酸化膜の厚さが薄くなるフィール
ド酸化膜シーニング（thinning）が発生するが、これを
改善するため図２に示す実験データのようにフィールド
酸化温度を高めなければならない。フィールドシーニン
グが著しければフィールド寄生トランジスタの閾電圧と
パンチスルー電圧が低くなる問題が発生する。
【００１４】しかし、従来技術ではフィールド酸化膜を
成長させる温度が１０５０℃以上の場合、前記図１ｃの
窒素成分が熱的に活性化し瞬時に窒化膜に変化してフィ
ールド酸化膜成長を抑制させる。その結果、フィールド
酸化膜の未成長現象（Field-Oxide-Ungrown ；以下ＦＯ
Ｕという）が必ず発生し、前記図１ｄのように、フィー
ルド酸化膜の中央部位が成長しない現象が発生すること
になるのである。特に、ＦＯＵ現象が回路内のいずれか
一個所でも発生すればフィールド絶縁膜が生成されない
という意味なので、電気的ショートが発生し素子の作動
が不可能になる問題点が発生することになる。
成長させる温度が１０５０℃以上の場合、前記図１ｃの
窒素成分が熱的に活性化し瞬時に窒化膜に変化してフィ
ールド酸化膜成長を抑制させる。その結果、フィールド
酸化膜の未成長現象（Field-Oxide-Ungrown ；以下ＦＯ
Ｕという）が必ず発生し、前記図１ｄのように、フィー
ルド酸化膜の中央部位が成長しない現象が発生すること
になるのである。特に、ＦＯＵ現象が回路内のいずれか
一個所でも発生すればフィールド絶縁膜が生成されない
という意味なので、電気的ショートが発生し素子の作動
が不可能になる問題点が発生することになる。
【００１５】従って、従来の方法で１０５０℃以上の高
温工程を利用しフィールド酸化膜シーニング現象を改善
するためには、前記ＦＯＵ現象を解決しなければならな
いのである。
温工程を利用しフィールド酸化膜シーニング現象を改善
するためには、前記ＦＯＵ現象を解決しなければならな
いのである。
【００１６】
【発明が解決しようとする課題】本発明は、リセス酸化
膜形成工程で窒化膜性高分子を完全に除去しフィールド
酸化工程で１０５０℃以上の高温工程を用いても、ＦＯ
Ｕ現象が発生しないようにする半導体フィールド酸化膜
製造方法を提供することにその目的がある。
膜形成工程で窒化膜性高分子を完全に除去しフィールド
酸化工程で１０５０℃以上の高温工程を用いても、ＦＯ
Ｕ現象が発生しないようにする半導体フィールド酸化膜
製造方法を提供することにその目的がある。
【００１７】本発明は、リセス酸化膜形成工程で窒化膜
性高分子を完全に除去しフィールド酸化工程で１０５０
℃以上の高温工程を用いても、ＦＯＵ現象が発生しない
ようにする半導体フィールド酸化膜を含む半導体素子を
提供することにその目的がある。
性高分子を完全に除去しフィールド酸化工程で１０５０
℃以上の高温工程を用いても、ＦＯＵ現象が発生しない
ようにする半導体フィールド酸化膜を含む半導体素子を
提供することにその目的がある。
【００１８】
【課題を解決するための手段】前記目的を達成するため
本発明のフィールド酸化膜製造方法によれば、半導体基
板上部にパッド酸化膜及び窒化膜を順次形成する段階
と、予定されたフィールド領域の前記窒化膜、及びパッ
ド酸化膜を順次エッチングし半導体基板を露出させる段
階と、前記予定されたフィールド領域のエッチングされ
た窒化膜と、パッド酸化膜側壁に窒化膜スペーサーを形
成する段階と、前記露出した半導体基板を１０５０−１
２００℃の温度で熱酸化させリセス酸化膜を形成する段
階と、前記リセス酸化膜を除去し半導体基板上に所定の
溝を形成する段階と、前記溝により露出した半導体基板
を熱酸化させフィールド酸化膜を形成する段階に構成さ
れることを特徴とする。
本発明のフィールド酸化膜製造方法によれば、半導体基
板上部にパッド酸化膜及び窒化膜を順次形成する段階
と、予定されたフィールド領域の前記窒化膜、及びパッ
ド酸化膜を順次エッチングし半導体基板を露出させる段
階と、前記予定されたフィールド領域のエッチングされ
た窒化膜と、パッド酸化膜側壁に窒化膜スペーサーを形
成する段階と、前記露出した半導体基板を１０５０−１
２００℃の温度で熱酸化させリセス酸化膜を形成する段
階と、前記リセス酸化膜を除去し半導体基板上に所定の
溝を形成する段階と、前記溝により露出した半導体基板
を熱酸化させフィールド酸化膜を形成する段階に構成さ
れることを特徴とする。
【００１９】前記の目的を達成するための半導体素子に
おいて、フィールド領域の半導体基板を１０５０−１２
００℃程度の温度で酸化させリセス酸化膜を形成する段
階と、前記リセス酸化膜を除去し半導体基板上に溝を形
成する段階と、前記半導体基板を熱酸化させ、フィール
ド酸化膜を形成する段階を含んでなるフィールド酸化膜
を備えることを特徴とする。
おいて、フィールド領域の半導体基板を１０５０−１２
００℃程度の温度で酸化させリセス酸化膜を形成する段
階と、前記リセス酸化膜を除去し半導体基板上に溝を形
成する段階と、前記半導体基板を熱酸化させ、フィール
ド酸化膜を形成する段階を含んでなるフィールド酸化膜
を備えることを特徴とする。
【００２０】
【発明の実施の形態】以下、添付の図面を参照して本発
明の適切な実施形態に対する詳細な説明をすることにす
る。
明の適切な実施形態に対する詳細な説明をすることにす
る。
【００２１】図３ａ乃至図３ｆは、本発明の方法に伴う
半導体素子の素子分離膜製造工程段階を示す断面図であ
る。
半導体素子の素子分離膜製造工程段階を示す断面図であ
る。
【００２２】図３ａは、半導体基板（２１）を酸化させ
パッド酸化膜（２２）を形成し全体構造上部に窒化膜
（２３）を形成した後、フィールド領域にある窒化膜
（２３）とパッド酸化膜（２２）を除去した断面図であ
る。
パッド酸化膜（２２）を形成し全体構造上部に窒化膜
（２３）を形成した後、フィールド領域にある窒化膜
（２３）とパッド酸化膜（２２）を除去した断面図であ
る。
【００２３】図３ｂは、半導体基板（２１）の全体構造
上部に再び窒化膜（２４）を所定厚さに蒸着したものを
示す。
上部に再び窒化膜（２４）を所定厚さに蒸着したものを
示す。
【００２４】図３ｃは、乾式エッチングで前記窒化膜
（２４）をエッチングし窒化膜スペーサー（２４′）を
形成する。この際、前述したようにフィールド領域の中
央部位に窒化膜性高分子（Ｐ）が残ることになるのを示
す。前記高分子は半導体基板（２１）と化学的に結合し
ているため、通常的な湿式エッチングでは除去されな
い。
（２４）をエッチングし窒化膜スペーサー（２４′）を
形成する。この際、前述したようにフィールド領域の中
央部位に窒化膜性高分子（Ｐ）が残ることになるのを示
す。前記高分子は半導体基板（２１）と化学的に結合し
ているため、通常的な湿式エッチングでは除去されな
い。
【００２５】図３ｄは、半導体基板（２１）を１０５０
−１２００℃に酸化させ、前記窒化膜性高分子を瞬時に
窒化膜（Ｐ′，silicon nitride ）に状変化させること
により、２００−５００Åに成長するリセス酸化膜（２
５）の上部にそのまま残ることになるのを示す。
−１２００℃に酸化させ、前記窒化膜性高分子を瞬時に
窒化膜（Ｐ′，silicon nitride ）に状変化させること
により、２００−５００Åに成長するリセス酸化膜（２
５）の上部にそのまま残ることになるのを示す。
【００２６】この際、酸化温度を従来のように８００−
９００℃程度であれば、前記図１ｂのように高分子中の
窒素成分がリセス酸化膜（２５）と半導体基板（２１）
の界面に再分布することになる。
９００℃程度であれば、前記図１ｂのように高分子中の
窒素成分がリセス酸化膜（２５）と半導体基板（２１）
の界面に再分布することになる。
【００２７】従って、前記窒化膜性高分子（Ｐ）の再分
布を防止するためにはリセス酸化温度を１０５０−１２
００℃にし窒化膜性高分子を瞬時に窒化膜（Ｐ′，sili
connitride ）に状変化させる。厚さ調節を容易にする
ため乾式酸化を行うのが好ましい。
布を防止するためにはリセス酸化温度を１０５０−１２
００℃にし窒化膜性高分子を瞬時に窒化膜（Ｐ′，sili
connitride ）に状変化させる。厚さ調節を容易にする
ため乾式酸化を行うのが好ましい。
【００２８】図３ｅは、前記リセス酸化膜（２５）をＨ
Ｆ系列のエッチング溶液で湿式エッチングし溝（Ｔ）を
形成するとともに、前記リセス酸化膜（２５）上部にあ
る窒化膜（Ｐ′）も同時に除去されるのを示す。
Ｆ系列のエッチング溶液で湿式エッチングし溝（Ｔ）を
形成するとともに、前記リセス酸化膜（２５）上部にあ
る窒化膜（Ｐ′）も同時に除去されるのを示す。
【００２９】図３ｆは、露出した半導体基板（２１）を
１０５０−１２００℃で酸化させフィールド酸化膜（２
６）を形成したのを示すもので、１０５０−１２００℃
でフィールド酸化膜を成長させてもＦＯＵ現象が発生し
ないのは当然であり、フィールド酸化膜シーニング現象
を防止することができる。
１０５０−１２００℃で酸化させフィールド酸化膜（２
６）を形成したのを示すもので、１０５０−１２００℃
でフィールド酸化膜を成長させてもＦＯＵ現象が発生し
ないのは当然であり、フィールド酸化膜シーニング現象
を防止することができる。
【００３０】
【発明の効果】以上、前述したようにリセス酸化膜形成
工程の際、 リセス酸化温度を１０５０−１２００℃の高
温で成長させることにより、窒化膜性高分子を窒化膜に
状変化させリセス酸化膜除去時ともに前記窒化膜を除去
することができるため、フィールド酸化膜成長時にＦＯ
Ｕ現象が発生しないようにし、フィールド酸化膜シーニ
ング現象を改善させ半導体素子製造工程収率及び素子の
信頼性を向上させることができる。
工程の際、 リセス酸化温度を１０５０−１２００℃の高
温で成長させることにより、窒化膜性高分子を窒化膜に
状変化させリセス酸化膜除去時ともに前記窒化膜を除去
することができるため、フィールド酸化膜成長時にＦＯ
Ｕ現象が発生しないようにし、フィールド酸化膜シーニ
ング現象を改善させ半導体素子製造工程収率及び素子の
信頼性を向上させることができる。
【００３１】前記した本発明は前記実施形態に限定され
ず、数多い変形と本発明の技術的思想内で当分野の通常
の知識を有した者により明らかである。
ず、数多い変形と本発明の技術的思想内で当分野の通常
の知識を有した者により明らかである。
【図１ａ】従来の方法に伴う半導体素子のフィールド酸
化膜製造工程段階を示す断面図である。
化膜製造工程段階を示す断面図である。
【図１ｂ】従来の方法に伴う半導体素子のフィールド酸
化膜製造工程段階を示す断面図である。
化膜製造工程段階を示す断面図である。
【図１ｃ】従来の方法に伴う半導体素子のフィールド酸
化膜製造工程段階を示す断面図である。
化膜製造工程段階を示す断面図である。
【図１ｄ】従来の方法に伴う半導体素子のフィールド酸
化膜製造工程段階を示す断面図である。
化膜製造工程段階を示す断面図である。
【図２】フィールド酸化温度に伴うフィールド酸化膜厚
さを相対的に比較した実験データを示す図である。
さを相対的に比較した実験データを示す図である。
【図３ａ】本発明の方法に伴う半導体素子のフィールド
酸化膜製造工程段階を示す断面図である。
酸化膜製造工程段階を示す断面図である。
【図３ｂ】本発明の方法に伴う半導体素子のフィールド
酸化膜製造工程段階を示す断面図である。
酸化膜製造工程段階を示す断面図である。
【図３ｃ】本発明の方法に伴う半導体素子のフィールド
酸化膜製造工程段階を示す断面図である。
酸化膜製造工程段階を示す断面図である。
【図３ｄ】本発明の方法に伴う半導体素子のフィールド
酸化膜製造工程段階を示す断面図である。
酸化膜製造工程段階を示す断面図である。
【図３ｅ】本発明の方法に伴う半導体素子のフィールド
酸化膜製造工程段階を示す断面図である。
酸化膜製造工程段階を示す断面図である。
【図３ｆ】本発明の方法に伴う半導体素子のフィールド
酸化膜製造工程段階を示す断面図である。
酸化膜製造工程段階を示す断面図である。
１１、２１ シリコン基板
１２、２２ パッド酸化膜
１３、２３ 窒化膜
２４ 窒化膜
２４′ 窒化膜スペーサー
１５、２５ リセス酸化膜
１６、２６ フィールド酸化膜
Ｐ 窒化膜性高分子
Ｐ′ 窒化膜性高分子が状変化して生成された窒化膜
Ｔ リセスされたシリコン溝
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 金 鐘哲
大韓民国京畿道利川市夫鉢邑牙美里山
136−１ 現代電子産業株式会社内
(56)参考文献 特開 昭58−168264（ＪＰ，Ａ)
特開 昭61−51843（ＪＰ，Ａ)
特開 昭62−120051（ＪＰ，Ａ)
Ｂ．Ｊ．ＣＨＯ，Ｓ．Ａ．ＪＡＮＧ,
ｅｔ ａｌ，Ａｎｏｍａｌｏｕｓ Ｆｉ
ｅｌｄ−Ｏｘｉｄｅ−Ｕｎｇｒｏｗｔｈ
Ｐｈｅｎｏｍｅｎｏｎ ｉｎ Ｒｅｃ
ｅｓｓｅｄ Ｌｏｃａｌ Ｏｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ Ｉｓｏ
ｌａｔｉｏｎ Ｓｔｒｕｃｔｕｒｅ,
Ｊ．Ｅｌｅｃｔｒｏｎｃｈｅｍ．Ｓｏ
ｃ．，米国，1997年 ２月20日，Ｖｏ
ｌ．144，Ｎｏ．１，ｐ．320−326
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/316
H01L 21/76
Claims (7)
- 【請求項１】 半導体基板上部に素子分離マスクを形成
する段階と、 前記マスクの側壁に窒化膜スペーサーを形成する段階
と、 前記露出した半導体基板を１０５０−１２００℃の温度
で酸化させリセス酸化膜を形成する段階と、 前記リセス酸化膜を除去し半導体基板上に溝を形成する
段階と、 前記半導体基板を熱酸化させ、フィールド酸化膜を形成
する段階に構成されることを特徴とする半導体素子のフ
ィールド酸化膜製造方法。 - 【請求項２】 前記リセス酸化膜の厚さを２００−５０
０Åに形成することを特徴とする、請求項１記載の半導
体素子のフィールド酸化膜製造方法。 - 【請求項３】 前記リセス酸化膜を乾式酸化方法で形成
することを特徴とする、請求項１記載の半導体素子のフ
ィールド酸化膜製造方法。 - 【請求項４】 前記フィールド酸化膜を１０５０−１２
００℃温度で酸化させ形成することを特徴とする、請求
項１記載の半導体素子のフィールド酸化膜製造方法。 - 【請求項５】 前記素子分離マスクはパッド酸化膜と窒
化膜の積層構造となることを特徴とする、請求項１記載
の半導体素子のフィールド酸化膜製造方法。 - 【請求項６】 前記露出した半導体基板を１０５０−１
２００℃の温度で酸化させる工程は、前記窒化膜スペー
サーを形成する段階で生成された窒化膜高分子を窒化膜
に状変化させる工程を含むことを特徴とする、請求項１
記載の半導体素子のフィールド酸化膜製造方法。 - 【請求項７】 前記リセス酸化膜をＨＦ系列のエッチン
グ溶液で除去することを特徴とする、請求項１記載の半
導体素子のフィールド酸化膜製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970027720A KR100235950B1 (ko) | 1997-06-26 | 1997-06-26 | 반도체 소자의 필드 산화막 제조방법 |
| KR27720/1997 | 1997-06-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1126448A JPH1126448A (ja) | 1999-01-29 |
| JP3417298B2 true JP3417298B2 (ja) | 2003-06-16 |
Family
ID=19511446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16915598A Expired - Fee Related JP3417298B2 (ja) | 1997-06-26 | 1998-06-03 | 半導体素子のフィールド酸化膜製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6107144A (ja) |
| JP (1) | JP3417298B2 (ja) |
| KR (1) | KR100235950B1 (ja) |
| GB (1) | GB2326761B (ja) |
| TW (1) | TW449868B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6261909B1 (en) * | 1999-01-05 | 2001-07-17 | Advanced Micron Devices, Inc. | Semiconductor device having ultra shallow junctions and a reduced channel length and method for making same |
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1997
- 1997-06-26 KR KR1019970027720A patent/KR100235950B1/ko not_active IP Right Cessation
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- 1998-04-20 TW TW087105986A patent/TW449868B/zh not_active IP Right Cessation
- 1998-04-24 GB GB9808647A patent/GB2326761B/en not_active Expired - Fee Related
- 1998-05-04 US US09/070,911 patent/US6107144A/en not_active Expired - Fee Related
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| Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| GB9808647D0 (en) | 1998-06-24 |
| GB2326761A (en) | 1998-12-30 |
| KR100235950B1 (ko) | 1999-12-15 |
| TW449868B (en) | 2001-08-11 |
| US6107144A (en) | 2000-08-22 |
| KR19990003768A (ko) | 1999-01-15 |
| GB2326761B (en) | 2001-12-19 |
| JPH1126448A (ja) | 1999-01-29 |
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