JP3391282B2 - 電子部品の製造方法 - Google Patents

電子部品の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子などを
基板上に実装し、樹脂で封止した電子部品の製造方法に
関する。
【０００２】
【従来の技術】従来の電子部品の製造方法を、図9〜13
に基づいて説明する。なお、実際は一つの母基板に多数
の要素部品を実装して一つの母基板から多数の電子部品
を取るが、以下においては図の簡略化のために一つの母
基板から四つの電子部品が取れる図を用いて説明する。
まず、図9の斜視図に示すように所定の個所にスルーホ
ール112が形成されたプリント基板111を用意する。プリ
ント基板111には、表面に配線パターン113が形成され、
図9には示されていないが裏面には表面実装用の端子電
極が形成されている。そして、スルーホール112の内周
面に形成された電極により配線パターン113と端子電極
とがそれぞれ接続されている。なお、スルーホール112
内周面の電極や配線パターン113、端子電極は銅に金メ
ッキを施すことなどにより形成されている。さらに、ス
ルーホール112にははんだ119が充填されている。
【０００３】次に、図10の斜視図に示すようにプリント
基板111上にエポキシ樹脂や銀ペーストにより、半導体
素子114をダイアタッチし、金などからなるワイヤ115に
より半導体素子114と配線パターン113とをボンディング
する。その後、図11の斜視図に示すようにプリント基板
111周縁部にダム116を設け、ディスペンサにより熱硬化
型エポキシ樹脂117を、プリント基板111の半導体素子11
4が実装された面に塗布する。なお、このときスルーホ
ール112にははんだ119が充填されているので、塗布され
た樹脂117はスルーホール112内には浸入しない。そし
て、加熱、放置、紫外線照射などにより樹脂117を硬化
させる。
【０００４】さらに、スルーホール112のほぼ中心点を
通る線に沿ってダイシングブレードによって切断するこ
とにより分割し、図12の斜視図、そのW−W線断面図であ
る図13に示すようなスルーホール112内周面の電極が側
面電極118となり裏面に端子電極120が形成された電子部
品が得られる。
【０００５】
【発明が解決しようとする課題】従来の電子部品の製造
方法では、個々の電子部品に分割する前工程において封
止用の樹脂を最終的な段階にまで硬化させている。つま
りダイシングブレードにより切断する工程時には、既に
樹脂は高い硬度を有しているということである。このよ
うに樹脂が高い硬度を有している状態でダイシングを行
うと、図14の断面図に示すように、その衝撃により樹脂
内にマイクロクラック122が生じる恐れがある。樹脂に
マイクロクラック122が発生すると、そのマイクロクラ
ック122からの吸水によりさらに大きなクラックが発生
し、電子部品の信頼性が低下するという問題があった。
【０００６】また、封止用の樹脂を最終的な段階にまで
硬化させた後に個々の電子部品に切断する従来の電子部
品においては、樹脂の線膨張係数を変化させる目的など
により樹脂に添加されたフィラーなどが樹脂の切断面に
露出した状態となっている。フィラーなどが樹脂の切断
面に露出した状態では、樹脂表面は多数の孔が存在する
粗の状態であり、それらの孔から水分が吸収され電子部
品の信頼性が低下するという問題があった。
【０００７】さらに、プリント基板などの母基板の線膨
張係数とエポキシ樹脂などの封止用の樹脂の線膨張係数
とは異なる値を有し、さらに硬化する際に樹脂は収縮す
る。そのため、従来の電子部品の製造方法では、図15の
簡略側面図に示すように樹脂を硬化させる際に上記のよ
うな理由により母基板に反りが生じていた。ダイシング
工程においては、ダイシングを正確に行うために母基板
および樹脂が平坦である必要があるが、従来の電子部品
の製造方法ではダイシングの際に母基板が反っているた
めに母基板の反りを押さえながらダイシングを行わなけ
ればならないという問題があった。
【０００８】本発明の電子部品の製造方法は、上述の問
題を鑑みてなされたものであり、これらの問題を解決
し、製造工程を簡易化し信頼性の高い電子部品を供給で
きる電子部品の製造方法を提供することを目的としてい
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
本発明の電子部品の製造方法は、母基板を用意する工程
と、前記母基板上に要素部品を実装する工程と、前記要
素部品が実装された母基板面に樹脂を付加し、該樹脂を
Ｂステージ状態の範囲内で硬化をすすめる工程と、前記
要素部品が実装され樹脂が付加された母基板を分割する
工程と、分割された前記母基板の前記樹脂との接合部分
における分割された前記母基板の稜部が前記樹脂により
覆われるように、前記Bステージ状態の樹脂を本硬化さ
せる工程とを含んでなる。これにより、樹脂がBステー
ジの状態で個々の電子部品に分割できるので、分割の際
に母基板に反りが生じていることが無い。また、樹脂が
Bステージ状態の時に個々の電子部品に分割して、個々
の電子部品に分割した状態で樹脂を最終的な状態に本硬
化させているので、分割の際に生じたマイクロクラック
が本硬化の工程時に行われる樹脂の再溶融により除去で
きる。また、例えば、樹脂を一端仮硬化した後に再溶融
する方法を用い、その再溶融の際の温度や時間などを制
御すると、基板側面に適度に樹脂たれを起こすことがで
き、基板と樹脂との接合部分における基板の稜部が樹脂
により覆われることとなる。これにより、基板と樹脂と
の接合力が高まり、さらに基板と樹脂との接合部分から
の水分の浸入を防ぐことができる。
【００１０】さらに、請求項2記載の電子部品の製造方
法では、母基板を用意する工程と、前記母基板上に要素
部品を実装する工程と、前記要素部品が実装された母基
板面に樹脂を付加し、該樹脂をＢステージ状態の範囲内
で硬化をすすめる工程と、前記要素部品が実装され樹脂
が付加された母基板を分割する工程と、分割された前記
母基板の稜部が前記樹脂により覆われるように、前記B
ステージ状態の樹脂を本硬化させる工程とを含み、前記
要素部品が実装された母基板面に樹脂を付加し、該樹脂
をＢステージ状態の範囲内で硬化をすすめる工程におい
て、前記樹脂をBステージ状態の範囲内で硬化をすすめ
る前に、前記樹脂の表面にシートを被せる。これによ
り、表面張力などの力で樹脂の表面を平坦にすることが
でき、電子部品の実装時に使用される吸引装置にも対応
できるようになる。
【００１１】さらにまた、請求項3記載の電子部品の製
造方法では、前記樹脂がペレット樹脂である。これによ
り、樹脂を付加する際にダムなどの余分な部品が不必要
となる。
【００１２】さらにまた、請求項4記載の電子部品の製
造方法では、前記要素部品が格子状に配置されている。
これにより、分割の工程が容易となる。
【００１３】さらにまた、請求項5記載の電子部品の製
造方法では、前記Bステージ状態の樹脂を本硬化させる
工程において、個々の電子部品が間隔を隔てて配置され
るようにする。これにより、樹脂の再溶融で隣り合う電
子部品同士が接着し、そのまま本硬化されることによ
り、複数の電子部品が接着された状態になることが無く
なる。
【００１４】
【発明の実施の形態】以下、本発明の実施例である電子
部品の製造方法を、図1〜6に基づいて説明する。なお、
実際は一つの母基板に多数の要素部品を実装して一つの
母基板から多数の電子部品を取るが、以下においては図
の簡略化のために一つの母基板から四つの電子部品が取
れる図を用いて説明する。まず、図1の斜視図に示すよ
うに所定の個所にスルーホール12が形成されたプリント
基板11を用意する。プリント基板11には表面に配線パタ
ーン13が形成され、図1では図示されないが裏面には表
面実装用の端子電極が形成されている。そして、スルー
ホール12の内周面に形成された電極により配線パターン
13と端子電極とがそれぞれ接続されている。なお、スル
ーホール12内周面の電極や配線パターン13、端子電極は
銅に金メッキを施すことなどにより形成されている。さ
らに、スルーホール12にははんだ19が充填されている。
ここでは、母基板としてはガラスエポキシなどからなる
プリント基板を用いたが、アルミナ基板や多層誘電体基
板を用いてもよい。
【００１５】次に、図2の斜視図に示すようにプリント
基板11上にエポキシ樹脂や銀ペーストにより、要素部品
としての半導体素子14をダイアタッチし、金などからな
るワイヤ15により半導体素子14と配線パターン13とをボ
ンディングする。なお、ここでは要素部品として半導体
素子14を用いたが、容量素子やインダクタンス素子を要
素部品として用いても構わない。また、複数の要素部品
を個々の電子部品に実装したものであっても構わない。
【００１６】その後、図3の斜視図に示すようにプリン
ト基板11周縁部にダム16を設け、ディスペンサにより熱
硬化型エポキシ樹脂17を、プリント基板11の半導体素子
14が実装された面に塗布する。なお、このときに塗布さ
れる樹脂17はフィラーなどの添加物が添加されたいわゆ
るマトリクス樹脂を用いている。また、このときスルー
ホール12にははんだ19が充填されているので、塗布され
た樹脂17はスルーホール12内には浸入しない。樹脂17を
スルーホール12内に浸入させないために、ここではスル
ーホール12内にはんだ19を充填したが、例えばアルカリ
性の水溶液に溶解する樹脂を充填して、後の工程でアル
カリ性の水溶液で樹脂を溶解させたり、はんだ濡れ性の
よい金ペーストを充填してもよい。また、スルーホール
12の開口部に絶縁性フィルムを接着したり、ソルダーレ
ジストによってスルーホール12を塞ぐなどにより樹脂17
の浸入を防いでもよい。
【００１７】そして、加熱などにより樹脂17を硬化させ
るのであるが、このとき温度や時間を制御することによ
り樹脂17をBステージ状態の範囲内で硬化をすすめる。
このように樹脂17の硬化をBステージの状態に留めてお
けば、樹脂17の本硬化の際に発生するような大きな収縮
力が樹脂17に発生しないのでプリント基板11に反りが生
じない。なお、ここでは封止用の樹脂17として液状の熱
硬化型エポキシ樹脂を用いたが、特定の形状に形成する
ことができるエポキシペレットを用いてもよい。プリン
ト基板11の大きさに合うような形状にペレットを形成し
ておけば、樹脂17が流れることを防ぐためのダム16を設
ける必要が無くなり製造用部材の点数を減らすことがで
きる。
【００１８】さらに、スルーホール12のほぼ中心点を通
る線に沿ってダイシングブレードによって切断すること
により個々の電子部品に分割する。ここで、先の工程で
温度や時間による制御で樹脂17の硬化状態を制御してお
けば、ダイシングの際に加えられる熱により樹脂17が溶
解してダイシングブレードが目詰まりを起こさないよう
にすることができる。なお、ここではダイシングブレー
ドにより分割したが、ブレイクにより分割してもよい。
【００１９】続いてダイシングシート上でエキスパンド
リングにより開く、あるいはピックアップにより硬化用
のトレイに移し替えるなどして、個々の電子部品が密接
しないようにして再び加熱し、樹脂17を最終段階にまで
本硬化させる。ここで、樹脂17は加熱されることにより
溶融した後に硬化するので、前工程のダイシング時に発
生していた樹脂17のマイクロクラックも溶融により除去
される。また、ダイシングの後には樹脂17の切断面は樹
脂17に添加されたフィラーなどが露出した状態であり、
したがって樹脂17の切断面は多数の孔が存在する粗な状
態であった。しかしながら、樹脂17を溶融することによ
り樹脂17の表面は緻密な樹脂膜で覆われることとなる。
これにより、樹脂17表面から水分が吸収されにくくな
り、電子部品の信頼性が向上する。こうして図4の斜視
図、そのX−X線断面図である図5に示すようなスルーホ
ール12内周面の電極が側面電極18となり裏面に端子電極
20が形成された電子部品が得られる。なお、樹脂17を本
硬化する際の加熱時間を制御することにより電子部品周
縁部に適度な樹脂たれを起こすことができ、それにより
図6の断面図に示すような基板側面の一部が樹脂17によ
り覆われた電子部品を得ることができる。これにより、
樹脂17とプリント基板11との接合部分の強度がさらに上
がり、また接合部分における基板の稜部からの吸水も無
くなって電子部品の耐湿性も向上する。
【００２０】なお、この実施例においてはスルーホール
を形成したプリント基板を用いて説明したが、本発明の
電子部品の製造方法はこれに限るものではない。すなわ
ち、外部との接続に用いられる端子構造はLGAやBGAタイ
プのものでもよく、母基板を分割するものであれば本発
明は適用可能である。
【００２１】次に、本発明の第二の実施例である電子部
品の製造方法を、図7、8に基づいて説明する。なお、第
一の実施例と大筋において同一であるため、先の実施例
と同一部には同符号を付し、本実施例特有の部分につい
てのみ説明する。本実施例においては、半導体素子14が
実装されたプリント基板11に封止用の熱硬化型エポキシ
樹脂17を塗布した後、図7の斜視図に示すように塗布さ
れた樹脂17の天面に気泡が入らないように注意して、樹
脂などからなるシート21を封止用の樹脂17の表面に被せ
る。その後、加熱することにより封止用の樹脂17をBス
テージの状態にする。この工程を経ることにより得られ
る電子部品は、封止用の樹脂17の表面が樹脂などからな
るシート21によって図8の断面図に示すように平坦にな
る。これにより、電子部品の実装の際に用いられる吸引
装置などにも対応できるようになって利便性が増す。な
お、この実施例においては樹脂などからなるシート21を
用いたが、ガラス繊維などからなる不織布を封止用の樹
脂17の表面に被せるシートとして用いてもよい。また、
あらかじめ樹脂からなるシートが貼り付けてあるペレッ
トや既に不織布に樹脂が含浸させてあるようなものを母
基板に載置して加熱することにより樹脂を硬化させても
よい。
【００２２】
【発明の効果】以上のように本発明によれば、要素部品
が実装された母基板に樹脂を付加し、Bステージ状態の
範囲内で硬化をすすめて個々の電子部品に分割した後、
再び樹脂を本硬化させた。これにより、分割の際に生じ
ていた樹脂のマイクロクラックも、樹脂の本硬化の際に
樹脂の再溶融が行われるために除去され信頼性の高い電
子部品が得られる。また、分割する前のBステージの状
態では樹脂の収縮力が大きくないので、母基板に反りが
起きず分割工程が容易になり、電子部品の製造が簡易化
される。
【図面の簡単な説明】
【図１】 本発明の第一の実施例における電子部品の製
造方法の一工程を示す斜視図である。
【図２】 本発明の第一の実施例における電子部品の製
造方法の一工程を示す斜視図である。
【図３】 本発明の第一の実施例における電子部品の製
造方法の一工程を示す斜視図である。
【図４】 本発明の電子部品の製造方法によって得られ
る電子部品の斜視図である。
【図５】 図4におけるX−X線断面図である。
【図６】 本発明の電子部品の製造方法によって得られ
る他の電子部品の斜視図である。
【図７】 本発明の第二の実施例における電子部品の製
造方法の一工程を示す斜視図である。
【図８】 本発明の第二の実施例における電子部品の製
造方法で得られる電子部品の断面図である。
【図９】 従来の電子部品の製造方法の一工程を示す斜
視図である。
【図１０】 従来の電子部品の製造方法の一工程を示す
斜視図である。
【図１１】 従来の電子部品の製造方法の一工程を示す
斜視図である。
【図１２】 従来の電子部品の製造方法によって得られ
る電子部品の斜視図である。
【図１３】 図12におけるW−W線断面図である。
【図１４】 従来の電子部品の製造方法によって得られ
るマイクロクラックが発生した電子部品の断面図であ
る。
【図１５】 基板の反りを表す簡略側面図である。
【符号の説明】
11 プリント基板 12 スルーホール 13 配線パターン 14 半導体素子 15 ワイヤ 16 ダム 17 樹脂 18 側面電極 19 はんだ 20 端子電極 21 シート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−135252（ＪＰ，Ａ) 特開 平１−319948（ＪＰ，Ａ) 特開 平９−232764（ＪＰ，Ａ) 特開 平４−111388（ＪＰ，Ａ) 特開 平７−211738（ＪＰ，Ａ) 特開 平９−64244（ＪＰ，Ａ) 特開 平11−238744（ＪＰ，Ａ) 特開 平10−284525（ＪＰ，Ａ) 特開2000−155822（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/56

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 母基板を用意する工程と、前記母基板上
    に要素部品を実装する工程と、前記要素部品が実装され
    た母基板面に樹脂を付加し、該樹脂をＢステージ状態の
    範囲内で硬化をすすめる工程と、前記要素部品が実装さ
    れ樹脂が付加された母基板を分割する工程と、分割され
    た前記母基板の前記樹脂との接合部分における分割され
    た前記母基板の稜部が前記樹脂により覆われるように、
    前記Bステージ状態の樹脂を本硬化させる工程とを含ん
    でなることを特徴とする電子部品の製造方法。
  2. 【請求項２】 母基板を用意する工程と、前記母基板上
    に要素部品を実装する工程と、前記要素部品が実装され
    た母基板面に樹脂を付加し、該樹脂をＢステージ状態の
    範囲内で硬化をすすめる工程と、前記要素部品が実装さ
    れ樹脂が付加された母基板を分割する工程と、分割され
    た前記母基板の稜部が前記樹脂により覆われるように、
    前記Bステージ状態の樹脂を本硬化させる工程とを含
    み、 前記要素部品が実装された母基板面に樹脂を付加し、該
    樹脂をＢステージ状態の範囲内で硬化をすすめる工程に
    おいて、前記樹脂をBステージ状態の範囲内で硬化をす
    すめる前に、前記樹脂の表面にシートを被せることを特
    徴とする電子部品の製造方法。
  3. 【請求項３】 前記樹脂がペレット樹脂であることを特
    徴とする請求項1または2記載の電子部品の製造方法。
  4. 【請求項４】 前記要素部品が格子状に配置されている
    ことを特徴とする請求項1、2または3記載の電子部品の
    製造方法。
  5. 【請求項５】 前記Bステージ状態の樹脂を本硬化させ
    る工程において、個々の電子部品が間隔を隔てて配置さ
    れるようにすることを特徴とする請求項1、2、3または4
    記載の電子部品の製造方法。
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US09/336,531 US6243945B1 (en) 1998-07-02 1999-06-18 Method for manufacturing electronic parts
EP99112180A EP0969502B1 (en) 1998-07-02 1999-06-24 Resin encapsulated electronic parts and method of manufacturing the same
DE69940237T DE69940237D1 (de) 1998-07-02 1999-06-24 Harzverkapselte elektronische Bauteile und deren Herstellungsverfahren
US09/753,803 US20010006456A1 (en) 1998-07-02 2001-01-03 Method of manufacturing electronic parts

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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6523254B1 (en) * 2000-04-19 2003-02-25 Micron Technology, Inc. Method for gate blocking x-outs during a molding process
US20020130444A1 (en) * 2001-03-15 2002-09-19 Gareth Hougham Post cure hardening of siloxane stamps for microcontact printing
JP3789410B2 (ja) * 2002-08-29 2006-06-21 富士通メディアデバイス株式会社 表面実装型電子部品モジュールおよびその製造方法
EP1779421A1 (en) * 2004-08-06 2007-05-02 Hitek Power Corporation Selective encapsulation of electronic components
JP2007207921A (ja) * 2006-01-31 2007-08-16 Stanley Electric Co Ltd 表面実装型光半導体デバイスの製造方法
JP5113627B2 (ja) * 2007-06-12 2013-01-09 日本電波工業株式会社 電子部品及びその製造方法
JP2009109472A (ja) * 2007-10-10 2009-05-21 Epson Toyocom Corp 電子デバイス及び電子モジュール並びにこれらの製造方法
WO2009047542A1 (en) * 2007-10-12 2009-04-16 Ineos Fluor Holdings Limited Heat transfer compositions
TW200941599A (en) * 2008-03-18 2009-10-01 Lingsen Precision Ind Ltd Method for fabricating a stack-type IC chip package
US7666711B2 (en) * 2008-05-27 2010-02-23 Stats Chippac, Ltd. Semiconductor device and method of forming double-sided through vias in saw streets
JP5317548B2 (ja) * 2008-06-23 2013-10-16 スパンション エルエルシー 半導体装置、及びその製造方法
TWI483418B (zh) * 2009-04-09 2015-05-01 Lextar Electronics Corp 發光二極體封裝方法
US8362368B2 (en) * 2009-04-27 2013-01-29 Ultrasource, Inc. Method and apparatus for an improved filled via
DE102014202830B4 (de) * 2014-02-17 2022-10-06 Robert Bosch Gmbh Herstellungsverfahren für einen mit transparenten Platten bestückten Wafer
KR102368069B1 (ko) * 2014-10-22 2022-02-25 삼성전자주식회사 반도체 패키지의 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3263304A (en) * 1963-01-03 1966-08-02 Western Electric Co Method for mounting electrical circuitry
FR2490917A1 (fr) * 1980-09-02 1982-03-26 Motorola Semiconducteurs Boitier pour circuit electrique et procede de fabrication
JPH0229406B2 (ja) * 1982-06-25 1990-06-29 Sanei Kinzoku Kogyo Kk Ichimainogenbanyorikibantobotantoodojiniseikeisuruhohooyobisochi
US4846032A (en) * 1988-05-31 1989-07-11 American Telephone And Telegraph Company Device and method for separating printed circuit boards
JPH0393119A (ja) * 1989-09-05 1991-04-18 Fujitsu Ltd キーボードの製造方法
JP2994219B2 (ja) * 1994-05-24 1999-12-27 シャープ株式会社 半導体デバイスの製造方法
JP3541491B2 (ja) * 1994-06-22 2004-07-14 セイコーエプソン株式会社 電子部品
JPH0883866A (ja) * 1994-07-15 1996-03-26 Shinko Electric Ind Co Ltd 片面樹脂封止型半導体装置の製造方法及びこれに用いるキャリアフレーム
US5640746A (en) * 1995-08-15 1997-06-24 Motorola, Inc. Method of hermetically encapsulating a crystal oscillator using a thermoplastic shell
US5612513A (en) * 1995-09-19 1997-03-18 Micron Communications, Inc. Article and method of manufacturing an enclosed electrical circuit using an encapsulant
US5776798A (en) * 1996-09-04 1998-07-07 Motorola, Inc. Semiconductor package and method thereof

Also Published As

Publication number Publication date
US20010006456A1 (en) 2001-07-05
JP2000082714A (ja) 2000-03-21
EP0969502A2 (en) 2000-01-05
DE69940237D1 (de) 2009-02-26
EP0969502B1 (en) 2009-01-07
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