JP3379255B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関するものである。

【０００２】

【従来の技術】従来、半導体基板中への不純物の導入及
び不純物領域の形成は、基板を所望の不純物を含む雰囲
気中に置き熱処理を行なうといった基板表面からの熱拡
散による方法、又、所望の不純物をイオン注入法により
基板に導入し不純物の活性化の為の熱処理を加えるとい
った方法がある。

【０００３】これらの方法を用いた時の基板内での不純
物の分布状態を図８を用いて説明する。縦軸は不純物濃
度、横軸は距離を示す。まず、熱拡散による導入では、
不純物は基板表面から侵入し、かつその不純物はこの熱
処理中に拡散していく。この為、不純物の分布１０３
は、表面で高濃度になりその後表面から深くなるにつ
れ、なだらかに減少していく。イオン注入と熱処理を用
いた場合、一回のイオン注入について不純物の分布状態
はいわゆるガウス分布となり、加速エネルギーにより濃
度のピーク位置は決定する。又同一不純物で種々の加速
エネルギー、ドーズ量のイオン注入を行なった場合の分
布は個々の注入についての分布が重なりあい個々の位置
で加算された分布状態となる。

【０００４】ところで、半導体装置ではより一層の微細
化を行なうことで、集積度の向上や、性能の向上を図っ
てきている。微細化を行なう手段の１つとして、半導体
基板中に導入した導電型不純物の拡散の抑制がある。こ
れは、基板表面に対して水平もしくは垂直方向への不純
物の広がりを抑制することで、微細化した個々の素子同
士が、物理的に又電気的に短絡することなく動作させる
ことを目的とした方法である。具体的には、熱処理工程
の温度を低温化する又は時間を短縮化する方法、例えば
MOS型トランジスタのソ−ス／ドレインの様に基板表面
付近に不純物領域を形成する場合には不純物の導入を、
イオン注入法であればその注入エネルギーを低くするな
どして、浅くする方法などである。

【０００５】図９を用いてMOS型構造について説明す
る。MOS型トランジスタは一般に素子分離１２１、ゲー
ト電極１２２、ソ−ス／ドレイン領域１２８からなる。
他に、MOS型トランジスタの構造では、信頼性を確保す
る為のゲート直下のソ−ス／ドレイン濃度を薄くする例
えばLDD(Lightly Doped Drain)領域１２５形成、短チャ
ネル効果抑制の為に基板濃度を基板内の所定の位置のみ
濃くする例えばP.T.S.(punch through stop)領域１２６
形成、分離耐圧向上の為に素子分離領域直下の基板濃度
を濃くする例えばC.S.(channel stop)領域１２４形成な
どが取り入れられ、性能の向上が図られている。又、こ
れらの不純物領域の形成は上記述べた所望の不純物の熱
拡散、又はイオン注入と熱処理の組み合わせにより行な
われている。

【０００６】

【発明が解決しようとする課題】しかしながら上記のよ
うな、熱拡散やイオン注入と熱処理の組み合わせで不純
物領域を形成する方法では、図８を用いて説明すると、
不純物の分布状態は、領域内部で高濃度のピーク位置を
持ち、そのすぐ前後の位置から濃度の分布は急峻となっ
てしまう、つまり浅いが急峻な分布１０４となるか、あ
るいは領域内部の分布状態が緩やかであっても不純物が
かなり拡散して水平／垂直両方向に広がってしまう、つ
まり緩やかだが深い分布１０５になってしまう。

【０００７】この時、不純物領域と基板との間でP-N接
合１１１が形成されるが、不純物の分布状態が不純物領
域内部で高濃度のピークを持ち、このピーク位置からテ
ール位置まで急峻な分布である場合、不純物領域の電位
が変化し、これに伴い空乏層幅が変化すると不純物領域
の濃度分布が急峻な為に接合リーク電流の変化量も急激
になってしまい基板電位も大きく変化してしまうといっ
た問題が生じてくる。又、不純物の濃度も高くなるため
接合リーク電流そのものも増加してしまい回路を構成し
た際の消費電力が増加してしまうといった問題が生じて
くる。

【０００８】又、形成工程を簡略的にした場合では、不
純物領域内部の分布状態が緩やかにする為にはイオン注
入で導入した不純物を熱処理により十分に拡散させる必
要がある。この場合は不純物領域が広がることから微細
化をはかることが困難になるといった問題が生じてく
る。

【０００９】他に不純物領域内部の分布を緩やかにし、
且つ不純物領域を水平及び垂直方向に拡散させない方法
には例えば図８(b)に示す方法がある。即ち、不純物導
入のイオン注入を加速エネルギーを段階的に変えて多数
回１０６行ない、活性化の熱処理を低温でかつ短時間行
なう。この方法では前記の様な問題を生じる分布状態に
ならない。しかしながらこの方法では、不純物導入の為
のイオン注入を、加速エネルギーを変えて多数回実施す
る必要があり、工程増加によるコストの増加が生じてし
まうといった問題がある。

【００１０】従って、本発明の目的は、不純物領域を基
板内水平及び垂直方向で広げず、微細化を図ったまま
で、基板内に形成した不純物領域と基板間の P-N 接合
について、不純物又は基板の電位を変化させた時に発生
する接合リーク電流の急激な変化及び増加を抑制する半
導体装置、及びその製造方法を提供することにある。

【００１１】

【００１２】

【００１３】

【００１４】

【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は上記問題点に鑑み、MOS型トランジスタ
のソース／ドレイン領域を、基板内水平及び垂直方向で
広げず、微細化を図ったままで、基板内に形成したソー
ス／ドレイン領域と基板間のP-N接合について、不純物
又は基板の電位を変化させた時に発生する接合リーク電
流の急激な変化及び増加を抑制する半導体装置の製造方
法を提供するものである。この為の構成として、一導電
型半導体基板表面に素子分離領域とMOS型トランジスタ
領域となる部分を形成する工程（ａ）と、前記MOS型ト
ランジスタ領域となる部分にゲート電極を形成する工程
（ｂ）と、前記工程（ｂ）の後に、他導電型の不純物を
イオン注入で導入し、ソース・ドレイン領域を形成する
工程（ｃ）と、前記工程（ｃ）の後に、フッ素をイオン
注入して前記ソース・ドレイン領域の底部にフッ素領域
を形成する工程（ｄ）と、前記工程（ｄ）の後に、前記
基板に熱処理を施す工程（ｅ）とを備え、前記フッ素の
イオン注入では、前記フッ素のイオン注入直後における
フッ素の濃度分布のピーク位置が、前記他導電型の不純
物のイオン注入直後における前記他導電型の不純物の濃
度分布のピーク位置を越えるように設定されていること
を特徴とする。

【００１５】

【００１６】本発明の第２の半導体装置の製造方法は上
記問題点に鑑み、MOS型トランジスタのLDD領域を、基板
内水平及び垂直方向で広げず、微細化を図ったままで、
基板内に形成したソース／ドレイン領域と基板間のP-N
接合について、不純物又は基板の電位を変化させた時に
発生する接合リーク電流の急激な変化及び増加を抑制す
る半導体装置の製造方法を提供するものである。この為
の構成として、一導電型半導体基板表面に素子分離領域
とMOS型トランジスタ領域となる部分を形成する工程
（ａ）と、前記MOS型トランジスタ領域となる部分にゲ
ート電極を形成する工程（ｂ）と、前記工程（ｂ）の後
に、他導電型の不純物をイオン注入で導入し、薄い濃度
の不純物領域を形成する工程（ｃ）と、前記工程（ｃ）
の後に、フッ素をイオン注入して前記薄い濃度の不純物
領域の底部にフッ素領域を形成する工程（ｄ）と、前記
工程（ｄ）の後に、前記基板に熱処理を施す工程（ｅ）
と、前記工程（ｅ）の後に、前記ゲート電極の側面上に
サイドウォールを形成する工程（ｆ）と、前記工程
（ｆ）の後に、前記他導電型の不純物をイオン注入で導
入し、ソース／ドレイン領域を形成する工程（ｇ）とを
備え、前記フッ素のイオン注入では、前記フッ素のイオ
ン注入直後におけるフッ素の濃度分布のピーク位置が、
前記薄い濃度の不純物領域を形成する前記他導電型の不
純物のイオン注入直後における前記他導電型の不純物の
濃度分布のピーク位置を越えるように設定されているこ
とを特徴とする。

【００１７】

【００１８】

【作用】 本発明の 半導体装置の製造方法により、基板内
に形成した不純物領域あるいは、MOS型トランジスタの
ソース／ドレイン領域及びLDD領域を水平及び垂直方向
で広げず、微細化を図ったままで、基板内に形成した不
純物領域と基板間のP-N接合について、不純物又は基板
の電位を変化させた時に発生する接合リーク電流の急激
な変化及び増加を抑制することが可能となる。

【００１９】

【実施例】以下本発明に係る半導体装置の一実施例とし
て、P型基板内に形成されたN型不純物領域の場合、微細
化を図りつつも、基板と不純物領域間で形成されるP-N
接合のリーク電流及びその変化量を低減できる装置につ
いて図面を参照しながら説明する。

【００２０】図１は本発明の実施例における動作説明の
為の不純物濃度分布図である。図１では、P型基板内に
形成されたN型不純物の濃度について横軸を距離、縦軸
を不純物濃度、横軸の原点を不純物領域の中央部とした
際、P型基板の不純物分布４、N型不純物の濃度分布５、
又、N型不純物の濃度分布５の中で緩やかな濃度変化６
の領域と急峻な濃度変化７の領域及び、N型不純物領域
とP型基板間で形成されるN-P接合８を示している。但
し、この際N-P接合８はN型不純物領域について急峻な濃
度変化７に位置するものとする。

【００２１】一般に、P-N接合のP型もしくはN型領域の
何れかの電位を変化させるとP-N接合で形成される空乏
層幅が変化し接合電流が流れる。本構成をとることによ
り、例えばN型不純物領域の電位が正方向に変化するとN
-P接合の空乏層幅９が広がるが、空乏層領域が緩やかな
濃度変化６領域に達した場合には、ここで濃度変化が緩
やかになることにより、接合リーク電流の増加量も低減
できる。この為接合部からのリーク電流の絶対値自体も
低減でき、例えば、回路を形成した場合の消費電力も低
減できる。

【００２２】又、接合部近傍の濃度変化は急峻であるた
め、不純物領域を広げることなく素子の微細化を図るこ
とも可能である。

【００２３】以上の様に、本実施例によれば、素子の微
細化を図りつつも基板と不純物領域の接合部で生じるリ
ーク電流及びその変化量の増加を抑制することができ
る。

【００２４】以下本発明に係る半導体装置の製造方法の
１実施例としてP型基板に、N型不純物領域を形成した際
に、微細化を図りつつも、基板と不純物領域間で形成さ
れるP-N接合のリーク電流及びその変化量を低減できる
製造方法について図面を参照しながら説明する。

【００２５】図２は本発明の実施例の工程断面図であ
る。又図３は、同実施例における動作説明のための不純
物濃度分布図である。

【００２６】図２(a) ではP型シリコン基板２１にイオ
ン注入マスク２２を用いて、例えばP, 30KeV, 5E15atom
s/cm2といった条件でN型不純物のイオン注入２３を行な
い、N型不純物領域２４を形成する。

【００２７】図２(b)では、注入マスク２５を用いてフ
ッ素のイオン注入２６を例えば35KeV, 2E15atoms/cm2
といった条件で行ない、N型不純物領域２４の底部に、
(F)フッ素領域２７を形成する。その後基板２１に熱処
理を行ないN型不純物の活性化を行なう。

【００２８】図３では、上記の熱処理を行なった際のN
型不純物及びFの濃度分布を示している。縦軸は不純物
濃度、横軸は距離を表す。図３(a)ではP型基板にN型不
純物をイオン注入により導入した直後の濃度分布２９に
対してFの濃度分布のピーク位置３０がN型不純物の濃度
分布のピーク位置３２を越える様なイオン注入直後のF
の濃度分布３１を設定する。この分布状態で熱処理を施
す。

【００２９】図３(b)では、熱処理後、N型不純物の濃度
分布３３は、従来のフッ素注入を行なわない場合の熱処
理後の分布３４に比べて、フッ素 (F)の拡散抑制効果の
影響によりN型不純物領域の内部では緩やかな変化をも
つが、ピークより離れた位置で急峻に変化する。

【００３０】この時、不純物領域の熱処理中での拡散が
抑制されるので素子の微細化が図れる。加えてN型不純
物の分布状態が領域内部では緩やかに変化するが、基板
とのP-N接合付近では急峻に変化するので例えば、不純
物領域の電位が変化して接合部の空乏層幅が広がった場
合でも緩やかなN型の不純物分布状態の為、接合部のリ
ーク電流が増加することなく又その変化量も緩やかであ
るため基板電位自体も大きく変化することがない。その
為、安定した良好な半導体素子が形成できる。

【００３１】なお、図２(b)に示す工程の代わりに図２
(c)に示すように、N型の不純物のイオン注入用マスク２
２を使用してフッ素注入を行なっても良く、工程の簡略
化が図れる。この時、フッ素注入を大傾角θでおこなう
ことによりN型不純物領域２４に対して底部のみならず
任意の位置にフッ素の領域２８を形成できる。

【００３２】以上の様に、本実施例によれば、素子の微
細化を図りつつも基板と不純物領域の接合部で生じるリ
ーク電流及びその変化量の増加を抑制することができ
る。

【００３３】以下本発明に係る半導体装置の１実施例と
してP型基板に形成したMOS型トランジスタについて、微
細化を図りつつも、基板と不純物領域間で形成されるP-
N接合のリーク電流及びその変化量を低減できる装置に
ついて図面を参照しながら説明する。図４は本発明をMO
S型トランジスタに適用した場合の半導体装置の断面図
である。

【００３４】図４(a) では、ゲート電極４１、素子分離
４９、ソース／ドレイン用N型不純物領域４５からなるM
OS型トランジスタにおいて、ソース／ドレイン用N型不
純物領域４５の濃度分布状態を、領域内部では緩やかな
濃度変化領域４２とし、領域底部と基板との接合近傍で
は急激な濃度変化領域４３とする。

【００３５】本構成をとることにより、ソース／ドレイ
ン用N型不純物領域４５の電位が例えば正方向に変化す
るとN-P接合４４の空乏層幅が広がるが、空乏層領域が
緩やかな濃度変化４３領域に達した場合には、ここで濃
度変化が緩やかになることにより、接合リーク電流の増
加量も低減できる。その変化量が緩やかであるため基板
電位が大きく変化することがない。又、接合部からのリ
ーク電流の絶対値自体も低減でき、例えば、回路を形成
した場合の消費電力も低減できる。さらに接合部近傍の
濃度変化は急峻であるため、例えば素子の微細化を図る
ことも可能である。

【００３６】図４(b)では、MOS型トランジスタのソース
／ドレイン用N型不純物領域４５についてゲート電極直
下側および素子分離直下側の不純物分布を急激な濃度変
化領域２(43b)、及び急激な濃度変化領域１(43a)とする
ことにより、トランジスタの基本特性である単チャネル
効果を抑制または分離特性を向上させ、微細化を図ると
ともに接合リーク電流及びその変化量の増加を低減でき
る。

【００３７】以上の様に、本実施例によれば、素子の微
細化を図りつつも基板と不純物領域の接合部で生じるリ
ーク電流及びその変化量の増加を抑制することができ
る。

【００３８】以下本発明に係る半導体装置の製造方法１
実施例としてP型基板にMOS型トランジスタを形成する場
合について、微細化を図りつつも、基板と不純物領域間
で形成されるP-N接合のリーク電流及びその変化量を低
減できる製造方法について図面を参照しながら説明す
る。図５は本発明をMOS型トランジスタの製造方法に適
用した場合の工程断面図である。

【００３９】図５(a)では、P型基板２１にゲート電極４
１、素子分離４９からなるMOS型トランジスタを形成す
るにあたり、注入マスク２２を用いてイオン注入により
ソース／ドレイン用N型不純物５１を導入し、ソース／
ドレイン用N型不純物領域４５を形成する。

【００４０】図５(b)では、注入マスク２５を用いてイ
オン注入によりフッ素(F)を導入し、ソース／ドレイン
用 N型不純物領域４５の底部にフッ素(F)領域５３を形
成する。その後基板２１に熱処理を加える。

【００４１】図５(c)では、上記工程を行なうことによ
りソース／ドレイン用 N型不純物領域４５の濃度分布状
態を、領域内部では緩やかな濃度変化領域５４とし、領
域底部と基板との接合近傍では急激な濃度変化領域５６
とする。

【００４２】本構成をとることにより、ソース／ドレイ
ン用N型不純物領域４５の電位が例えば正方向に変化す
るとN-P接合５６の空乏層幅が広がるが、空乏層領域が
緩やかな濃度変化５４領域に達した場合には、ここで濃
度変化が緩やかになることにより、接合リーク電流の増
加量も低減できる。その変化量が緩やかであるため基板
電位が大きく変化することがない。又、接合部からのリ
ーク電流の絶対値自体も低減でき、例えば、回路を形成
した場合の消費電力も低減できる。さらに接合部近傍の
濃度変化は急峻であるため、例えば素子の微細化を図る
ことも可能である。

【００４３】なお、図５(c)に示す工程の代わりに図５
(d)に示すように、N型の不純物のイオン注入用マスク２
２を使用してフッ素注入を行なっても良く、工程の簡略
化が図れる。この時、フッ素注入を大傾角θでおこなう
ことによりN型不純物領域４５に対して底部のみならず
例えばゲート電極直下側や素子分離直下側の領域といっ
た任意の位置にフッ素の領域５８を形成できる。これに
より工程を増やすことなくトランジスタの基本特性であ
る単チャネル効果を抑制または分離特性を向上させ、微
細化を図るとともに接合リーク電流及びその変化量の増
加を低減できる。

【００４４】以上の様に、本実施例によれば、素子の微
細化を図りつつも基板と不純物領域の接合部で生じるリ
ーク電流及びその変化量の増加を抑制することができ
る。

【００４５】以下本発明に係る半導体装置の１実施例と
して、P型基板に形成したMOS型トランジスタについて、
微細化を図りつつも、基板と不純物領域間で形成される
P-N接合のリーク電流及びその変化量を低減できる装置
について図面を参照しながら説明する。図６は本発明を
ＬＤＤ構造を有するMOS型トランジスタに適用した場合
の、半導体装置の断面図である。

【００４６】図６では、ゲート電極４１、素子分離４
９、LDD領域８１、ソース／ドレイン用N型不純物領域８
２からなるMOS型トランジスタにおいて、LDD領域８１の
濃度分布状態を、領域内部では緩やかな濃度変化領域８
３とし、領域と基板との接合近傍では急激な濃度変化領
域８４とする。

【００４７】本構成をとることにより、LDD領域８１の
電位が例えば正方向に変化するとN-P接合の空乏層幅が
広がるが、空乏層領域が緩やかな濃度変化８３領域に達
した場合には、ここで濃度変化が緩やかになることによ
り、接合リーク電流の増加量も低減できる。その変化量
が緩やかであるため基板電位が大きく変化することがな
い。又、接合部からのリーク電流の絶対値自体も低減で
き、例えば、回路を形成した場合の消費電力も低減でき
る。さらに接合部近傍の濃度変化は急峻であるため、例
えば素子の微細化を図ることも可能である。

【００４８】以上の様に、本実施例によれば、素子の微
細化を図りつつも基板と不純物領域の接合部で生じるリ
ーク電流及びその変化量の増加を抑制することができ
る。

【００４９】以下本発明に係る半導体装置の製造方法の
１実施例として、P型基板にMOS型トランジスタを形成す
る場合について、微細化を図りつつも、基板と不純物領
域間で形成されるP-N接合のリーク電流及びその変化量
を低減できる製造方法について図面を参照しながら説明
する。図７は本発明をＬＤＤ構造を有するMOS型トラン
ジスタの製造方法に適用した場合の、工程断面図であ
る。

【００５０】図７(a)では、P型基板２１にゲート電極４
１、素子分離４９からなるMOS型トランジスタを形成す
るにあたり、注入マスク６３を用いてイオン注入により
LDD用N型不純物6１を導入し、LDD用 N型不純物領域６２
を形成する。

【００５１】図７(b)では、注入マスク２５を用いてイ
オン注入によりフッ素(F)を導入し、LDD用N型不純物領
域６２の底部にフッ素(F)領域５３を形成する。その後
基板２１に熱処理を加える。

【００５２】図７(c)では、ゲート電極４１に対してサ
イドウォール６４を形成し、その後ゲート電極と注入マ
スク２２をマスクとしてイオン注入によりソース／ドレ
イン用の濃いN型不純物の導入６８を行ない、LDD用N型
不純物領域６２内の一部もしくは全部と重なるようにソ
ース／ドレイン領域６５を形成する。その後基板２１に
熱処理を加える。

【００５３】本構成をとることにより、LDD用N型不純物
領域６２の電位が例えば正方向に変化するとN-P接合の
空乏層幅が広がるが、空乏層領域が緩やかな濃度変化領
域に達した場合には、ここで濃度変化が緩やかになるこ
とにより、接合リーク電流の増加量も低減できる。その
変化量が緩やかであるため基板電位が大きく変化するこ
とがない。又、接合部からのリーク電流の絶対値自体も
低減でき、例えば、回路を形成した場合の消費電力も低
減できる。さらに接合部近傍の濃度変化は急峻であるた
め、例えば素子の微細化を図ることも可能である。

【００５４】なお図７(c)に示す工程の代わりに図７(d)
に示す、LDD用の薄いN型の不純物のイオン注入用マスク
２２を使用してフッ素注入を行なっても良く、工程の簡
略化が図れる。又、この時、フッ素注入６６を大傾角θ
でおこなうことによりLDD用N型不純物領域６２に対して
底部のみならず例えばゲート電極直下側や素子分離直下
側の領域といった任意の位置にフッ素の領域６７を形成
できる。これにより工程を増やすことなくトランジスタ
の基本特性である単チャネル効果を抑制または分離特性
を向上させ、微細化を図るとともに接合リーク電流及び
その変化量の増加を低減できる。

【００５５】以上の様に、本実施例によれば、素子の微
細化を図りつつも基板と不純物領域の接合部で生じるリ
ーク電流及びその変化量の増加を抑制することができ
る。

【００５６】尚、上記実施例においてN型基板にP型の不
純物領域やソース／ドレイン領域、LDD領域を形成した
場合においても同様な効果が得られる。

【００５７】

【発明の効果】以上のように本発明は、基板内に形成し
た不純物領域あるいは、MOS型トランジスタのソース／
ドレイン領域及びLDD領域の濃度分布を、領域内部では
緩やかに変化し、且つ基板との間で形成されるP-N接合
近傍では急峻に変化させることにより、微細化を図った
ままで、基板内に形成した不純物領域と基板間のP-N接
合について、不純物又は基板の電位を変化させた時に発
生する接合リーク電流の急激な変化及び増加を抑制する
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における動作説明の為の
不純物濃度分布図

【図２】本発明の第２の実施例における半導体装置の製
造方法の工程断面図

【図３】同実施例における動作説明のための不純物濃度
分布図

【図４】本発明の第３の実施例における半導体装置の断
面図

【図５】本発明の第４の実施例における半導体装置の製
造方法の工程断面図

【図６】本発明の第５の実施例における半導体装置の断
面図

【図７】本発明は第６の実施例における半導体装置の製
造方法の工程断面図

【図８】本発明の第１の従来例における動作説明の為の
不純物分布図

【図９】本発明の第２の従来例における半導体装置の断
面図

【符号の説明】

６ 緩やかな不純物分布 ７ 急峻な不純物分布 ８ P-N接合

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−85926（ＪＰ，Ａ) 特開 平４−212418（ＪＰ，Ａ) 特開 平４−715（ＪＰ，Ａ) 特開 平１−283965（ＪＰ，Ａ) 特開 平１−196818（ＪＰ，Ａ) 特開 昭61−278165（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 一導電型半導体基板表面に素子分離領域
   とMOS型トランジスタ領域となる部分を形成する工程
   （ａ）と、 前記MOS型トランジスタ領域となる部分にゲート電極を
   形成する工程（ｂ）と、 前記工程（ｂ）の後に、他導電型の不純物をイオン注入
   で導入し、ソース・ドレイン領域を形成する工程（ｃ）
   と、 前記工程（ｃ）の後に、フッ素をイオン注入して前記ソ
   ース・ドレイン領域の底部にフッ素領域を形成する工程
   （ｄ）と、 前記工程（ｄ）の後に、前記基板に熱処理を施す工程
   （ｅ）とを備え、 前記フッ素のイオン注入では、前記フッ素のイオン注入
   直後におけるフッ素の濃度分布のピーク位置が、前記他
   導電型の不純物のイオン注入直後における前記他導電型
   の不純物の濃度分布のピーク位置を越えるように設定さ
   れていることを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記工程（ｃ）におけるソース・ドレイ
   ン領域形成用のイオン注入マスクと、前記工程（ｄ）に
   おけるフッ素のイオン注入のマスクとを同一のものを使
   用することを特徴とする請求項１記載の半導体装置の製
   造方法。
3. 【請求項３】 一導電型半導体基板表面に素子分離領域
   とMOS型トランジスタ領域となる部分を形成する工程
   （ａ）と、 前記MOS型トランジスタ領域となる部分にゲート電極を
   形成する工程（ｂ）と、 前記工程（ｂ）の後に、他導電型の不純物をイオン注入
   で導入し、薄い濃度の不純物領域を形成する工程（ｃ）
   と、 前記工程（ｃ）の後に、フッ素をイオン注入して前記薄
   い濃度の不純物領域の底部にフッ素領域を形成する工程
   （ｄ）と、 前記工程（ｄ）の後に、前記基板に熱処理を施す工程
   （ｅ）と、 前記工程（ｅ）の後に、前記ゲート電極の側面上にサイ
   ドウォールを形成する工程（ｆ）と、 前記工程（ｆ）の後に、前記他導電型の不純物をイオン
   注入で導入し、ソース／ドレイン領域を形成する工程
   （ｇ）とを備え、 前記フッ素のイオン注入では、前記フッ素のイオン注入
   直後におけるフッ素の濃度分布のピーク位置が、前記薄
   い濃度の不純物領域を形成する前記他導電型の不純物の
   イオン注入直後における前記他導電型の不純物の濃度分
   布のピーク位置を越えるように設定されていることを特
   徴とする半導体装置の製造方法。
4. 【請求項４】 前記工程（ｃ）における薄い濃度の不純
   物領域形成用のイオン注入マスクと、前記工程（ｄ）に
   おけるフッ素のイオン注入のマスクとを同一のものを使
   用することを特徴とする請求項３記載の半導体装置の製
   造方法。