JP3374890B2 - 半導体チップ検査用プローブの製法 - Google Patents
半導体チップ検査用プローブの製法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、LSI （大規模集積
回路）製造の最終段階における検査工程において、ま
た、客先から故障により返品されたクレーム品の故障解
析において、LSI を検査するのに用いる半導体チップ検
査用プローブの製法に関する。
回路）製造の最終段階における検査工程において、ま
た、客先から故障により返品されたクレーム品の故障解
析において、LSI を検査するのに用いる半導体チップ検
査用プローブの製法に関する。
【０００２】
【従来の技術】LSI の製造においてはウェハ上に複数の
半導体装置（チップ）を形成した後、その最終工程にそ
れらのチップが単体として電気的に正常に動作するかと
いう点を検査する必要がある。この目的のため、従来よ
りLSI テスタとプローブカードが使われている。
半導体装置（チップ）を形成した後、その最終工程にそ
れらのチップが単体として電気的に正常に動作するかと
いう点を検査する必要がある。この目的のため、従来よ
りLSI テスタとプローブカードが使われている。
【０００３】プローブカードγは、図９の(a) 、(b) に
示すように、縦30cm、横20cm程度の大きさのエポキシ基
板３０に窓穴３２が設けられ、この窓穴３２にタングス
テンの針３１を複数、片持ち梁状に取り付けた構成をし
ている。プローブカードγの各針３１の先端は、検査対
象の半導体チップＯのパッドに接触して、当該チップＯ
とLSI テスタとを接続する。
示すように、縦30cm、横20cm程度の大きさのエポキシ基
板３０に窓穴３２が設けられ、この窓穴３２にタングス
テンの針３１を複数、片持ち梁状に取り付けた構成をし
ている。プローブカードγの各針３１の先端は、検査対
象の半導体チップＯのパッドに接触して、当該チップＯ
とLSI テスタとを接続する。
【０００４】
【発明が解決しようとする課題】ところで、前記した従
来のプローブカードでは、半導体チップを検査するに当
たり、長い針を近くに並べるため、隣接する針間の信号
が互いに影響し合うクロストーク及び特性インピーダン
ス不整合の問題が生じる。
来のプローブカードでは、半導体チップを検査するに当
たり、長い針を近くに並べるため、隣接する針間の信号
が互いに影響し合うクロストーク及び特性インピーダン
ス不整合の問題が生じる。
【０００５】また、検査対象チップからプローブカー
ド、接続ケーブルを介してLSI テスタ内のテスト回路ま
での経路が長くかつ種々の形状の信号線路を経由するの
で、特性インピーダンス不整合、信号遅延増大、浮遊容
量の増加という問題が生じる。
ド、接続ケーブルを介してLSI テスタ内のテスト回路ま
での経路が長くかつ種々の形状の信号線路を経由するの
で、特性インピーダンス不整合、信号遅延増大、浮遊容
量の増加という問題が生じる。
【０００６】さらに、近年多ピン（１００ピン以上）・
高速（１ＧＨｚ以上）な半導体チップのテストを行う必
要性が増加するに伴い、前記問題が顕著化する一方、LS
I とプローブカードとを結ぶケーブル束は、検査対象の
LSI がごく小さいにもかかわらず、大きくて重くなる傾
向にある。その結果、多ピン・高速対応のLSI テスタは
益々高価になり、しかもプローブカードは従来より手作
りで製造されるので、半導体チップの検査費用が増大す
るという問題が生じる。
高速（１ＧＨｚ以上）な半導体チップのテストを行う必
要性が増加するに伴い、前記問題が顕著化する一方、LS
I とプローブカードとを結ぶケーブル束は、検査対象の
LSI がごく小さいにもかかわらず、大きくて重くなる傾
向にある。その結果、多ピン・高速対応のLSI テスタは
益々高価になり、しかもプローブカードは従来より手作
りで製造されるので、半導体チップの検査費用が増大す
るという問題が生じる。
【０００７】ここにおいて本発明の解決すべき主要な目
的は、次の通りである。本発明の第１の目的は、微細化
された多ピン高速チップの検査に最適な半導体チップ検
査用プローブの製法を提供せんとするものである。
的は、次の通りである。本発明の第１の目的は、微細化
された多ピン高速チップの検査に最適な半導体チップ検
査用プローブの製法を提供せんとするものである。
【０００８】本発明の第２の目的は、従来プローブカー
ドで行っていた検査対象チップとの接続機能を、チップ
サイズにまで小型化可能な半導体チップ検査用プローブ
の製法を提供せんとするものである。
ドで行っていた検査対象チップとの接続機能を、チップ
サイズにまで小型化可能な半導体チップ検査用プローブ
の製法を提供せんとするものである。
【０００９】本発明の第３の目的は、信号が互いに影響
し合うクロストーク及び特性インピーダンス不整合、信
号遅延増大、浮遊容量の増加という問題が生じない半導
体チップ検査用プローブの製法を提供せんとするもので
ある。
し合うクロストーク及び特性インピーダンス不整合、信
号遅延増大、浮遊容量の増加という問題が生じない半導
体チップ検査用プローブの製法を提供せんとするもので
ある。
【００１０】本発明のその他の目的は、明細書、図面、
特に特許請求の範囲の各請求項の記載から自ずと明らか
となろう。
特に特許請求の範囲の各請求項の記載から自ずと明らか
となろう。
【００１１】
【課題を解決するための手段】本発明は、検査対象の半
導体チップの接点パッドと次段配置のテスト回路とを導
通するコンタクト部が、電気的に分離された凸状の導電
性バネにて形成されている。よって、従来のプローブカ
ードより小型化が図れ、しかも複数の針を使用しないの
で、信号が互いに影響し合うクロストーク及び特性イン
ピーダンス不整合という問題が生じない。さらに具体的
詳細に述べると、当該課題の解決では、本発明が次に列
挙するそれぞれの新規な特徴的構成手法を採用すること
により、前記目的を達成する。
導体チップの接点パッドと次段配置のテスト回路とを導
通するコンタクト部が、電気的に分離された凸状の導電
性バネにて形成されている。よって、従来のプローブカ
ードより小型化が図れ、しかも複数の針を使用しないの
で、信号が互いに影響し合うクロストーク及び特性イン
ピーダンス不整合という問題が生じない。さらに具体的
詳細に述べると、当該課題の解決では、本発明が次に列
挙するそれぞれの新規な特徴的構成手法を採用すること
により、前記目的を達成する。
【００１２】すなわち、本発明製法の第１の特徴は、シ
リコン基板上にポリイミドの皮膜を形成した後、フォト
リソグラフイとエッチング法を用いて、検査の対象とな
る半導体チップを対向・接触させた時に当該半導体チッ
プの接点パッドの位置と整合する箇所に、ポリイミド皮
膜を突起形に加工し、次に、クローム又はチタン金属皮
膜を形成した後、さらにその上に金皮膜を形成し、続い
て、レジストを塗り、前記金属皮膜及び前記金皮膜をエ
ッチングして、メッキ用の下地を形成した後、金メッキ
を施し、さらに厚メッキを施して導電性の板バネ構造の
コンタクト部を形成してなる半導体チップ検査用プロー
ブの製法の構成採用にある。
リコン基板上にポリイミドの皮膜を形成した後、フォト
リソグラフイとエッチング法を用いて、検査の対象とな
る半導体チップを対向・接触させた時に当該半導体チッ
プの接点パッドの位置と整合する箇所に、ポリイミド皮
膜を突起形に加工し、次に、クローム又はチタン金属皮
膜を形成した後、さらにその上に金皮膜を形成し、続い
て、レジストを塗り、前記金属皮膜及び前記金皮膜をエ
ッチングして、メッキ用の下地を形成した後、金メッキ
を施し、さらに厚メッキを施して導電性の板バネ構造の
コンタクト部を形成してなる半導体チップ検査用プロー
ブの製法の構成採用にある。
【００１３】本発明製法の第２の特徴は、シリコン基板
上にポリイミドの皮膜を形成した後、フォトリソグラフ
イとエッチング法を用いて、検査の対象となる半導体チ
ップを対向・接触させた時に当該半導体チップの接点パ
ッドの位置と整合する箇所にポリイミド皮膜を突起形に
加工し、さらに、加工されたポリイミドの土台のパター
ニングを、小突起を形成するためのレジストを用いて行
い、突起形のポリイミドに小突起を加工し、次に、クロ
ーム又はチタン金属皮膜を形成した後、さらにその上に
金皮膜を形成し、続いて、レジストを塗り、前記金属皮
膜及び前記金皮膜をエッチングして、メッキ用の下地を
形成した後、金メッキを施し、さらに厚メッキを施して
導電性の板バネ構造のコンタクト部を形成してなる半導
体チップ検査用プローブの製法の構成採用にある。
上にポリイミドの皮膜を形成した後、フォトリソグラフ
イとエッチング法を用いて、検査の対象となる半導体チ
ップを対向・接触させた時に当該半導体チップの接点パ
ッドの位置と整合する箇所にポリイミド皮膜を突起形に
加工し、さらに、加工されたポリイミドの土台のパター
ニングを、小突起を形成するためのレジストを用いて行
い、突起形のポリイミドに小突起を加工し、次に、クロ
ーム又はチタン金属皮膜を形成した後、さらにその上に
金皮膜を形成し、続いて、レジストを塗り、前記金属皮
膜及び前記金皮膜をエッチングして、メッキ用の下地を
形成した後、金メッキを施し、さらに厚メッキを施して
導電性の板バネ構造のコンタクト部を形成してなる半導
体チップ検査用プローブの製法の構成採用にある。
【００１４】本発明製法の第３の特徴は、シリコン基板
上にポリイミドの皮膜を形成した後、フォトリソグラフ
イとエッチング法を用いて、検査の対象となる半導体チ
ップを対向・接触させた時に当該半導体チップの接点パ
ッドの位置と整合する箇所にポリイミド皮膜を突起形に
加工し、さらに、加工されたポリイミドの上にワイヤボ
ンデイングによるバンプを各接点位置に形成し、次に、
クローム又はチタン金属皮膜を形成した後、さらにその
上に金皮膜を形成し、続いて、レジストを塗り、前記金
属皮膜及び前記金皮膜をエッチングして、メッキ用の下
地を形成した後、金メッキを施し、さらに厚メッキを施
して導電性の板バネ構造のコンタクト部を形成してなる
半導体チップ検査用プローブの製法の構成採用にある。
上にポリイミドの皮膜を形成した後、フォトリソグラフ
イとエッチング法を用いて、検査の対象となる半導体チ
ップを対向・接触させた時に当該半導体チップの接点パ
ッドの位置と整合する箇所にポリイミド皮膜を突起形に
加工し、さらに、加工されたポリイミドの上にワイヤボ
ンデイングによるバンプを各接点位置に形成し、次に、
クローム又はチタン金属皮膜を形成した後、さらにその
上に金皮膜を形成し、続いて、レジストを塗り、前記金
属皮膜及び前記金皮膜をエッチングして、メッキ用の下
地を形成した後、金メッキを施し、さらに厚メッキを施
して導電性の板バネ構造のコンタクト部を形成してなる
半導体チップ検査用プローブの製法の構成採用にある。
【００１５】本発明製法の第４の特徴は、前記本発明製
法の第１、第２又は第３の特徴における前記基板上の前
記ポリイミド皮膜の加工が、レジストの塗布とベーク
を、複数回繰り返すことにより、当該レジストを厚く積
むようにしてなる半導体チップ検査用プローブの製法の
構成採用にある。
法の第１、第２又は第３の特徴における前記基板上の前
記ポリイミド皮膜の加工が、レジストの塗布とベーク
を、複数回繰り返すことにより、当該レジストを厚く積
むようにしてなる半導体チップ検査用プローブの製法の
構成採用にある。
【００１６】本発明製法の第５の特徴は、前記本発明製
法の第１、第２、第３又は第４の特徴における前記基板
上の前記ポリイミド皮膜の加工が、直後にさらに上面に
ポリイミドを塗布することにより角をなめらかにし、な
だらかな板バネ構造のコンタクト部を形成してなる半導
体チップ検査用プローブの製法の構成採用にある。
法の第１、第２、第３又は第４の特徴における前記基板
上の前記ポリイミド皮膜の加工が、直後にさらに上面に
ポリイミドを塗布することにより角をなめらかにし、な
だらかな板バネ構造のコンタクト部を形成してなる半導
体チップ検査用プローブの製法の構成採用にある。
【００１７】本発明製法の第６の特徴は、前記本発明製
法の第１、第２、第３、第４又は第５の特徴における前
記ポリイミドが、感光性ポリイミドを用いてなる半導体
チップ検査用プローブの製法の構成採用にある。
法の第１、第２、第３、第４又は第５の特徴における前
記ポリイミドが、感光性ポリイミドを用いてなる半導体
チップ検査用プローブの製法の構成採用にある。
【００１８】本発明製法の第７の特徴は、前記本発明製
法の第１、第２、第３、第４、第５又は第６の特徴にお
ける前記ポリイミドの突起の付け根が、当該ポリイミド
のパターニングの後にベークしてなだらかにしてなる半
導体チップ検査用プローブの製法の構成採用にある。
法の第１、第２、第３、第４、第５又は第６の特徴にお
ける前記ポリイミドの突起の付け根が、当該ポリイミド
のパターニングの後にベークしてなだらかにしてなる半
導体チップ検査用プローブの製法の構成採用にある。
【００１９】本発明製法の第８の特徴は、前記本発明製
法の第１、第２、第３、第４、第５、第６又は第７の特
徴における前記板バネ構造のコンタクト部の土台となる
ポリイミド皮膜を、エッチング溶液（例えば、アッシャ
ー又はピラニア溶液）にて除去し、当該導電性の板バネ
構造のコンタクト部のみを残してなる半導体チップ検査
用プローブの製法の構成採用にある。
法の第１、第２、第３、第４、第５、第６又は第７の特
徴における前記板バネ構造のコンタクト部の土台となる
ポリイミド皮膜を、エッチング溶液（例えば、アッシャ
ー又はピラニア溶液）にて除去し、当該導電性の板バネ
構造のコンタクト部のみを残してなる半導体チップ検査
用プローブの製法の構成採用にある。
【００２０】本発明第９の特徴は、前記本発明製法の第
１、第２、第３、第４、第５、第６、第７又は第８の特
徴における前記クローム又はチタン金属皮膜が、300 〜
500オングストロームの厚さである半導体チップ検査用
プローブの製法の構成採用にある。
１、第２、第３、第４、第５、第６、第７又は第８の特
徴における前記クローム又はチタン金属皮膜が、300 〜
500オングストロームの厚さである半導体チップ検査用
プローブの製法の構成採用にある。
【００２１】本発明製法の第１０の特徴は、前記本発明
製法の第１、第２、第３、第４、第５、第６、第７、第
８又は第９の特徴における前記金皮膜が、700 〜2000オ
ングストロームの厚さである半導体チップ検査用プロー
ブの製法の構成採用にある。
製法の第１、第２、第３、第４、第５、第６、第７、第
８又は第９の特徴における前記金皮膜が、700 〜2000オ
ングストロームの厚さである半導体チップ検査用プロー
ブの製法の構成採用にある。
【００２２】本発明製法の第１１の特徴は、前記本発明
製法の第１、第２、第３、第４、第５、第６、第７、第
８、第９又は第１０の特徴における前記金メッキが、50
00〜10000 オングストロームの厚さである半導体チップ
検査用プローブの製法の構成採用にある。
製法の第１、第２、第３、第４、第５、第６、第７、第
８、第９又は第１０の特徴における前記金メッキが、50
00〜10000 オングストロームの厚さである半導体チップ
検査用プローブの製法の構成採用にある。
【００２３】本発明製法の第１２の特徴は、前記本発明
製法の第１、第２、第３、第４、第５、第６、第７、第
８、第９、第１０又は第１１の特徴における前記厚メッ
キが、パラジウム、ロジウム又は白金にて行ってなる半
導体チップ検査用プローブの製法の構成採用にある。
製法の第１、第２、第３、第４、第５、第６、第７、第
８、第９、第１０又は第１１の特徴における前記厚メッ
キが、パラジウム、ロジウム又は白金にて行ってなる半
導体チップ検査用プローブの製法の構成採用にある。
【００２４】
【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態を、その製法例及び応用製法例に基づい
て説明する。
明の実施の形態を、その製法例及び応用製法例に基づい
て説明する。
【００２５】本発明製法の説明に先立って製法の対象と
なる装置例を説明する。図１は本発明製法に係る装置例
の半導体チップ検査用プローブαの主要構成部を示す。
同図に示す通り、装置例の半導体チップ検査用プローブ
αは、検査対象の半導体チップＯの接点パッドＰと整合
する基板１上の位置にコンタクト部２が複数設けられて
いる。かかるコンタクト部２は、電気的に相互分離され
た凸状（弓なり形状）の導電性バネにて形成され、検査
対象の半導体チップＯと後段のテスト回路とを導通する
働きをする。
なる装置例を説明する。図１は本発明製法に係る装置例
の半導体チップ検査用プローブαの主要構成部を示す。
同図に示す通り、装置例の半導体チップ検査用プローブ
αは、検査対象の半導体チップＯの接点パッドＰと整合
する基板１上の位置にコンタクト部２が複数設けられて
いる。かかるコンタクト部２は、電気的に相互分離され
た凸状（弓なり形状）の導電性バネにて形成され、検査
対象の半導体チップＯと後段のテスト回路とを導通する
働きをする。
【００２６】半導体チップ検査用プローブαは、図２に
示すように、コンタクト部２が、検査の対象となる半導
体チップＯの接点パッドに対して接触する。すなわち、
このコンタクト部２の配列パターンは検査の対象となる
半導体チップＯのパッド配列に一致する。
示すように、コンタクト部２が、検査の対象となる半導
体チップＯの接点パッドに対して接触する。すなわち、
このコンタクト部２の配列パターンは検査の対象となる
半導体チップＯのパッド配列に一致する。
【００２７】コンタクト部２は、白金、ロジウム、パラ
ジウム、金、鋼又はこれらの合金等の抵抗の低い金属に
て形成される。その大きさは、例えば、好ましくは幅8
μm、奥行き300 μm 、高さ100 μm 程である。また、
コンタクト部２は、これをテスト回路と接続するため
に、図１の矢印で示すチップ外側に向けて延長され、シ
リコン基板１の上に形成される（図でこの部分は断面が
示されている）。
ジウム、金、鋼又はこれらの合金等の抵抗の低い金属に
て形成される。その大きさは、例えば、好ましくは幅8
μm、奥行き300 μm 、高さ100 μm 程である。また、
コンタクト部２は、これをテスト回路と接続するため
に、図１の矢印で示すチップ外側に向けて延長され、シ
リコン基板１の上に形成される（図でこの部分は断面が
示されている）。
【００２８】基板１の材料としては、検査対象の半導体
チップＯと同様にシリコンとする。これは、バーンイン
試験における加熱時に熱膨張の差にて接触部の位置合わ
せがずれるのを防止するためである。
チップＯと同様にシリコンとする。これは、バーンイン
試験における加熱時に熱膨張の差にて接触部の位置合わ
せがずれるのを防止するためである。
【００２９】図２に本発明製法に係る装置例の半導体チ
ップ検査用プローブαの構造断面図を示す。ここで、装
置例の半導体チップ検査用プローブαの対象となるの
は、検査の対象となる半導体チップＯと電極パッドＰを
除外した部分である。検査の対象となる半導体チップＯ
はその検査時に、その電極パッドＰと半導体チップ検査
用プローブαの板バネ構造のコンタクト部２が電気的接
触することによって検査が可能となる。
ップ検査用プローブαの構造断面図を示す。ここで、装
置例の半導体チップ検査用プローブαの対象となるの
は、検査の対象となる半導体チップＯと電極パッドＰを
除外した部分である。検査の対象となる半導体チップＯ
はその検査時に、その電極パッドＰと半導体チップ検査
用プローブαの板バネ構造のコンタクト部２が電気的接
触することによって検査が可能となる。
【００３０】装置例の半導体チップ検査用プローブαで
は、上述したプローブ構造を採用しているので、コンタ
クト部２の上下動のフレキシビリティを確保することが
できる。すなわち、検査対象となる半導体チップＯが段
差Ｓを有していたとしてもコンタクト部２の弾性力およ
び撓みにてその段差Ｓを吸収し、一定の接触圧でコンタ
クト部２と接点パッドＰが接触可能となる。
は、上述したプローブ構造を採用しているので、コンタ
クト部２の上下動のフレキシビリティを確保することが
できる。すなわち、検査対象となる半導体チップＯが段
差Ｓを有していたとしてもコンタクト部２の弾性力およ
び撓みにてその段差Ｓを吸収し、一定の接触圧でコンタ
クト部２と接点パッドＰが接触可能となる。
【００３１】図３は半導体検査プローブαを装着させた
半導体検査装置βの構成を示す。マルチチップモジュー
ル（ＭＣＭ）の基板３には、半導体検査プローブα、２
つのテストパタン格納用メモリ４、及びテスト回路５が
実装されている。検査対象チップＯは、位置決めされ
て、その電極パッドＰが半導体検査プローブαのコンタ
クト部２に接触するように配置される。
半導体検査装置βの構成を示す。マルチチップモジュー
ル（ＭＣＭ）の基板３には、半導体検査プローブα、２
つのテストパタン格納用メモリ４、及びテスト回路５が
実装されている。検査対象チップＯは、位置決めされ
て、その電極パッドＰが半導体検査プローブαのコンタ
クト部２に接触するように配置される。
【００３２】すなわち、検査対象チップＯは、その回路
面が下を向いた状態（MCM 基板３上面と向き合う形）で
載置される。なお、EBテスタで検査対象チップＯの表面
のストロボSEM 像を観測する場合には、MCM 基板３の検
査対象チップＯと向き合う領域に穴を開けておく。この
ように検査対象チップＯが半導体検査プローブαの上に
配置されると、当該検査対象チップＯの電極パッドＰは
テスト回路５と導通する。
面が下を向いた状態（MCM 基板３上面と向き合う形）で
載置される。なお、EBテスタで検査対象チップＯの表面
のストロボSEM 像を観測する場合には、MCM 基板３の検
査対象チップＯと向き合う領域に穴を開けておく。この
ように検査対象チップＯが半導体検査プローブαの上に
配置されると、当該検査対象チップＯの電極パッドＰは
テスト回路５と導通する。
【００３３】なお、半導体検査装置βでは、外部の電源
６からパワーが供給され、外部のクロック発生器７から
タイミング信号が供給される。また、テスト回路５の制
御及びテスト結果の読出しは、外部インタフェース８を
経由して実行される。
６からパワーが供給され、外部のクロック発生器７から
タイミング信号が供給される。また、テスト回路５の制
御及びテスト結果の読出しは、外部インタフェース８を
経由して実行される。
【００３４】（製法例）
前記装置例の半導体チップ検査用プローブαを製造する
本発明の実施の形態を示す製法例について説明する。こ
こで、図４及び図５は本製法例の半導体チップ検査用プ
ローブαの製造工程を示す。なお、図４及び図５の(1)
から(7) の各工程図は、(0) の図に示す平面ｆで切った
断面を矢印Ｂで示す方向から見たものである。
本発明の実施の形態を示す製法例について説明する。こ
こで、図４及び図５は本製法例の半導体チップ検査用プ
ローブαの製造工程を示す。なお、図４及び図５の(1)
から(7) の各工程図は、(0) の図に示す平面ｆで切った
断面を矢印Ｂで示す方向から見たものである。
【００３５】先ず、図４の(1) に示すようにシリコン基
板１上に、例えば、好ましくは130μｍ程の厚さを有す
るポリイミドの皮膜１１を形成する。その後、例えば、
好ましくは40μｍ幅のレジスト１２を、例えば、好まし
くは60μｍ間隔で塗って、図４の(2) に示すようにフォ
トリソグラフイとエッチング法を用いてポリイミド皮膜
１１の形を突起１３に加工する。なお、突起１３は、検
査の対象となる半導体チップＯと図２に示すように相互
に対向・接触させた時にその接点パッドＰの位置と整合
する箇所に設けられる。
板１上に、例えば、好ましくは130μｍ程の厚さを有す
るポリイミドの皮膜１１を形成する。その後、例えば、
好ましくは40μｍ幅のレジスト１２を、例えば、好まし
くは60μｍ間隔で塗って、図４の(2) に示すようにフォ
トリソグラフイとエッチング法を用いてポリイミド皮膜
１１の形を突起１３に加工する。なお、突起１３は、検
査の対象となる半導体チップＯと図２に示すように相互
に対向・接触させた時にその接点パッドＰの位置と整合
する箇所に設けられる。
【００３６】なお、板バネ構造の土台となるポリイミド
１１をパターニングするためのレジスト（SPP ）１２の
塗布とベークは、複数回繰り返すことが望ましい。これ
により、レジスト１２を厚く積むことができ、より長時
間のエッチングにも耐えるようになるので、より厚いポ
リイミドの膜をエッチングすることが可能となる。
１１をパターニングするためのレジスト（SPP ）１２の
塗布とベークは、複数回繰り返すことが望ましい。これ
により、レジスト１２を厚く積むことができ、より長時
間のエッチングにも耐えるようになるので、より厚いポ
リイミドの膜をエッチングすることが可能となる。
【００３７】次にスパッタリングにて、図５の(3) に示
すように基板１の全面に、例えば、好ましくは300 〜50
0 オングストローム厚さのクローム又はチタン金属皮膜
１４を形成し、さらにその上に、例えば、好ましくは70
0 〜2000オングストローム厚さの金皮膜１５を形成す
る。その後、図５の(4) に示すように突起１３の上端面
の金皮膜１５にレジスト１６を塗り、これをパターニン
グする。これにより、図５の(5) に示すように金属皮膜
１４、１５をエッチングし、メッキ用の下地を形成す
る。
すように基板１の全面に、例えば、好ましくは300 〜50
0 オングストローム厚さのクローム又はチタン金属皮膜
１４を形成し、さらにその上に、例えば、好ましくは70
0 〜2000オングストローム厚さの金皮膜１５を形成す
る。その後、図５の(4) に示すように突起１３の上端面
の金皮膜１５にレジスト１６を塗り、これをパターニン
グする。これにより、図５の(5) に示すように金属皮膜
１４、１５をエッチングし、メッキ用の下地を形成す
る。
【００３８】次に図５の(6) に示すように、例えば、好
ましくは5000〜10000 オングストローム厚さの金メッキ
１７を施し、そこヘパラジウム、ロジウム、白金等の金
属による厚メッキ１８を施し（図５の(7) ）、例えば、
好ましくは幅80μｍ、厚さ20μｍ程の板バネ構造を、例
えば、好ましくは20μｍ間隔に複数設ける。なお、上述
した工程の後、板バネ構造の土台となるポリイミドの突
起１３をアッシャー又はピラニア溶液にて除去し、導電
性の板バネ構造のみを残すようにしても良い。
ましくは5000〜10000 オングストローム厚さの金メッキ
１７を施し、そこヘパラジウム、ロジウム、白金等の金
属による厚メッキ１８を施し（図５の(7) ）、例えば、
好ましくは幅80μｍ、厚さ20μｍ程の板バネ構造を、例
えば、好ましくは20μｍ間隔に複数設ける。なお、上述
した工程の後、板バネ構造の土台となるポリイミドの突
起１３をアッシャー又はピラニア溶液にて除去し、導電
性の板バネ構造のみを残すようにしても良い。
【００３９】（第１応用製法例）
次に、前記装置例の半導体チップ検査用プローブαの板
バネ構造の突起１３'に、小突起１９' を追加する応用
製法例を説明する。小突起１９' は、図６の(1) から
(4) に示すように、ポリイミド１１の突起１３のパター
ニングを、小突起１９を形成するためのレジスト２０を
用いて再度行い、ポリイミドの突起１３に小突起１９を
形成した後、図５の(3) から(7) と同様の工程にて金属
メッキを施して形成する。
バネ構造の突起１３'に、小突起１９' を追加する応用
製法例を説明する。小突起１９' は、図６の(1) から
(4) に示すように、ポリイミド１１の突起１３のパター
ニングを、小突起１９を形成するためのレジスト２０を
用いて再度行い、ポリイミドの突起１３に小突起１９を
形成した後、図５の(3) から(7) と同様の工程にて金属
メッキを施して形成する。
【００４０】別例としては、図７の(1) から(3) に示す
ように、ポリイミド１１の突起１３にワイヤボンデイン
グによるバンプ２１を各接点位置に形成し、その後のメ
ッキ時にその周りに金属を形成することで作成する。
ように、ポリイミド１１の突起１３にワイヤボンデイン
グによるバンプ２１を各接点位置に形成し、その後のメ
ッキ時にその周りに金属を形成することで作成する。
【００４１】本応用製法例の手法を採用することによっ
て、半導体チップＯの接点パッドＰとの接触時にこの突
起１９' が接点パッドＰとの間で擦れたりめり込んだり
することで、パッド表面の酸化皮膜を破り良好な導通を
得、安定した電気的接触が実現可能となる。
て、半導体チップＯの接点パッドＰとの接触時にこの突
起１９' が接点パッドＰとの間で擦れたりめり込んだり
することで、パッド表面の酸化皮膜を破り良好な導通を
得、安定した電気的接触が実現可能となる。
【００４２】（第２応用製法例）
次に、前記装置例の半導体チップ検査用プローブαの板
バネ構造をなだらかにする応用製法例を説明する。ま
ず、前記製法例と同様に図８の(1) から(2) に示すよう
にポリイミド１１にレジスト１２を塗ってエッチング等
を行い、パターニングをする。そして、さらに図８の
(3) に示すように上面にポリイミド２２を塗布すること
により角をなめらかにし、なだらかな板バネ構造を作成
する。このとき、上面に塗るポリイミド２２としては、
感光性ポリイミドを用いることが望ましい。また、ポリ
イミド２２の突起の付け根は、当該ポリイミド２２を形
成するパターニングの後ベークすることにより、図８の
(4) に示すポリイミド２２' のようになだらかにするこ
とができる。その結果、段差によって金属パターニング
用のレジストが切断されることを防止でき、設計通りの
メッキパターンを得ることができるという効果を奏す
る。
バネ構造をなだらかにする応用製法例を説明する。ま
ず、前記製法例と同様に図８の(1) から(2) に示すよう
にポリイミド１１にレジスト１２を塗ってエッチング等
を行い、パターニングをする。そして、さらに図８の
(3) に示すように上面にポリイミド２２を塗布すること
により角をなめらかにし、なだらかな板バネ構造を作成
する。このとき、上面に塗るポリイミド２２としては、
感光性ポリイミドを用いることが望ましい。また、ポリ
イミド２２の突起の付け根は、当該ポリイミド２２を形
成するパターニングの後ベークすることにより、図８の
(4) に示すポリイミド２２' のようになだらかにするこ
とができる。その結果、段差によって金属パターニング
用のレジストが切断されることを防止でき、設計通りの
メッキパターンを得ることができるという効果を奏す
る。
【００４３】以上本発明の代表的な製法例及び応用製法
例等について説明したが、本発明は必ずしも当該製法例
及び応用製法例の手法等だけに限定されるものではな
い。本発明の目的を達成し、後述する効果を有する範囲
内において適宜変更して実施することができるものであ
る。
例等について説明したが、本発明は必ずしも当該製法例
及び応用製法例の手法等だけに限定されるものではな
い。本発明の目的を達成し、後述する効果を有する範囲
内において適宜変更して実施することができるものであ
る。
【００４４】
【発明の効果】以上説明したように本発明は、検査対象
の半導体チップの接点パッドと次段配置のテスト回路と
を仲介導通するコンタクト部が、電気的に相互分離され
た凸状の導電性バネにて形成されるので、従来のプロー
ブカードより小型化が図れる。また、複数の針をプロー
ブとしないので、信号が互いに影響し合うクロストーク
及び特性インピーダンス不整合という問題が生じないと
いう効果を奏する。
の半導体チップの接点パッドと次段配置のテスト回路と
を仲介導通するコンタクト部が、電気的に相互分離され
た凸状の導電性バネにて形成されるので、従来のプロー
ブカードより小型化が図れる。また、複数の針をプロー
ブとしないので、信号が互いに影響し合うクロストーク
及び特性インピーダンス不整合という問題が生じないと
いう効果を奏する。
【図１】本発明製法に係る装置例の半導体チップ検査用
プローブのコンタクト部の形状を示した説明図である。
プローブのコンタクト部の形状を示した説明図である。
【図２】同上の半導体チップ検査用プローブのコンタク
ト部の働きを説明する断面図である。
ト部の働きを説明する断面図である。
【図３】同上の半導体チップ検査用プローブを実装した
半導体検査装置の構成を示すブロック図である。
半導体検査装置の構成を示すブロック図である。
【図４】同上の半導体チップ検査用プローブの本発明の
実施の形態による製造工程を示した図であり、(0) は工
程図を説明するための図、(1) 及び(2) は工程図であ
る。
実施の形態による製造工程を示した図であり、(0) は工
程図を説明するための図、(1) 及び(2) は工程図であ
る。
【図５】(3)から(7) は図４の(2) の後に続く工程図で
ある。
ある。
【図６】第１応用製法例の半導体チップ検査用プローブ
の製造工程を示した図である。
の製造工程を示した図である。
【図７】第１応用製法例の半導体チップ検査用プローブ
の製造工程を示した別例の図である。
の製造工程を示した別例の図である。
【図８】第２応用製法例の半導体チップ検査用プローブ
の製造工程を示した図である。
の製造工程を示した図である。
【図９】(a) は検査対象の半導体チップをプローブカー
ドに取付けた状態を示す説明図であり、(b) は(a) の図
のＡ矢視方向から見た側面図である。
ドに取付けた状態を示す説明図であり、(b) は(a) の図
のＡ矢視方向から見た側面図である。
α…半導体チップ検査用プローブ
β…半導体検査装置
γ…プローブカード
ｆ…平面
Ｏ…半導体チップ（チップ）
Ｐ…電極パッド
Ｓ…段差
１…基板
２…コンタクト部
３…基板
４…メモリ（テストパタン格納用メモリ）
５…テスト回路
６…電源
７…クロック発生器
８…外部インタフェース
１１…ポリイミド皮膜
１２…レジスト
１３、１３' …突起
１４…金属皮膜
１５…金皮膜
１６…レジスト
１７…金メッキ
１８…厚メッキ
１９、１９' …小突起
２０…レジスト
２１…バンプ
３０…エポキシ基板
３１…針
３２…窓穴
フロントページの続き
(56)参考文献 特開 平７−209334（ＪＰ，Ａ)
特開 平１−150862（ＪＰ，Ａ)
特開 平７−74216（ＪＰ，Ａ)
特開 平６−267383（ＪＰ，Ａ)
実開 昭63−109658（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 1/06 - 1/073
G01R 31/26
H01L 21/66
Claims (12)
- 【請求項１】シリコン基板上にポリイミドの皮膜を形成
した後、フォトリソグラフイとエッチング法を用いて、
検査の対象となる半導体チップを対向・接触させた時に
当該半導体チップの接点パッドの位置と整合する箇所
に、ポリイミド皮膜を突起形に加工し、次に、クローム
又はチタン金属皮膜を形成した後、さらにその上に金皮
膜を形成し、続いて、レジストを塗り、前記金属皮膜及
び前記金皮膜をエッチングして、メッキ用の下地を形成
した後、金メッキを施し、さらに厚メッキを施して導電
性の板バネ構造のコンタクト部を形成する、 ことを特徴とする半導体チップ検査用プローブの製法。 - 【請求項２】シリコン基板上にポリイミドの皮膜を形成
した後、フォトリソグラフイとエッチング法を用いて、
検査の対象となる半導体チップを対向・接触させた時に
当該半導体チップの接点パッドの位置と整合する箇所に
ポリイミド皮膜を突起形に加工し、さらに、加工された
ポリイミドの土台のパターニングを、小突起を形成する
ためのレジストを用いて行い、突起形のポリイミドに小
突起を加工し、次に、クローム又はチタン金属皮膜を形
成した後、さらにその上に金皮膜を形成し、続いて、レ
ジストを塗り、前記金属皮膜及び前記金皮膜をエッチン
グして、メッキ用の下地を形成した後、金メッキを施
し、さらに厚メッキを施して導電性の板バネ構造のコン
タクト部を形成する、 ことを特徴とする半導体チップ検査用プローブの製法。 - 【請求項３】シリコン基板上にポリイミドの皮膜を形成
した後、フォトリソグラフイとエッチング法を用いて、
検査の対象となる半導体チップを対向・接触させた時に
当該半導体チップの接点パッドの位置と整合する箇所に
ポリイミド皮膜を突起形に加工し、さらに、加工された
ポリイミドの上にワイヤボンデイングによるバンプを各
接点位置に形成し、次に、クローム又はチタン金属皮膜
を形成した後、さらにその上に金皮膜を形成し、続い
て、レジストを塗り、前記金属皮膜及び前記金皮膜をエ
ッチングして、メッキ用の下地を形成した後、金メッキ
を施し、さらに厚メッキを施して導電性の板バネ構造の
コンタクト部を形成する、 ことを特徴とする半導体チップ検査用プローブの製法。 - 【請求項４】前記基板上の前記ポリイミド皮膜の加工
は、レジストの塗布とベークを、複数回繰り返すことに
より、当該レジストを厚く積むようにした、 ことを特徴とする請求項１、２又３に記載の半導体チッ
プ検査用プローブの製法。 - 【請求項５】前記基板上の前記ポリイミド皮膜の加工
は、 直後にさらに上面にポリイミドを塗布することにより角
をなめらかにし、なだらかな板バネ構造のコンタクト部
を形成する、 ことを特徴とする請求項１、２、３又は４に記載の半導
体チップ検査用プローブの製法。 - 【請求項６】前記ポリイミドは、 感光性ポリイミドを用いた、 ことを特徴とする請求項１、２、３、４又は５に記載の
半導体チップ検査用プローブの製法。 - 【請求項７】前記ポリイミドの突起の付け根は、 当該ポリイミドのパターニングの後にベークしてなだら
かにする、 ことを特徴とする請求項１、２、３、４、５又は６に記
載の半導体チップ検査用プローブの製法。 - 【請求項８】前記板バネ構造のコンタクト部の土台とな
るポリイミド皮膜は、エッチング溶液にて除去し、当該
導電性の板バネ構造のコンタクト部のみを残す、 ことを特徴とする請求項１、２、３、４、５、６又は７
に記載の半導体チップ検査用プローブの製法。 - 【請求項９】前記クローム又はチタン金属皮膜は、 300 〜500 オングストロームの厚さである、 ことを特徴とする請求項１、２、３、４、５、６、７又
は８に記載の半導体チップ検査用プローブの製法。 - 【請求項１０】前記金皮膜は、 700 〜2000オングストロームの厚さである、 ことを特徴とする請求項１、２、３、４、５、６、７、
８又は９に記載の半導体チップ検査用プローブの製法。 - 【請求項１１】前記金メッキは、 5000〜10000 オングストロームの厚さである、 ことを特徴とする請求項１、２、３、４、５、６、７、
８、９又は１０に記載の半導体チップ検査用プローブの
製法。 - 【請求項１２】前記厚メッキは、 パラジウム、ロジウム又は白金にて行う、 ことを特徴とする請求項１、２、３、４、５、６、７、
８、９、１０又は１１に記載の半導体チップ検査用プロ
ーブの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23874596A JP3374890B2 (ja) | 1996-09-10 | 1996-09-10 | 半導体チップ検査用プローブの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23874596A JP3374890B2 (ja) | 1996-09-10 | 1996-09-10 | 半導体チップ検査用プローブの製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1082800A JPH1082800A (ja) | 1998-03-31 |
| JP3374890B2 true JP3374890B2 (ja) | 2003-02-10 |
Family
ID=17034637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23874596A Expired - Fee Related JP3374890B2 (ja) | 1996-09-10 | 1996-09-10 | 半導体チップ検査用プローブの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3374890B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4031961B2 (ja) * | 2002-08-12 | 2008-01-09 | 富士通株式会社 | 電気回路検査用マイクロプローブの製造方法 |
| EP1737075B1 (de) * | 2005-06-23 | 2017-03-08 | Feinmetall GmbH | Kontaktiervorrichtung |
-
1996
- 1996-09-10 JP JP23874596A patent/JP3374890B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1082800A (ja) | 1998-03-31 |
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