JP3372478B2 - 同期式記憶素子のデータ入出力制御方法とデータ入出力回路 - Google Patents
同期式記憶素子のデータ入出力制御方法とデータ入出力回路Info
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Description
ータ入出力回路及びその制御方法に関し、特に読み出し
データと書込みデータを同一データラインに伝達する場
合、読取り(Read)動作の途中で書込み(Write)命令
を行なう時に、シーケンス制御が速やかに行われるよう
具現した同期式記憶素子のデータ入出力回路及びその制
御方法に関する。
路は、ブロックにおけるデータ径路に関係するデータバ
スセンスアンプ及び書込みデータドライバと、全てのデ
ータの入出力動作に関係するデータ入力バッファ及びデ
ータ出力バッファとを含んでいる。これら回路間、即
ち、ブロックデータ関連回路とグローバルデータ関連回
路の間にデータ信号を伝達する配線をデータバスライン
という。
の設計において考慮すべき事項(issue)としては、一
番目に、入出力データラインを別々に区分して配線すべ
きか、これらを共通ライン(両方向バス)で使用すべき
か、二番目に、前記それぞれの場合に一つのデータライ
ンを介し高電位データと低電位データを全て伝達するよ
うにすべきか(signal ended data bus)、又は一つの
データを伝達するデータラインを二つのラインに構成し
て一つは高電位信号だけを伝達するようにし、他の一つ
は低電位データだけを伝達するようにすべきか(double
ended data bus)を決定しなければならない。
明すれば、一般にデジタルデータは高電位と低電位の2
進データとなるが、これを一つのラインを介して同時に
伝達、即ち一つの駆動ラインに高電位と低電位を同時に
伝達することに決定すべきか、或いは、高電位専用ライ
ンと低電位専用ラインを設け、これら二つのラインを最
初に高電位(又は低電位)となるように初期化させ、高
電位の伝達時は高電位専用ラインを低電位(又は高電
位)となるようにし、低電位の伝達時は低電位専用ライ
ンを低電位(又は高電位)となるようにすべきかを決定
するのである。これらのうち、二番目の決定は高速動作
時に有利であるが、データラインを配線するのに広い面
積を必要とするという問題があった。
憶素子の両方向データ入出力回路のブロック構成図を示
したものである。図6のブロック読取りデータドライバ
102において、記憶素子から出力するブロック読取り
データは、データバスセンスアンプ(db-sense amp)を
介し、入出力データバスライン101を駆動する。尚、
該バスライン上のデータは全域読取りデータ受信部のデ
ータ出力バッファ103を介して記憶素子外部に出力さ
れる。さらに、記憶素子外部から内部に書込まれるデー
タは全域的書込みデータ駆動部のデータ入力バッファ1
05を介して入出力データバスライン101を駆動す
る。これはブロックデータ受信部の記憶素子内部の内部
入力バッファ104を介して記憶素子内部に入力するこ
とになる。
Sスイッチング回路を介しデータラインを再充電させて
再初期化するものであり、スイッチング制御信号はデー
タラインの電位遷移を遅延回路を介し遅延させて発生す
るように構成されている。ところが、このように構成さ
れた両方向データ入出力回路において、読取り(read)
動作と書込み(write)動作が行われる場合、即ち、同
期式記憶素子の読取りには1クロックから始められた動
作が、次のクロック信号が入力される前に終了するもの
ではなく、一つ以上のクロック信号に亘って動作する場
合がある。このような場合には、読取りで発生したデー
タ信号が共通に用いられるデータラインに載せられる時
間は、読取り命令の入力以後、次のクロックが入力され
た後になる。ところが、もし連続して入力される次のク
ロックで命令が書込まれる場合に、書込み命令とともに
入力されるデータ信号は速やかにデータラインに載せら
れる。
は二つのデータ信号、即ち、読取り動作で発生したデー
タ信号と書込み動作のための書込みデータ信号が同時に
載せられることになり誤動作を起こす。このような現象
は、特にクロック周期が早い場合にはさらに深刻な問題
になり得る。このような動作を防止するためには、読取
り動作が全て終了した後で書込み動作を行なうよう記憶
素子の動作を制限するとか、或いは読取りの際に用いる
データラインと、書込みの際に用いるデータラインを分
離して用いる方法を採用する解決等がある。しかし、前
者は読取り−書込み動作の転換で速度を犠牲にしなけれ
ばならず、後者の解決策はチップ面積を犠牲にしなけれ
ばならない問題点があった。
向データ入出力回路に対する最小クロック周期を説明す
るための図である。図7を参照すれば、連続する読取り
−書込み動作がスムーズに動作するためには、t1:読取
り動作時に発生したデータ信号がデータラインに載せら
れている時間、t2:データパルスの幅、t3:書込み動作
時に発生するデータが、データラインに伝達される時
間、t clk:クロック周期とする時、クロック信号にお
けるclk 1で読取り動作が発生し、次のクロック信号で
あるclk 2から書込み命令が入力される場合、従来の回
路で誤動作が発生しない条件は、 t clk+t3>t1+t2 即ち、t clk>t1+t2−t3である。再度説明すれば、記
憶素子の連続するクロック信号の周期がt1+t2−t3とい
う時間で制限されることになる。具体的には、現在読取
りデータが伝達されているt2領域に対したものに制限さ
れる。
と書込みデータを同一データラインに伝達する場合、読
取り動作の途中で書込み命令を実施する時にシーケンス
制御(Sequence control)が速やかに実施されるよう、
両方向データ径路の受信回路に以前のデータ信号を記憶
する装置である同期式記憶素子のデータ入出力回路、及
びその制御方法を提供することにある。
発明においては、最初に、読取りに連続して書込み動作
が実施される場合に、読取りデータ駆動装置は現在動作
を行っており、読取りデータ信号を再初期化する装置
(ポスト充電ロジック回路)が今だ動作を開始しない状
態で書込み命令が入力される。そして、書込みデータが
発生した場合には無条件に書込みデータ駆動装置を動作
させるのである。この場合に、(a)若し、読取りデー
タと書込みデータが同じ場合であれば、データラインに
伝達される信号をそのまま書込みデータ信号に用い、
(b)若し、書込みデータが読取りデータと異なる場合
であれば、高電位専用データラインと低電位専用データ
ラインからなる二つのデータラインが全て動作状態にあ
ることになるが、この場合は予め伝達された読取りデー
タを記憶する装置を備え、読取りデータの逆信号を書込
みデータ信号に利用するようにするのである。即ち、記
憶素子の外部と内部で、それぞれ自ら送信した信号に対
する情報を予め持っていることを利用するのである。
記憶素子のデータ入出力制御方法において、高電位信号
入出力専用の両方向性データライン及び低電位信号入出
力専用の両方向性データラインを介し、読取り動作に連
続して書込み動作が実施される場合に、読取りデータ駆
動装置の動作中に書込み命令が入力されると、書込みデ
ータが発生した場合には無条件に書込みデータ駆動装置
を駆動させる段階と、書込みデータが読取りデータと異
なる場合には予め伝達された読取りデータを記憶する段
階と、読取りデータの逆信号を、書込みデータ信号とし
て選択する段階とを含むことを特徴とする同期式記憶素
子のデータ入出力制御方法である。
の同期式記憶素子のデータ入出力制御方法において、前
記の無条件に書込みデータ駆動装置を駆動させる段階の
後に、読取りデータと書込みデータが同じ場合であれ
ば、データラインに伝達される信号を、そのまま書込み
データ信号に用いる段階を含むことを特徴とする。
2に記載の同期式記憶素子のデータ入出力制御方法にお
いて、前記読取りデータ駆動装置の駆動中に書込み命令
が入力されると、この書込み命令に応答して、読取りデ
ータの再初期化を通常時より一層遅延させる段階を、さ
らに含むことを特徴とする。
は読取りデータを伝達し、書込み動作時には書込みデー
タを伝達する、高電位データのみを伝達する第1データ
ラインと、読取り動作時には読取りデータを伝達し、書
込み動作時には書込みデータを伝達する、低電位データ
のみを伝達する第2データラインと、前記第1及び第2
データラインの第1の終端に配置され、読取り動作時
に、第1及び第2データラインに伝達されたデータ信号
を出力するデータ出力バッファと、前記第1及び第2デ
ータラインの第1の終端に配置され、書込み動作時に、
書込みデータで第1及び第2データラインを駆動するデ
ータ入力バッファと、前記第1及び第2データラインの
第2の終端に配置され、読取りデータを駆動する読取り
データ駆動装置と、前記第1及び第2データラインの第
2の終端に配置され、書込みデータを記憶素子内部に入
力させる内部入力バッファと、前記第1及び第2データ
ラインに連結され、データラインが活性状態となってか
ら一定遅延時間後に、第1及び第2データライン等を初
期化するポスト充電ロジック回路と、読取り動作に連続
して書込み動作がなされる際、前記内部入力バッファ
は、読取り時に発生するデータ信号を記憶する読取りデ
ータメモリと、前記第1及び第2データラインの全てが
活性状態となる場合は、読取り動作時に発生したデータ
信号の逆信号を書込みデータとして選択する装置とを含
むことを特徴とする同期式記憶素子のデータ入出力回路
である。
の同期式記憶素子のデータ入出力回路において、前記ポ
スト充電ロジック回路は、読取りデータ駆動装置の動作
中に書込み命令が入力されると、この書込み命令に応答
して読取りデータの再初期化を通常時よりさらに遅延さ
せる追加的な遅延回路を含むことを特徴とする。
5に記載の同期式記憶素子のデータ入出力回路におい
て、前記内部入力バッファは、第1データラインに結合
された第1遅延回路と、第2データラインに結合された
第2遅延回路と、前記第1遅延回路の出力と前記第2デ
ータラインを、入力とする第1反転論理和回路と、前記
第2遅延回路の出力と第1データラインを、入力とする
第2反転論理和回路からなるフィードバック・ラッチ回
路と、前記ラッチ回路の第1及び第2反転論理和回路側
出力、及び第1及び第2データラインにそれぞれ結合さ
れる第3反転論理和回路及び第4反転論理和回路と、書
込み命令信号、及び前記第3、第4反転論理和回路の出
力がそれぞれ入力される、第1反転論理積回路、及び第
2反転論理積回路とを含むことを特徴とする。
ながら詳しく説明する。図1は、本発明の一実施例とし
ての、同期式記憶素子のデータ入出力回路を示したブロ
ック構成図である。ここで図6に示すシステムと同一の
構成要素には同一の符号を付している。図1の本発明に
おいて、図6に示す従来の同期式記憶素子と違いを有す
る構成要素は、書込みデータ受信部の内部入力バッファ
202とポスト充電ロジック回路201である。図2
は、図1に示すポスト充電ロジック回路201の一実施
例を示した回路図である。図6の従来技術のデータ径路
と比べると、図6で示す従来技術と同一の再充電径路の
他に書込み動作検出部(NA1)を設け、追加の遅延回路
402を備えて従来での再充電径路に比べ延長された遅
延信号を提供することに注目することができる。従っ
て、図1でのポスト充電ロジック回路201は書込み検
出時に、データラインの入出力データに対するパルス幅
を延長させる。
作開始後に、書込み動作が連続してなされる時、二つの
データラインに全てのデータが載せられた場合には、こ
れ等を利用して書込みデータ信号を作る内部入力バッフ
ァ202であり、これは図3、4を参照して以下で詳し
く説明される。図3は、図1に示す内部入力バッファ2
02の動作概念を説明するための例示図である。図3で
読取りデータメモリ503は読取り動作時のデータを記
憶する。書込みデータ選択部505は二つのデータライ
ンに全てのデータ信号が載せられる場合に、読取り時に
発生した信号の逆信号を書込みデータ信号として選択す
る。読取りデータメモリ503の前端に位置する遅延回
路501は、二つのデータライン(I/O_H、I/O_
L)に全てのデータ信号が載せられる場合、二つのデー
タラインに全てのデータが載せられる以前の状態を記憶
しなければならないために、設けられている。
ンに全てのデータが載せられるのを感知して読取りデー
タメモリ503、504を制御する。このように貯蔵さ
れた以前の読取り動作時のデータ信号を利用し、以前の
読取り動作時にデータラインにデータ信号が載せられた
場合はその信号の反転信号を書込みデータにし、以前の
読取り動作時データが無かった場合は、現在発生した信
号を書込みデータにするのである。
する場合、高電位用データライン(I/O_H)は活性
(低電位)となり、低電位用データライン(I/O_L)
は待機(高電位)状態となる。もし、この状態で低電位
信号を伝達する書込み動作が連続して実施される場合、
データライン(I/O_H、I/O_L)は全て低電位とな
るようになる。この際、二つのデータライン全てが低電
位であることを感知する活性感知部(NR2)の出力信号
(N6)が出力すると、読取りデータを伝達したライン側
読取りデータメモリ503は低電位信号(N8)を出力
し、読取り時にデータが無かったラインの読取りデータ
メモリ504は、高電位信号(N11)を出力することに
なる。この信号は、書込みデータ選択部505に出力さ
れるが、選択部505は前記メモリデータに従い高電位
用データライン(I/O_H)側出力(N9)には低電位
を、低電位用データライン(I/O_L)側出力(N12)
には高電位を出力することになる。以後、多少の遅延後
に書込み制御命令が入力されると、最初の二つの共通デ
ータラインが全て低電位であったが、最終出力データは
高電位用データライン(I/O_H)側出力(wd−h)には
高電位を、低電位用データライン(I/O_L)側出力
(wd−I)には低電位を出力することになり、望む低信
号書込み命令が実施できるようになる。
入力バッファ202の動作を示したタイミングチャート
である。図4は、図1に示す内部入力バッファ202の
一実施例を示した回路図である。これは図3を参照して
記述された二つのデータラインに全てデータが載せられ
る場合に、予めデータを記憶し、書込み動作時の逆信号
を選択する構成をラッチ(latch)回路を利用して現わ
した場合を示す。この動作は図1の場合と同様である。
即ち、図3においての活性感知部(NR2)は、図4にお
いては遅延回路とラッチ内で自動的に実施され、この活
性感知結果に従い反転論理和回路(NR8、NR10)で書込
みデータ選択動作が実施される。
施例を中心に記述し、本発明は、これに限られるもので
はない。即ち、本発明は、本発明を超えない範囲で、多
様な変形が可能であるのは明らかである。例えば、図3
と図4を比べて見た場合、読取りデータメモリ503、
504や書込みデータ選択部505、506を独立の構
成とすることもでき、これをCMOS回路を利用してよ
り簡単に構成することも可能なのである。このような変
形は、特許請求の範囲に記述された本発明に含まれるの
である。
ラインでなる、同期式記憶素子のデータ入出力回路及び
そのデータ入出力制御方法によれば、高電位/低電位デ
ータが独立した専用ラインを介して入出力されるデータ
ラインにおいて発生するデータ伝送エラーに関する問題
を、全体メモリの応答速度においての損失なく、或いは
チップ面積を広くする必要なく解決できる効果を有す
る。
向データ入出力回路を示すブロック構成図である。
を示した回路図である。
するための回路図である。
た回路図である。
路の動作を示すタイミングチャートである。
ータ入出力回路のブロック構成図である。
ミングチャートである。
遅延回路 503、504 読取りデータメモリ 507 活性感知部 505、506 記録データ選択部
Claims (6)
- 【請求項1】 同期式記憶素子のデータ入出力制御方法
において、高電位信号入出力専用の両方向性データライ
ン及び低電位信号入出力専用の両方向性データラインを
介し、読取り動作に連続して書込み動作が実施される場
合に、読取りデータ駆動装置の動作中に書込み命令が入
力されると、書込みデータが発生した場合には無条件に
書込みデータ駆動装置を駆動させる段階と、書込みデー
タが読取りデータと異なる場合には予め伝達された読取
りデータを記憶する段階と、読取りデータの逆信号を、
書込みデータ信号として選択する段階とを含むことを特
徴とする同期式記憶素子のデータ入出力制御方法。 - 【請求項2】 前記の無条件に書込みデータ駆動装置を
駆動させる段階の後に、読取りデータと書込みデータが
同じ場合であれば、データラインに伝達される信号を、
そのまま書込みデータ信号に用いる段階を含むことを特
徴とする請求項1に記載の同期式記憶素子のデータ入出
力制御方法。 - 【請求項3】 前記読取りデータ駆動装置の駆動中に書
込み命令が入力されると、この書込み命令に応答して、
読取りデータの再初期化を通常時より一層遅延させる段
階を、さらに含むことを特徴とする請求項1または2に
記載の同期式記憶素子のデータ入出力制御方法。 - 【請求項4】 読取り動作時には読取りデータを伝達
し、書込み動作時には書込みデータを伝達する、高電位
データのみを伝達する第1データラインと、読取り動作
時には読取りデータを伝達し、書込み動作時には書込み
データを伝達する、低電位データのみを伝達する第2デ
ータラインと、前記第1及び第2データラインの第1の
終端に配置され、読取り動作時に、第1及び第2データ
ラインに伝達されたデータ信号を出力するデータ出力バ
ッファと、前記第1及び第2データラインの第1の終端
に配置され、書込み動作時に、書込みデータで第1及び
第2データラインを駆動するデータ入力バッファと、前
記第1及び第2データラインの第2の終端に配置され、
読取りデータを駆動する読取りデータ駆動装置と、前記
第1及び第2データラインの第2の終端に配置され、書
込みデータを記憶素子内部に入力させる内部入力バッフ
ァと、前記第1及び第2データラインに連結され、デー
タラインが活性状態となってから一定遅延時間後に、第
1及び第2データライン等を初期化するポスト充電ロジ
ック回路と、読取り動作に連続して書込み動作がなされ
る際、前記内部入力バッファは、読取り時に発生するデ
ータ信号を記憶する読取りデータメモリと、前記第1及
び第2データラインの全てが活性状態となる場合は、読
取り動作時に発生したデータ信号の逆信号を書込みデー
タとして選択する装置とを含むことを特徴とする同期式
記憶素子のデータ入出力回路。 - 【請求項5】 前記ポスト充電ロジック回路は、読取り
データ駆動装置の動作中に書込み命令が入力されると、
この書込み命令に応答して読取りデータの再初期化を通
常時よりさらに遅延させる追加的な遅延回路を含むこと
を特徴とする請求項4に記載の同期式記憶素子のデータ
入出力回路。 - 【請求項6】前記内部入力バッファは、 第1データラインに結合された第1遅延回路と、 第2データラインに結合された第2遅延回路と、 前記第1遅延回路の出力と前記第2データラインを、入
力とする第1反転論理和回路と、前記第2遅延回路の出
力と第1データラインを、入力とする第2反転論理和回
路からなるフィードバック・ラッチ回路と、 前記ラッチ回路の第1及び第2反転論理和回路側出力、
及び第1及び第2データラインにそれぞれ結合される第
3反転論理和回路及び第4反転論理和回路と、 書込み命令信号、及び前記第3、第4反転論理和回路の
出力がそれぞれ入力される、第1反転論理積回路、及び
第2反転論理積回路とを含むことを特徴とする請求項4
または5に記載の同期式記憶素子のデータ入出力回路。
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