JPH117777A - 同期式記憶素子のデータ入出力制御方法とデータ入出力回路 - Google Patents
同期式記憶素子のデータ入出力制御方法とデータ入出力回路Info
- Publication number
- JPH117777A JPH117777A JP10117193A JP11719398A JPH117777A JP H117777 A JPH117777 A JP H117777A JP 10117193 A JP10117193 A JP 10117193A JP 11719398 A JP11719398 A JP 11719398A JP H117777 A JPH117777 A JP H117777A
- Authority
- JP
- Japan
- Prior art keywords
- data
- read
- write
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Abstract
(57)【要約】
【課題】 読取り動作の途中で書込み命令を行なう時
に、シーケンス制御が速やかに行われるよう具現した同
期式記憶素子のデータ入出力回路及びその制御方法を提
供する。 【解決手段】 高電位及び低電位入出力専用の両方向性
データラインを介し、読取り動作に連続して書込み動作
が実施される場合に、読取りデータ駆動装置の動作中に
書込み命令が入力されると、書込みデータが発生した場
合には無条件に書込みデータ駆動装置を駆動させる段階
と、書込みデータが読取りデータと異なる場合には予め
伝達された読取りデータを記憶する段階と、読取りデー
タの逆信号を、書込みデータ信号で選択する段階とを含
むことを特徴とする同期式記憶素子のデータ入出力制御
方法とこれを実現するデータ入出力回路である。
に、シーケンス制御が速やかに行われるよう具現した同
期式記憶素子のデータ入出力回路及びその制御方法を提
供する。 【解決手段】 高電位及び低電位入出力専用の両方向性
データラインを介し、読取り動作に連続して書込み動作
が実施される場合に、読取りデータ駆動装置の動作中に
書込み命令が入力されると、書込みデータが発生した場
合には無条件に書込みデータ駆動装置を駆動させる段階
と、書込みデータが読取りデータと異なる場合には予め
伝達された読取りデータを記憶する段階と、読取りデー
タの逆信号を、書込みデータ信号で選択する段階とを含
むことを特徴とする同期式記憶素子のデータ入出力制御
方法とこれを実現するデータ入出力回路である。
Description
【０００１】
【発明の属する技術分野】本発明は同期式記憶素子のデ
ータ入出力回路及びその制御方法に関し、特に読み出し
データと書込みデータを同一データラインに伝達する場
合、読取り（Read）動作の途中で書込み（Write）命令
を行なう時に、シーケンス制御が速やかに行われるよう
具現した同期式記憶素子のデータ入出力回路及びその制
御方法に関する。
ータ入出力回路及びその制御方法に関し、特に読み出し
データと書込みデータを同一データラインに伝達する場
合、読取り（Read）動作の途中で書込み（Write）命令
を行なう時に、シーケンス制御が速やかに行われるよう
具現した同期式記憶素子のデータ入出力回路及びその制
御方法に関する。
【０００２】
【従来の技術】従来の同期式記憶素子のデータ入出力回
路は、ブロックにおけるデータ径路に関係するデータバ
スセンスアンプ及び書込みデータドライバと、全てのデ
ータの入出力動作に関係するデータ入力バッファ及びデ
ータ出力バッファとを含んでいる。これら回路間、即
ち、ブロックデータ関連回路とグローバルデータ関連回
路の間にデータ信号を伝達する配線をデータバスライン
という。
路は、ブロックにおけるデータ径路に関係するデータバ
スセンスアンプ及び書込みデータドライバと、全てのデ
ータの入出力動作に関係するデータ入力バッファ及びデ
ータ出力バッファとを含んでいる。これら回路間、即
ち、ブロックデータ関連回路とグローバルデータ関連回
路の間にデータ信号を伝達する配線をデータバスライン
という。
【０００３】
【発明が解決しようとする課題】前記データバスライン
の設計において考慮すべき事項（issue）としては、一
番目に、入出力データラインを別々に区分して配線すべ
きか、これらを共通ライン（両方向バス）で使用すべき
か、二番目に、前記それぞれの場合に一つのデータライ
ンを介し高電位データと低電位データを全て伝達するよ
うにすべきか（signal ended data bus）、又は一つの
データを伝達するデータラインを二つのラインに構成し
て一つは高電位信号だけを伝達するようにし、他の一つ
は低電位データだけを伝達するようにすべきか（double
ended data bus）を決定しなければならない。
の設計において考慮すべき事項（issue）としては、一
番目に、入出力データラインを別々に区分して配線すべ
きか、これらを共通ライン（両方向バス）で使用すべき
か、二番目に、前記それぞれの場合に一つのデータライ
ンを介し高電位データと低電位データを全て伝達するよ
うにすべきか（signal ended data bus）、又は一つの
データを伝達するデータラインを二つのラインに構成し
て一つは高電位信号だけを伝達するようにし、他の一つ
は低電位データだけを伝達するようにすべきか（double
ended data bus）を決定しなければならない。
【０００４】前記二番目の事項に関し、さらに詳しく説
明すれば、一般にデジタルデータは高電位と低電位の２
進データとなるが、これを一つのラインを介して同時に
伝達、即ち一つの駆動ラインに高電位と低電位を同時に
伝達することに決定すべきか、或いは、高電位専用ライ
ンと低電位専用ラインを設け、これら二つのラインを最
初に高電位（又は低電位）となるように初期化させ、高
電位の伝達時は高電位専用ラインを低電位（又は高電
位）となるようにし、低電位の伝達時は低電位専用ライ
ンを低電位（又は高電位）となるようにすべきかを決定
するのである。これらのうち、二番目の決定は高速動作
時に有利であるが、データラインを配線するのに広い面
積を必要とするという問題があった。
明すれば、一般にデジタルデータは高電位と低電位の２
進データとなるが、これを一つのラインを介して同時に
伝達、即ち一つの駆動ラインに高電位と低電位を同時に
伝達することに決定すべきか、或いは、高電位専用ライ
ンと低電位専用ラインを設け、これら二つのラインを最
初に高電位（又は低電位）となるように初期化させ、高
電位の伝達時は高電位専用ラインを低電位（又は高電
位）となるようにし、低電位の伝達時は低電位専用ライ
ンを低電位（又は高電位）となるようにすべきかを決定
するのである。これらのうち、二番目の決定は高速動作
時に有利であるが、データラインを配線するのに広い面
積を必要とするという問題があった。
【０００５】図６は、従来のデータ径路を示す同期式記
憶素子の両方向データ入出力回路のブロック構成図を示
したものである。図６のブロック読取りデータドライバ
１０２において、記憶素子から出力するブロック読取り
データは、データバスセンスアンプ（db-sense amp）を
介し、入出力データバスライン１０１を駆動する。尚、
該バスライン上のデータは全域読取りデータ受信部のデ
ータ出力バッファ１０３を介して記憶素子外部に出力さ
れる。さらに、記憶素子外部から内部に書込まれるデー
タは全域的書込みデータ駆動部のデータ入力バッファ１
０５を介して入出力データバスライン１０１を駆動す
る。これはブロックデータ受信部の記憶素子内部の内部
入力バッファ１０４を介して記憶素子内部に入力するこ
とになる。
憶素子の両方向データ入出力回路のブロック構成図を示
したものである。図６のブロック読取りデータドライバ
１０２において、記憶素子から出力するブロック読取り
データは、データバスセンスアンプ（db-sense amp）を
介し、入出力データバスライン１０１を駆動する。尚、
該バスライン上のデータは全域読取りデータ受信部のデ
ータ出力バッファ１０３を介して記憶素子外部に出力さ
れる。さらに、記憶素子外部から内部に書込まれるデー
タは全域的書込みデータ駆動部のデータ入力バッファ１
０５を介して入出力データバスライン１０１を駆動す
る。これはブロックデータ受信部の記憶素子内部の内部
入力バッファ１０４を介して記憶素子内部に入力するこ
とになる。
【０００６】ポスト充電ロジック回路１０６は、ＣＭＯ
Ｓスイッチング回路を介しデータラインを再充電させて
再初期化するものであり、スイッチング制御信号はデー
タラインの電位遷移を遅延回路を介し遅延させて発生す
るように構成されている。ところが、このように構成さ
れた両方向データ入出力回路において、読取り（read）
動作と書込み（write）動作が行われる場合、即ち、同
期式記憶素子の読取りには１クロックから始められた動
作が、次のクロック信号が入力される前に終了するもの
ではなく、一つ以上のクロック信号に亘って動作する場
合がある。このような場合には、読取りで発生したデー
タ信号が共通に用いられるデータラインに載せられる時
間は、読取り命令の入力以後、次のクロックが入力され
た後になる。ところが、もし連続して入力される次のク
ロックで命令が書込まれる場合に、書込み命令とともに
入力されるデータ信号は速やかにデータラインに載せら
れる。
Ｓスイッチング回路を介しデータラインを再充電させて
再初期化するものであり、スイッチング制御信号はデー
タラインの電位遷移を遅延回路を介し遅延させて発生す
るように構成されている。ところが、このように構成さ
れた両方向データ入出力回路において、読取り（read）
動作と書込み（write）動作が行われる場合、即ち、同
期式記憶素子の読取りには１クロックから始められた動
作が、次のクロック信号が入力される前に終了するもの
ではなく、一つ以上のクロック信号に亘って動作する場
合がある。このような場合には、読取りで発生したデー
タ信号が共通に用いられるデータラインに載せられる時
間は、読取り命令の入力以後、次のクロックが入力され
た後になる。ところが、もし連続して入力される次のク
ロックで命令が書込まれる場合に、書込み命令とともに
入力されるデータ信号は速やかにデータラインに載せら
れる。
【０００７】従って、共通に用いられるデータラインに
は二つのデータ信号、即ち、読取り動作で発生したデー
タ信号と書込み動作のための書込みデータ信号が同時に
載せられることになり誤動作を起こす。このような現象
は、特にクロック周期が早い場合にはさらに深刻な問題
になり得る。このような動作を防止するためには、読取
り動作が全て終了した後で書込み動作を行なうよう記憶
素子の動作を制限するとか、或いは読取りの際に用いる
データラインと、書込みの際に用いるデータラインを分
離して用いる方法を採用する解決等がある。しかし、前
者は読取り−書込み動作の転換で速度を犠牲にしなけれ
ばならず、後者の解決策はチップ面積を犠牲にしなけれ
ばならない問題点があった。
は二つのデータ信号、即ち、読取り動作で発生したデー
タ信号と書込み動作のための書込みデータ信号が同時に
載せられることになり誤動作を起こす。このような現象
は、特にクロック周期が早い場合にはさらに深刻な問題
になり得る。このような動作を防止するためには、読取
り動作が全て終了した後で書込み動作を行なうよう記憶
素子の動作を制限するとか、或いは読取りの際に用いる
データラインと、書込みの際に用いるデータラインを分
離して用いる方法を採用する解決等がある。しかし、前
者は読取り−書込み動作の転換で速度を犠牲にしなけれ
ばならず、後者の解決策はチップ面積を犠牲にしなけれ
ばならない問題点があった。
【０００８】図７は、図６に示す同期式記憶素子の両方
向データ入出力回路に対する最小クロック周期を説明す
るための図である。図７を参照すれば、連続する読取り
−書込み動作がスムーズに動作するためには、t1：読取
り動作時に発生したデータ信号がデータラインに載せら
れている時間、t2：データパルスの幅、t3：書込み動作
時に発生するデータが、データラインに伝達される時
間、t clk：クロック周期とする時、クロック信号にお
けるclk 1で読取り動作が発生し、次のクロック信号で
あるclk 2から書込み命令が入力される場合、従来の回
路で誤動作が発生しない条件は、 t clk＋t3＞t1＋t2 即ち、t clk＞t1＋t2−t3である。再度説明すれば、記
憶素子の連続するクロック信号の周期がt1＋t2−t3とい
う時間で制限されることになる。具体的には、現在読取
りデータが伝達されているt2領域に対したものに制限さ
れる。
向データ入出力回路に対する最小クロック周期を説明す
るための図である。図７を参照すれば、連続する読取り
−書込み動作がスムーズに動作するためには、t1：読取
り動作時に発生したデータ信号がデータラインに載せら
れている時間、t2：データパルスの幅、t3：書込み動作
時に発生するデータが、データラインに伝達される時
間、t clk：クロック周期とする時、クロック信号にお
けるclk 1で読取り動作が発生し、次のクロック信号で
あるclk 2から書込み命令が入力される場合、従来の回
路で誤動作が発生しない条件は、 t clk＋t3＞t1＋t2 即ち、t clk＞t1＋t2−t3である。再度説明すれば、記
憶素子の連続するクロック信号の周期がt1＋t2−t3とい
う時間で制限されることになる。具体的には、現在読取
りデータが伝達されているt2領域に対したものに制限さ
れる。
【０００９】以上の問題を鑑み、本発明は読取りデータ
と書込みデータを同一データラインに伝達する場合、読
取り動作の途中で書込み命令を実施する時にシーケンス
制御（Sequence control）が速やかに実施されるよう、
両方向データ径路の受信回路に以前のデータ信号を記憶
する装置である同期式記憶素子のデータ入出力回路、及
びその制御方法を提供することにある。
と書込みデータを同一データラインに伝達する場合、読
取り動作の途中で書込み命令を実施する時にシーケンス
制御（Sequence control）が速やかに実施されるよう、
両方向データ径路の受信回路に以前のデータ信号を記憶
する装置である同期式記憶素子のデータ入出力回路、及
びその制御方法を提供することにある。
【００１０】
【課題を解決するための手段】前記目的の達成のため本
発明においては、最初に、読取りに連続して書込み動作
が実施される場合に、読取りデータ駆動装置は現在動作
を行っており、読取りデータ信号を再初期化する装置
（ポスト充電ロジック回路）が今だ動作を開始しない状
態で書込み命令が入力される。そして、書込みデータが
発生した場合には無条件に書込みデータ駆動装置を動作
させるのである。この場合に、（ａ）若し、読取りデー
タと書込みデータが同じ場合であれば、データラインに
伝達される信号をそのまま書込みデータ信号に用い、
（ｂ）若し、書込みデータが読取りデータと異なる場合
であれば、高電位専用データラインと低電位専用データ
ラインからなる二つのデータラインが全て動作状態にあ
ることになるが、この場合は予め伝達された読取りデー
タを記憶する装置を備え、読取りデータの逆信号を書込
みデータ信号に利用するようにするのである。即ち、記
憶素子の外部と内部で、それぞれ自ら送信した信号に対
する情報を予め持っていることを利用するのである。
発明においては、最初に、読取りに連続して書込み動作
が実施される場合に、読取りデータ駆動装置は現在動作
を行っており、読取りデータ信号を再初期化する装置
（ポスト充電ロジック回路）が今だ動作を開始しない状
態で書込み命令が入力される。そして、書込みデータが
発生した場合には無条件に書込みデータ駆動装置を動作
させるのである。この場合に、（ａ）若し、読取りデー
タと書込みデータが同じ場合であれば、データラインに
伝達される信号をそのまま書込みデータ信号に用い、
（ｂ）若し、書込みデータが読取りデータと異なる場合
であれば、高電位専用データラインと低電位専用データ
ラインからなる二つのデータラインが全て動作状態にあ
ることになるが、この場合は予め伝達された読取りデー
タを記憶する装置を備え、読取りデータの逆信号を書込
みデータ信号に利用するようにするのである。即ち、記
憶素子の外部と内部で、それぞれ自ら送信した信号に対
する情報を予め持っていることを利用するのである。
【００１１】本発明の請求項１に記載の発明は、同期式
記憶素子のデータ入出力制御方法において、高電位及び
低電位入出力専用の両方向性データラインを介し、読取
り動作に連続して書込み動作が実施される場合に、読取
りデータ駆動装置の動作中に書込み命令が入力される
と、書込みデータが発生した場合には無条件に書込みデ
ータ駆動装置を駆動させる段階と、書込みデータが読取
りデータと異なる場合には予め伝達された読取りデータ
を記憶する段階と、読取りデータの逆信号を、書込みデ
ータ信号で選択する段階とを含むことを特徴とする同期
式記憶素子のデータ入出力制御方法である。
記憶素子のデータ入出力制御方法において、高電位及び
低電位入出力専用の両方向性データラインを介し、読取
り動作に連続して書込み動作が実施される場合に、読取
りデータ駆動装置の動作中に書込み命令が入力される
と、書込みデータが発生した場合には無条件に書込みデ
ータ駆動装置を駆動させる段階と、書込みデータが読取
りデータと異なる場合には予め伝達された読取りデータ
を記憶する段階と、読取りデータの逆信号を、書込みデ
ータ信号で選択する段階とを含むことを特徴とする同期
式記憶素子のデータ入出力制御方法である。
【００１２】請求項２に記載の発明は、請求項１に記載
の同期式記憶素子のデータ入出力制御方法において、前
記の無条件に書込みデータ駆動装置を駆動させる段階の
後に、読取りデータと書込みデータが同じ場合であれ
ば、データラインに伝達される信号を、そのまま書込み
データ信号に用いる段階を含むことを特徴とする。
の同期式記憶素子のデータ入出力制御方法において、前
記の無条件に書込みデータ駆動装置を駆動させる段階の
後に、読取りデータと書込みデータが同じ場合であれ
ば、データラインに伝達される信号を、そのまま書込み
データ信号に用いる段階を含むことを特徴とする。
【００１３】請求項３に記載の発明は、請求項１または
２に記載の同期式記憶素子のデータ入出力制御方法にお
いて、前記読取りデータ駆動装置の駆動中に書込み命令
が入力されると、この書込み命令に応答して、読取りデ
ータの再初期化を通常モードより一層遅延させる段階
を、さらに含むことを特徴とする。
２に記載の同期式記憶素子のデータ入出力制御方法にお
いて、前記読取りデータ駆動装置の駆動中に書込み命令
が入力されると、この書込み命令に応答して、読取りデ
ータの再初期化を通常モードより一層遅延させる段階
を、さらに含むことを特徴とする。
【００１４】請求項４に記載の発明は、読取り動作時に
は読取りデータを伝達し、書込み動作時には書込みデー
タを伝達する、高電位データのみを伝達する第１データ
ラインと、読取り動作時には読取りデータを伝達し、書
込み動作時には書込みデータを伝達する、低電位データ
のみを伝達する第２データラインと、前記第１及び第２
データラインの第１の終端に配置され、読取り動作時
に、第１及び第２データラインに伝達されたデータ信号
を出力するデータ出力バッファと、前記第１及び第２デ
ータラインの第１の終端に配置され、書込み動作時に、
書込みデータで第１及び第２データラインを駆動するデ
ータ入力バッファと、前記第１及び第２データラインの
第２の終端に配置され、読取りデータを駆動する読取り
データ駆動装置と、前記第１及び第２データラインの第
２の終端に配置され、書込みデータを記憶素子内部に入
力させる内部入力バッファと、前記第１及び第２データ
ラインに連結され、データラインが活性状態となってか
ら一定遅延時間後に、第１及び第２データライン等を初
期化するポスト充電ロジック回路と、読取り動作に連続
して書込み動作がなされる際、前記内部入力バッファ
は、読取り時に発生するデータ信号を記憶するメモリ
と、前記第１及び第２データラインの全てが活性状態と
なる場合は、読取り動作時に発生したデータ信号の逆信
号を書込みデータとして選択する装置とを含むことを特
徴とする同期式記憶素子のデータ入出力回路である。
は読取りデータを伝達し、書込み動作時には書込みデー
タを伝達する、高電位データのみを伝達する第１データ
ラインと、読取り動作時には読取りデータを伝達し、書
込み動作時には書込みデータを伝達する、低電位データ
のみを伝達する第２データラインと、前記第１及び第２
データラインの第１の終端に配置され、読取り動作時
に、第１及び第２データラインに伝達されたデータ信号
を出力するデータ出力バッファと、前記第１及び第２デ
ータラインの第１の終端に配置され、書込み動作時に、
書込みデータで第１及び第２データラインを駆動するデ
ータ入力バッファと、前記第１及び第２データラインの
第２の終端に配置され、読取りデータを駆動する読取り
データ駆動装置と、前記第１及び第２データラインの第
２の終端に配置され、書込みデータを記憶素子内部に入
力させる内部入力バッファと、前記第１及び第２データ
ラインに連結され、データラインが活性状態となってか
ら一定遅延時間後に、第１及び第２データライン等を初
期化するポスト充電ロジック回路と、読取り動作に連続
して書込み動作がなされる際、前記内部入力バッファ
は、読取り時に発生するデータ信号を記憶するメモリ
と、前記第１及び第２データラインの全てが活性状態と
なる場合は、読取り動作時に発生したデータ信号の逆信
号を書込みデータとして選択する装置とを含むことを特
徴とする同期式記憶素子のデータ入出力回路である。
【００１５】請求項５に記載の発明は、請求項４に記載
の同期式記憶素子のデータ入出力回路において、前記ポ
スト充電ロジック回路は、読取りデータ駆動装置の動作
中に書込み命令が入力されると、この書込み命令に応答
して読取りデータの再初期化を通常モードよりさらに遅
延させる追加的な遅延回路を含むことを特徴とする。
の同期式記憶素子のデータ入出力回路において、前記ポ
スト充電ロジック回路は、読取りデータ駆動装置の動作
中に書込み命令が入力されると、この書込み命令に応答
して読取りデータの再初期化を通常モードよりさらに遅
延させる追加的な遅延回路を含むことを特徴とする。
【００１６】請求項６に記載の発明は、請求項４または
５に記載の同期式記憶素子のデータ入出力回路におい
て、前記内部入力バッファは、第１データラインに結合
された第１遅延回路と、第２データラインに結合された
第２遅延回路と、前記第１遅延回路の出力と前記第２デ
ータラインを、入力とする第１反転論理和回路と、前記
第２遅延回路の出力と第１データラインを、入力とする
第２反転論理和回路からなるフィードバック・ラッチ回
路と、前記ラッチ回路の第１及び第２反転論理和回路側
出力、及び第１及び第２データラインにそれぞれ結合さ
れる第３反転論理和回路及び第４反転論理和回路と、書
込み命令信号、及び前記第３、第４反転論理和回路の出
力がそれぞれ入力される、第１反転論理積回路、及び第
２反転論理積回路とを含むことを特徴とする。
５に記載の同期式記憶素子のデータ入出力回路におい
て、前記内部入力バッファは、第１データラインに結合
された第１遅延回路と、第２データラインに結合された
第２遅延回路と、前記第１遅延回路の出力と前記第２デ
ータラインを、入力とする第１反転論理和回路と、前記
第２遅延回路の出力と第１データラインを、入力とする
第２反転論理和回路からなるフィードバック・ラッチ回
路と、前記ラッチ回路の第１及び第２反転論理和回路側
出力、及び第１及び第２データラインにそれぞれ結合さ
れる第３反転論理和回路及び第４反転論理和回路と、書
込み命令信号、及び前記第３、第４反転論理和回路の出
力がそれぞれ入力される、第１反転論理積回路、及び第
２反転論理積回路とを含むことを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の一実施例を参照し
ながら詳しく説明する。図１は、本発明の一実施例とし
ての、同期式記憶素子のデータ入出力回路を示したブロ
ック構成図である。ここで図６に示すシステムと同一の
構成要素には同一の符号を付している。図１の本発明に
おいて、図６に示す従来の同期式記憶素子と違いを有す
る構成要素は、書込みデータ受信部の内部入力バッファ
２０２とポスト充電ロジック回路２０１である。図２
は、図１に示すポスト充電ロジック回路２０１の一実施
例を示した回路図である。図６の従来技術のデータ径路
と比べると、図６で示す従来技術と同一の再充電径路の
他に書込み動作検出部（NA1）を設け、追加の遅延回路
４０２を備えて従来での再充電径路に比べ延長された遅
延信号を提供することに注目することができる。従っ
て、図１でのポスト充電ロジック回路２０１は書込み検
出時に、データラインの入出力データに対するパルス幅
を延長させる。
ながら詳しく説明する。図１は、本発明の一実施例とし
ての、同期式記憶素子のデータ入出力回路を示したブロ
ック構成図である。ここで図６に示すシステムと同一の
構成要素には同一の符号を付している。図１の本発明に
おいて、図６に示す従来の同期式記憶素子と違いを有す
る構成要素は、書込みデータ受信部の内部入力バッファ
２０２とポスト充電ロジック回路２０１である。図２
は、図１に示すポスト充電ロジック回路２０１の一実施
例を示した回路図である。図６の従来技術のデータ径路
と比べると、図６で示す従来技術と同一の再充電径路の
他に書込み動作検出部（NA1）を設け、追加の遅延回路
４０２を備えて従来での再充電径路に比べ延長された遅
延信号を提供することに注目することができる。従っ
て、図１でのポスト充電ロジック回路２０１は書込み検
出時に、データラインの入出力データに対するパルス幅
を延長させる。
【００１８】本発明のさらに他の核心構成は、読取り動
作開始後に、書込み動作が連続してなされる時、二つの
データラインに全てのデータが載せられた場合には、こ
れ等を利用して書込みデータ信号を作る内部入力バッフ
ァ２０２であり、これは図３、４を参照して以下で詳し
く説明される。図３は、図１に示す内部入力バッファ２
０２の動作概念を説明するための例示図である。図３で
読取りデータメモリ５０３は読取り動作時のデータを記
憶する。書込みデータ選択部５０５は二つのデータライ
ンに全てのデータ信号が載せられる場合に、読取り時に
発生した信号の逆信号を書込みデータ信号として選択す
る。読取りデータメモリ５０３の前端に位置する遅延回
路５０１は、二つのデータライン（I／O＿H、I／O＿
Ｌ）に全てのデータ信号が載せられる場合、二つのデー
タラインに全てのデータが載せられる以前の状態を記憶
しなければならないために、設けられている。
作開始後に、書込み動作が連続してなされる時、二つの
データラインに全てのデータが載せられた場合には、こ
れ等を利用して書込みデータ信号を作る内部入力バッフ
ァ２０２であり、これは図３、４を参照して以下で詳し
く説明される。図３は、図１に示す内部入力バッファ２
０２の動作概念を説明するための例示図である。図３で
読取りデータメモリ５０３は読取り動作時のデータを記
憶する。書込みデータ選択部５０５は二つのデータライ
ンに全てのデータ信号が載せられる場合に、読取り時に
発生した信号の逆信号を書込みデータ信号として選択す
る。読取りデータメモリ５０３の前端に位置する遅延回
路５０１は、二つのデータライン（I／O＿H、I／O＿
Ｌ）に全てのデータ信号が載せられる場合、二つのデー
タラインに全てのデータが載せられる以前の状態を記憶
しなければならないために、設けられている。
【００１９】活性感知部（NR2）は、二つのデータライ
ンに全てのデータが載せられるのを感知して読取りデー
タメモリ５０３、５０４を制御する。このように貯蔵さ
れた以前の読取り動作時のデータ信号を利用し、以前の
読取り動作時にデータラインにデータ信号が載せられた
場合はその信号の反転信号を書込みデータにし、以前の
読取り動作時データが無かった場合は、現在発生した信
号を書込みデータにするのである。
ンに全てのデータが載せられるのを感知して読取りデー
タメモリ５０３、５０４を制御する。このように貯蔵さ
れた以前の読取り動作時のデータ信号を利用し、以前の
読取り動作時にデータラインにデータ信号が載せられた
場合はその信号の反転信号を書込みデータにし、以前の
読取り動作時データが無かった場合は、現在発生した信
号を書込みデータにするのである。
【００２０】例えば、読取り動作時に高電位信号を伝達
する場合、高電位用データライン（I／O＿H）は活性
（低電位）となり、低電位用データライン（I／O＿L）
は待機（高電位）状態となる。もし、この状態で低電位
信号を伝達する書込み動作が連続して実施される場合、
データライン（I／O＿H、I／O＿Ｌ）は全て低電位とな
るようになる。この際、二つのデータライン全てが低電
位であることを感知する活性感知部（NR2）の出力信号
（N6）が出力すると、読取りデータを伝達したライン側
読取りデータメモリ５０３は低電位信号（N8）を出力
し、読取り時にデータが無かったラインの読取りデータ
メモリ５０４は、高電位信号（N11）を出力することに
なる。この信号は、書込みデータ選択部５０５に出力さ
れるが、選択部５０５は前記メモリデータに従い高電位
用データライン（I／O＿H）側出力（N9）には低電位
を、低電位用データライン（I／O＿Ｌ）側出力（N12）
には高電位を出力することになる。以後、多少の遅延後
に書込み制御命令が入力されると、最初の二つの共通デ
ータラインが全て低電位であったが、最終出力データは
高電位用データライン（I／O＿H）側出力（wd−h）には
高電位を、低電位用データライン（I／O＿Ｌ）側出力
（wd−I）には低電位を出力することになり、望む低信
号書込み命令が実施できるようになる。
する場合、高電位用データライン（I／O＿H）は活性
（低電位）となり、低電位用データライン（I／O＿L）
は待機（高電位）状態となる。もし、この状態で低電位
信号を伝達する書込み動作が連続して実施される場合、
データライン（I／O＿H、I／O＿Ｌ）は全て低電位とな
るようになる。この際、二つのデータライン全てが低電
位であることを感知する活性感知部（NR2）の出力信号
（N6）が出力すると、読取りデータを伝達したライン側
読取りデータメモリ５０３は低電位信号（N8）を出力
し、読取り時にデータが無かったラインの読取りデータ
メモリ５０４は、高電位信号（N11）を出力することに
なる。この信号は、書込みデータ選択部５０５に出力さ
れるが、選択部５０５は前記メモリデータに従い高電位
用データライン（I／O＿H）側出力（N9）には低電位
を、低電位用データライン（I／O＿Ｌ）側出力（N12）
には高電位を出力することになる。以後、多少の遅延後
に書込み制御命令が入力されると、最初の二つの共通デ
ータラインが全て低電位であったが、最終出力データは
高電位用データライン（I／O＿H）側出力（wd−h）には
高電位を、低電位用データライン（I／O＿Ｌ）側出力
（wd−I）には低電位を出力することになり、望む低信
号書込み命令が実施できるようになる。
【００２１】図５は、以上で説明した、図１に示す内部
入力バッファ２０２の動作を示したタイミングチャート
である。図４は、図１に示す内部入力バッファ２０２の
一実施例を示した回路図である。これは図３を参照して
記述された二つのデータラインに全てデータが載せられ
る場合に、予めデータを記憶し、書込み動作時の逆信号
を選択する構成をラッチ（latch）回路を利用して現わ
した場合を示す。この動作は図１の場合と同様である。
即ち、図３においての活性感知部（NR2）は、図４にお
いては遅延回路とラッチ内で自動的に実施され、この活
性感知結果に従い反転論理和回路（NR8、NR10）で書込
みデータ選択動作が実施される。
入力バッファ２０２の動作を示したタイミングチャート
である。図４は、図１に示す内部入力バッファ２０２の
一実施例を示した回路図である。これは図３を参照して
記述された二つのデータラインに全てデータが載せられ
る場合に、予めデータを記憶し、書込み動作時の逆信号
を選択する構成をラッチ（latch）回路を利用して現わ
した場合を示す。この動作は図１の場合と同様である。
即ち、図３においての活性感知部（NR2）は、図４にお
いては遅延回路とラッチ内で自動的に実施され、この活
性感知結果に従い反転論理和回路（NR8、NR10）で書込
みデータ選択動作が実施される。
【００２２】上記実施の形態では、添付図を参照して実
施例を中心に記述し、本発明は、これに限られるもので
はない。即ち、本発明は、本発明を超えない範囲で、多
様な変形が可能であるのは明らかである。例えば、図３
と図４を比べて見た場合、読取りデータメモリ５０３、
５０４や書込みデータ選択部５０５、５０６を独立の構
成とすることもでき、これをＣＭＯＳ回路を利用してよ
り簡単に構成することも可能なのである。このような変
形は、特許請求の範囲に記述された本発明に含まれるの
である。
施例を中心に記述し、本発明は、これに限られるもので
はない。即ち、本発明は、本発明を超えない範囲で、多
様な変形が可能であるのは明らかである。例えば、図３
と図４を比べて見た場合、読取りデータメモリ５０３、
５０４や書込みデータ選択部５０５、５０６を独立の構
成とすることもでき、これをＣＭＯＳ回路を利用してよ
り簡単に構成することも可能なのである。このような変
形は、特許請求の範囲に記述された本発明に含まれるの
である。
【００２３】
【発明の効果】本発明に係る入出力のデータ径路が同一
ラインでなる、同期式記憶素子のデータ入出力回路及び
そのデータ入出力制御方法によれば、高電位／低電位デ
ータが独立した専用ラインを介して入出力されるデータ
ラインにおいて発生するデータ伝送エラーに関する問題
を、全体メモリの応答速度においての損失なく、或いは
チップ面積を広くする必要なく解決できる効果を有す
る。
ラインでなる、同期式記憶素子のデータ入出力回路及び
そのデータ入出力制御方法によれば、高電位／低電位デ
ータが独立した専用ラインを介して入出力されるデータ
ラインにおいて発生するデータ伝送エラーに関する問題
を、全体メモリの応答速度においての損失なく、或いは
チップ面積を広くする必要なく解決できる効果を有す
る。
【図１】本発明の一実施例による同期式記憶素子の両方
向データ入出力回路を示すブロック構成図である。
向データ入出力回路を示すブロック構成図である。
【図２】図１に示すポスト充電ロジック回路の一実施例
を示した回路図である。
を示した回路図である。
【図３】図１に示す内部入力バッファの動作概念を説明
するための回路図である。
するための回路図である。
【図４】図１に示す内部入力バッファの一実施例を示し
た回路図である。
た回路図である。
【図５】図１の同期式記憶素子の両方向データ入出力回
路の動作を示すタイミングチャートである。
路の動作を示すタイミングチャートである。
【図６】従来のデータ径路を示す、同期式記憶素子のデ
ータ入出力回路のブロック構成図である。
ータ入出力回路のブロック構成図である。
【図７】図６で最小クロック周期を説明するためのタイ
ミングチャートである。
ミングチャートである。
１０１ データ入出力バス ライン １０２ ブロック読取りデータドライバ １０３ データ出力バッファ １０４、２０２ 内部入力バッファ １０５ データ入力バッファ １０６、２０１ ポスト充電ロジック回路 ４０１、４０２、５０１、５０２、６０１、６０２
遅延回路 ５０３、５０４ 読取りデータメモリ ５０７ 活性感知部 ５０５、５０６ 記録データ選択部
遅延回路 ５０３、５０４ 読取りデータメモリ ５０７ 活性感知部 ５０５、５０６ 記録データ選択部
Claims (6)
- 【請求項１】 同期式記憶素子のデータ入出力制御方法
において、 高電位及び低電位入出力専用の両方向性データラインを
介し、読取り動作に連続して書込み動作が実施される場
合に、読取りデータ駆動装置の動作中に書込み命令が入
力されると、 書込みデータが発生した場合には無条件に書込みデータ
駆動装置を駆動させる段階と、 書込みデータが読取りデータと異なる場合には予め伝達
された読取りデータを記憶する段階と、 読取りデータの逆信号を、書込みデータ信号で選択する
段階とを含むことを特徴とする同期式記憶素子のデータ
入出力制御方法。 - 【請求項２】 前記の無条件に書込みデータ駆動装置を
駆動させる段階の後に、読取りデータと書込みデータが
同じ場合であれば、データラインに伝達される信号を、
そのまま書込みデータ信号に用いる段階を含むことを特
徴とする請求項１に記載の同期式記憶素子のデータ入出
力制御方法。 - 【請求項３】 前記読取りデータ駆動装置の駆動中に書
込み命令が入力されると、この書込み命令に応答して、
読取りデータの再初期化を通常モードより一層遅延させ
る段階を、さらに含むことを特徴とする請求項１または
２に記載の同期式記憶素子のデータ入出力制御方法。 - 【請求項４】 読取り動作時には読取りデータを伝達
し、書込み動作時には書込みデータを伝達する、高電位
データのみを伝達する第１データラインと、 読取り動作時には読取りデータを伝達し、書込み動作時
には書込みデータを伝達する、低電位データのみを伝達
する第２データラインと、 前記第１及び第２データラインの第１の終端に配置さ
れ、読取り動作時に、第１及び第２データラインに伝達
されたデータ信号を出力するデータ出力バッファと、 前記第１及び第２データラインの第１の終端に配置さ
れ、書込み動作時に、書込みデータで第１及び第２デー
タラインを駆動するデータ入力バッファと、 前記第１及び第２データラインの第２の終端に配置さ
れ、読取りデータを駆動する読取りデータ駆動装置と、 前記第１及び第２データラインの第２の終端に配置さ
れ、書込みデータを記憶素子内部に入力させる内部入力
バッファと、 前記第１及び第２データラインに連結され、データライ
ンが活性状態となってから一定遅延時間後に、第１及び
第２データライン等を初期化するポスト充電ロジック回
路と、 読取り動作に連続して書込み動作がなされる際、前記内
部入力バッファは、読取り時に発生するデータ信号を記
憶するメモリと、 前記第１及び第２データラインの全てが活性状態となる
場合は、読取り動作時に発生したデータ信号の逆信号を
書込みデータとして選択する装置とを含むことを特徴と
する同期式記憶素子のデータ入出力回路。 - 【請求項５】 前記ポスト充電ロジック回路は、読取り
データ駆動装置の動作中に書込み命令が入力されると、
この書込み命令に応答して読取りデータの再初期化を通
常モードよりさらに遅延させる追加的な遅延回路を含む
ことを特徴とする請求項４に記載の同期式記憶素子のデ
ータ入出力回路。 - 【請求項６】前記内部入力バッファは、 第１データラインに結合された第１遅延回路と、 第２データラインに結合された第２遅延回路と、 前記第１遅延回路の出力と前記第２データラインを、入
力とする第１反転論理和回路と、前記第２遅延回路の出
力と第１データラインを、入力とする第２反転論理和回
路からなるフィードバック・ラッチ回路と、 前記ラッチ回路の第１及び第２反転論理和回路側出力、
及び第１及び第２データラインにそれぞれ結合される第
３反転論理和回路及び第４反転論理和回路と、 書込み命令信号、及び前記第３、第４反転論理和回路の
出力がそれぞれ入力される、第１反転論理積回路、及び
第２反転論理積回路とを含むことを特徴とする請求項４
または５に記載の同期式記憶素子のデータ入出力回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970015595A KR100253565B1 (ko) | 1997-04-25 | 1997-04-25 | 동기식 기억소자의 양방향 데이타 입출력 회로 및 그 제어방법 |
| KR1997P-15595 | 1997-04-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH117777A true JPH117777A (ja) | 1999-01-12 |
| JP3372478B2 JP3372478B2 (ja) | 2003-02-04 |
Family
ID=19503935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11719398A Expired - Fee Related JP3372478B2 (ja) | 1997-04-25 | 1998-04-27 | 同期式記憶素子のデータ入出力制御方法とデータ入出力回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5901091A (ja) |
| JP (1) | JP3372478B2 (ja) |
| KR (1) | KR100253565B1 (ja) |
| DE (1) | DE19818430B4 (ja) |
| TW (1) | TW411476B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014115245A1 (ja) * | 2013-01-22 | 2014-07-31 | 富士通株式会社 | 半導体メモリ及び半導体装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299565B1 (ko) * | 1999-06-29 | 2001-11-01 | 박종섭 | 반도체 메모리장치 |
| US6587384B2 (en) * | 2001-04-21 | 2003-07-01 | Hewlett-Packard Development Company, L.P. | Multi-function serial I/O circuit |
| US20020184381A1 (en) * | 2001-05-30 | 2002-12-05 | Celox Networks, Inc. | Method and apparatus for dynamically controlling data flow on a bi-directional data bus |
| JP2004247566A (ja) * | 2003-02-14 | 2004-09-02 | Ricoh Co Ltd | 半導体記憶装置 |
| US7385860B2 (en) | 2005-06-10 | 2008-06-10 | Hynix Semiconductor Inc. | Data output circuit of synchronous memory device |
| KR20130015939A (ko) * | 2011-08-05 | 2013-02-14 | 에스케이하이닉스 주식회사 | 데이터입출력회로 및 반도체메모리장치 |
| JP2024507421A (ja) * | 2022-01-11 | 2024-02-20 | チャンシン メモリー テクノロジーズ インコーポレイテッド | 信号線構造、信号線駆動方法及び信号線回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04214290A (ja) * | 1990-12-12 | 1992-08-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5742544A (en) * | 1994-04-11 | 1998-04-21 | Mosaid Technologies Incorporated | Wide databus architecture |
| KR0157901B1 (ko) * | 1995-10-05 | 1998-12-15 | 문정환 | 출력 제어 회로를 포함하는 디램 |
| US5657292A (en) * | 1996-01-19 | 1997-08-12 | Sgs-Thomson Microelectronics, Inc. | Write pass through circuit |
| US5587961A (en) * | 1996-02-16 | 1996-12-24 | Micron Technology, Inc. | Synchronous memory allowing early read command in write to read transitions |
| US5754488A (en) * | 1996-11-06 | 1998-05-19 | Hyundai Electronics Industries Co., Ltd. | Apparatus and method for controlling a bit line sense amplifier having offset compensation |
-
1997
- 1997-04-25 KR KR1019970015595A patent/KR100253565B1/ko not_active IP Right Cessation
-
1998
- 1998-04-21 US US09/063,371 patent/US5901091A/en not_active Expired - Lifetime
- 1998-04-21 TW TW087106069A patent/TW411476B/zh not_active IP Right Cessation
- 1998-04-24 DE DE19818430A patent/DE19818430B4/de not_active Expired - Fee Related
- 1998-04-27 JP JP11719398A patent/JP3372478B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014115245A1 (ja) * | 2013-01-22 | 2014-07-31 | 富士通株式会社 | 半導体メモリ及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19818430B4 (de) | 2005-09-15 |
| US5901091A (en) | 1999-05-04 |
| JP3372478B2 (ja) | 2003-02-04 |
| TW411476B (en) | 2000-11-11 |
| DE19818430A1 (de) | 1998-10-29 |
| KR19980078158A (ko) | 1998-11-16 |
| KR100253565B1 (ko) | 2000-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4197755B2 (ja) | 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置 | |
| US6094375A (en) | Integrated circuit memory devices having multiple data rate mode capability and methods of operating same | |
| US5479374A (en) | Semiconductor memory device employing sense amplifier control circuit and word line control circuit | |
| US7327613B2 (en) | Input circuit for a memory device | |
| JPS6129069B2 (ja) | ||
| JP3170146B2 (ja) | 半導体記憶装置 | |
| JP3372478B2 (ja) | 同期式記憶素子のデータ入出力制御方法とデータ入出力回路 | |
| US6073219A (en) | Semiconductor memory device with high speed read-modify-write function | |
| US5774410A (en) | Semiconductor storage device | |
| US6909644B2 (en) | Semiconductor memory device | |
| JPH07201179A (ja) | 半導体メモリ・システム | |
| JPH0218796A (ja) | スペアコラムの選択装置 | |
| US6188623B1 (en) | Voltage differential sensing circuit and methods of using same | |
| US6005825A (en) | Synchronous semiconductor memory device having wave pipelining control structure and method for outputting data using the same | |
| JP4111371B2 (ja) | 半導体メモリ素子及びその書き込み駆動方法 | |
| JPH1069776A (ja) | 半導体メモリのデータライン等化制御回路 | |
| JP2704041B2 (ja) | 半導体メモリ装置 | |
| JP2557337B2 (ja) | 半導体記憶装置 | |
| JP3168581B2 (ja) | 半導体記憶装置 | |
| US6115308A (en) | Sense amplifier and method of using the same with pipelined read, restore and write operations | |
| JPH0312398B2 (ja) | ||
| JPH11203872A (ja) | 半導体記憶装置 | |
| JPS5829195A (ja) | 半導体メモリ | |
| JPH0490190A (ja) | 半導体記憶装置 | |
| JP2915720B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071122 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081122 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091122 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091122 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131122 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |