JP3347368B2 - 画像処理装置および制御方法 - Google Patents
画像処理装置および制御方法Info
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Description
【０００１】
【産業上の利用分野】本発明は画像処理装置および制御
方法に関し、例えば、特定原稿の検出機能をもつ複写機
などの画像処理装置およびその制御に関する。
方法に関し、例えば、特定原稿の検出機能をもつ複写機
などの画像処理装置およびその制御に関する。
【０００２】
【従来技術】複写機の高画質化、カラー化にともない、
本来複写されるべきではない特定原稿についての偽造の
危惧が生じている。複写機などの画像処理装置において
特定原稿を認識するために、予め特定原稿の特徴を示す
データを装置内部に保持し、入力される画像信号の特徴
と比較して、特定原稿の有無を判定する方式が提案され
ている。
本来複写されるべきではない特定原稿についての偽造の
危惧が生じている。複写機などの画像処理装置において
特定原稿を認識するために、予め特定原稿の特徴を示す
データを装置内部に保持し、入力される画像信号の特徴
と比較して、特定原稿の有無を判定する方式が提案され
ている。
【０００３】
【発明が解決しようとする課題】上述した技術において
は、特定原稿の有無を判定するにあたり、判定すべき特
定原稿の判定に関わる判定基準データをメモリに保持さ
せておく方式がとられている。しかし、判定基準データ
を保持するメモリもしくはその周辺回路が、意図的に除
去されたり交換された場合、または、故障している場合
に、この状態を検知することは不可能であり、装置によ
る特定原稿の判定が不可能になってしまうという不都合
がある。
は、特定原稿の有無を判定するにあたり、判定すべき特
定原稿の判定に関わる判定基準データをメモリに保持さ
せておく方式がとられている。しかし、判定基準データ
を保持するメモリもしくはその周辺回路が、意図的に除
去されたり交換された場合、または、故障している場合
に、この状態を検知することは不可能であり、装置によ
る特定原稿の判定が不可能になってしまうという不都合
がある。
【０００４】本発明は、上述の問題を解決するためのも
ので、特定原稿の判定基準を記憶するメモリまたはその
周辺回路が除去または交換され、あるいは、故障してい
る場合に、特定原稿の誤複写を防ぐことを目的とする。
ので、特定原稿の判定基準を記憶するメモリまたはその
周辺回路が除去または交換され、あるいは、故障してい
る場合に、特定原稿の誤複写を防ぐことを目的とする。
【０００５】
【課題を解決するための手段】本発明は、前記の目的を
達成する一手段として、以下の構成を備える。本発明に
かかる制御方法は、メモリ識別用の識別データおよび特
定原稿判定用の判定データを記憶するメモリを有し、記
録装置を制御する画像処理装置の制御方法であって、前
記メモリに記憶された判定データと、入力される画像デ
ータとの類似度を判定し、前記メモリに記憶された識別
データが予め登録されたものか否かを判定し、判定され
た類似度が所定の類似度より大きい場合、あるいは、前
記識別データが前記予め登録されたものではないと判定
された場合、前記記録装置による忠実な画像形成を禁止
する、あるいは、前記記録装置への出力処理を停止する
ことを特徴とする。
達成する一手段として、以下の構成を備える。本発明に
かかる制御方法は、メモリ識別用の識別データおよび特
定原稿判定用の判定データを記憶するメモリを有し、記
録装置を制御する画像処理装置の制御方法であって、前
記メモリに記憶された判定データと、入力される画像デ
ータとの類似度を判定し、前記メモリに記憶された識別
データが予め登録されたものか否かを判定し、判定され
た類似度が所定の類似度より大きい場合、あるいは、前
記識別データが前記予め登録されたものではないと判定
された場合、前記記録装置による忠実な画像形成を禁止
する、あるいは、前記記録装置への出力処理を停止する
ことを特徴とする。
【０００６】本発明にかかる画像処理装置は、記録装置
を有する画像処理装置であって、メモリ識別用の識別デ
ータおよび特定原稿判定用の判定データを記憶するメモ
リと、前記メモリに記憶された判定データと、入力され
る画像データとの類似度を判定する第一の判定手段と、
前記第一の判定手段によって判定された類似度が所定の
類似度より大きい場合、前記記録装置による忠実な画像
形成を禁止する制御手段と、前記メモリに記憶された識
別データが予め登録されたものか否かを判定する第二の
判定手段と、前記第二の判定手段によって前記識別デー
タが前記予め登録されたものではないと判定された場
合、前記記録装置への出力処理を停止する停止手段とを
備えることを特徴とする。
を有する画像処理装置であって、メモリ識別用の識別デ
ータおよび特定原稿判定用の判定データを記憶するメモ
リと、前記メモリに記憶された判定データと、入力され
る画像データとの類似度を判定する第一の判定手段と、
前記第一の判定手段によって判定された類似度が所定の
類似度より大きい場合、前記記録装置による忠実な画像
形成を禁止する制御手段と、前記メモリに記憶された識
別データが予め登録されたものか否かを判定する第二の
判定手段と、前記第二の判定手段によって前記識別デー
タが前記予め登録されたものではないと判定された場
合、前記記録装置への出力処理を停止する停止手段とを
備えることを特徴とする。
【０００７】
【実施例】以下に、添付図面を参照して、本発明に係る
好適な実施例を詳細に説明する。以下の実施例では本発
明の適用例として複写機の例が示されるが、これに限る
ものではなく、他の種々の装置に適用できることはもち
ろんである。 ＜第１の実施例＞ ［装置概観］図３は本発明の第１の実施例による複写機
の概観を示す側断面図である。図３において、２０１は
イメージスキャナ部であり、原稿を読み取り、ディジタ
ル信号処理を行う部分である。また、２０２は、プリン
タ部であり、イメージスキャナ部２０１によって読み取
られた原稿画像に対応した画像を用紙にフルカラーでプ
リント出力する部分である。
好適な実施例を詳細に説明する。以下の実施例では本発
明の適用例として複写機の例が示されるが、これに限る
ものではなく、他の種々の装置に適用できることはもち
ろんである。 ＜第１の実施例＞ ［装置概観］図３は本発明の第１の実施例による複写機
の概観を示す側断面図である。図３において、２０１は
イメージスキャナ部であり、原稿を読み取り、ディジタ
ル信号処理を行う部分である。また、２０２は、プリン
タ部であり、イメージスキャナ部２０１によって読み取
られた原稿画像に対応した画像を用紙にフルカラーでプ
リント出力する部分である。
【０００８】イメージスキャナ部２０１において、２０
０は鏡面圧板であり、原稿台ガラス（以下「プラテン」
という）２０３上の原稿２０４は、ランプ２０５で照射
され、ミラー２０６、２０７、２０８に導かれ、レンズ
２０９によって、３ラインの個体撮像素子センサ（以下
「ＣＣＤ」という）２１０上に像を結び、フルカラー情
報レッド（Ｒ），グリーン（Ｇ），ブルー（Ｂ）成分と
して信号処理部２１１に送られる。なお、ランプ２０
５、ミラー２０６は速度ｖで、ミラー２０７、２０８は
速度1/2 ｖでラインセンサの電気的走査（主走査）方向
に対して垂直方向に機械的に動くことによって、原稿全
面を走査（副走査）する。
０は鏡面圧板であり、原稿台ガラス（以下「プラテン」
という）２０３上の原稿２０４は、ランプ２０５で照射
され、ミラー２０６、２０７、２０８に導かれ、レンズ
２０９によって、３ラインの個体撮像素子センサ（以下
「ＣＣＤ」という）２１０上に像を結び、フルカラー情
報レッド（Ｒ），グリーン（Ｇ），ブルー（Ｂ）成分と
して信号処理部２１１に送られる。なお、ランプ２０
５、ミラー２０６は速度ｖで、ミラー２０７、２０８は
速度1/2 ｖでラインセンサの電気的走査（主走査）方向
に対して垂直方向に機械的に動くことによって、原稿全
面を走査（副走査）する。
【０００９】信号処理部２１１においては、読み取られ
た画像信号を電気的に処理し、マゼンタ（Ｍ），シアン
（Ｃ），イエロ（Ｙ），ブラック（Ｂｋ）の各成分に分
解し、プリンタ部２０２に送る。また、イメージスキャ
ナ２０１における一回の原稿走査につき、Ｍ，Ｃ，Ｙ，
Ｂｋのうちひとつの成分がプリンタ部２０２に送られ、
計４回の原稿走査によって、一回のプリントアウトが完
成する。
た画像信号を電気的に処理し、マゼンタ（Ｍ），シアン
（Ｃ），イエロ（Ｙ），ブラック（Ｂｋ）の各成分に分
解し、プリンタ部２０２に送る。また、イメージスキャ
ナ２０１における一回の原稿走査につき、Ｍ，Ｃ，Ｙ，
Ｂｋのうちひとつの成分がプリンタ部２０２に送られ、
計４回の原稿走査によって、一回のプリントアウトが完
成する。
【００１０】イメージスキャナ部２０１より送られてく
るＭ，Ｃ，Ｙ，Ｂｋの各画像信号は、レーザドライバ２
１２に送られる。レーザドライバ２１２は、送られてき
た画像信号に応じ、半導体レーザ２１３を変調駆動す
る。レーザ光は、ポリゴンミラー２１４、ｆ−θレンズ
２１５、ミラー２１６を介し、感光ドラム２１７上を走
査する。
るＭ，Ｃ，Ｙ，Ｂｋの各画像信号は、レーザドライバ２
１２に送られる。レーザドライバ２１２は、送られてき
た画像信号に応じ、半導体レーザ２１３を変調駆動す
る。レーザ光は、ポリゴンミラー２１４、ｆ−θレンズ
２１５、ミラー２１６を介し、感光ドラム２１７上を走
査する。
【００１１】２１８は回転現像器であり、マゼンタ現像
部２１９、シアン現像部２２０、イエロ現像部２２１、
ブラック現像部２２２より構成され、４つの現像部が交
互に感光ドラム２１７に接し、感光ドラム上に形成され
た静電現像をトナーで現像する。２２３は転写ドラムで
あり、用紙カセット２２４または２２５より供給される
用紙をこの転写ドラム２２３に巻き付け、感光ドラム２
１７上に現像された像を用紙に転写する。
部２１９、シアン現像部２２０、イエロ現像部２２１、
ブラック現像部２２２より構成され、４つの現像部が交
互に感光ドラム２１７に接し、感光ドラム上に形成され
た静電現像をトナーで現像する。２２３は転写ドラムで
あり、用紙カセット２２４または２２５より供給される
用紙をこの転写ドラム２２３に巻き付け、感光ドラム２
１７上に現像された像を用紙に転写する。
【００１２】この様にして、Ｍ，Ｃ，Ｙ，Ｂｋの４色が
順次転写された後に、用紙は、定着ユニット２２６を通
過して、トナーが用紙に定着された後に排紙される。ま
た、２２７はＩＣカードであり、イメージスキャナ部２
０１に組み込まれているカードリーダ２２８に挿入する
ことにより、ＩＣカード２２７に保持されている情報を
装置に転送することができる。 ［イメージスキャナ部］図８は第１の実施例によるイメ
ージスキャナ部２０１の構成を示すブロック図である。
同図において、２１０−１，２１０−２，２１０−３は
それぞれ、レッド（Ｒ）、グリーン（Ｇ），ブルー
（Ｂ）の分光感度特性をもつＣＣＤ（個体撮像素子）セ
ンサであり、Ａ／Ｄ変換された後にそれぞれ８ビット出
力０〜２５５の信号が出力される。
順次転写された後に、用紙は、定着ユニット２２６を通
過して、トナーが用紙に定着された後に排紙される。ま
た、２２７はＩＣカードであり、イメージスキャナ部２
０１に組み込まれているカードリーダ２２８に挿入する
ことにより、ＩＣカード２２７に保持されている情報を
装置に転送することができる。 ［イメージスキャナ部］図８は第１の実施例によるイメ
ージスキャナ部２０１の構成を示すブロック図である。
同図において、２１０−１，２１０−２，２１０−３は
それぞれ、レッド（Ｒ）、グリーン（Ｇ），ブルー
（Ｂ）の分光感度特性をもつＣＣＤ（個体撮像素子）セ
ンサであり、Ａ／Ｄ変換された後にそれぞれ８ビット出
力０〜２５５の信号が出力される。
【００１３】本実施例において用いられるセンサ２１０
−１，２１０−２，２１０−３は、一定の距離を隔てて
配置されているため、ディレイ素子４０１および４０２
においてその空間的ずれが補正される。４０３，４０
４，４０５はｌｏｇ変換器であり、ルックアップテーブ
ルＲＯＭまたはＲＡＭにより構成され、輝度信号が濃度
信号に変換される。４０６は公知のマスキング及びＵＣ
Ｒ（下色除去）回路であり、詳しい説明は省略するが、
入力された３信号により、出力のためのマゼンタ
（Ｍ），シアン（Ｃ），イエロ（Ｙ），ブラック（Ｂ
ｋ）の各信号各読み取り動作の度に、面順次に所定のビ
ット長たとえば８ビットで出力される。
−１，２１０−２，２１０−３は、一定の距離を隔てて
配置されているため、ディレイ素子４０１および４０２
においてその空間的ずれが補正される。４０３，４０
４，４０５はｌｏｇ変換器であり、ルックアップテーブ
ルＲＯＭまたはＲＡＭにより構成され、輝度信号が濃度
信号に変換される。４０６は公知のマスキング及びＵＣ
Ｒ（下色除去）回路であり、詳しい説明は省略するが、
入力された３信号により、出力のためのマゼンタ
（Ｍ），シアン（Ｃ），イエロ（Ｙ），ブラック（Ｂ
ｋ）の各信号各読み取り動作の度に、面順次に所定のビ
ット長たとえば８ビットで出力される。
【００１４】４０７は、公知の空間フィルタ回路であ
り、出力信号の空間周波数の補正を行う。４０８は、濃
度変換回路であり、プリンタ部２０２のもつ濃度特性を
補正するものであり、ｌｏｇ変換器４０３〜４０５と同
様なＲＯＭまたはＲＡＭで構成される。４１４は本装置
の制御を司るマイクロコンピュータ（以下「ＣＰＵ」と
いう）であり、４１５はＣＰＵ４１４を動作させるプロ
グラムを格納したＲＯＭ、４１６は各種プログラムを実
行するワークエリアとして用いるＲＡＭである。
り、出力信号の空間周波数の補正を行う。４０８は、濃
度変換回路であり、プリンタ部２０２のもつ濃度特性を
補正するものであり、ｌｏｇ変換器４０３〜４０５と同
様なＲＯＭまたはＲＡＭで構成される。４１４は本装置
の制御を司るマイクロコンピュータ（以下「ＣＰＵ」と
いう）であり、４１５はＣＰＵ４１４を動作させるプロ
グラムを格納したＲＯＭ、４１６は各種プログラムを実
行するワークエリアとして用いるＲＡＭである。
【００１５】４０９は特定原稿を判定する判定回路であ
り、同回路に予め用意された複数の異なる特定原稿のう
ち少なくともひとつを読み込み中であるか否かの判定を
行い、その結果である判定信号Ｈが”０”または”１”
で出力される。即ち、複数の異なる特定原稿のうちすく
なくともひとつを読み込み中である場合には、Ｈ＝“１
を出力し、そうでない場合には、Ｈ＝“０”を出力す
る。また判定回路４０９は、後述するが、図５及び図６
に示される間引き回路３０１及び分周回路３１０を具備
して、入力されるＲ，Ｇ，Ｂ信号の間引き処理も行う。
のここで、ＣＮＯ信号は、２ビットの面順次信号であ
り、Ｍ，Ｃ，Ｙ，Ｂｋによるプリントのための４回の読
み取り動作の順番を示す制御信号である。図１９に第１
の実施例におけるＣＮＯ信号とプリント出力との関係を
示す。
り、同回路に予め用意された複数の異なる特定原稿のう
ち少なくともひとつを読み込み中であるか否かの判定を
行い、その結果である判定信号Ｈが”０”または”１”
で出力される。即ち、複数の異なる特定原稿のうちすく
なくともひとつを読み込み中である場合には、Ｈ＝“１
を出力し、そうでない場合には、Ｈ＝“０”を出力す
る。また判定回路４０９は、後述するが、図５及び図６
に示される間引き回路３０１及び分周回路３１０を具備
して、入力されるＲ，Ｇ，Ｂ信号の間引き処理も行う。
のここで、ＣＮＯ信号は、２ビットの面順次信号であ
り、Ｍ，Ｃ，Ｙ，Ｂｋによるプリントのための４回の読
み取り動作の順番を示す制御信号である。図１９に第１
の実施例におけるＣＮＯ信号とプリント出力との関係を
示す。
【００１６】ＣＮＯ信号は、ＣＰＵ４１４により発生し
て、マスキング／ＵＣＲ回路４０６に入力され、同回路
４０６の動作条件を切り替えるための信号として使用さ
れる。さらに、判定回路４０９にもＣＮＯ信号が入力
し、判定回路４０９により、上述した４回の読み取り動
作のそれぞれについて、判定基準を切り替えて、異なる
特定原稿についての判定が行われる。
て、マスキング／ＵＣＲ回路４０６に入力され、同回路
４０６の動作条件を切り替えるための信号として使用さ
れる。さらに、判定回路４０９にもＣＮＯ信号が入力
し、判定回路４０９により、上述した４回の読み取り動
作のそれぞれについて、判定基準を切り替えて、異なる
特定原稿についての判定が行われる。
【００１７】４１０はＯＲゲート回路であり、濃度変換
回路４０８の８ビット出力Ｖに対し、それぞれ判定回路
４０９の出力である判定信号Ｈと論理ＯＲがとられ、
Ｖ’を出力する。結果として、判定信号Ｈ＝“１”のと
き、すなわち、特定原稿を読み取っていると判定された
場合には、入力信号Ｖの値にかかわらずに出力は Ｖ’
＝ＦＦ/Hex（２５５）となり、判定信号Ｈ＝０のとき、
すなわち、特定原稿を読み取っていないと判定された場
合には、入力信号Ｖの値がそのまま出力信号Ｖ’として
出力される。 ［タイミング チャート］図５は第１の実施例による間
引き回路の構成を示す回路図であり、図６は第１の実施
例による分周回路３１０の構成を示す回路図である。図
９は第１の実施例の通常制御モードにおける主走査のタ
イミングチャートである。
回路４０８の８ビット出力Ｖに対し、それぞれ判定回路
４０９の出力である判定信号Ｈと論理ＯＲがとられ、
Ｖ’を出力する。結果として、判定信号Ｈ＝“１”のと
き、すなわち、特定原稿を読み取っていると判定された
場合には、入力信号Ｖの値にかかわらずに出力は Ｖ’
＝ＦＦ/Hex（２５５）となり、判定信号Ｈ＝０のとき、
すなわち、特定原稿を読み取っていないと判定された場
合には、入力信号Ｖの値がそのまま出力信号Ｖ’として
出力される。 ［タイミング チャート］図５は第１の実施例による間
引き回路の構成を示す回路図であり、図６は第１の実施
例による分周回路３１０の構成を示す回路図である。図
９は第１の実施例の通常制御モードにおける主走査のタ
イミングチャートである。
【００１８】図９において、ＨＳＹＮＣは、主走査同期
信号であり、主走査開始の同期をとる信号である。ＣＬ
Ｋは、画像の転送クロックであり、本実施例における諸
々の画像処理の基本クロックである。一方、ＣＬＫ’
は、ＣＬＫ信号を１／４分周したものであり、後述の判
定回路４０９における基本クロックとなる。ＳＥＬ信号
は、後述の間引き回路３０１で用いられるタイミング信
号であり、それぞれ、図６に示される様な分周回路３１
０で生成される。分周回路３１０は、インバータ４５
１、２ビットカウンタ４５２、インバータ４５３、アン
ドゲート４５４より構成される。２ビットカウンタ４５
２は、主走査同期信号であるＨＳＹＮＣ信号により、ク
リア（初期化）された後、ＣＬＫ信号をカウントし、２
ビットでそのカウント値を出力する（Ｄ０，Ｄ１）。カ
ウント値Ｄ０，Ｄ１の上位ビットＤ１がＣＬＫ’信号と
して出力され、下位ビットＤ０の反転信号と上位ビット
Ｄ１との論理積がＳＥＬ信号として出力される。
信号であり、主走査開始の同期をとる信号である。ＣＬ
Ｋは、画像の転送クロックであり、本実施例における諸
々の画像処理の基本クロックである。一方、ＣＬＫ’
は、ＣＬＫ信号を１／４分周したものであり、後述の判
定回路４０９における基本クロックとなる。ＳＥＬ信号
は、後述の間引き回路３０１で用いられるタイミング信
号であり、それぞれ、図６に示される様な分周回路３１
０で生成される。分周回路３１０は、インバータ４５
１、２ビットカウンタ４５２、インバータ４５３、アン
ドゲート４５４より構成される。２ビットカウンタ４５
２は、主走査同期信号であるＨＳＹＮＣ信号により、ク
リア（初期化）された後、ＣＬＫ信号をカウントし、２
ビットでそのカウント値を出力する（Ｄ０，Ｄ１）。カ
ウント値Ｄ０，Ｄ１の上位ビットＤ１がＣＬＫ’信号と
して出力され、下位ビットＤ０の反転信号と上位ビット
Ｄ１との論理積がＳＥＬ信号として出力される。
【００１９】図５に示す間引き回路３０１は、ＣＬＫ信
号でデータを保持するフリップフロップ４５５，４５
６，４５７および４６１，４６２，４６３，セレクタ４
５８，４５９，４６０、ＣＬＫ’信号でデータを保持す
るフリップフロップ４６４，４６５，４６６より構成さ
れる。従って、間引き回路３０１によれば、図９に示さ
れる様に、ＣＬＫ信号で転送されるＲ（またはＧ，Ｂ）
信号の中から、１／４の割合で間引かれ、ＣＬＫ’に同
期をとられたＲ’（またはＧ’，Ｂ’）信号を得ること
ができる。 ［判定回路］図１は第１の実施例による判定回路４０９
の構成を示すブロック図である。
号でデータを保持するフリップフロップ４５５，４５
６，４５７および４６１，４６２，４６３，セレクタ４
５８，４５９，４６０、ＣＬＫ’信号でデータを保持す
るフリップフロップ４６４，４６５，４６６より構成さ
れる。従って、間引き回路３０１によれば、図９に示さ
れる様に、ＣＬＫ信号で転送されるＲ（またはＧ，Ｂ）
信号の中から、１／４の割合で間引かれ、ＣＬＫ’に同
期をとられたＲ’（またはＧ’，Ｂ’）信号を得ること
ができる。 ［判定回路］図１は第１の実施例による判定回路４０９
の構成を示すブロック図である。
【００２０】同図において、３０１は、図５に示す間引
き回路であり、判定回路４０９の処理回路の負荷を軽減
するために、データを間引き、Ｒ，Ｇ，Ｂ信号より、間
引かれたＲ' ，Ｇ' ，Ｂ' 信号を得る。３１０は分周回
路であり、間引き回路３０１で必要なＣＬＫ’信号とＳ
ＥＬ信号を発生する。３２０は、画像データの補正回路
であり、入力画像のゲイン／オフセットの補正をおこな
い、各８ビットのＲ' ，Ｇ' ，Ｂ' 信号より、特性補正
された各５ビットのＲ''，Ｇ''，Ｂ''信号を得る。ここ
で、ＷＲ６４，ＷＲ６５，…，ＷＲ６９は、特性補正条
件の定数設定値を示す。
き回路であり、判定回路４０９の処理回路の負荷を軽減
するために、データを間引き、Ｒ，Ｇ，Ｂ信号より、間
引かれたＲ' ，Ｇ' ，Ｂ' 信号を得る。３１０は分周回
路であり、間引き回路３０１で必要なＣＬＫ’信号とＳ
ＥＬ信号を発生する。３２０は、画像データの補正回路
であり、入力画像のゲイン／オフセットの補正をおこな
い、各８ビットのＲ' ，Ｇ' ，Ｂ' 信号より、特性補正
された各５ビットのＲ''，Ｇ''，Ｂ''信号を得る。ここ
で、ＷＲ６４，ＷＲ６５，…，ＷＲ６９は、特性補正条
件の定数設定値を示す。
【００２１】３１１は、色味マッチングＲＯＭ( 例え
ば、三菱電機製M5M27C402K) であり、予め複数種類の特
定原稿について、その色味分布を調べ、当該画素の色味
が、それら特定原稿の色味と一致するか否かの判定結果
が保持されている。さらに、３１２は、図２に示される
様なバンク切替回路であり、ＲＯＭ３１１の上位アドレ
スの制御を行う。
ば、三菱電機製M5M27C402K) であり、予め複数種類の特
定原稿について、その色味分布を調べ、当該画素の色味
が、それら特定原稿の色味と一致するか否かの判定結果
が保持されている。さらに、３１２は、図２に示される
様なバンク切替回路であり、ＲＯＭ３１１の上位アドレ
スの制御を行う。
【００２２】３１３はトライステートゲートであり、そ
の出力は、プルアップ抵抗３１４によって、ハイレベ
ル"H" にプルアップされている。制御信号ＲＩＤ信号に
よって制御される。即ち、ＲＩＤ信号が“０”の場合に
は、ＲＯＭ３１１のアドレスの下位１５ビットには、
Ｒ''信号、Ｇ''信号、Ｂ''信号各５ビットずつ、上位３
ビットには、バンク切り換え信号ＰＳＥＬ信号が入力さ
れ、ＲＩＤ信号が“１”の場合には、ＲＯＭ３１１の全
アドレス入力は、“１”となる。
の出力は、プルアップ抵抗３１４によって、ハイレベ
ル"H" にプルアップされている。制御信号ＲＩＤ信号に
よって制御される。即ち、ＲＩＤ信号が“０”の場合に
は、ＲＯＭ３１１のアドレスの下位１５ビットには、
Ｒ''信号、Ｇ''信号、Ｂ''信号各５ビットずつ、上位３
ビットには、バンク切り換え信号ＰＳＥＬ信号が入力さ
れ、ＲＩＤ信号が“１”の場合には、ＲＯＭ３１１の全
アドレス入力は、“１”となる。
【００２３】３０３−１，３０３−２，・・・ ，３０３−
３２はそれぞれ同じハードウェアで構成される１６個の
色味判定回路であり、積分器３０６，比較器３０８より
構成され、それぞれ特定原稿が原稿中に存在するか否か
の判定をする。ＷＲ００〜ＷＲ６３は、それぞれ３０３
−１から３０３−１６中の各積分器３０６の各定数α、
β、γおよび、比較器３０８に設定する設定値である。
３２はそれぞれ同じハードウェアで構成される１６個の
色味判定回路であり、積分器３０６，比較器３０８より
構成され、それぞれ特定原稿が原稿中に存在するか否か
の判定をする。ＷＲ００〜ＷＲ６３は、それぞれ３０３
−１から３０３−１６中の各積分器３０６の各定数α、
β、γおよび、比較器３０８に設定する設定値である。
【００２４】３０９は、論理ＯＲ回路であり、色味判定
回路３０３−１，３０３−２〜３０３−３２の出力のう
ちひとつ以上で、対象とする特定原稿が存在すると判定
された場合、出力“１”を判定信号Ｈとして出力する。
一方、３１５は本判定回路４０９を制御するＣＰＵであ
り、３１６はＣＰＵ３１５によって制御されるＩ／Ｏ回
路であり、トライステートゲート３１３をコントロール
するＲＩＤ信号、各色味判定回路３０３−１〜３０３−
１６の定数ＷＲ００〜ＷＲ６３、補正回路３２０の定数
ＷＲ６４〜ＷＲ６９がＣＰＵ３１５によって所望の値が
セットされる。
回路３０３−１，３０３−２〜３０３−３２の出力のう
ちひとつ以上で、対象とする特定原稿が存在すると判定
された場合、出力“１”を判定信号Ｈとして出力する。
一方、３１５は本判定回路４０９を制御するＣＰＵであ
り、３１６はＣＰＵ３１５によって制御されるＩ／Ｏ回
路であり、トライステートゲート３１３をコントロール
するＲＩＤ信号、各色味判定回路３０３−１〜３０３−
１６の定数ＷＲ００〜ＷＲ６３、補正回路３２０の定数
ＷＲ６４〜ＷＲ６９がＣＰＵ３１５によって所望の値が
セットされる。
【００２５】尚、３１７はレジスタであり、ＣＰＵ３１
６がＩ／Ｏ回路３１６を経て設定するＷＲ０〜ＷＲ６９
の値が保持してある。 ［画像処理モードとＩＤ読み取りモード］第１の実施例
では、画像処理モードとＩＤ読み取りモードとの２つの
モードが設けられている。前者の画像処理モードは、本
装置が通常の画像処理を行い、ＲＯＭ３１１は、特定原
稿の有無を判定するためのテーブルとして用いられ、後
者のＩＤ読み取りモードにおいては、ＲＯＭ３１１の最
上位アドレスに予め保持されているＲＯＭのＩＤを読み
出す。各モードにおけるＲＯＭの制御は、ＲＩＤ信号、
ＰＳＥＬ信号によっておこなわれる。
６がＩ／Ｏ回路３１６を経て設定するＷＲ０〜ＷＲ６９
の値が保持してある。 ［画像処理モードとＩＤ読み取りモード］第１の実施例
では、画像処理モードとＩＤ読み取りモードとの２つの
モードが設けられている。前者の画像処理モードは、本
装置が通常の画像処理を行い、ＲＯＭ３１１は、特定原
稿の有無を判定するためのテーブルとして用いられ、後
者のＩＤ読み取りモードにおいては、ＲＯＭ３１１の最
上位アドレスに予め保持されているＲＯＭのＩＤを読み
出す。各モードにおけるＲＯＭの制御は、ＲＩＤ信号、
ＰＳＥＬ信号によっておこなわれる。
【００２６】図２０に、ＲＯＭ３１１の各アドレスに保
持されている保持内容と、そのアクセスされる条件を示
す。まず、画像処理モードにおいては、ＣＰＵ３１５に
よってＩ／Ｏ回路３１６からＲＩＤ信号は“０”にセッ
トされ、ＲＯＭ３１１の上位アドレス２ビットには、バ
ンク切替回路３１２によるＰＳＥＬ信号が入力され、下
位アドレス１５ビットにはおよび補正回路よりの出力
Ｒ''，Ｇ''，Ｂ''信号が入力される。
持されている保持内容と、そのアクセスされる条件を示
す。まず、画像処理モードにおいては、ＣＰＵ３１５に
よってＩ／Ｏ回路３１６からＲＩＤ信号は“０”にセッ
トされ、ＲＯＭ３１１の上位アドレス２ビットには、バ
ンク切替回路３１２によるＰＳＥＬ信号が入力され、下
位アドレス１５ビットにはおよび補正回路よりの出力
Ｒ''，Ｇ''，Ｂ''信号が入力される。
【００２７】図２は第１の実施例によるバンク切替回路
３１２の構成を示すブロックである。同図において、３
１２１は、２ビットのカウンタであり、ＨＳＹＮＣ信号
の立ち上がりのタイミングでカウントアップし、その出
力はＰＳＥＬ信号の下位２ビットとなる。３１２２はナ
ンドゲートであり、カウンタ３１２１の出力２ビットが
入力される。３１２３はアンドゲートであり、前述の２
ビットの面順次信号ＣＮＯ信号の下位１ビットＣＮＯ
（０）と、ナンドゲート３１２２の出力が入力され、そ
の出力は、ＰＳＥＬ信号の上位１ビットとなる。
３１２の構成を示すブロックである。同図において、３
１２１は、２ビットのカウンタであり、ＨＳＹＮＣ信号
の立ち上がりのタイミングでカウントアップし、その出
力はＰＳＥＬ信号の下位２ビットとなる。３１２２はナ
ンドゲートであり、カウンタ３１２１の出力２ビットが
入力される。３１２３はアンドゲートであり、前述の２
ビットの面順次信号ＣＮＯ信号の下位１ビットＣＮＯ
（０）と、ナンドゲート３１２２の出力が入力され、そ
の出力は、ＰＳＥＬ信号の上位１ビットとなる。
【００２８】従って、ＣＮＯ（０）信号が“０”である
場合には、ＰＳＥＬ信号は、ＨＳＹＮＣ信号の立ち上が
りに同期して、“０”、“１”、“２”、“３”を繰り
返し、ＣＮＯ（０）信号が“１”である場合には、ＰＳ
ＥＬ信号は、ＨＳＹＮＣ信号の立ち上がりに同期して、
“４”、“５”、“６”、“３”を繰り返す。図１０は
第１の実施例によるバンク切替回路３１２におけるタイ
ミングチャートである。
場合には、ＰＳＥＬ信号は、ＨＳＹＮＣ信号の立ち上が
りに同期して、“０”、“１”、“２”、“３”を繰り
返し、ＣＮＯ（０）信号が“１”である場合には、ＰＳ
ＥＬ信号は、ＨＳＹＮＣ信号の立ち上がりに同期して、
“４”、“５”、“６”、“３”を繰り返す。図１０は
第１の実施例によるバンク切替回路３１２におけるタイ
ミングチャートである。
【００２９】まず、ＣＮＯ（０）信号は、Ｍ，Ｃ，Ｙ，
Ｂｋの各現像色に対しそれぞれ“０”、“１”、
“０”、“１”になる。従って、現像色がＭおよびＹの
場合には、ＰＳＥＬ信号は、ＨＳＹＮＣ信号の立ち上が
りに同期して、“０”、“１”、“２”、“３”を繰り
返し、現像色がＣおよびＢｋの場合には、ＰＳＥＬ信号
は、ＨＳＹＮＣ信号の立ち上がりに同期して、“４”、
“５”、“６”、“３”を繰り返す。
Ｂｋの各現像色に対しそれぞれ“０”、“１”、
“０”、“１”になる。従って、現像色がＭおよびＹの
場合には、ＰＳＥＬ信号は、ＨＳＹＮＣ信号の立ち上が
りに同期して、“０”、“１”、“２”、“３”を繰り
返し、現像色がＣおよびＢｋの場合には、ＰＳＥＬ信号
は、ＨＳＹＮＣ信号の立ち上がりに同期して、“４”、
“５”、“６”、“３”を繰り返す。
【００３０】即ち、画像処理モードにおいては、図２０
に示す様に、ＲＯＭ３１１の00000番地より37FFF 番地
のアドレスをアクセスし、そのうちわけは、現像色がＭ
およびＹの場合には00000 番地から1FFFF 番地をアクセ
スし、現像色がＣおよびＢｋの場合には18000 番地から
37FFF 番地をアクセスする。なお、画像処理モードの際
には、同時に異なる１６種類の特定原稿についての判定
をし、各ＰＳＥＬ信号の値に応じて、判定に使用される
１６種類の特定原稿が変わる。４主走査ライン単位で順
次切り替わり、合計６４種類の特定原稿についての判定
がなされる。更に現像される現像色に応じてもＰＳＥＬ
信号が切り替わり、一部重複(18000番地から1FFFF 番
地) はあるものの合計で１１２種類の特定原稿について
の判定をすることができる。
に示す様に、ＲＯＭ３１１の00000番地より37FFF 番地
のアドレスをアクセスし、そのうちわけは、現像色がＭ
およびＹの場合には00000 番地から1FFFF 番地をアクセ
スし、現像色がＣおよびＢｋの場合には18000 番地から
37FFF 番地をアクセスする。なお、画像処理モードの際
には、同時に異なる１６種類の特定原稿についての判定
をし、各ＰＳＥＬ信号の値に応じて、判定に使用される
１６種類の特定原稿が変わる。４主走査ライン単位で順
次切り替わり、合計６４種類の特定原稿についての判定
がなされる。更に現像される現像色に応じてもＰＳＥＬ
信号が切り替わり、一部重複(18000番地から1FFFF 番
地) はあるものの合計で１１２種類の特定原稿について
の判定をすることができる。
【００３１】一方、ＩＤ読み取りモードの場合には、図
１において、ＣＰＵ３１５はＩ／Ｏ回路３１６を通じＲ
ＩＤ信号を“１”にする。この時、トライステートゲー
ト３１３の出力は、ハイインピーダンスとなり、プルア
ップ抵抗３１４によってＲＯＭ３１１のアドレスは全て
“１”となり、ＲＯＭ３１１のテ゛ータ出力は、最上位アド
レスである3FFFF 番地に保持されている内容を出力す
る。この最上位アドレスのデータ下位８ビットには、Ｒ
ＯＭのＩＤが予め保持されており、Ｉ／Ｏ回路３１６を
経て、ＣＰＵ３１５に読み込まれる。
１において、ＣＰＵ３１５はＩ／Ｏ回路３１６を通じＲ
ＩＤ信号を“１”にする。この時、トライステートゲー
ト３１３の出力は、ハイインピーダンスとなり、プルア
ップ抵抗３１４によってＲＯＭ３１１のアドレスは全て
“１”となり、ＲＯＭ３１１のテ゛ータ出力は、最上位アド
レスである3FFFF 番地に保持されている内容を出力す
る。この最上位アドレスのデータ下位８ビットには、Ｒ
ＯＭのＩＤが予め保持されており、Ｉ／Ｏ回路３１６を
経て、ＣＰＵ３１５に読み込まれる。
【００３２】ここで、ＩＤは、８ビットのコードである
が、“００/HEX”および“ＦＦ/HEX”以外のコードを用
いる。その理由は、ＲＯＭ３１１を意図的に取り外され
た場合、ＲＯＭ３１１が故障している場合、ＲＯＭ３１
１が適切出ないＲＯＭに交換された場合等には、８ビッ
トすべてが“０”である”００/HEX”や８ビットがすべ
て“１”である”ＦＦ/HEX”の値が読まれる可能性が非
常に高いからである。
が、“００/HEX”および“ＦＦ/HEX”以外のコードを用
いる。その理由は、ＲＯＭ３１１を意図的に取り外され
た場合、ＲＯＭ３１１が故障している場合、ＲＯＭ３１
１が適切出ないＲＯＭに交換された場合等には、８ビッ
トすべてが“０”である”００/HEX”や８ビットがすべ
て“１”である”ＦＦ/HEX”の値が読まれる可能性が非
常に高いからである。
【００３３】ここで、画像処理モードの場合の場合には
ＲＯＭ３１１の０００００番地から３７ＦＦＦ番地がア
クセスされ、ＲＯＭのＩＤ読み取りモードにおいては、
３ＦＦＦＦ番地がアクセスされ、重複のない制御が行わ
れていることである。 ［ＩＤ読み取り動作］図１４は第１の実施例によるＩＤ
読み取りモードにおけるフローチャートである。
ＲＯＭ３１１の０００００番地から３７ＦＦＦ番地がア
クセスされ、ＲＯＭのＩＤ読み取りモードにおいては、
３ＦＦＦＦ番地がアクセスされ、重複のない制御が行わ
れていることである。 ［ＩＤ読み取り動作］図１４は第１の実施例によるＩＤ
読み取りモードにおけるフローチャートである。
【００３４】まず、ステップＳ９０１において、ＲＩＤ
に”１”をセットする。これにより、前述の様に、ＲＯ
Ｍ３１１のアドレスは、最上位アドレス”３ＦＦＦＦ”
にセットされ、ステップＳ９０２において、そのアドレ
スに予め保持してあるＩＤ（以下「ＲＯＭ−ＩＤ」とい
う）を読み込むことができる。ステップＳ９０３におい
て、もしＲＯＭ−ＩＤが”００／Ｈ”であれば、ＲＯＭ
３１１もしくはその周辺回路の未実装か故障あるいは悪
意の改造と判断し、装置の動作を停止する。同様に、ス
テップＳ９０４において、もしＲＯＭ−ＩＤが”ＦＦ／
Ｈ”である場合、さらに、ステップＳ９０５において、
ＲＯＭ−ＩＤが予め登録されたものでない場合には、Ｒ
ＯＭ３１１もしくはその周辺回路の未実装か故障あるい
は悪意の改造と判断し、装置の動作を停止する。 ［画像データ補正回路］図４は第１の実施例による画像
データ補正回路３２０の構成を示すブロツク図である。
に”１”をセットする。これにより、前述の様に、ＲＯ
Ｍ３１１のアドレスは、最上位アドレス”３ＦＦＦＦ”
にセットされ、ステップＳ９０２において、そのアドレ
スに予め保持してあるＩＤ（以下「ＲＯＭ−ＩＤ」とい
う）を読み込むことができる。ステップＳ９０３におい
て、もしＲＯＭ−ＩＤが”００／Ｈ”であれば、ＲＯＭ
３１１もしくはその周辺回路の未実装か故障あるいは悪
意の改造と判断し、装置の動作を停止する。同様に、ス
テップＳ９０４において、もしＲＯＭ−ＩＤが”ＦＦ／
Ｈ”である場合、さらに、ステップＳ９０５において、
ＲＯＭ−ＩＤが予め登録されたものでない場合には、Ｒ
ＯＭ３１１もしくはその周辺回路の未実装か故障あるい
は悪意の改造と判断し、装置の動作を停止する。 ［画像データ補正回路］図４は第１の実施例による画像
データ補正回路３２０の構成を示すブロツク図である。
【００３５】一般の画像読み取り装置においては、画像
信号の白レベル/ 黒レベルの値は、装置固有に決定され
ているが、その固有の特性を同一の特性に補正するの
が、画像データ補正回路３２０であり、線形演算にて入
力画像信号Ｒ' ，Ｇ' ，Ｂ' 信号に対し、ゲイン／オフ
セットの補正がなされ、Ｒ''，Ｇ''，Ｂ''信号として出
力される。
信号の白レベル/ 黒レベルの値は、装置固有に決定され
ているが、その固有の特性を同一の特性に補正するの
が、画像データ補正回路３２０であり、線形演算にて入
力画像信号Ｒ' ，Ｇ' ，Ｂ' 信号に対し、ゲイン／オフ
セットの補正がなされ、Ｒ''，Ｇ''，Ｂ''信号として出
力される。
【００３６】ここで、３２１はＡ，Ｂの入力に対してＡ
×Ｂ／３２を出力するゲイン補正用の乗算器であり、３
２３は、Ａ，Ｂの入力に対してＡ＋Ｂを出力するオフセ
ット補正用の加算器であり、ＷＲ６４は補正すべきゲイ
ンの値Ｇｒ、ＷＲ６５は補正すべきオフセットの値Ｏｒ
として入力される。ここで、加算器３２３の出力から
は、Ｒ' ×Ｇｒ／３２＋Ｏｒなる出力が出力される。Ｇ
ｒには予め０〜６３、Ｏｒには予め−３２〜＋３１まで
の所望の値がセットしてある。
×Ｂ／３２を出力するゲイン補正用の乗算器であり、３
２３は、Ａ，Ｂの入力に対してＡ＋Ｂを出力するオフセ
ット補正用の加算器であり、ＷＲ６４は補正すべきゲイ
ンの値Ｇｒ、ＷＲ６５は補正すべきオフセットの値Ｏｒ
として入力される。ここで、加算器３２３の出力から
は、Ｒ' ×Ｇｒ／３２＋Ｏｒなる出力が出力される。Ｇ
ｒには予め０〜６３、Ｏｒには予め−３２〜＋３１まで
の所望の値がセットしてある。
【００３７】３２５は、リミッタ回路であり、ゲインお
よびオフセットの補正結果が２５５より大きくなった場
合には２５５を出力し、ゲインおよびオフセットの補正
結果が負の値になった場合には０を出力する回路であ
る。更に、リミッタ回路３２５の出力８ビットの内、上
位５ビットがＲ''信号として出力される。
よびオフセットの補正結果が２５５より大きくなった場
合には２５５を出力し、ゲインおよびオフセットの補正
結果が負の値になった場合には０を出力する回路であ
る。更に、リミッタ回路３２５の出力８ビットの内、上
位５ビットがＲ''信号として出力される。
【００３８】同様にして、３２６はＡ，Ｂの入力に対し
てＡ×Ｂ／３２を出力するゲイン補正用の乗算器であ
り、３２８は、Ａ，Ｂの入力に対してＡ＋Ｂを出力する
オフセット補正用の加算器であり、ＷＲ６６は補正すべ
きゲインの値Ｇｇ、ＷＲ６７は補正すべきオフセットの
値Ｏｇとして入力される。ここで、加算器３２８の出力
からは、Ｇ' ×Ｇｇ／３２＋Ｏｇなる出力が出力され
る。Ｇｇには予め０〜６３、Ｏｇには予め−３２〜＋３
１までの所望の値がセットしてある。
てＡ×Ｂ／３２を出力するゲイン補正用の乗算器であ
り、３２８は、Ａ，Ｂの入力に対してＡ＋Ｂを出力する
オフセット補正用の加算器であり、ＷＲ６６は補正すべ
きゲインの値Ｇｇ、ＷＲ６７は補正すべきオフセットの
値Ｏｇとして入力される。ここで、加算器３２８の出力
からは、Ｇ' ×Ｇｇ／３２＋Ｏｇなる出力が出力され
る。Ｇｇには予め０〜６３、Ｏｇには予め−３２〜＋３
１までの所望の値がセットしてある。
【００３９】３３０は、リミッタ回路であり、ゲインお
よびオフセットの補正結果が２５５より大きくなった場
合には２５５を出力し、ゲインおよびオフセットの補正
結果が負の値になった場合には０を出力する回路であ
る。更に、リミッタ回路３３０の出力８ビットの内、上
位５ビットがＧ''信号として出力される。
よびオフセットの補正結果が２５５より大きくなった場
合には２５５を出力し、ゲインおよびオフセットの補正
結果が負の値になった場合には０を出力する回路であ
る。更に、リミッタ回路３３０の出力８ビットの内、上
位５ビットがＧ''信号として出力される。
【００４０】同様にして、３３１はＡ，Ｂの入力に対し
てＡ×Ｂ／３２を出力するゲイン補正用の乗算器であ
り、３３３は、Ａ，Ｂの入力に対してＡ＋Ｂを出力する
オフセット補正用の加算器であり、ＷＲ６８は補正すべ
きゲインの値Ｇｂ、ＷＲ６９はは補正すべきオフセット
の値Ｏｂとして入力される。ここで、加算器３３３の出
力からは、Ｂ' ×Ｇｂ／３２＋Ｏｂなる出力が出力され
る。Ｇｂには予め０〜６３、Ｏｂには予め−３２〜＋３
１までの所望の値がセットしてある。
てＡ×Ｂ／３２を出力するゲイン補正用の乗算器であ
り、３３３は、Ａ，Ｂの入力に対してＡ＋Ｂを出力する
オフセット補正用の加算器であり、ＷＲ６８は補正すべ
きゲインの値Ｇｂ、ＷＲ６９はは補正すべきオフセット
の値Ｏｂとして入力される。ここで、加算器３３３の出
力からは、Ｂ' ×Ｇｂ／３２＋Ｏｂなる出力が出力され
る。Ｇｂには予め０〜６３、Ｏｂには予め−３２〜＋３
１までの所望の値がセットしてある。
【００４１】３３５は、リミッタ回路であり、ゲインお
よびオフセットの補正結果が２５５より大きくなった場
合には２５５を出力し、ゲインおよびオフセットの補正
結果が負の値になった場合には０を出力する回路であ
る。更に、リミッタ回路３３５の出力８ビットの内、上
位５ビットがＢ''信号として出力される。 ［積分器］図７は第１の実施例による積分器３０６の構
成を示すブロック図である。本積分器３０６は、判定回
路３１０の判定結果ｘ（ｘi,j ）( ｉは１／４に間引か
れた後の主走査座標、ｊは４ラインを単位とした副走査
座標) を２次元に積分し判定結果のノイズを除去し、ｙ
（ｙi,j ）を出力するものである。
よびオフセットの補正結果が２５５より大きくなった場
合には２５５を出力し、ゲインおよびオフセットの補正
結果が負の値になった場合には０を出力する回路であ
る。更に、リミッタ回路３３５の出力８ビットの内、上
位５ビットがＢ''信号として出力される。 ［積分器］図７は第１の実施例による積分器３０６の構
成を示すブロック図である。本積分器３０６は、判定回
路３１０の判定結果ｘ（ｘi,j ）( ｉは１／４に間引か
れた後の主走査座標、ｊは４ラインを単位とした副走査
座標) を２次元に積分し判定結果のノイズを除去し、ｙ
（ｙi,j ）を出力するものである。
【００４２】５０１、５０２および５０７ははＣＬＫ’
信号の立ち上がりタイミングでデータを保持するフリッ
プフロップである。５０３、５０４は乗算器であり８ビ
ットの２入力信号（Ａ，Ｂ）を入力し、乗算結果として
８ビットの信号（Ａ×Ｂ／２５６）を出力する。５０５
も乗算器であり、１ビットの入力信号（Ａ）及び８ビッ
トの入力信号（Ｂ）を入力し、乗算結果として８ビット
の出力信号（Ａ×Ｂ）を出力する。
信号の立ち上がりタイミングでデータを保持するフリッ
プフロップである。５０３、５０４は乗算器であり８ビ
ットの２入力信号（Ａ，Ｂ）を入力し、乗算結果として
８ビットの信号（Ａ×Ｂ／２５６）を出力する。５０５
も乗算器であり、１ビットの入力信号（Ａ）及び８ビッ
トの入力信号（Ｂ）を入力し、乗算結果として８ビット
の出力信号（Ａ×Ｂ）を出力する。
【００４３】５０６は加算器であり、８ビットの２入力
信号（Ａ，Ｂ）を入力し、加算結果として８ビットの信
号（Ａ＋Ｂ）を出力する。５０８は、例えば三菱電機社
製M66251等のＦＩＦＯ(First In First Output) メモリ
であり、１ラインの有効画素数をｎ画素とした場合に４
ｎ−１画素の遅延を与え、ｙi-1,j が入力されている
時、ｙi,j-1 を出力する様に構成される。
信号（Ａ，Ｂ）を入力し、加算結果として８ビットの信
号（Ａ＋Ｂ）を出力する。５０８は、例えば三菱電機社
製M66251等のＦＩＦＯ(First In First Output) メモリ
であり、１ラインの有効画素数をｎ画素とした場合に４
ｎ−１画素の遅延を与え、ｙi-1,j が入力されている
時、ｙi,j-1 を出力する様に構成される。
【００４４】結果として、本積分器においては、２値入
力信号ｘi,j に対し、８ビットの出力信号ｙi,j は、次
式（１）で表され、２次元のＩＩＲ(Infinite Impulse
Response) フィルタとして動作する。 ｙi,j ＝( α/ ２５６) ｙi-1,j ＋( β／２５６) ｙi,j-1 ＋γｘi-1,j …（１） ここでα、βおよびγは予め設定されている定数であ
り、これらの値の大きさによって積分器の諸特性が決定
される。
力信号ｘi,j に対し、８ビットの出力信号ｙi,j は、次
式（１）で表され、２次元のＩＩＲ(Infinite Impulse
Response) フィルタとして動作する。 ｙi,j ＝( α/ ２５６) ｙi-1,j ＋( β／２５６) ｙi,j-1 ＋γｘi-1,j …（１） ここでα、βおよびγは予め設定されている定数であ
り、これらの値の大きさによって積分器の諸特性が決定
される。
【００４５】例えば、α＝１２４、β＝１２４、γ＝８
の場合において、本積分器の入出力の一例を図１１およ
び図１２に示す。即ち、図１１に示される様な入力ｘ
i,j に対して、図１２に示される様な出力ｙi,j が出力
される。ここで、横軸は、ｉ(主走査位置) またはｊ(
副走査位置) であり、主走査および副走査のいずれの断
面でみても同様の特性を示す。
の場合において、本積分器の入出力の一例を図１１およ
び図１２に示す。即ち、図１１に示される様な入力ｘ
i,j に対して、図１２に示される様な出力ｙi,j が出力
される。ここで、横軸は、ｉ(主走査位置) またはｊ(
副走査位置) であり、主走査および副走査のいずれの断
面でみても同様の特性を示す。
【００４６】ここで、７０１、７０２で示される点の様
に、周囲が殆ど”０”であるにもかかわらず”１”であ
る様な入力や、７０３の点の様に、周囲が殆ど”１”で
あるにもかかわらず”０”である様な入力は、ノイズ
（雑音）であると考えられる。これを積分器で処理し、
図１のレジスタ３１７に７０４に示す様な適当なしきい
値をセットし、これで積分器の出力ｙi を２値化するこ
とによって、ノイズ（雑音）を除去することができる。 ［複写結果］図１３は第１の実施例による複写処理結果
の一例を示す図である。同図において、８０１は原稿で
あり、画像の一部に本装置において判定されるべき特定
原稿８０３が存在する。これを本装置において複写した
場合の出力結果が８０２である。特定原稿８０３に相当
する部分においては、８０４に示される様に塗りつぶさ
れ、結果として、特定原稿８０３の部分は、正常に複写
できないことになる。 ＜第２の実施例＞次に、第２の実施例について説明す
る。尚、第２の実施例では、全体の構成を図３と同様と
し、以下の説明では、第１の実施例と異なる部分を挙げ
て説明する。
に、周囲が殆ど”０”であるにもかかわらず”１”であ
る様な入力や、７０３の点の様に、周囲が殆ど”１”で
あるにもかかわらず”０”である様な入力は、ノイズ
（雑音）であると考えられる。これを積分器で処理し、
図１のレジスタ３１７に７０４に示す様な適当なしきい
値をセットし、これで積分器の出力ｙi を２値化するこ
とによって、ノイズ（雑音）を除去することができる。 ［複写結果］図１３は第１の実施例による複写処理結果
の一例を示す図である。同図において、８０１は原稿で
あり、画像の一部に本装置において判定されるべき特定
原稿８０３が存在する。これを本装置において複写した
場合の出力結果が８０２である。特定原稿８０３に相当
する部分においては、８０４に示される様に塗りつぶさ
れ、結果として、特定原稿８０３の部分は、正常に複写
できないことになる。 ＜第２の実施例＞次に、第２の実施例について説明す
る。尚、第２の実施例では、全体の構成を図３と同様と
し、以下の説明では、第１の実施例と異なる部分を挙げ
て説明する。
【００４７】図１５は本発明の第２の実施例による判定
回路の構成を示すブロック図である。第１図と共通のも
のについては、同じ番号で示し、その説明は省略する。
図２１に、第１の実施例のＲＯＭ３１１に対応するＲＯ
Ｍ３１１’の各アドレスに保持されている保持内容と、
そのアクセスされる条件を示す。
回路の構成を示すブロック図である。第１図と共通のも
のについては、同じ番号で示し、その説明は省略する。
図２１に、第１の実施例のＲＯＭ３１１に対応するＲＯ
Ｍ３１１’の各アドレスに保持されている保持内容と、
そのアクセスされる条件を示す。
【００４８】まず、画像処理モードにおいては、ＣＰＵ
３１５によってＩ／Ｏ回路３１６からＲＩＤ信号は”
０”にセットされ、ＲＯＭ３１１’の上位アドレス２ビ
ットには、第１の実施例によるバンク切替回路３１２に
対応するバンク切替回路３１２’によるＰＳＥＬ信号が
入力され、下位アドレス１５ビットにはおよび補正回路
よりの出力Ｒ''，Ｇ''，Ｂ''信号が入力される。
３１５によってＩ／Ｏ回路３１６からＲＩＤ信号は”
０”にセットされ、ＲＯＭ３１１’の上位アドレス２ビ
ットには、第１の実施例によるバンク切替回路３１２に
対応するバンク切替回路３１２’によるＰＳＥＬ信号が
入力され、下位アドレス１５ビットにはおよび補正回路
よりの出力Ｒ''，Ｇ''，Ｂ''信号が入力される。
【００４９】図１６は第２の実施例によるバンク切替回
路３１２’の構成を示すブロックである。同図におい
て、３１２１は、２ビットのカウンタであり、ＨＳＹＮ
Ｃ信号の立ち上がりのタイミングでカウントアップし、
その出力はＰＳＥＬ信号の下位２ビットとなる。３１２
２’はノアゲートであり、カウンタ３１２１の出力２ビ
ットが入力される。３１２３’はオアゲートであり、２
ビットの面順次信号ＣＮＯ信号の下位１ビットＣＮＯ
（０）と、ノアゲート３１２２’の出力が入力され、そ
の出力は、ＰＳＥＬ信号の上位１ビットとなる。
路３１２’の構成を示すブロックである。同図におい
て、３１２１は、２ビットのカウンタであり、ＨＳＹＮ
Ｃ信号の立ち上がりのタイミングでカウントアップし、
その出力はＰＳＥＬ信号の下位２ビットとなる。３１２
２’はノアゲートであり、カウンタ３１２１の出力２ビ
ットが入力される。３１２３’はオアゲートであり、２
ビットの面順次信号ＣＮＯ信号の下位１ビットＣＮＯ
（０）と、ノアゲート３１２２’の出力が入力され、そ
の出力は、ＰＳＥＬ信号の上位１ビットとなる。
【００５０】従って、ＣＮＯ（０）信号が”０”である
場合には、ＰＳＥＬ信号は、ＨＳＹＮＣ信号の立ち上が
りに同期して、”４”、”１”、”２”、”３”を繰り
返し、ＣＮＯ（０）信号が”１”である場合には、ＰＳ
ＥＬ信号は、ＨＳＹＮＣ信号の立ち上がりに同期し
て、”４”、”５”、”６”、”７”を繰り返す。図１
７は第２の実施例によるバンク切替回路３１２’におけ
るタイミングチャートである。
場合には、ＰＳＥＬ信号は、ＨＳＹＮＣ信号の立ち上が
りに同期して、”４”、”１”、”２”、”３”を繰り
返し、ＣＮＯ（０）信号が”１”である場合には、ＰＳ
ＥＬ信号は、ＨＳＹＮＣ信号の立ち上がりに同期し
て、”４”、”５”、”６”、”７”を繰り返す。図１
７は第２の実施例によるバンク切替回路３１２’におけ
るタイミングチャートである。
【００５１】まず、ＣＮＯ（０）信号は、Ｍ，Ｃ，Ｙ，
Ｂｋの各現像色に対しそれぞれ“０”、“１”、
“０”、“１”になる。従って、現像色がＭおよびＹの
場合には、ＰＳＥＬ信号は、ＨＳＹＮＣ信号の立ち上が
りに同期して、“４”、“１”、“２”、“３”を繰り
返し、現像色がＣおよびＢｋの場合には、ＰＳＥＬ信号
は、ＨＳＹＮＣ信号の立ち上がりに同期して、“４”、
“５”、“６”、“７”を繰り返す。
Ｂｋの各現像色に対しそれぞれ“０”、“１”、
“０”、“１”になる。従って、現像色がＭおよびＹの
場合には、ＰＳＥＬ信号は、ＨＳＹＮＣ信号の立ち上が
りに同期して、“４”、“１”、“２”、“３”を繰り
返し、現像色がＣおよびＢｋの場合には、ＰＳＥＬ信号
は、ＨＳＹＮＣ信号の立ち上がりに同期して、“４”、
“５”、“６”、“７”を繰り返す。
【００５２】即ち、画像処理モードにおいては、図２１
に示す様に、ＲＯＭ３１１’の08000 番地より3FFFF 番
地のアドレスをアクセスし、そのうちわけは、現像色が
ＭおよびＹの場合には08000 番地から27FFF 番地をアク
セスし、現像色がＣおよびＢｋの場合には20000 番地か
ら3FFFF 番地をアクセスする。なお、画像処理モードの
際には、同時に異なる１６種類の特定原稿についての判
定をし、各ＰＳＥＬ信号の値に応じて、判定される１６
種類が変わる。４主走査ライン単位で順次切り替わり、
合計６４種類の特定原稿についての判定がなされる。更
に現像される現像色に応じてもＰＳＥＬ信号が切り替わ
り、一部重複(20000番地から27FFF 番地) はあるものの
合計で１１２種類の特定原稿について判定をすることが
できる。
に示す様に、ＲＯＭ３１１’の08000 番地より3FFFF 番
地のアドレスをアクセスし、そのうちわけは、現像色が
ＭおよびＹの場合には08000 番地から27FFF 番地をアク
セスし、現像色がＣおよびＢｋの場合には20000 番地か
ら3FFFF 番地をアクセスする。なお、画像処理モードの
際には、同時に異なる１６種類の特定原稿についての判
定をし、各ＰＳＥＬ信号の値に応じて、判定される１６
種類が変わる。４主走査ライン単位で順次切り替わり、
合計６４種類の特定原稿についての判定がなされる。更
に現像される現像色に応じてもＰＳＥＬ信号が切り替わ
り、一部重複(20000番地から27FFF 番地) はあるものの
合計で１１２種類の特定原稿について判定をすることが
できる。
【００５３】一方、ＩＤ読み取りモードの場合には、図
１５において、ＣＰＵ３１５はＩ／Ｏ回路３１６を通じ
ＲＩＤ信号を“１”にする。この時、トライステートゲ
ート３１３の出力は、ハイインピーダンスとなり、プル
ダウン抵抗３１４’によってＲＯＭ３１１’のアドレス
は全て“０”となり、ＲＯＭ３１１’のテ゛ータ出力は、最
下位アドレスである00000 番地に保持されている内容を
出力する。この最下位アドレスのデータ下位８ビットに
は、ＲＯＭのＩＤが予め保持されており、Ｉ／Ｏ回路３
１６を経て、ＣＰＵ３１５に読み込まれる。
１５において、ＣＰＵ３１５はＩ／Ｏ回路３１６を通じ
ＲＩＤ信号を“１”にする。この時、トライステートゲ
ート３１３の出力は、ハイインピーダンスとなり、プル
ダウン抵抗３１４’によってＲＯＭ３１１’のアドレス
は全て“０”となり、ＲＯＭ３１１’のテ゛ータ出力は、最
下位アドレスである00000 番地に保持されている内容を
出力する。この最下位アドレスのデータ下位８ビットに
は、ＲＯＭのＩＤが予め保持されており、Ｉ／Ｏ回路３
１６を経て、ＣＰＵ３１５に読み込まれる。
【００５４】また、ＲＯＭのＩＤは、最上位アドレス／
最下位アドレスに関われず、どのアドレスに保持してあ
ってもよい。 ＜第３の実施例＞次に、第３の実施例について説明す
る。尚、第２の実施例では、全体の構成を図３と同様と
し、以下の説明では、第１の実施例と異なる部分を挙げ
て説明する。
最下位アドレスに関われず、どのアドレスに保持してあ
ってもよい。 ＜第３の実施例＞次に、第３の実施例について説明す
る。尚、第２の実施例では、全体の構成を図３と同様と
し、以下の説明では、第１の実施例と異なる部分を挙げ
て説明する。
【００５５】図１８は本発明の第３の実施例による判定
回路の構成を示すブロツク図である。前述の図１と同様
なものについては、同じ番号で示し説明を省略する。第
１の実施例においては、レジスタ３１７には、ＣＰＵ３
１６によって所望の値を設定したが、本実施例において
は、ＲＯＭ３３２に予め保持されている値を設定する。
回路の構成を示すブロツク図である。前述の図１と同様
なものについては、同じ番号で示し説明を省略する。第
１の実施例においては、レジスタ３１７には、ＣＰＵ３
１６によって所望の値を設定したが、本実施例において
は、ＲＯＭ３３２に予め保持されている値を設定する。
【００５６】図１８において、３３０は制御回路であ
り、トライステートゲート３３１を経てＲＯＭ３３２の
アドレスを設定すると共に、レジスタへの書き込み制御
信号を発生し、レジスタ３１７にＲＯＭ３３２の保持内
容を設定する。ここで、第１の実施例と同様に、ＲＯＭ
のＩＤ読み取りモードにおいては、ＣＰＵ３１５は、Ｒ
ＩＤ信号を“１”に設定し、トライステートゲート３３
１の出力はハイインピーダンスとなり、プルアップ抵抗
３３３によって、ＲＯＭ３３２のアドレスは、最上位ア
ドレス”７Ｆ／Ｈ”となり、ＣＰＵ３１５は、予めＲＯ
Ｍ３３２の最上位アドレス”７Ｆ／Ｈ”に保持してある
ＲＯＭ３３２の“ＩＤ”を読み込むことができる。ま
た、同時に、第１の実施例と同様に、ＲＯＭ３１１の”
ＩＤ”についても読み込むことができる。
り、トライステートゲート３３１を経てＲＯＭ３３２の
アドレスを設定すると共に、レジスタへの書き込み制御
信号を発生し、レジスタ３１７にＲＯＭ３３２の保持内
容を設定する。ここで、第１の実施例と同様に、ＲＯＭ
のＩＤ読み取りモードにおいては、ＣＰＵ３１５は、Ｒ
ＩＤ信号を“１”に設定し、トライステートゲート３３
１の出力はハイインピーダンスとなり、プルアップ抵抗
３３３によって、ＲＯＭ３３２のアドレスは、最上位ア
ドレス”７Ｆ／Ｈ”となり、ＣＰＵ３１５は、予めＲＯ
Ｍ３３２の最上位アドレス”７Ｆ／Ｈ”に保持してある
ＲＯＭ３３２の“ＩＤ”を読み込むことができる。ま
た、同時に、第１の実施例と同様に、ＲＯＭ３１１の”
ＩＤ”についても読み込むことができる。
【００５７】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることは言うまでもない。なお上述した各実施例で
は、レーザービームプリンタを例に説明したが、本発明
はこれに限定されるものではなく、インクジェットプリ
ンタ、熱転写プリンタにも適用可能である。特に、熱エ
ネルギーによる膜沸騰を利用して液滴を吐出させるタイ
プのヘッドを用いるいわゆるバブルジェット方式のプリ
ンタでもよい。また、上述した各実施例では、イメージ
スキヤナ部によって原稿画像を入力したが、本発明はこ
れに限定されるものではなく、スチルビデオカメラ、ビ
デオカメラで入力するもの、更にコンピュータグラフィ
ックスによって作成されたものであってもよい。
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることは言うまでもない。なお上述した各実施例で
は、レーザービームプリンタを例に説明したが、本発明
はこれに限定されるものではなく、インクジェットプリ
ンタ、熱転写プリンタにも適用可能である。特に、熱エ
ネルギーによる膜沸騰を利用して液滴を吐出させるタイ
プのヘッドを用いるいわゆるバブルジェット方式のプリ
ンタでもよい。また、上述した各実施例では、イメージ
スキヤナ部によって原稿画像を入力したが、本発明はこ
れに限定されるものではなく、スチルビデオカメラ、ビ
デオカメラで入力するもの、更にコンピュータグラフィ
ックスによって作成されたものであってもよい。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
特定原稿の判定基準を記憶するメモリまたはその周辺回
路が除去または交換され、あるいは、故障している場合
に、特定原稿の誤複写を防ぐことができる。
特定原稿の判定基準を記憶するメモリまたはその周辺回
路が除去または交換され、あるいは、故障している場合
に、特定原稿の誤複写を防ぐことができる。
【図１】第１の実施例による判定回路４０９の構成を示
すブロック図である。
すブロック図である。
【図２】第１の実施例によるバンク切替回路３１２の構
成を示すブロックである。
成を示すブロックである。
【図３】本発明の第１の実施例による複写機の概観を示
す側断面図である。
す側断面図である。
【図４】第１の実施例による画像データ補正回路３２０
の構成を示すブロツク図である。
の構成を示すブロツク図である。
【図５】第１の実施例による間引き回路の構成を示す回
路図である。
路図である。
【図６】第１の実施例による分周回路３１０の構成を示
す回路図である。
す回路図である。
【図７】第１の実施例による積分器３０６の構成を示す
ブロック図である。
ブロック図である。
【図８】第１の実施例によるイメージスキャナ部２０１
の構成を示すブロック図である。
の構成を示すブロック図である。
【図９】第１の実施例の通常制御モードにおける主走査
のタイミングチャートである。
のタイミングチャートである。
【図１０】第１の実施例によるバンク切替回路３１２に
おけるタイミングチャートである。
おけるタイミングチャートである。
【図１１】第１の実施例による積分器の入出力の一例を
示す図である。
示す図である。
【図１２】第１の実施例による積分器の入出力の一例を
示す図である。
示す図である。
【図１３】第１の実施例による複写処理結果の一例を示
す図である。
す図である。
【図１４】第１の実施例によるＩＤ読み取りモードにお
けるフローチャートである。
けるフローチャートである。
【図１５】本発明の第２の実施例による判定回路の構成
を示すブロック図である。
を示すブロック図である。
【図１６】第２の実施例によるバンク切替回路３１２’
の構成を示すブロックである。
の構成を示すブロックである。
【図１７】第２の実施例によるバンク切替回路３１２’
におけるタイミングチャートである。
におけるタイミングチャートである。
【図１８】本発明の第３の実施例による判定回路の構成
を示すブロツク図である。
を示すブロツク図である。
【図１９】第１の実施例におけるＣＮＯ信号とプリント
出力との関係を示す図である。
出力との関係を示す図である。
【図２０】ＲＯＭ３１１の各アドレスに保持されている
保持内容と、そのアクセスされる条件を示す図である。
保持内容と、そのアクセスされる条件を示す図である。
【図２１】第１の実施例のＲＯＭ３１１に対応するＲＯ
Ｍ３１１’の各アドレスに保持されている保持内容と、
そのアクセスされる条件を示す図である。
Ｍ３１１’の各アドレスに保持されている保持内容と、
そのアクセスされる条件を示す図である。
２００ 鏡面圧板 ２０１ イメージスキャナ部 ２０２ プリンタ部 ２０３ プラテン ２０４ 原稿 ２０５ ランプ ２０６，２０７，２０８ ミラー ２０９ レンズ ２１０ ＣＣＤ ２１１ 信号処理部 ２１２ レーザドライバ ２１３ 半導体レーザ ２１４ ポリゴンミラー ２１５ ｆ−θレンズ ２１６ ミラー ２１７ 感光ドラム ２１８ 回転現像器 ２１９ マゼンタ現像部 ２２０ シアン現像部 ２２１ イエロ現像部 ２２２ ブラック現像部 ２２３ 転写ドラム ２２４，２２５ 用紙カセット ２２６ 定着ユニット ２２７ ＩＣカード ２２８ カードリーダ
フロントページの続き (56)参考文献 特開 平４−302374（ＪＰ，Ａ) 特許2647566（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 1/40 - 1/409 H04N 1/46 - 1/64
Claims (3)
- 【請求項１】 記録装置を制御する画像処理装置であっ
て、メモリ識別用 の識別データおよび特定原稿判定用の判定
データを記憶するメモリと、 前記メモリに記憶された判定データと、入力される画像
データとの類似度を判定する第一の判定手段と、 前記メモリに記憶された識別データが予め登録されたも
のか否かを判定する第二の判定手段と、 前記第一の判定手段によって判定された類似度が所定の
類似度より大きい場合、あるいは、前記第二の判定手段
によって前記識別データが前記予め登録されたものでは
ないと判定された場合、前記記録装置による忠実な画像
形成を禁止する、あるいは、前記記録装置への出力処理
を停止する制御手段とを備えることを特徴とする画像処
理装置。 - 【請求項２】 記録装置を有する画像処理装置であっ
て、メモリ識別用 の識別データおよび特定原稿判定用の判定
データを記憶するメモリと、 前記メモリに記憶された判定データと、入力される画像
データとの類似度を判定する第一の判定手段と、 前記第一の判定手段によって判定された類似度が所定の
類似度より大きい場合、前記記録装置による忠実な画像
形成を禁止する制御手段と、 前記メモリに記憶された識別データが予め登録されたも
のか否かを判定する第二の判定手段と、 前記第二の判定手段によって前記識別データが前記予め
登録されたものではないと判定された場合、前記記録装
置への出力処理を停止する停止手段とを備えることを特
徴とする画像処理装置。 - 【請求項３】 メモリ識別用の識別データおよび特定原
稿判定用の判定データを記憶するメモリを有し、記録装
置を制御する画像処理装置の制御方法であって、 前記メモリに記憶された判定データと、入力される画像
データとの類似度を判定し、 前記メモリに記憶された識別データが予め登録されたも
のか否かを判定し、判定された 類似度が所定の類似度より大きい場合、ある
いは、前記識別データが前記予め登録されたものではな
いと判定された場合、前記記録装置による忠実な画像形
成を禁止する、あるいは、前記記録装置への出力処理を
停止することを特徴とする制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22375192A JP3347368B2 (ja) | 1992-08-24 | 1992-08-24 | 画像処理装置および制御方法 |
| US08/775,891 US6346989B1 (en) | 1992-08-24 | 1997-01-02 | Image processing apparatus and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22375192A JP3347368B2 (ja) | 1992-08-24 | 1992-08-24 | 画像処理装置および制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0668262A JPH0668262A (ja) | 1994-03-11 |
| JP3347368B2 true JP3347368B2 (ja) | 2002-11-20 |
Family
ID=16803140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22375192A Expired - Lifetime JP3347368B2 (ja) | 1992-08-24 | 1992-08-24 | 画像処理装置および制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3347368B2 (ja) |
-
1992
- 1992-08-24 JP JP22375192A patent/JP3347368B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0668262A (ja) | 1994-03-11 |
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