JP3333559B2 - 信号同期回路 - Google Patents

信号同期回路

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JP3333559B2
JP3333559B2 JP26164792A JP26164792A JP3333559B2 JP 3333559 B2 JP3333559 B2 JP 3333559B2 JP 26164792 A JP26164792 A JP 26164792A JP 26164792 A JP26164792 A JP 26164792A JP 3333559 B2 JP3333559 B2 JP 3333559B2
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reset signal
signal
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【発明の詳細な説明】 【課題を解決するための手段】本発明は上記目的を達成
するために、外部リセット信号が入力される端子と、前
記外部リセット信号に基づいて内部リセット信号を生成
する内部リセット信号生成手段と、基準クロックを生成
する基準クロック生成手段と、前記基準クロックに同期
した内部クロックを生成する内部クロック生成手段と、
前記外部リセット信号を前記内部リセット信号生成手段
を介さずに前記内部クロック生成手段に供給する供給手
段とを備え、前記外部リセット信号の入力に応答して内
部クロックの生成開始のタイミングを決定するように構
成した。また、外部リセット信号が入力される端子と、
前記外部リセット信号のノイズを除去するノイズ除去手
段と、基準クロックを生成する基準クロック生成手段
と、前記基準クロックに同期した内部クロックを生成す
る内部クロック生成手段と、前記外部リセット信号を前
記ノイズ除去手段を介さずに前記内部クロック生成手段
に供給する供給手段とを備え、前記外部リセット信号の
入力に応答して内部クロックの生成開始のタイミングを
決定するように構成した。
【図面の簡単な説明】
【図１】本発明の一実施例のリセット入力同期回路図で
ある。
【図２】本発明のリセット信号（ＲＳＴＸ）の波形図で
ある。
【図３】図１の部分詳細回路図である。
【図４】パルス形成回路の詳細回路図である。
【図５】内部クロック生成回路の詳細回路図である。
【図６】アナログディレイ回路の詳細回路図である。
【図７】クロックバッファの詳細回路図である。
【図８】図３、図４、図５の回路の各ノードの波形図で
ある。
【図９】図３、図４、図５の回路の各ノードの波形図で
ある。
【図１０】表示管ドライバコントローラＩＣのブロック
構成図である。
【符号の説明】
１ ノイズフィルタ ２ 内部リセット回路 ３ パルス形成回路 ４ 内部クロック生成回路 ５ フィルタパス回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/24

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】外部リセット信号が入力される端子と、 前記外部リセット信号に基づいて内部リセット信号を生
    成する内部リセット信号生成手段と、 基準クロックを生成する基準クロック生成手段と、 前記基準クロックに同期した内部クロックを生成する内
    部クロック生成手段と、 前記外部リセット信号を前記内部リセット信号生成手段
    を介さずに前記内部クロック生成手段に供給する供給手
    段と、 を備え、 前記外部リセット信号の入力に応答して内部クロックの
    生成開始のタイミングを決定することを特徴とする信号
    同期回路。
  2. 【請求項２】外部リセット信号が入力される端子と、 前記外部リセット信号のノイズを除去するノイズ除去手
    段と、 基準クロックを生成する基準クロック生成手段と、 前記基準クロックに同期した内部クロックを生成する内
    部クロック生成手段と、 前記外部リセット信号を前記ノイズ除去手段を介さずに
    前記内部クロック生成手段に供給する供給手段と、 を備え、 前記外部リセット信号の入力に応答して内部クロックの
    生成開始のタイミングを決定することを特徴とする信号
    同期回路。
  3. 【請求項３】前記供給手段は、レジスタに設定される信
    号に基づいて、前記外部リセット信号を供給するか否か
    を決定することを特徴とする請求項１又は請求項２に記
    載の信号同期回路。
  4. 【請求項４】前記レジスタには、外部端子から信号が設
    定されることを特徴とする請求項３に記載の信号同期回
    路。
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