JP3312915B2 - ソレノイド駆動回路の電流制限装置 - Google Patents
ソレノイド駆動回路の電流制限装置Info
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- JP3312915B2 JP3312915B2 JP09021691A JP9021691A JP3312915B2 JP 3312915 B2 JP3312915 B2 JP 3312915B2 JP 09021691 A JP09021691 A JP 09021691A JP 9021691 A JP9021691 A JP 9021691A JP 3312915 B2 JP3312915 B2 JP 3312915B2
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Description
【０００１】
【産業上の利用分野】本発明は、ソレノイド駆動回路で
短絡等の過電流が通電されたとき、その電流を制御する
電流制限装置に関するものであり、特に、ソレノイドを
デューティ比制御するソレノイド駆動回路の電流制限装
置に関するものである。
短絡等の過電流が通電されたとき、その電流を制御する
電流制限装置に関するものであり、特に、ソレノイドを
デューティ比制御するソレノイド駆動回路の電流制限装
置に関するものである。
【０００２】
【従来の技術】この種のソレノイド駆動回路の電流制限
装置は、図２及び図３のように構成されている。
装置は、図２及び図３のように構成されている。
【０００３】図２は従来のソレノイド駆動回路の電流制
限装置の回路図であり、また、図３はソレノイドをデュ
ーティ比制御した場合のタイミングチャートである。
限装置の回路図であり、また、図３はソレノイドをデュ
ーティ比制御した場合のタイミングチャートである。
【０００４】図２において、ソレノイドＳをデューティ
比制御するＰＷＭ信号をトランジスタＱ11のベースに入
力すると、トランジスタＱ11がＰＷＭ信号の“Ｈ（ハイ
レベル）”または“Ｌ（ローレベル）”に応じてオン・
オフし、ベース抵抗Ｒ61を介してトランジスタＱ12をオ
ン・オフさせる。例えば、トランジスタＱ12がオンのと
き、ソレノイドＳに対して抵抗Ｒ62を介して通電され
る。即ち、トランジスタＱ12のオン・オフによって、ソ
レノイドＳが通電制御される。
比制御するＰＷＭ信号をトランジスタＱ11のベースに入
力すると、トランジスタＱ11がＰＷＭ信号の“Ｈ（ハイ
レベル）”または“Ｌ（ローレベル）”に応じてオン・
オフし、ベース抵抗Ｒ61を介してトランジスタＱ12をオ
ン・オフさせる。例えば、トランジスタＱ12がオンのと
き、ソレノイドＳに対して抵抗Ｒ62を介して通電され
る。即ち、トランジスタＱ12のオン・オフによって、ソ
レノイドＳが通電制御される。
【０００５】このとき、図３に示すように、ソレノイド
Ｓに印加される電圧は、図３の（ａ）に示すように、Ｐ
ＷＭ信号の“Ｈ”、“Ｌ”に対応した波形となり、ま
た、ソレノイドＳに通電される電流は、ソレノイドＳの
リアクタンス成分に流れる平均電流は、図３の（ｂ）に
示すような電流となる。
Ｓに印加される電圧は、図３の（ａ）に示すように、Ｐ
ＷＭ信号の“Ｈ”、“Ｌ”に対応した波形となり、ま
た、ソレノイドＳに通電される電流は、ソレノイドＳの
リアクタンス成分に流れる平均電流は、図３の（ｂ）に
示すような電流となる。
【０００６】一方、ソレノイドＳの層間短絡、アース間
短絡等で、過電流が抵抗Ｒ62に通電されると、抵抗Ｒ62
の電圧降下が大きくなり、トランジスタＱ13をオンと
し、トランジスタＱ13のコレクタ電流の増大によって、
トランジスタＱ12のエミッタ−ベース間電圧が低下し、
トランジスタＱ12のベース電流を減少させ、かつ、抵抗
Ｒ63の持上げによってトランジスタＱ12のコレクタ電流
が減少し、ソレノイドＳの電流が抑えられる。
短絡等で、過電流が抵抗Ｒ62に通電されると、抵抗Ｒ62
の電圧降下が大きくなり、トランジスタＱ13をオンと
し、トランジスタＱ13のコレクタ電流の増大によって、
トランジスタＱ12のエミッタ−ベース間電圧が低下し、
トランジスタＱ12のベース電流を減少させ、かつ、抵抗
Ｒ63の持上げによってトランジスタＱ12のコレクタ電流
が減少し、ソレノイドＳの電流が抑えられる。
【０００７】
【発明が解決しようとする課題】しかし、上記技術はソ
レノイドＳのトランジスタＱ12側でアースに落ちたり、
その層間短絡の規模が大きい場合には、その検出が容易
であるが、ソレノイドＳの層間短絡の規模が小さい場
合、或いはソレノイドＳのアース側の近辺でアース側に
短絡した場合には、通常の正常動作電流との差が少なく
なり、短絡の場合の閾値と正常動作電流との区別が困難
となり、正確にそれらを検出することができない。ま
た、トランジスタＱ12はアナログ的制御となり、その発
熱が問題となる。
レノイドＳのトランジスタＱ12側でアースに落ちたり、
その層間短絡の規模が大きい場合には、その検出が容易
であるが、ソレノイドＳの層間短絡の規模が小さい場
合、或いはソレノイドＳのアース側の近辺でアース側に
短絡した場合には、通常の正常動作電流との差が少なく
なり、短絡の場合の閾値と正常動作電流との区別が困難
となり、正確にそれらを検出することができない。ま
た、トランジスタＱ12はアナログ的制御となり、その発
熱が問題となる。
【０００８】そこで、本発明は一瞬にして流れる大電流
からスイッチング素子を確実に保護し、また、ソレノイ
ドの層間短絡の規模が小さい場合、或いはソレノイドの
アース側の近辺でアース側に短絡した場合等の僅かな電
流変化でも、確実に電流を制限できるソレノイド駆動回
路の電流制限装置の提供を課題とするものである。
からスイッチング素子を確実に保護し、また、ソレノイ
ドの層間短絡の規模が小さい場合、或いはソレノイドの
アース側の近辺でアース側に短絡した場合等の僅かな電
流変化でも、確実に電流を制限できるソレノイド駆動回
路の電流制限装置の提供を課題とするものである。
【０００９】
【課題を解決するための手段】この発明にかかるソレノ
イド駆動回路の電流制限装置は、低抵抗と直列接続され
て電源に接続されたソレノイドからなるソレノイド出力
回路と、指定された平均電流に対応するパルス幅変調さ
れたパルス信号を前記ソレノイドに通電し、その通電さ
れたパルス信号をフイードバック制御し、また、前記ソ
レノイド出力回路の低抵抗に過電流が通電されていると
きには、前記パルス幅変調されたパルス信号に所定の電
流を加算して前記パルス信号をフイードバック制御する
ソレノイド駆動回路と、前記ソレノイド駆動回路によっ
てソレノイドに供給する電源に接続された直列抵抗から
過電流通電を検出し、前記フイードバック制御回路に所
定の電流を加算し、所定時間だけそれを保持する瞬時過
電流検出回路と、前記ソレノイド駆動回路によってソレ
ノイドに供給する電源に接続された直列抵抗から電圧を
検出し、それを積分し、所定の積分値に到達したとき、
前記フイードバック制御回路に所定の電流を加算し、所
定時間だけそれを保持する積分電流検出回路とを具備す
るものである。
イド駆動回路の電流制限装置は、低抵抗と直列接続され
て電源に接続されたソレノイドからなるソレノイド出力
回路と、指定された平均電流に対応するパルス幅変調さ
れたパルス信号を前記ソレノイドに通電し、その通電さ
れたパルス信号をフイードバック制御し、また、前記ソ
レノイド出力回路の低抵抗に過電流が通電されていると
きには、前記パルス幅変調されたパルス信号に所定の電
流を加算して前記パルス信号をフイードバック制御する
ソレノイド駆動回路と、前記ソレノイド駆動回路によっ
てソレノイドに供給する電源に接続された直列抵抗から
過電流通電を検出し、前記フイードバック制御回路に所
定の電流を加算し、所定時間だけそれを保持する瞬時過
電流検出回路と、前記ソレノイド駆動回路によってソレ
ノイドに供給する電源に接続された直列抵抗から電圧を
検出し、それを積分し、所定の積分値に到達したとき、
前記フイードバック制御回路に所定の電流を加算し、所
定時間だけそれを保持する積分電流検出回路とを具備す
るものである。
【００１０】
【作用】この発明においては、指定された平均電流に対
応するパルス幅変調されたパルス信号をソレノイドに通
電し、その通電されたパルス信号を指定された平均電流
に合致させるべくフイードバック制御する。このとき、
電源から供給するパルス信号の電流値を電源に接続され
た直列抵抗から過電流通電を検出し、前記フイードバッ
ク制御回路に所定の電流を加算し、フイードバック量を
増加させ、ソレノイドの通電電流を所定時間だけ抑制
し、以降、これを繰返す。また、ソレノイドに供給する
電源に接続された直列抵抗から電流を検出し、それを積
分し、所定の積分値に到達したとき、前記フイードバッ
ク制御回路に所定の電流を加算し、微小電流の増加に対
して所定時間だけそれを保持することによって、ソレノ
イドに供給する微小電流の増加によって、その異常を検
出する。
応するパルス幅変調されたパルス信号をソレノイドに通
電し、その通電されたパルス信号を指定された平均電流
に合致させるべくフイードバック制御する。このとき、
電源から供給するパルス信号の電流値を電源に接続され
た直列抵抗から過電流通電を検出し、前記フイードバッ
ク制御回路に所定の電流を加算し、フイードバック量を
増加させ、ソレノイドの通電電流を所定時間だけ抑制
し、以降、これを繰返す。また、ソレノイドに供給する
電源に接続された直列抵抗から電流を検出し、それを積
分し、所定の積分値に到達したとき、前記フイードバッ
ク制御回路に所定の電流を加算し、微小電流の増加に対
して所定時間だけそれを保持することによって、ソレノ
イドに供給する微小電流の増加によって、その異常を検
出する。
【００１１】
【実施例】図１は本発明の一実施例のソレノイド駆動回
路の電流制限装置の全体回路図である。
路の電流制限装置の全体回路図である。
【００１２】図１において、ソレノイドＳの端子SOL+及
び端子SOL-は、ソレノイドＳを駆動する一方の電源端子
＋Ｂに抵抗Ｒ1 及び抵抗Ｒ2 を介して接続され、また、
他方の電源端子、本実施例では、アースに抵抗Ｒ3 を介
して接続されている。これらの抵抗Ｒ1 ，Ｒ2 ，Ｒ3 は
何れも低抵抗値からなる。これらソレノイドＳ及び抵抗
Ｒ1 ，Ｒ2 ，Ｒ3 、及びスイッチング素子としてのトラ
ンジスタＱ2 はソレノイドＳに電力を供給するソレノイ
ド出力回路１０を構成する。なお、本実施例では、低抵
抗を複数直列接続しているが、本発明を実施する場合に
は、単数個または複数個の抵抗とすることができる。
び端子SOL-は、ソレノイドＳを駆動する一方の電源端子
＋Ｂに抵抗Ｒ1 及び抵抗Ｒ2 を介して接続され、また、
他方の電源端子、本実施例では、アースに抵抗Ｒ3 を介
して接続されている。これらの抵抗Ｒ1 ，Ｒ2 ，Ｒ3 は
何れも低抵抗値からなる。これらソレノイドＳ及び抵抗
Ｒ1 ，Ｒ2 ，Ｒ3 、及びスイッチング素子としてのトラ
ンジスタＱ2 はソレノイドＳに電力を供給するソレノイ
ド出力回路１０を構成する。なお、本実施例では、低抵
抗を複数直列接続しているが、本発明を実施する場合に
は、単数個または複数個の抵抗とすることができる。
【００１３】ソレノイドＳを駆動するパルス幅変調され
たパルス信号は、次のように印加される。
たパルス信号は、次のように印加される。
【００１４】ソレノイドＳに通電する平均電流の指令
は、端子ＶINに平均指令電流に対応する電圧として印加
され、その信号は抵抗Ｒ31及び抵抗Ｒ32を介して比較回
路ＩＣ１に入力される。この比較回路ＩＣ１にはソレノ
イドＳの通電電流の負帰還量であるファードバック量が
入力されていて、ソレノイドＳに通電する平均電流を指
令値にすべく制御する。そして、その比較回路ＩＣ１の
出力はコンパレータからなる変調回路ＩＣ２に入力され
る。この変調回路ＩＣ２には、三角波発生回路ＰＧから
安定した波形の三角波の繰返し信号が入力されている。
なお、本実施例の三角波発生回路ＰＧは、増幅回路ＩＣ
４及びコンデンサＣ21及び抵抗Ｒ21，Ｒ22，Ｒ23及び抵
抗Ｒ24，Ｒ25によって構成される非安定マルチバイブレ
ータからなるが、本発明を実施する場合には、これに限
定されるものではない。
は、端子ＶINに平均指令電流に対応する電圧として印加
され、その信号は抵抗Ｒ31及び抵抗Ｒ32を介して比較回
路ＩＣ１に入力される。この比較回路ＩＣ１にはソレノ
イドＳの通電電流の負帰還量であるファードバック量が
入力されていて、ソレノイドＳに通電する平均電流を指
令値にすべく制御する。そして、その比較回路ＩＣ１の
出力はコンパレータからなる変調回路ＩＣ２に入力され
る。この変調回路ＩＣ２には、三角波発生回路ＰＧから
安定した波形の三角波の繰返し信号が入力されている。
なお、本実施例の三角波発生回路ＰＧは、増幅回路ＩＣ
４及びコンデンサＣ21及び抵抗Ｒ21，Ｒ22，Ｒ23及び抵
抗Ｒ24，Ｒ25によって構成される非安定マルチバイブレ
ータからなるが、本発明を実施する場合には、これに限
定されるものではない。
【００１５】したがって、変調回路ＩＣ２としては、三
角波発生回路ＰＧの出力以下の比較回路ＩＣ１の出力時
間に対応するパルス幅の矩形波出力が、変調回路ＩＣ２
の出力となる。この変調回路ＩＣ２の出力は抵抗Ｒ33を
介してトランジスタＱ1 のベースに入力される。変調回
路ＩＣ２の矩形波出力の“Ｈ”のとき、トランジスタＱ
1 はオフとなり、トランジスタＱ2 のベースにもベース
電流が流れないから、トランジスタＱ2 もオフ状態とな
リ、ソレノイドＳには通電されない。変調回路ＩＣ２の
矩形波出力の“Ｌ”のとき、抵抗Ｒ33を流れるベース電
流によってトランジスタＱ1 はオンとなり、トランジス
タＱ1 のオンによってトランジスタＱ2のベース抵抗Ｒ5
にもベース電流が流れ、トランジスタＱ2 もオン状態
となリ、ソレノイドＳに通電される。
角波発生回路ＰＧの出力以下の比較回路ＩＣ１の出力時
間に対応するパルス幅の矩形波出力が、変調回路ＩＣ２
の出力となる。この変調回路ＩＣ２の出力は抵抗Ｒ33を
介してトランジスタＱ1 のベースに入力される。変調回
路ＩＣ２の矩形波出力の“Ｈ”のとき、トランジスタＱ
1 はオフとなり、トランジスタＱ2 のベースにもベース
電流が流れないから、トランジスタＱ2 もオフ状態とな
リ、ソレノイドＳには通電されない。変調回路ＩＣ２の
矩形波出力の“Ｌ”のとき、抵抗Ｒ33を流れるベース電
流によってトランジスタＱ1 はオンとなり、トランジス
タＱ1 のオンによってトランジスタＱ2のベース抵抗Ｒ5
にもベース電流が流れ、トランジスタＱ2 もオン状態
となリ、ソレノイドＳに通電される。
【００１６】このときのソレノイドＳの通電電流は、抵
抗Ｒ3 の電圧降下として検出し、コンデンサＣ11でリッ
プルを平滑化して、抵抗Ｒ11及び抵抗Ｒ12を介して積分
増幅回路ＡＭとして動作する増幅回路ＩＣ３の一方の端
子に入力し、抵抗Ｒ13，Ｒ14及びＲ15で増幅回路ＩＣ３
の増幅率を決定している。その積分増幅回路ＡＭの出力
を比較回路ＩＣ１のフイードバック量入力信号として負
帰還させている。なお、積分増幅回路ＡＭは、増幅回路
ＩＣ３及び積分定数設定用のコンデンサＣ12及び抵抗Ｒ
15、入力抵抗Ｒ12，Ｒ13，Ｒ14から構成されている。
抗Ｒ3 の電圧降下として検出し、コンデンサＣ11でリッ
プルを平滑化して、抵抗Ｒ11及び抵抗Ｒ12を介して積分
増幅回路ＡＭとして動作する増幅回路ＩＣ３の一方の端
子に入力し、抵抗Ｒ13，Ｒ14及びＲ15で増幅回路ＩＣ３
の増幅率を決定している。その積分増幅回路ＡＭの出力
を比較回路ＩＣ１のフイードバック量入力信号として負
帰還させている。なお、積分増幅回路ＡＭは、増幅回路
ＩＣ３及び積分定数設定用のコンデンサＣ12及び抵抗Ｒ
15、入力抵抗Ｒ12，Ｒ13，Ｒ14から構成されている。
【００１７】なお、ダイオードＤ2 はフライホイール用
であり、ツェナーダイオードＺＤ2は異常電圧の印加防
止用である。また、抵抗Ｒ34は積分増幅回路ＡＭの入力
が、ソレノイドＳに通電されていないときでも、常に所
定の値の帰還量が維持されるようにバイアスを付与する
ものである。そして、本実施例のコンデンサＣ4 は増幅
回路ＩＣ３の出力の応答性を遅くするもので、ソレノイ
ドＳの用途によって挿入されるものであり、本発明を実
施する場合には、必ずしも、必要とするものではない。
同様に、本発明を実施する場合には、前記積分増幅回路
ＡＭの代りに増幅回路とすることもできる。
であり、ツェナーダイオードＺＤ2は異常電圧の印加防
止用である。また、抵抗Ｒ34は積分増幅回路ＡＭの入力
が、ソレノイドＳに通電されていないときでも、常に所
定の値の帰還量が維持されるようにバイアスを付与する
ものである。そして、本実施例のコンデンサＣ4 は増幅
回路ＩＣ３の出力の応答性を遅くするもので、ソレノイ
ドＳの用途によって挿入されるものであり、本発明を実
施する場合には、必ずしも、必要とするものではない。
同様に、本発明を実施する場合には、前記積分増幅回路
ＡＭの代りに増幅回路とすることもできる。
【００１８】このように、指定された平均電流に対応す
るＰＷＭ信号を得る比較回路ＩＣ１及び変調回路ＩＣ
２、ＰＷＭ信号で制御されるスイッチング素子からなる
トランジスタＱ1 及びトランジスタＱ2 、ソレノイドＳ
に直列に挿入された抵抗Ｒ3 によってフイードバック量
を決定する積分増幅回路ＡＭからソレノイド駆動回路２
０を構成している。また、ソレノイドＳに直列に挿入さ
れた抵抗Ｒ3 、積分増幅回路ＡＭ、及び比較回路ＩＣ１
のフイードバック量入力端子は、フイードバック回路２
０Ａを構成する。
るＰＷＭ信号を得る比較回路ＩＣ１及び変調回路ＩＣ
２、ＰＷＭ信号で制御されるスイッチング素子からなる
トランジスタＱ1 及びトランジスタＱ2 、ソレノイドＳ
に直列に挿入された抵抗Ｒ3 によってフイードバック量
を決定する積分増幅回路ＡＭからソレノイド駆動回路２
０を構成している。また、ソレノイドＳに直列に挿入さ
れた抵抗Ｒ3 、積分増幅回路ＡＭ、及び比較回路ＩＣ１
のフイードバック量入力端子は、フイードバック回路２
０Ａを構成する。
【００１９】また、ソレノイドＳに直列接続された低抵
抗からなる抵抗Ｒ1 の電圧は、ベース抵抗Ｒ6 を介して
トランジスタＱ3 のエミッタ−ベース間に接続されてい
る。トランジスタＱ3 のコレクタ出力は、抵抗Ｒ7 とコ
ンデンサＣ1 との並列回路に印加され、また、抵抗Ｒ8
を介してコンデンサＣ2 に充電される。同時に、トラン
ジスタＱ3 のコレクタ出力は抵抗Ｒ8 及び逆流防止用ダ
イオードＤ1 を介して、比較回路ＩＣ１の負帰還させて
いるフイードバック量入力信号に加算させている。
抗からなる抵抗Ｒ1 の電圧は、ベース抵抗Ｒ6 を介して
トランジスタＱ3 のエミッタ−ベース間に接続されてい
る。トランジスタＱ3 のコレクタ出力は、抵抗Ｒ7 とコ
ンデンサＣ1 との並列回路に印加され、また、抵抗Ｒ8
を介してコンデンサＣ2 に充電される。同時に、トラン
ジスタＱ3 のコレクタ出力は抵抗Ｒ8 及び逆流防止用ダ
イオードＤ1 を介して、比較回路ＩＣ１の負帰還させて
いるフイードバック量入力信号に加算させている。
【００２０】即ち、これらの回路は、ソレノイド駆動回
路によってソレノイドＳに供給する電源に接続された直
列抵抗Ｒ1 から過電流をトランジスタＱ3 で検出し、前
記比較回路ＩＣ１のフイードバック制御回路の一部とな
るフイードバック量入力端子に所定の電流を加算し、所
定時間だけそれを保持する瞬時過電流検出回路３０を構
成している。
路によってソレノイドＳに供給する電源に接続された直
列抵抗Ｒ1 から過電流をトランジスタＱ3 で検出し、前
記比較回路ＩＣ１のフイードバック制御回路の一部とな
るフイードバック量入力端子に所定の電流を加算し、所
定時間だけそれを保持する瞬時過電流検出回路３０を構
成している。
【００２１】そして、ソレノイドＳに直列接続された低
抵抗からなる抵抗Ｒ1及び抵抗Ｒ2の電圧は、ベース抵抗
Ｒ4 を介してトランジスタＱ4 のエミッタ−ベース間に
印加されている。そして、トランジスタＱ4 のエミッタ
−ベース間にはコンデンサＣ3 が接続されている。即
ち、抵抗Ｒ1 及び抵抗Ｒ2 の電圧はベース抵抗Ｒ4 とコ
ンデンサＣ3 に印加され、コンデンサＣ3 の充電電圧が
トランジスタＱ4 のベースに入力されている。トランジ
スタＱ4 の出力は抵抗Ｒ9 を介して積分増幅回路ＡＭの
抵抗Ｒ12と抵抗Ｒ11との接続点に接続されている。
抵抗からなる抵抗Ｒ1及び抵抗Ｒ2の電圧は、ベース抵抗
Ｒ4 を介してトランジスタＱ4 のエミッタ−ベース間に
印加されている。そして、トランジスタＱ4 のエミッタ
−ベース間にはコンデンサＣ3 が接続されている。即
ち、抵抗Ｒ1 及び抵抗Ｒ2 の電圧はベース抵抗Ｒ4 とコ
ンデンサＣ3 に印加され、コンデンサＣ3 の充電電圧が
トランジスタＱ4 のベースに入力されている。トランジ
スタＱ4 の出力は抵抗Ｒ9 を介して積分増幅回路ＡＭの
抵抗Ｒ12と抵抗Ｒ11との接続点に接続されている。
【００２２】これらの回路は、ソレノイド駆動回路によ
ってソレノイドＳに供給する電源に接続された直列抵抗
Ｒ1 ，Ｒ2 から電圧を検出し、それを積分し、所定の積
分値に到達したとき、前記フイードバック制御回路に所
定の電流を加算し、所定時間だけそれを保持する積分電
流検出回路４０を構成する。
ってソレノイドＳに供給する電源に接続された直列抵抗
Ｒ1 ，Ｒ2 から電圧を検出し、それを積分し、所定の積
分値に到達したとき、前記フイードバック制御回路に所
定の電流を加算し、所定時間だけそれを保持する積分電
流検出回路４０を構成する。
【００２３】上記のように構成された本実施例のソレノ
イド駆動回路２０の電流制限装置は、次のように動作す
る。
イド駆動回路２０の電流制限装置は、次のように動作す
る。
【００２４】まず、外部の図示しないセンサ等から端子
ＶINに、ソレノイドＳに通電する平均指令電流に対応す
る電圧が印加され、負帰還されているフイードバック量
入力信号との差分を積分したものが比較回路ＩＣ１の出
力となる。つまり、平均指令電流よりフイードバック量
が小さい場合には、この出力電圧は増加し、逆に、フイ
ードバック量が多い場合には、この出力は減少する。こ
れが変調回路ＩＣ２に入力され、三角波発生回路ＰＧの
出力と比較され、比較回路ＩＣ１の出力が大きいとき、
“Ｌ”時間を長く、比較回路ＩＣ１の出力が小さいと
き、“Ｌ”時間を短くした“Ｌ”側に情報を持たせたＰ
ＷＭ信号とする。
ＶINに、ソレノイドＳに通電する平均指令電流に対応す
る電圧が印加され、負帰還されているフイードバック量
入力信号との差分を積分したものが比較回路ＩＣ１の出
力となる。つまり、平均指令電流よりフイードバック量
が小さい場合には、この出力電圧は増加し、逆に、フイ
ードバック量が多い場合には、この出力は減少する。こ
れが変調回路ＩＣ２に入力され、三角波発生回路ＰＧの
出力と比較され、比較回路ＩＣ１の出力が大きいとき、
“Ｌ”時間を長く、比較回路ＩＣ１の出力が小さいと
き、“Ｌ”時間を短くした“Ｌ”側に情報を持たせたＰ
ＷＭ信号とする。
【００２５】変調回路ＩＣ２の出力が“Ｌ”のとき、ト
ランジスタＱ1 及びトランジスタＱ2 がオンとなりソレ
ノイドＳに通電する。また、また、変調回路ＩＣ２の出
力が“Ｈ”のとき、トランジスタＱ1 及びトランジスタ
Ｑ2 がオフとなりソレノイドＳを遮断状態とする。しか
し、変調回路ＩＣ２の“Ｈ”、“Ｌ”の繰返し周波数が
高いことから、ソレノイドＳのインダクタンスによって
電流の位相ずれが生じて、通電状態が遮断されることな
くソレノイドＳに電流が流れる。このときの平均電流
が、端子ＶINに印加された平均指令電流となる。このと
きのソレノイドＳの電流は、抵抗Ｒ3 によって電圧とし
て検出され、積分増幅回路ＡＭを介してフイードバック
量として比較回路ＩＣ１の入力信号となっている。
ランジスタＱ1 及びトランジスタＱ2 がオンとなりソレ
ノイドＳに通電する。また、また、変調回路ＩＣ２の出
力が“Ｈ”のとき、トランジスタＱ1 及びトランジスタ
Ｑ2 がオフとなりソレノイドＳを遮断状態とする。しか
し、変調回路ＩＣ２の“Ｈ”、“Ｌ”の繰返し周波数が
高いことから、ソレノイドＳのインダクタンスによって
電流の位相ずれが生じて、通電状態が遮断されることな
くソレノイドＳに電流が流れる。このときの平均電流
が、端子ＶINに印加された平均指令電流となる。このと
きのソレノイドＳの電流は、抵抗Ｒ3 によって電圧とし
て検出され、積分増幅回路ＡＭを介してフイードバック
量として比較回路ＩＣ１の入力信号となっている。
【００２６】このようにして、本実施例のソレノイド駆
動回路２０は通常のソレノイドＳをＰＷＭ信号によって
所定の平均電流に従った制御を行なっている。
動回路２０は通常のソレノイドＳをＰＷＭ信号によって
所定の平均電流に従った制御を行なっている。
【００２７】ここで、ソレノイドＳの端子SOL+側がアー
スに短絡したとする。
スに短絡したとする。
【００２８】このとき、ソレノイドＳのインピーダンス
が低下し、抵抗Ｒ1 及び抵抗Ｒ2 の電圧降下が大とな
る。抵抗Ｒ1 の電圧は、ベース抵抗Ｒ6 を介してトラン
ジスタＱ3 のエミッタ−ベース間に印加されており、ト
ランジスタＱ3 のベース電流が流れ、トランジスタＱ3
のコレクタ電流は、抵抗Ｒ7 とコンデンサＣ1 との並列
回路に通電され、同時に、抵抗Ｒ8 及び逆流防止用ダイ
オードＤ1 を介して、比較回路ＩＣ１のフイードバック
回路２０Ａに加算させ、そのフイードバック量の増大に
より、比較回路ＩＣ１はソレノイドＳに過大な電流が流
れているときと同様なフイードバック量となり、比較回
路ＩＣ１及び変調回路ＩＣ２はトランジスタＱ1 及びト
ランジスタＱ2 をオフ状態とする。これによってソレノ
イドＳの通電は瞬時に遮断状態となる。また、トランジ
スタＱ3 のコレクタ電流によってコンデンサＣ1 は瞬時
に充電され、コンデンサＣ1 の電荷は抵抗Ｒ8 を介して
コンデンサＣ2 に充電されるから、コンデンサＣ2 の電
荷によって抵抗Ｒ8 とコンデンサＣ2 の時定数によって
決定される時限だけ、所定の電圧状態を維持する。
が低下し、抵抗Ｒ1 及び抵抗Ｒ2 の電圧降下が大とな
る。抵抗Ｒ1 の電圧は、ベース抵抗Ｒ6 を介してトラン
ジスタＱ3 のエミッタ−ベース間に印加されており、ト
ランジスタＱ3 のベース電流が流れ、トランジスタＱ3
のコレクタ電流は、抵抗Ｒ7 とコンデンサＣ1 との並列
回路に通電され、同時に、抵抗Ｒ8 及び逆流防止用ダイ
オードＤ1 を介して、比較回路ＩＣ１のフイードバック
回路２０Ａに加算させ、そのフイードバック量の増大に
より、比較回路ＩＣ１はソレノイドＳに過大な電流が流
れているときと同様なフイードバック量となり、比較回
路ＩＣ１及び変調回路ＩＣ２はトランジスタＱ1 及びト
ランジスタＱ2 をオフ状態とする。これによってソレノ
イドＳの通電は瞬時に遮断状態となる。また、トランジ
スタＱ3 のコレクタ電流によってコンデンサＣ1 は瞬時
に充電され、コンデンサＣ1 の電荷は抵抗Ｒ8 を介して
コンデンサＣ2 に充電されるから、コンデンサＣ2 の電
荷によって抵抗Ｒ8 とコンデンサＣ2 の時定数によって
決定される時限だけ、所定の電圧状態を維持する。
【００２９】したがって、ソレノイドＳの端子SOL+側が
アースに短絡したときのような過電流が抵抗Ｒ1 に流れ
ると、瞬時にソレノイドＳの電流を遮断し、所定の時間
だけその状態を継続し、抵抗Ｒ8 とコンデンサＣ2 の時
定数によって決定される時限だけ経過すると、徐々にソ
レノイドＳに通電すべくトランジスタＱ1 及びトランジ
スタＱ2 をオンとする変調回路ＩＣ２の出力として
“Ｌ”を出力する。ところが、ソレノイドＳの端子SOL+
側がアースに短絡しており、インピーダンスが低下して
いるから、トランジスタＱ1 及びトランジスタＱ2 を瞬
間的にオンとすると同時に、繰返し遮断状態とする。故
に、ソレノイドＳの端子SOL+側が一時的にアース側に短
絡したときは、この間に回復することができる。この間
に、スイッチング素子としてのトランジスタＱ2 に通電
する電流はトランジスタＱ2 を破壊に至らせることがな
い。
アースに短絡したときのような過電流が抵抗Ｒ1 に流れ
ると、瞬時にソレノイドＳの電流を遮断し、所定の時間
だけその状態を継続し、抵抗Ｒ8 とコンデンサＣ2 の時
定数によって決定される時限だけ経過すると、徐々にソ
レノイドＳに通電すべくトランジスタＱ1 及びトランジ
スタＱ2 をオンとする変調回路ＩＣ２の出力として
“Ｌ”を出力する。ところが、ソレノイドＳの端子SOL+
側がアースに短絡しており、インピーダンスが低下して
いるから、トランジスタＱ1 及びトランジスタＱ2 を瞬
間的にオンとすると同時に、繰返し遮断状態とする。故
に、ソレノイドＳの端子SOL+側が一時的にアース側に短
絡したときは、この間に回復することができる。この間
に、スイッチング素子としてのトランジスタＱ2 に通電
する電流はトランジスタＱ2 を破壊に至らせることがな
い。
【００３０】次に、ソレノイドＳの端子ＳＯＬ−側がア
ース側に短絡したとき、或いは層間短絡によりトランジ
スタＱ3 がオンとならない程度の電流増加が発生したと
する。
ース側に短絡したとき、或いは層間短絡によりトランジ
スタＱ3 がオンとならない程度の電流増加が発生したと
する。
【００３１】ソレノイドＳに直列接続された低抵抗から
なる抵抗Ｒ1 及び抵抗Ｒ2 の電圧は、トランジスタＱ1
及びトランジスタＱ2 がオンとなると両端に電圧降下が
発生する。この抵抗Ｒ1 及び抵抗Ｒ2の電圧は、抵抗Ｒ4
を介してコンデンサＣ3 を充電する。このコンデンサ
Ｃ3 の充電電圧が上昇すると、トランジスタＱ4 のベー
ス電流が流れ、トランジスタＱ4 のコレクタ電流が抵抗
Ｒ9 を介して積分増幅回路ＡＭの入力となり、積分増幅
回路ＡＭを介して、比較回路ＩＣ１のフイードバック回
路に加算させ、そのフイードバック量の増大により、比
較回路ＩＣ１はソレノイドＳに過大な電流が流れている
ときと同様なフイードバック量となり、比較回路ＩＣ１
及び変調回路ＩＣ２はトランジスタＱ1 及びトランジス
タＱ2 をオフ状態とする。これによってソレノイドＳは
遮断状態となる。このときの抵抗Ｒ4 とコンデンサＣ3
の時定数は、通常のソレノイドＳを駆動するデューティ
比で、正常時に通電される電流ではコンデンサＣ3 の充
電電圧が上昇しないように設定されている。
なる抵抗Ｒ1 及び抵抗Ｒ2 の電圧は、トランジスタＱ1
及びトランジスタＱ2 がオンとなると両端に電圧降下が
発生する。この抵抗Ｒ1 及び抵抗Ｒ2の電圧は、抵抗Ｒ4
を介してコンデンサＣ3 を充電する。このコンデンサ
Ｃ3 の充電電圧が上昇すると、トランジスタＱ4 のベー
ス電流が流れ、トランジスタＱ4 のコレクタ電流が抵抗
Ｒ9 を介して積分増幅回路ＡＭの入力となり、積分増幅
回路ＡＭを介して、比較回路ＩＣ１のフイードバック回
路に加算させ、そのフイードバック量の増大により、比
較回路ＩＣ１はソレノイドＳに過大な電流が流れている
ときと同様なフイードバック量となり、比較回路ＩＣ１
及び変調回路ＩＣ２はトランジスタＱ1 及びトランジス
タＱ2 をオフ状態とする。これによってソレノイドＳは
遮断状態となる。このときの抵抗Ｒ4 とコンデンサＣ3
の時定数は、通常のソレノイドＳを駆動するデューティ
比で、正常時に通電される電流ではコンデンサＣ3 の充
電電圧が上昇しないように設定されている。
【００３２】したがって、トランジスタＱ4 の動作は、
コンデンサＣ3の積分電圧によって決定されるから、ソ
レノイドＳの端子SOL-側がアース側に短絡したとき、或
いは層間短絡が発生したときには、ソレノイドＳの通電
を継続しながら、その積分値で異常判断を行なってい
る。また、トランジスタＱ4 の動作によってトランジス
タＱ1 及びトランジスタＱ2 がオフ状態となると、コン
デンサＣ3 の充電電圧が放電によって低下し、再度、ソ
レノイドＳに通電が行なわれる。このとき、トランジス
タＱ4 の動作は、コンデンサＣ3 の積分電圧によって決
定されるから、異常状態に応じたタイミングで通電と遮
断が繰返される。
コンデンサＣ3の積分電圧によって決定されるから、ソ
レノイドＳの端子SOL-側がアース側に短絡したとき、或
いは層間短絡が発生したときには、ソレノイドＳの通電
を継続しながら、その積分値で異常判断を行なってい
る。また、トランジスタＱ4 の動作によってトランジス
タＱ1 及びトランジスタＱ2 がオフ状態となると、コン
デンサＣ3 の充電電圧が放電によって低下し、再度、ソ
レノイドＳに通電が行なわれる。このとき、トランジス
タＱ4 の動作は、コンデンサＣ3 の積分電圧によって決
定されるから、異常状態に応じたタイミングで通電と遮
断が繰返される。
【００３３】このように、本実施例のソレノイド駆動回
路２０の電流制限装置は、ソレノイドＳ及びその直列抵
抗の抵抗Ｒ1 ，Ｒ2 ，Ｒ3 、スイッチング素子からなる
トランジスタＱ2 からなるソレノイドＳに電力を供給す
るソレノイド出力回路１０と、指定された平均電流に対
応するＰＷＭ信号を得る比較回路ＩＣ１及び変調回路Ｉ
Ｃ２、その出力のＰＷＭ信号で制御されるスイッチング
素子としてのトランジスタＱ2 、ソレノイドＳに直列に
挿入された抵抗Ｒ3 によってフイードバック量を決定す
る積分増幅回路ＡＭからなるソレノイド駆動回路２０
と、そのソレノイド駆動回路２０によってソレノイドＳ
に供給する電源に接続された直列抵抗Ｒ1から過電流を
トランジスタＱ3 で検出し、前記比較回路ＩＣ１のソレ
ノイドＳに直列に挿入された抵抗Ｒ3 、積分増幅回路Ａ
Ｍ等からなるフイードバック制御回路２０Ａの一部とな
る入力端子に所定の電流を加算し、所定時間だけそれを
保持する瞬時過電流検出回路３０と、ソレノイド駆動回
路２０によってソレノイドＳに供給する電源に接続され
た直列抵抗Ｒ1 ，Ｒ2 から電圧を検出し、それを積分
し、所定の積分値に到達したとき、前記フイードバック
制御回路２０Ａに所定の電流を加算し、所定時間だけそ
れを保持する積分電流検出回路４０で構成されている。
路２０の電流制限装置は、ソレノイドＳ及びその直列抵
抗の抵抗Ｒ1 ，Ｒ2 ，Ｒ3 、スイッチング素子からなる
トランジスタＱ2 からなるソレノイドＳに電力を供給す
るソレノイド出力回路１０と、指定された平均電流に対
応するＰＷＭ信号を得る比較回路ＩＣ１及び変調回路Ｉ
Ｃ２、その出力のＰＷＭ信号で制御されるスイッチング
素子としてのトランジスタＱ2 、ソレノイドＳに直列に
挿入された抵抗Ｒ3 によってフイードバック量を決定す
る積分増幅回路ＡＭからなるソレノイド駆動回路２０
と、そのソレノイド駆動回路２０によってソレノイドＳ
に供給する電源に接続された直列抵抗Ｒ1から過電流を
トランジスタＱ3 で検出し、前記比較回路ＩＣ１のソレ
ノイドＳに直列に挿入された抵抗Ｒ3 、積分増幅回路Ａ
Ｍ等からなるフイードバック制御回路２０Ａの一部とな
る入力端子に所定の電流を加算し、所定時間だけそれを
保持する瞬時過電流検出回路３０と、ソレノイド駆動回
路２０によってソレノイドＳに供給する電源に接続され
た直列抵抗Ｒ1 ，Ｒ2 から電圧を検出し、それを積分
し、所定の積分値に到達したとき、前記フイードバック
制御回路２０Ａに所定の電流を加算し、所定時間だけそ
れを保持する積分電流検出回路４０で構成されている。
【００３４】このように、本実施例のソレノイド駆動回
路２０の電流制限装置は、ソレノイドＳ及びその直列抵
抗の抵抗Ｒ1 ，Ｒ2 ，Ｒ3 、スイッチング素子からなる
トランジスタＱ2 からなるソレノイドＳに電力を供給す
るソレノイド出力回路１０と、指定された平均電流に対
応するＰＷＭ信号を得る比較回路ＩＣ１及び変調回路Ｉ
Ｃ２、その出力のＰＷＭ信号で制御されるスイッチング
素子としてのトランジスタＱ2 、ソレノイドＳに直列に
挿入された抵抗Ｒ3 によってフイードバック量を決定す
る積分増幅回路ＡＭからなるソレノイド駆動回路２０
と、そのソレノイド駆動回路２０によってソレノイドＳ
に供給する電源に接続された直列抵抗Ｒ1から過電流を
トランジスタＱ3 で検出し、前記比較回路ＩＣ１のソレ
ノイドＳに直列に挿入された抵抗Ｒ3 、積分増幅回路Ａ
Ｍ等からなるフイードバック制御回路２０Ａの一部とな
る入力端子に所定の電流を加算し、所定時間だけそれを
保持する瞬時過電流検出回路３０と、ソレノイド駆動回
路２０によってソレノイドＳに供給する電源に接続され
た直列抵抗Ｒ1 ，Ｒ2 から電圧を検出し、それを積分
し、所定の積分値に到達したとき、前記フイードバック
制御回路２０Ａに所定の電流を加算し、所定時間だけそ
れを保持する積分電流検出回路４０で構成されている。
路２０の電流制限装置は、ソレノイドＳ及びその直列抵
抗の抵抗Ｒ1 ，Ｒ2 ，Ｒ3 、スイッチング素子からなる
トランジスタＱ2 からなるソレノイドＳに電力を供給す
るソレノイド出力回路１０と、指定された平均電流に対
応するＰＷＭ信号を得る比較回路ＩＣ１及び変調回路Ｉ
Ｃ２、その出力のＰＷＭ信号で制御されるスイッチング
素子としてのトランジスタＱ2 、ソレノイドＳに直列に
挿入された抵抗Ｒ3 によってフイードバック量を決定す
る積分増幅回路ＡＭからなるソレノイド駆動回路２０
と、そのソレノイド駆動回路２０によってソレノイドＳ
に供給する電源に接続された直列抵抗Ｒ1から過電流を
トランジスタＱ3 で検出し、前記比較回路ＩＣ１のソレ
ノイドＳに直列に挿入された抵抗Ｒ3 、積分増幅回路Ａ
Ｍ等からなるフイードバック制御回路２０Ａの一部とな
る入力端子に所定の電流を加算し、所定時間だけそれを
保持する瞬時過電流検出回路３０と、ソレノイド駆動回
路２０によってソレノイドＳに供給する電源に接続され
た直列抵抗Ｒ1 ，Ｒ2 から電圧を検出し、それを積分
し、所定の積分値に到達したとき、前記フイードバック
制御回路２０Ａに所定の電流を加算し、所定時間だけそ
れを保持する積分電流検出回路４０で構成されている。
【００３５】特に、本実施例では、軽微な短絡に対し
て、瞬時過電流検出回路３０が動作せず、積分電流検出
回路４０でそれを判断するものであるから、ソレノイド
Ｓの層間短絡及びソレノイドアース側の近辺でアース側
に短絡した状態が発生していても、使用できる限界まで
それを使用できるから、軽微な異常によって全体のシス
テムを停止することがない。また、その使用状態によっ
てはフェールセーフで対応させることができる。
て、瞬時過電流検出回路３０が動作せず、積分電流検出
回路４０でそれを判断するものであるから、ソレノイド
Ｓの層間短絡及びソレノイドアース側の近辺でアース側
に短絡した状態が発生していても、使用できる限界まで
それを使用できるから、軽微な異常によって全体のシス
テムを停止することがない。また、その使用状態によっ
てはフェールセーフで対応させることができる。
【００３６】ところで、上記実施例のソレノイド出力回
路１０は、ソレノイドＳに対して複数の直列抵抗の抵抗
Ｒ1 ，Ｒ2 ，Ｒ3 を接続しているが、本発明を実施する
場合には、検出レベルに変化を持たせることにより、１
個の直列抵抗とすることもできる。
路１０は、ソレノイドＳに対して複数の直列抵抗の抵抗
Ｒ1 ，Ｒ2 ，Ｒ3 を接続しているが、本発明を実施する
場合には、検出レベルに変化を持たせることにより、１
個の直列抵抗とすることもできる。
【００３７】また、上記ソレノイド駆動回路２０として
比較回路ＩＣ１及び変調回路ＩＣ２によって所定のＰＷ
Ｍ信号を得ているが、本発明を実施する場合には、コン
パレータ等で構成する変調回路に到来する信号を加算し
ておけばよいことから、ＰＷＭ変調器として実施するこ
ともできる。
比較回路ＩＣ１及び変調回路ＩＣ２によって所定のＰＷ
Ｍ信号を得ているが、本発明を実施する場合には、コン
パレータ等で構成する変調回路に到来する信号を加算し
ておけばよいことから、ＰＷＭ変調器として実施するこ
ともできる。
【００３８】そして、上記瞬時過電流検出回路３０及び
／または積分電流検出回路４０は、異常を検出したと
き、フイードバック回路２０Ａにのみ信号を送出してい
るが、本発明を実施する場合には、瞬時過電流検出回路
３０及び／または積分電流検出回路４０の出力を異常検
出信号として表示等の報知信号として使用することもで
きる。
／または積分電流検出回路４０は、異常を検出したと
き、フイードバック回路２０Ａにのみ信号を送出してい
るが、本発明を実施する場合には、瞬時過電流検出回路
３０及び／または積分電流検出回路４０の出力を異常検
出信号として表示等の報知信号として使用することもで
きる。
【００３９】
【発明の効果】以上のように、本発明のソレノイド駆動
回路の電流制限装置は、低抵抗と直列接続されて電源に
接続されたソレノイドからなるソレノイド出力回路と、
指定された平均電流に対応するパルス幅変調されたパル
ス信号を前記ソレノイドに通電し、その通電されたパル
ス信号をフイードバック制御し、また、前記ソレノイド
出力回路の低抵抗に過電流が通電されているときには、
前記パルス幅変調されたパルス信号に所定の電流を加算
して前記パルス信号をフイードバック制御するソレノイ
ド駆動回路と、前記ソレノイド駆動回路によってソレノ
イドに供給する電源に接続された直列抵抗から過電流通
電を検出し、前記フイードバック制御回路に所定の電流
を加算し、所定時間だけそれを保持する瞬時過電流検出
回路と、前記ソレノイド駆動回路によってソレノイドに
供給する電源に接続された直列抵抗から電圧を検出し、
それを積分し、所定の積分値に到達したとき、前記フイ
ードバック制御回路に所定の電流を加算し、所定時間だ
けそれを保持する積分電流検出回路とを具備し、ソレノ
イド駆動回路で指定された平均電流に対応するパルス幅
変調されたパルス信号をソレノイドに通電し、その通電
されたパルス信号をフイードバック制御するソレノイド
駆動回路において、過電流検出回路でそのときのソレノ
イドに供給する電源に接続された直列抵抗から過電流通
電を検出し、前記フイードバック制御回路に所定の電流
を加算し、所定時間だけそれを保持し、また、ソレノイ
ドに供給する電源に接続された直列抵抗から電流を検出
し、それを積分し、所定の積分値に到達したとき、前記
フイードバック制御回路に所定の電流を加算し、所定時
間だけそれを保持するものである。
回路の電流制限装置は、低抵抗と直列接続されて電源に
接続されたソレノイドからなるソレノイド出力回路と、
指定された平均電流に対応するパルス幅変調されたパル
ス信号を前記ソレノイドに通電し、その通電されたパル
ス信号をフイードバック制御し、また、前記ソレノイド
出力回路の低抵抗に過電流が通電されているときには、
前記パルス幅変調されたパルス信号に所定の電流を加算
して前記パルス信号をフイードバック制御するソレノイ
ド駆動回路と、前記ソレノイド駆動回路によってソレノ
イドに供給する電源に接続された直列抵抗から過電流通
電を検出し、前記フイードバック制御回路に所定の電流
を加算し、所定時間だけそれを保持する瞬時過電流検出
回路と、前記ソレノイド駆動回路によってソレノイドに
供給する電源に接続された直列抵抗から電圧を検出し、
それを積分し、所定の積分値に到達したとき、前記フイ
ードバック制御回路に所定の電流を加算し、所定時間だ
けそれを保持する積分電流検出回路とを具備し、ソレノ
イド駆動回路で指定された平均電流に対応するパルス幅
変調されたパルス信号をソレノイドに通電し、その通電
されたパルス信号をフイードバック制御するソレノイド
駆動回路において、過電流検出回路でそのときのソレノ
イドに供給する電源に接続された直列抵抗から過電流通
電を検出し、前記フイードバック制御回路に所定の電流
を加算し、所定時間だけそれを保持し、また、ソレノイ
ドに供給する電源に接続された直列抵抗から電流を検出
し、それを積分し、所定の積分値に到達したとき、前記
フイードバック制御回路に所定の電流を加算し、所定時
間だけそれを保持するものである。
【００４０】したがって、ソレノイドに通電する一瞬に
して流れる大電流に対しては、瞬時に、しかも確実にス
イッチング素子を保護し、また、ソレノイドの層間短絡
の規模が小さい場合、或いはソレノイドのアース側の近
辺でアース側に短絡した場合には、ソレノイドの非通電
という好ましくない状態の現出を防ぎ、通電を維持する
前提状態で通電電流を制限し、スイッチング素子及びソ
レノイドの電力消費を抑制しながら使用し、そのスイッ
チング素子を保護することができる。
して流れる大電流に対しては、瞬時に、しかも確実にス
イッチング素子を保護し、また、ソレノイドの層間短絡
の規模が小さい場合、或いはソレノイドのアース側の近
辺でアース側に短絡した場合には、ソレノイドの非通電
という好ましくない状態の現出を防ぎ、通電を維持する
前提状態で通電電流を制限し、スイッチング素子及びソ
レノイドの電力消費を抑制しながら使用し、そのスイッ
チング素子を保護することができる。
【図１】図１は本発明の一実施例のソレノイド駆動回路
の電流制限装置の全体回路図である。
の電流制限装置の全体回路図である。
【図２】図２は従来のソレノイド駆動回路の電流制限装
置の回路図である。
置の回路図である。
【図３】図３は従来のソレノイド駆動回路のソレノイド
をデューティ比制御した場合のタイミングチャートであ
る。
をデューティ比制御した場合のタイミングチャートであ
る。
Ｌ ソレノイド Ｒ1 ，Ｒ2 ，Ｒ3 低抵抗 ＩＣ１ 比較回路 ＩＣ２ 変調回路 Ｑ2 トランジスタ（スイッチング素子） Ｑ1 ，Ｑ3 トランジスタ ＡＭ 積分増幅回路 １０ ソレノイド出力回路 ２０ ソレノイド駆動回路 ３０ 瞬時過電流検出回路 ４０ 積分電流検出回路
───────────────────────────────────────────────────── フロントページの続き 合議体 審判長 三友 英二 審判官 岩本 正義 審判官 紀本 孝 (56)参考文献 特開 昭64−39266（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02H 7/00 H02M 3/00
Claims (1)
- 【請求項１】 低抵抗と直列接続されて電源に接続され
たソレノイドからなるソレノイド出力回路と、 指定された平均電流に対応するパルス幅変調されたパル
ス信号を前記ソレノイドに通電し、その通電されたパル
ス信号をフイードバック制御し、また、前記ソレノイド
出力回路の低抵抗に過電流が通電されているときには、
前記パルス幅変調されたパルス信号に所定の電流を加算
して前記パルス信号をフイードバック制御するソレノイ
ド駆動回路と、 前記ソレノイド駆動回路によってソレノイドに供給する
電源に接続された直列抵抗から過電流通電を検出し、前
記フイードバック制御回路に所定の電流を加算し、所定
時間だけそれを保持する瞬時過電流検出回路と、 前記ソレノイド駆動回路によってソレノイドに供給する
電源に接続された直列抵抗から電圧を検出し、それを積
分し、所定の積分値に到達したとき、前記フイードバッ
ク制御回路に所定の電流を加算し、所定時間だけそれを
保持する積分電流検出回路とを具備することを特徴とす
るソレノイド駆動回路の電流制限装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09021691A JP3312915B2 (ja) | 1991-04-22 | 1991-04-22 | ソレノイド駆動回路の電流制限装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09021691A JP3312915B2 (ja) | 1991-04-22 | 1991-04-22 | ソレノイド駆動回路の電流制限装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05146058A JPH05146058A (ja) | 1993-06-11 |
| JP3312915B2 true JP3312915B2 (ja) | 2002-08-12 |
Family
ID=13992295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09021691A Expired - Fee Related JP3312915B2 (ja) | 1991-04-22 | 1991-04-22 | ソレノイド駆動回路の電流制限装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3312915B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100610918B1 (ko) * | 2004-04-13 | 2006-08-09 | 주식회사 케이티브이글로벌 | 엘씨디 패널 개방용 솔레노이드 구동 회로 |
| JP6028379B2 (ja) * | 2012-03-06 | 2016-11-16 | 株式会社ジェイテクト | ソレノイド制御装置 |
| WO2015194223A1 (ja) * | 2014-06-20 | 2015-12-23 | オリンパス株式会社 | アクチュエータ制御装置 |
-
1991
- 1991-04-22 JP JP09021691A patent/JP3312915B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05146058A (ja) | 1993-06-11 |
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