JP3280823B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP3280823B2
JP3280823B2 JP9642895A JP9642895A JP3280823B2 JP 3280823 B2 JP3280823 B2 JP 3280823B2 JP 9642895 A JP9642895 A JP 9642895A JP 9642895 A JP9642895 A JP 9642895A JP 3280823 B2 JP3280823 B2 JP 3280823B2
Authority
JP
Japan
Prior art keywords
power
magnetic field
control unit
current
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP9642895A
Other languages
English (en)
Other versions
JPH08293578A (ja
Inventor
和宏 上田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP9642895A priority Critical patent/JP3280823B2/ja
Publication of JPH08293578A publication Critical patent/JPH08293578A/ja
Application granted granted Critical
Publication of JP3280823B2 publication Critical patent/JP3280823B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/4917Crossed wires

Landscapes

  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、大電流をスイッチング
等する大電力用の半導体装置に関する。
【0002】
【従来の技術】周知の通り、交流の直流変換や周波数変
換等の電力変換を行う大電力用の半導体装置のうちに
は、制御部とパワー部を合わせ持ってスイッチング等を
行わせて電力変換を行うものがある。
【0003】このような大電力用の半導体装置は、例え
ば次のように構成されている。以下、図9及び図10を
参照して従来例を説明する。図9は断面図であり、図1
0は回路図である。
【0004】図9及び図10において、本体1はケース
2の片端側開口に放熱板3が設けられ、他端側が蓋4で
閉塞されている。そして放熱板3のケース2内側の面に
はパワー部5を搭載したパワー部基板6が固着されてい
る。またケース2の内側壁面の中間部分には棚部7が突
出しており、この棚部7に制御部8を搭載する制御部基
板9がパワー部基板6と互いの基板面が平行となるよう
に支持されている。
【0005】一方、パワー部5は直列接続されたパワー
トランジスタ10a,10bと、各パワートランジスタ
10a,10bのエミッタとコレクタの間に並列に接続
されたダイオード11a,11bとを備えて構成されて
いる。なお、13bは接地端子、12,13aは出力端
子でそれぞれ図示しない負荷の対応する端子に接続され
る。
【0006】また、制御部8は2つのドライブ回路14
a,14bを備えて構成され、これらのドライブ回路1
4a,14bはそれぞれ対応するパワートランジスタ1
0a,10bをドライブするように接続されている。な
お、15a,15bは入力端子で、これらを通じて制御
信号が対応するドライブ回路14a,14bに入力され
る。16a,16bは電源端子であり、17a,17b
は接地端子である。
【0007】このように構成されたものでは、パワー部
基板6と制御部基板9とが基板面が平行となるようにし
てケース2内に収納されており、パワートランジスタ1
0a,10bに電流が流れパワー部5が動作すると、こ
の電流によって発生した磁界が制御部8のドライブ回路
14a,14bに作用する。そして、パワートランジス
タ10a,10bを流れる電流が大きい場合には、この
大電流の磁界による電磁誘導作用も大きく、ドライブ回
路14a,14bにノイズが発生したり、ドライブ回路
14a,14bの誤動作を生じさせるなどする虞があ
る。
【0008】さらに、このようなドライブ回路14a,
14bの誤動作があると、短絡電流が流れるなどしてパ
ワートランジスタ10a,10bやダイオード11a,
11b等を破壊に至らしめたり、図示しない他の制御回
路や保護回路の誤動作や破壊等を引き起こすことにな
る。
【0009】
【発明が解決しようとする課題】上記のように大電力を
扱うパワー部を有する半導体装置では、パワー部を流れ
る大電流によって生じる磁界の電磁誘導作用により、そ
の近傍に設けられた制御回路等にノイズを生じせしめた
り、誤動作させたりして半導体素子等の破壊を引き起こ
す虞がある。このような状況に鑑みて本発明はなされた
もので、その目的とするところはパワー部に生じる磁界
の影響が及ばないようにしたり、あるいは影響を減じる
ようにして近傍に設けられた回路やその回路を構成する
半導体素子の誤動作や破壊を低減するようにした半導体
装置を提供することにある。
【0010】
【課題を解決するための手段】本発明の半導体装置は、
パワー部と、このパワー部の動作を制御する制御部と
、同一本体内に前記パワー部の上方に前記制御部が位
置するように設けてなる半導体装置において、前記制御
部の制御部基板のパワー部側に磁界不透過部材を被着
し、かつ前記制御部基板を前記パワー部と前記制御部の
間で前記本体内を横断するよう設けて前記パワー部と前
記制御部とを離間配置すると共に、前記パワー部と前記
制御部とを磁界不透過部材によって覆い、前記パワー部
と前記制御部の全体が磁界不透過部材により覆われるよ
うにしたことを特徴とするものである。
【0011】
【作用】上記のように構成された半導体装置は、同一本
体内に前記パワー部の上方に前記制御部が位置するよう
に設けたもので、パワー部側に磁界不透過部材を被着し
た制御部基板をパワー部と制御部の間に設けて両部を離
間配置すると共に、両部が磁界不透過部材によりそれぞ
れ覆われるようにしているため、パワー部で形成された
磁界及び外部の磁界が磁界不透過部材によって遮断もし
くは吸収され、磁界の影響が制御部に及ばなくなった
り、あるいは影響が及ぶのが少なくなったりし、また装
置の組立ても容易なものとなる。
【0012】第2の発明では、制御部が金属製の網状カ
バーで覆われていると共に入力が光信号によって行われ
るため、外部の磁界がカバーによって遮断され、カバー
内の制御部には外部磁界の影響がおよばないか、あるい
は影響は少なくなる。
【0013】第3の発明では、パワー部のパワー半導体
素子を流れる主電流の主電流路に略平行する電流路を設
け、これに主電流に対応する逆方向の電流を流して主電
流による磁界を打ち消すようにしているため、パワー部
外に主電流による磁界が漏れ出ず磁界の影響が外部にま
でおよばないか、あるいは影響は少なくなる。
【0014】第4の発明では、パワー部の極性の異なる
2つの出力端子とパワー半導体素子の電極との間を主電
流が流れるよう設けた2つの配線路を、互いに略平行と
なるよう配設しそれぞれ主電流が逆方向に流れるようし
て主電流による磁界を打ち消すようにしているため、パ
ワー部外に主電流による磁界が漏れ出ず磁界の影響が外
部にまでおよばないか、あるいは影響は少なくなる。
【0015】第5の発明では、パワー部の極性の異なる
2つの出力端子とパワー半導体素子の電極との間を接続
する2つの配線を互いに中間部分で交差するようにし主
電流によって形成される磁界を打ち消すようにしている
ため、パワー部外に主電流による磁界が漏れ出ず磁界の
影響が外部にまでおよばないか、あるいは影響は少なく
なる。
【0016】第6の発明では、負荷が接続され主電流が
流れるパワー部の出力部を磁界不透過体で覆うようにし
ているため、出力部で形成された磁界が磁界不透過体に
よって吸収され、パワー部外に主電流による磁界が漏れ
出ず磁界の影響が外部にまでおよばないか、あるいは影
響は少なくなる。
【0017】
【実施例】以下、本発明の実施例の大電力用の半導体装
置を図面を参照して説明する。
【0018】先ず、第1の実施例を図1及び図2により
説明する。図1は断面図であり、図2は回路図である。
【0019】図1及び図2において、方形箱状の本体2
1はポリエステル系樹脂で成形された角枠状のケース2
2の片端側すなわち下側開口がNiめっきが施されたC
u製の方形の放熱板23を固着することで閉塞されてお
り、他端側すなわち上側開口が同じくポリエステル系樹
脂で成形された蓋24で閉塞されている。そしてケース
22には、その内側壁面の中間部分に棚部25が突出す
るように設けられている。
【0020】また本体21のケース22及び蓋24の内
面には、Pb等の磁界遮断材料あるいは比較的高い透磁
率を有する磁性材、例えばけい素鋼やNi−Fe合金、
Co系アモルファス合金、Fe系アモルファス合金、さ
らにMn−Znフェライトなどの磁界吸収材料でなる磁
界不透過部材26a,26bが被着されている。
【0021】またさらに放熱板23のケース22内側の
面には、パワー部27を搭載した窒化アルミニウムなど
の絶縁材料でなるパワー部基板28が、ケース22及び
蓋24の内面に設けられた磁界不透過部材26a,26
bと同様の材料でなる磁界不透過部材26cを介して固
着されている。そしてケース22の棚部25には、制御
部29を片面側に搭載するガラス繊維強化のエポキシ樹
脂系材料でなる制御部基板30が設けられており、その
他面側には放熱板23に設けられた磁界不透過部材26
cと同様の材料でなる磁界不透過部材26dが被着され
ている。また、この制御部基板30は、その他面側をパ
ワー部基板28に対向させると共に互いの基板面が平行
となるようにして支持されている。
【0022】一方、パワー部27は直列接続されたパワ
ートランジスタ31a,31bと、各パワートランジス
タ31a,31bのエミッタとコレクタの間に並列に接
続されたダイオード32a,32bとを備えて構成され
ている。なお、34bは接地端子、33,34aは出力
端子で図示しないが蓋24に設けられ、それぞれ図示し
ない負荷の対応する端子に接続される。
【0023】また、制御部29は2つのドライブ回路3
5a,35bを備えて構成され、これらのドライブ回路
35a,35bはそれぞれ対応するパワートランジスタ
31a,31bをドライブするように接続されている。
なお、36a,36bは入力端子で、これらを通じて制
御信号が対応するドライブ回路35a,35bに入力さ
れる。37a,37bは電源端子であり、38a,38
bは接地端子である。これらの端子36a,36b,3
7a,37b,38a,38bは図示しないが蓋24に
設けられている。
【0024】このように構成されたものは、出力端子3
3,34aに負荷が接続されたパワー部27が制御部2
9のドライブ回路35a,35bからの制御信号のもと
に動作を開始すると、パワートランジスタ31a,31
bに大電流が流れる。そしてパワー部27に大電流が流
れることによって、その周囲に強い磁界が形成される。
【0025】しかしパワー部27は、ケース22の内面
及び放熱板23のケース22内側の面、さらに制御部基
板30の他面側に設けられた磁界不透過部材26a,2
6c,26dによって全体が囲われていて、パワー部2
7で発生した磁界が外部に漏洩しないようになってい
る。また、制御部29もケース22と蓋24の内面及び
制御部基板30の他面側に設けられた磁界不透過部材2
6a,26b,26dによって全体が囲われいて、制御
部29が収納されている部分に外部から磁界が入らない
ようになっている。
【0026】このため、制御部29のドライブ回路35
a,35bにはパワー部27の電流によって発生した磁
界が作用せず、電磁誘導作用によってドライブ回路35
a,35bにノイズが発生したり、ドライブ回路35
a,35bを誤動作させてしまうことがない。このよう
にドライブ回路35a,35bの誤動作が防げるので、
パワー部27に短絡電流が流れるなどしてパワートラン
ジスタ31a,31bやダイオード32a,32b等を
破壊に至らしめたり、図示しない他の制御回路や保護回
路の誤動作や破壊等を引き起こす虞もなくなる。
【0027】なお、上記のものではパワー部27及び制
御部29を磁界不透過部材26a,26b,26c,2
6dによって、それぞれが独立に磁気遮蔽されるように
構成したが、パワー部27で発生した磁界の強さとこの
磁界が制御部29に作用する状況に応じてパワー部27
のみを磁気遮蔽したり、制御部基板30の他面側に磁界
不透過部材26dを設けるのみでパワー部27と制御部
29との間を磁気的に分離してもよい。
【0028】次に、第2の実施例を図3により説明す
る。図3は斜視図であり、図3において、41は制御部
基板30の全体を覆うFe等の金属でなる網状のカバー
であり、カバー41の表面は絶縁被覆が施されている。
またカバー41は、接地された放熱板23にリード線4
2によって電気的に接続されている。
【0029】さらに、制御部基板30に搭載された制御
部を構成するドライブ回路に制御信号を入力する入力信
号線43a,43bは、光ケーブルによって形成されて
いる。なお、図示しないが入力信号線43a,43bの
先端は蓋24に設けられた入力端子に接続されており、
この入力端子を介して外部から制御信号としての光信号
が入力信号線43a,43bに伝えられるようになって
いる。
【0030】また、この制御部が設けられ全体がカバー
41で覆われた制御部基板30は、方形箱状の本体44
のポリエステル系樹脂で角枠状に成形されたケース45
内のパワー部が設けられてなるパワー部基板28上に載
置されている。そして下側開口が放熱板23で閉塞され
パワー部基板28及び制御部基板30が収納されたケー
ス45は、その上側開口が蓋24によって閉塞されてい
る。
【0031】このように構成されたものは、出力端子に
負荷が接続されたパワー部が制御部からの制御信号のも
とに動作を開始すると、パワー部に大電流が流れること
によって、その周囲に強い磁界が形成される。
【0032】しかし、制御部が設けられた制御部基板3
0は全体がカバー41で覆われ、カバー41がリード線
42によって放熱板23に電気的に接続され接地されて
いるので、パワー部が形成する強い磁界はカバー41に
よって遮断されることになり、制御部はパワー部の磁界
にさらされないことになる。
【0033】従って、本実施例においても制御部の図示
しないドライブ回路にはパワー部の電流によって発生し
た磁界が作用せず、電磁誘導作用によってドライブ回路
にノイズが発生したり、ドライブ回路を誤動作させてし
まうことがなく、第1の実施例と同様の作用、効果が得
られる。
【0034】次に、第3の実施例を図4及び図5により
説明する。図4は平面図であり、図5は回路図である。
【0035】図4及び図5において、51はパワー部モ
ジュールであり、このパワー部モジュール51は、パワ
ー部52が形成された半導体チップ53を窒化アルミニ
ウムなどの絶縁材料でなるパワー部基板54に搭載して
構成されている。またパワー部52は、パワートランジ
スタ31とこのパワートランジスタ31のエミッタとコ
レクタの間に並列に接続されたダイオード32を備えて
構成されている。なお、55,56はパワー部52の入
力側端子であり、57は図示しない制御部への出力端子
である。
【0036】さらにパワー部基板54には、その一辺部
に離間してパワートランジスタ31のエミッタとコレク
タに配線路58e,58cを介して接続された出力端子
59e,59cが設けられている。また、このパワー部
基板54には出力端子59e,59cを間に挟むように
同一の辺部に電流端子60a,60bが設けられてお
り、さらにこれら電流端子60a,60bを接続するよ
うに、出力端子59eから配線路58e、パワートラン
ジスタ31を通り配線路58cから出力端子59cに至
るパワー部52の主電流路に略平行な電流路61が併設
されている。
【0037】そして電流端子60a,60bには、パワ
ー部52を動作させる際に電流源62が接続され、出力
端子59eから配線路58e、パワートランジスタ31
を通り配線路58cから出力端子59cに至るパワー部
52の主電流路を流れる実線矢印X方向の主電流と反対
の破線矢印Y方向の電流が、図示しない制御部によって
電流値が制御されながら流れるようになっている。この
ため、実線矢印X方向の主電流により形成された磁界が
破線矢印Y方向の電流で打ち消されるものとなってい
る。
【0038】このように構成されたものは、出力端子5
9e,59cに負荷が接続されたパワー部52が入力側
端子55,56に制御部からの制御信号が加えられ動作
を開始すると、パワー部52のパワートランジスタ31
及び配線路58e,58cに大電流が流れる。これによ
り、その周囲に強い磁界が形成されることになる。
【0039】しかし、パワートランジスタ31及び配線
路58e,58cに平行して設けられた電流路61に
は、電流源62から制御された電流がパワートランジス
タ31及び配線路58e,58cが形成した磁界を打ち
消すように流れる。その結果、パワー部52外にはパワ
ートランジスタ31及び配線路58e,58cに大電流
が流れことで発生した強い磁界が漏れ出ないことにな
る。
【0040】従って、本実施例においてもパワー部52
外に強い磁界が漏れでないことから、パワー部52の動
作を制御する制御部や図示しない他の制御回路や保護回
路に磁界が誤動作を招く等するよう作用することがなく
なり、電磁誘導作用によって制御部のドライブ回路等に
ノイズが発生したり、これを誤動作させてしまうことが
ない。このようにドライブ回路等の誤動作が防げるの
で、パワー部52に短絡電流が流れるなどしてパワート
ランジスタ31やダイオード32等を破壊に至らしめた
り、他の制御回路や保護回路の誤動作や破壊等を引き起
こす虞もなくなる。
【0041】次に、第4の実施例を図6により説明す
る。図6は断面図であり、図6において、ケース22の
棚部25には、制御部を片面側に搭載する制御部基板3
0が載置されており、この制御部基板30の他面側、す
なわち放熱板23上に固着されたパワー部基板28に対
向する他面側に電流路71が設けられている。
【0042】また、この電流路71にはパワー部基板2
8に搭載されたパワー部の主電流路を流れる実線矢印X
方向の主電流とは反対の破線矢印Y方向の電流が、図示
しない制御部によって電流値が制御されながら図示しな
い電流源から流れるようになっている。そしてパワー部
の主電流路の実線矢印X方向の主電流で形成される磁界
を打ち消す磁界が電流路71によって形成されるように
なっている。
【0043】このように構成されたものは、出力端子に
負荷が接続されたパワー部が制御部基板30に設けられ
た制御部からの制御信号が加えられ動作を開始すると、
パワー部の主電流路に大きな実線矢印X方向の主電流が
流れる。これにより、その周囲に強い磁界が形成される
ことになる。
【0044】しかし、パワー部基板28と制御部基板3
0の間に設けられた電流路71には電流源から制御され
た電流が、実線矢印X方向の主電流に対応するよう破線
矢印Y方向に制御されて、実線矢印X方向の主電流によ
り形成された磁界を打ち消すように流れる。この結果、
制御部基板30に設けられた制御部には強い磁界が漏れ
出ないことになる。
【0045】従って、本実施例においてもパワー部の磁
界によって制御部が影響を受けることがなく、パワー部
の動作を制御する制御部や図示しない他の制御回路や保
護回路に磁界が誤動作を招く等するよう作用することが
なくなり、第3の実施例と同様の作用、効果が得られ
る。
【0046】次に、第5の実施例を図7により説明す
る。図7は断面図であり、図7において、方形箱状の本
体81はポリエステル系樹脂で成形された角枠状のケー
ス82の下側開口が放熱板23を固着することで閉塞さ
れており、上側開口が同じくポリエステル系樹脂で成形
された蓋83で閉塞されている。そして、本体81内に
はパワー部84が収納されている。
【0047】このパワー部84は、放熱板23上に固着
されたパワー部基板54上に設けられた第1導体板85
aの上面に、半導体チップ53を固着するようにして構
成され、さらに第1導体板85aの上面には第2導体板
85bの片端部が固着されている。これにより、固着さ
れた第1導体板85aと第2導体板85bによって半導
体チップ53に内蔵されたパワートランジスタのコレク
タ側の配線路86cが形成される。なお、第2導体板8
5bの他端部側は出力端子87に固着されて先端部88
が蓋83から外部に露出し、出力端子の1つ形成してい
る。
【0048】また、第2導体板85bの上面には略均等
肉厚の絶縁部材89を介して上側導体板90が設けられ
ており、この上側導体板90の片端部は半導体チップ5
3の上面に固着され、他端部側は図示しないが第2導体
板85bと同様に出力端子に固着されて先端部が蓋83
から外部に露出し、出力端子の他の1つ形成している。
これにより上側導体板90によって半導体チップ53に
内蔵されたパワートランジスタのエミッタ側の配線路8
6eが形成される。
【0049】そして半導体チップ53に内蔵されたパワ
ートランジスタのエミッタ側の配線路86e及びコレク
タ側の配線路86cには、それぞれパワー部84が動作
する際に実線矢印Z方向の電流が流れる。この電流の方
向は、絶縁部材89を介して設けられた第1導体板85
a及び第2導体板85bと上側導体板90とで互いに逆
方向となっている。
【0050】このように構成されたものは、出力端子に
負荷が接続されたパワー部84が図示しない制御部から
の制御信号が加えられ動作を開始すると、パワー部84
の配線路86c,86eには大きな実線矢印Z方向の主
電流が流れる。これにより、その周囲に強い磁界が形成
されることになる。
【0051】しかし、配線路86c,86eを形成する
第1導体板85a及び第2導体板85bと上側導体板9
0とには、互いに逆方向となる実線矢印Z方向の電流が
流れる。このため、第1導体板85a及び第2導体板8
5bを流れる電流により形成された磁界と、上側導体板
90を流れる電流により形成された磁界とが互いに打ち
消し合うと共に相互インダクタンスも低減できる。その
結果、パワー部84外には大電流が流れることで発生し
た強い磁界が漏れ出ないことになる。
【0052】従って、本実施例においてもパワー部84
外に強い磁界が漏れでないことから、パワー部84の動
作を制御する制御部や図示しない他の制御回路や保護回
路に磁界が誤動作を招く等するよう作用することがなく
なり、第3の実施例と同様の作用、効果が得られる。
【0053】次に、第6の実施例を図8により説明す
る。図8は斜視図であり、図8において、方形箱状の本
体81はポリエステル系樹脂で成形された角枠状のケー
ス82の下側開口が放熱板23を固着することで閉塞さ
れており、図示しないが上側開口は蓋で閉塞されてい
る。そして、本体81内にはパワー部91が収納されて
いる。
【0054】このパワー部91は、放熱板23上に固着
されたパワー部基板54上に設けられた方形の導体板9
2の上面に半導体チップ93を片方側に偏在するように
固着して構成されている。なお、半導体チップ93はパ
ワートランジスタと、このパワートランジスタのエミッ
タとコレクタの間に並列にダイオードを接続したもので
構成されており、上面側がエミッタ電極になっており、
下面側のコレクタ電極は導体板92に電気的に接続され
ている。
【0055】また、94e,94cは互いに離間するよ
うに設けられた出力部を形成する配線板で、片端部が絶
縁部材を介して放熱板23上に設けられており、さらに
他端部側の先端部95e,95cは、中間に折曲部96
e,96cを設けるようにして蓋から外部に露出し、出
力端子を形成している。これら配線板94e,94cは
半導体チップ93が偏在する側に配線板94cが来るよ
うに、また反対の側に配線板94eが来るように設けら
れている。
【0056】そして配線板94e,94cの折曲部96
e,96cには、比較的高い透磁率を有する磁性材、例
えばけい素鋼やNi−Fe合金、Co系アモルファス合
金、Fe系アモルファス合金、さらにMn−Znフェラ
イトなどの磁界吸収材料でなる角筒状の磁界不透過体9
7がそれぞれ遊嵌されている。
【0057】このように磁界不透過体97が遊嵌された
配線板94e,94cは、配線板94eの片端部と半導
体チップ93の上面のエミッタ電極との間が2本の配線
98eで接続されており、また配線板94cの片端部と
導体板92の半導体チップ93が偏在していない側の上
面部分との間が同様に2本の配線98cで接続されてお
り、両配線98e,98cは中間部が互いに交差したも
のとなっている。
【0058】このように構成されたものは、出力端子に
負荷が接続されたパワー部91が図示しない制御部から
の制御信号が加えられ動作を開始すると、パワー部91
の配線98e,98c及び配線板94e,94cには大
きな主電流が流れる。これにより周囲に強い磁界が形成
されることになる。
【0059】しかし、配線98e,98cは中間部分で
交差して、これらには逆方向に電流が流れるため磁界は
打ち消されることになり、さらに配線板94e,94c
の中間の折曲部96e,96cには磁界不透過体97が
それぞれ遊嵌されているので、磁界不透過体97の外側
には磁界が形成されなくなる。その結果、パワー部91
外には大電流が流れることによって発生した強い磁界が
漏れ出ないことになる。
【0060】従って、本実施例においてもパワー部91
外に強い磁界が漏れでないことから、パワー部91の動
作を制御する制御部や図示しない他の制御回路や保護回
路に磁界が誤動作を招く等するよう作用することがなく
なり、第3の実施例と同様の作用、効果が得られる。
【0061】
【発明の効果】以上の説明から明らかなように、本発明
によればパワー部に生じる磁界の影響が他に及ばないよ
うにしたり、あるいは影響を減じるようにすることで、
近傍に設けられた制御部の回路やその回路を構成する半
導体素子等の誤動作や破壊を低減することができ、また
外部の磁界の影響が制御部に及ぶことがなくなったり、
少なくなったりし、さらに装置の組立てが容易なものと
なる等の効果を奏する。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示す断面図である。
【図2】本発明の第1の実施例に係る回路図である。
【図3】本発明の第2の実施例を示す斜視図である。
【図4】本発明の第3の実施例を示す平面図である。
【図5】本発明の第3の実施例に係る回路図である。
【図6】本発明の第4の実施例を示す断面図である。
【図7】本発明の第5の実施例を示す断面図である。
【図8】本発明の第6の実施例を示す斜視図である。
【図9】従来例を示す断面図である。
【図10】従来例に係る回路図である。
【符号の説明】
21…本体 26a,26b,26c,26d…磁界不透過部材 27…パワー部 28…パワー部基板 29…制御部 30…制御部基板
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 25/00 - 25/18

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 パワー部と、このパワー部の動作を制御
    する制御部とを、同一本体内に前記パワー部の上方に前
    記制御部が位置するように設けてなる半導体装置におい
    て、前記制御部の制御部基板のパワー部側に磁界不透過
    部材を被着し、かつ前記制御部基板を前記パワー部と前
    記制御部の間で前記本体内を横断するよう設けて前記パ
    ワー部と前記制御部とを離間配置すると共に、前記パワ
    ー部と前記制御部とを磁界不透過部材によって覆い、前
    記パワー部と前記制御部の全体が磁界不透過部材により
    覆われるようにしたことを特徴とする半導体装置。
JP9642895A 1995-04-21 1995-04-21 半導体装置 Expired - Fee Related JP3280823B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9642895A JP3280823B2 (ja) 1995-04-21 1995-04-21 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9642895A JP3280823B2 (ja) 1995-04-21 1995-04-21 半導体装置

Publications (2)

Publication Number Publication Date
JPH08293578A JPH08293578A (ja) 1996-11-05
JP3280823B2 true JP3280823B2 (ja) 2002-05-13

Family

ID=14164729

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9642895A Expired - Fee Related JP3280823B2 (ja) 1995-04-21 1995-04-21 半導体装置

Country Status (1)

Country Link
JP (1) JP3280823B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3658946B2 (ja) * 1997-10-16 2005-06-15 日産自動車株式会社 電力用トランジスタの実装構造
JP2000252405A (ja) * 1999-03-03 2000-09-14 Fuji Electric Co Ltd 低インダクタンス電力用半導体素子または装置
JP4604413B2 (ja) * 2001-07-18 2011-01-05 富士電機システムズ株式会社 モジュール形半導体装置用パッケージおよびモジュール形半導体装置搭載ユニット
DE102004046806B4 (de) 2004-09-27 2009-07-09 Infineon Technologies Ag Leistungshalbleitermodul
JP2006230064A (ja) * 2005-02-16 2006-08-31 Toyota Motor Corp 電力変換ユニット
JP4492454B2 (ja) 2005-06-20 2010-06-30 富士電機システムズ株式会社 パワー半導体モジュール
WO2011096164A1 (ja) * 2010-02-03 2011-08-11 本田技研工業株式会社 半導体装置
EP2790216B1 (en) * 2011-12-08 2020-01-22 Fuji Electric Co., Ltd. Semiconductor device and semiconductor device manufacturing method
JP2013247192A (ja) * 2012-05-24 2013-12-09 Nec Access Technica Ltd パワーモジュール
JP2014063806A (ja) * 2012-09-20 2014-04-10 Toshiba Corp 半導体装置
CN104797126B (zh) * 2015-04-24 2018-02-06 南京农业大学 一种屏蔽电流不改变电流分布的装置

Also Published As

Publication number Publication date
JPH08293578A (ja) 1996-11-05

Similar Documents

Publication Publication Date Title
JP3280823B2 (ja) 半導体装置
US5089876A (en) Semiconductor ic device containing a conductive plate
JP3407971B2 (ja) 集積回路パッケージおよびその組立構造
US5444297A (en) Noise resistant semiconductor power module
EP0684645A2 (en) EMF shielding of an integrated circuit package
JP2530051B2 (ja) 半導体集積回路装置
US20010040274A1 (en) Semiconductor device
CA1279733C (en) Outer tape automated bonding semiconductor package
JPH05136592A (ja) インバータ装置
JP4086963B2 (ja) パワーモジュール
JP3055302B2 (ja) 半導体装置
JPH01278052A (ja) 樹脂封止半導体装置
JP2970947B2 (ja) 電源アダプター
JPH06342858A (ja) ハイブリッド集積回路
US7125743B2 (en) Method for reduction of electromagnetic interference in integrated circuit packages
JP2007157773A (ja) 回路装置
JPH01138739A (ja) 集積回路パッケージ
JPH1168029A (ja) 半導体装置
JP2002190690A (ja) 電子部品モジュール
JP2001144250A (ja) パワーモジュール
JPH0516133B2 (ja)
JP2876579B2 (ja) マイクロ波集積回路
JP3259217B2 (ja) ノイズ低減パッケージ
JP3016663B2 (ja) 半導体装置
JPH03245769A (ja) 高集積型パワー半導体モジュール

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080222

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090222

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100222

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees