JP3272394B2 - 通信装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、通信装置と通信方式
及びシステム制御装置に関し、例えば、ビディオテープ
レコーダ（以下、単にＶＴＲという）、ビティオディス
クプレーヤ（以下、単にＶＤＰという）、コンパクトデ
ィスクプレーヤ（ＣＤ）、デジタルオーディオテープレ
コーダ（ＤＡＴ）、テレビジョン受像機（ＴＶ）等のよ
うにモード指定で同時に動作を起動されることが必要な
各種サーボコントロール用ＩＣ（集積回路）や多くの信
号処理ＩＣを含むシステムに適用して有効な技術に関す
るものである。

【０００２】

【従来の技術】２線回線によって、シリアルデータの通
信を行う方法として、特公昭６３−６５１７８号公報に
よる通信方式が知られている。この方式はクロック信号
が供給されるクロックラインとデータが供給されるデー
タラインの２線方式である。通常のデータ転送状態で
は、クロックのロウレベル「Ｌ」期間のみデータの信号
遷移を許しており、特例として「開始信号」と「停止信
号」は、クロックのハイレベル「Ｈ」期間にデータの信
号遷移をあてている。

【０００３】

【発明が解決しようとする課題】以下の事項が発明者ら
によって明らかとされた。同一のバスラインに接続され
た複数個の受信局を、アドレスを用いて個々に制御しよ
うとする時、必ず問題となるのが制御の同時性である。
これは、特に、ＶＴＲやＶＤＰ等のように、メカニカル
コントロールと信号処理とが密接な関係を有する場合に
切実な問題となる。

【０００４】例えば、ＶＴＲにおいて、再生モードから
記録モードに切り替えようとする場合、ビディオ信号処
理ＩＣの動作モードは、再生モードから記録モードに切
り替えられる。その際、切り替えノイズを磁気テープ上
に記録しないようにするために、ビディオ信号処理ＩＣ
にミュートをかける必要がある。さらに、その際、録再
プリアンプは、そのプリアンプの動作を停止、不活性化
させられるとともに、記録アンプは活性化され、ヘッド
スイッチ（ＳＷ）もそれに合わせて切り替えられる必要
がある。また、サーボシステムコントロールＩＣは、キ
ャプスタンとドラムの位相／速度制御を再生状態から記
録状態に切り替える必要がある。音声信号処理ＩＣもそ
の動作モードが、再生モードから記録モードに切り替え
られるとともに、このような過渡状態での異常音を発生
しないように音声信号処理ＩＣにミュートをかける必要
がある。

【０００５】これらの制御は、本来同時に起動されるべ
きものであり、従来のシリアルデータ転送方式による逐
次制御とはなじまないものである。従来の方式におい
て、データの転送速度を速くすれば、同時性は改善され
る方向にある。しかし、高速動作の可能なデバイスが必
要になるので、データ処理システム全体のコストが高く
なること、及びデータの転送速度の高速化により、高周
波妨害が発生しやすくなること等の欠点を有している。

【０００６】この発明の目的は、制御の同時性を改善可
能なシリルアデータの通信装置と通信方式及びシステム
制御方式を提供することにある。この発明の他の目的
は、制御の同時性の改善可能なシリアルデータの通信方
式を利用可能なデータ処理システムを提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、２線回線によって相互に接
続された複数の局を有し、前記２線回線が前記複数局の
内の少なくとも１個の送信局と少なくとも１個の受信局
との間で一連のデータビットを伝送するデータバス回線
と、これらデータビットの各々に同期した形で同期クロ
ック信号を伝送するクロックバス回線とを有してなる通
信方式において、前記クロックバス回線上の論理値（電
圧値）が固定されている期間に、受信局の状態を受信デ
ータの取り込んだ後に待機状態とするか又は受信局が取
り込んだデータを実行するかなどの状態を指示する信
号、情報又は命令を前記データバス回線に送るようにす
る。例えば、少なくとも１個の受信局をデータ取り込み
状態で待機状態とし、続けて異なる他の受信局にデータ
を送信した後に、前述の待機状態の受信局と他の受信局
とに同時に実行化する信号、情報又は命令を送る。上記
待機又は実行を指示するそれぞれ信号、情報又は命令
が、一連のデータパケットの末尾に付加される。上記一
連のデータパケットは、受信局へ転送されるべきデータ
及び受信局のアドレスを含む。

【０００８】具体的には、本発明の通信方式において、
複数の受信局の動作の同時性を達成するため、各受信局
は該当するアドレスのデータを受信後、一時保持（待
機）する命令と、実行する命令を識別する手段を含む。
送信局にとって、一時保持する命令は、必要に応じて何
回も送信することができる。したがって、その後に送信
局から送られる実行命令により、既にデータを送信され
てそれを保持している実行待ち（待機）状態の全ての複
数受信局は、同時に実行状態にされる。このような通信
方式を実現するため、送信局とされるマイクロコンピュ
ータのシリアルデータ出力ポートのシリアルデータ出力
端子と汎用ポートの１つの出力端子とがワイヤードオア
接続される。それによって、マイクロコンピュータ内の
中央処理装置（ＣＰＵ）が、上記汎用ポートのデータ出
力レジスタに待機状態を指示する一連のデータ（命令）
又は実行状態を指示する一連のデータ（命令）を書き込
むことにより、そのシリアルデータ出力端子上にそれら
の一連のデータを送出できる。また、受信局には、上記
送信局とされるマイクロコンピュータから送信される待
機状態を指示する一連のデータ（命令）及び実行状態を
指示する一連のデータ（命令）を認識するための手段が
含まれる。

【０００９】

【作用】上記した手段によれば、２線式データバス方式
であり、１本はクロック信号を転送し、他方の１本はデ
ータを転送する。データ転送状態においては、データの
遷移はクロックの読み込みエッジ（例えば立ち下がりエ
ッジ）の逆エッジ（例えば立ち上がりエッジ）である。
しかし、データパケットの末尾では、クロックラインが
例えばハイレベル「Ｈ」の様な電圧に固定され、データ
ラインのデータラインの電圧遷移が許される。クロック
ラインが固定電圧とされている時の遷移数（パルス数）
が、受信局の状態を決定するための情報とされる。すな
わち、クロックラインが固定電圧とされている時のデー
タラインの遷移数（パルス数）が、受信局の待機状態か
実行状態かを定義する。したがつて、受信局は、その遷
移数（パルス数）を数えることにより、待機状態とされ
るべきか実行状態とされるべきか認識する。なお、待機
状態を示す信号については、アドレスで指示された受信
すべき受信局について有効とされ、実行状態を示す信号
については、本データバスに接続される全受信局につい
て共通に有効とされる。

【００１０】すなわち、本発明の代表的な通信方式にお
いて、送信局側が各受信局の動作を待機モードとさせる
ための待機データ（命令）及び全受信局の動作を同時に
実行モードとさせるための実行データ（命令）を受信局
側へ送出することにより、各受信局の実行動作の同時性
が確保できるようにされる。

【００１１】

【実施例】図１は、この発明に係る通信方式における一
実施例のシリアルデータのフォーマット図を示してい
る。同図のフォーマットは、クロックライン上の送信ク
ロックＳＣの電圧状態とデータライン上のシリアルデー
タとされる送信データＳＤに関し示している。すなわ
ち、この通信方式は、クロックＳＣがクロックライン
（クロックパルス回線）に供給され、シリアルデータＳ
Ｄがデータライン（データバス回線）に供給されるとこ
ろの、いわゆる２線式とされる。１つの情報（パケッ
ト）は、データ長が８ビット又は１６ビットのような任
意（ＶＡＲＩＡＢＬＥ・ＬＥＮＧＴＨ）のシリアルデー
タＤＡＴＡと、８ビット（ＢＩＴ）のアドレスＡＤＤＲ
ＥＳＳと、末尾に設けられるテイルマークＴＡＩＬ・Ｍ
ＡＲＫとから構成される。なお、テイルマークＴＡＩＬ
・ＭＡＲＫ以外は、現行のマイクロコンピュータのシリ
アルポート仕様と同じとされる。

【００１２】データＤＡＴＡ及びアドレスＡＤＤＲＥＳ
Ｓにおいては、データＤＡＴＡの遷移とアドレスＡＤＤ
ＲＥＳＳの遷移はクロックＳＣの立ち下がりエッジに同
期しており、クロックＳＣの立ち上がりエッジではデー
タＤＡＴＡ及びアドレスＡＤＤＲＥＳＳが確定してい
る。テイルマークＴＡＩＬ・ＭＡＲＫにおいては、特例
とし、クロックＳＣがハイレベル「Ｈ」のような固定的
な電位にされていても、データライン上の電位変化（デ
ータＤＡＴＡの遷移）が許される。テイルマークＴＡＩ
Ｌ・ＭＡＲＫは、そのパルス数により、図２に示すよう
にホールドテイルＨＯＬＤ・ＴＡＩＬと図３に示すよう
にラッチテイルＬＡＴＣＨ・ＴＡＩＬの意味が持たされ
る。

【００１３】図２に示されるホールドテイルＨＯＬＤ・
ＴＡＩＬは、クロックＳＣがハイレベル「Ｈ」とされる
時、データライン上の電位の立ち下がりが、例えば、２
回とされる状態（パルス数が１）として定義される。こ
のホールドテイルＨＯＬＤ・ＴＡＩＬは、データＤＡＴ
Ａの取り込み後、受信局が待機状態とされることを、受
信局に対して指示する情報とされる。したがって、アド
レスＡＤＤＲＥＳＳによって指定されている受信局は、
ホールドテイルＨＯＬＤ・ＴＡＩＬの受領を認識する
と、受信しているデータＤＡＴＡを実行せずに保留状態
とする。

【００１４】図３のラッチテイルＬＡＴＣＨ・ＴＡＩＬ
は、クロックＳＣがハイレベル「Ｈ」とされる時、デー
タライン上の電位の立ち下がりが、例えば、３回とされ
る状態（パルス数が２）として定義される。このラッチ
テイルＬＡＴＣＨ・ＴＡＩＬは、すでに取り込まれたデ
ータＤＡＴＡを実行することを、受信局に対して指示す
る情報とされる。したがって、アドレスＡＤＤＲＥＳＳ
によって指定されている受信局は、ラッチテイルＬＡＴ
ＣＨ・ＴＡＩＬの受領を認識すると、すでに取り込まれ
たデータＤＡＴＡを実行する。

【００１５】なお、上記において、アドレスＡＤＤＲＥ
ＳＳに先立つデータＤＡＴＡは、受信局の状態変更を指
示するためのモード変更命令（又はモード変更情報、モ
ード変更データ）とみなされる。したがって、データＤ
ＡＴＡが受信局によって実行されるということは、受信
局の状態が変更されるということを意味している。ま
た、上記において、ホールドテイルＨＯＬＤ・ＴＡＩＬ
及びラッチテイルＬＡＴＣＨ・ＴＡＩＬは、データライ
ン上の電位の立ち下がりが２回及び３回とされる状態と
してそれぞれ記載されているが、必要に応じ変更可能で
あることは容易に理解されるであろう。

【００１６】上記においては、ホールドテイルＨＯＬＤ
・ＴＡＩＬ及びラッチテイルＬＡＴＣＨ・ＴＡＩＬの２
つのテイルマークについてのみ記載されているが、テイ
ルマークの種類は必要に応じ追加可能である。例えば、
データ転送要求を指示する情報を新たに設ける場合、デ
ータ転送要求を指示するテイルマークをデータライン上
の電位の立ち下がりが４回とされる状態として定義すれ
ば良い。但し、データライン上の電位の立ち下がり回数
を１回として新たなテイルマークを定義することは、避
けるべきである。なぜなら、データラインの電位を立ち
下げるようなノイズがデータラインに印加される可能性
の有る場合、ノイズによるデータライン電位の立ち下さ
がりが新たなテイルマークとして誤認されるか可能性が
有るためである。

【００１７】図４及び図５は、図２及び図３を利用した
場合のデータ転送例を示している。図４は、逐次データ
を受信局（Ａ局〜Ｃ局）がラッチテイルＬＡＴＣＨ・Ｔ
ＡＩＬの受信に応答して順次実行するデータ転送例を示
している。すなわち、Ａ局は、データＡとアドレスＡＤ
Ｄ Ａとを順次受信し、アドレスＡＤＤ Ａによって自
局が選択されていると認識するので、次に受信されるラ
ッチテイルＬＡＴＣＨ・ＴＡＩＬに応答し、データＡを
実行する。Ｂ局及びＣ局は、この時、データＡとアドレ
スＡＤＤ Ａとを順次受信するが、アドレスＡＤＤＡに
よって自局が選択されていないと認識するので、ラッチ
テイルＬＡＴＣＨ・ＴＡＩＬを受信しても、データＡを
実行しない。

【００１８】その後、Ｂ局は、データＢとアドレスＡＤ
Ｄ Ｂとを順次受信し、アドレスＡＤＤ Ｂによって自
局が選択されていると認識するので、次に受信されるラ
ッチテイルＬＡＴＣＨ・ＴＡＩＬに応答し、データＢを
実行する。Ａ局及びＣ局は、この時、データＢとアドレ
スＡＤＤ Ｂとを順次受信するが、アドレスＡＤＤＢに
よって自局が選択されていないと認識するので、ラッチ
テイルＬＡＴＣＨ・ＴＡＩＬを受信しても、データＢを
実行しない。

【００１９】そして、Ｃ局は、データＣとアドレスＡＤ
Ｄ Ｃとを順次受信し、アドレスＡＤＤ Ｃによって自
局が選択されていると認識するので、次に受信されるラ
ッチテイルＬＡＴＣＨ・ＴＡＩＬに応答し、データＣを
実行する。Ａ局及びＢ局は、その時、データＣとアドレ
スＡＤＤ Ｃとを順次受信するが、アドレスＡＤＤＣに
よって自局が選択されていないと認識するので、ラッチ
テイルＬＡＴＣＨ・ＴＡＩＬを受信しても、データＣを
実行しない。

【００２０】図５は、受信局（Ａ局〜Ｃ局）が、ホール
ドテイルＨＯＬＤ・ＴＡＩＬの受信に応答してデータを
次々にホールドして行き、最後にラッチテイルＬＡＴＣ
Ｈ・ＴＡＩＬの受信に応答して、Ａ局〜Ｃ局が同時にデ
ータを実行する例を示している。すなわち、Ａ局は、デ
ータＡとアドレスＡＤＤ Ａとを順次受信し、アドレス
ＡＤＤ Ａによって自局が選択されていると認識するの
で、次に受信されるホールドテイルＨＯＬＤ・ＴＡＩＬ
に応答し、データＡの実行を保留する。Ｂ局及びＣ局
は、この時、データＡとアドレスＡＤＤ Ａとを順次受
信するが、アドレスＡＤＤ Ａによって自局が選択され
ていないと認識するので、ホールドテイルＨＯＬＤ・Ｔ
ＡＩＬを受信しても、データＡの実行も保留もしない。

【００２１】その後、Ｂ局は、データＢとアドレスＡＤ
Ｄ Ｂとを順次受信し、アドレスＡＤＤ Ｂによって自
局が選択されていると認識するので、次に受信されるホ
ールドテイルＨＯＬＤ・ＴＡＩＬに応答し、データＢの
実行を保留する。Ａ局及びＣ局は、この時、データＢと
アドレスＡＤＤ Ｂとを順次受信するが、アドレスＡＤ
Ｄ Ｂによって自局が選択されていないと認識するの
で、ホールドテイルＨＯＬＤ・ＴＡＩＬを受信しても、
データＢの実行も保留もしない。

【００２２】そして、Ｃ局は、データＣとアドレスＡＤ
Ｄ Ｃとを順次受信し、アドレスＡＤＤ Ｃによって自
局が選択されていると認識するので、次に受信されるラ
ッチテイルＬＡＴＣＨ・ＴＡＩＬの受信に応答して、デ
ータＣを実行する。Ａ局及びＢ局は、この時、ラッチテ
イルＬＡＴＣＨ・ＴＡＩＬの受信に応答して、保留して
いるデータＡ及びデータＢを実行する。

【００２３】この制御については、後述される図８の説
明などから、理解されるであろう。また、図５におい
て、Ａ局、Ｂ局にデータホールド機能が無い場合は、デ
ータＡ及びデータＢは順次実行される。

【００２４】図６は、本発明に係るシリアル通信方式が
応用されたＶＴＲの一実施例のシステムブロック図を示
している。プログラムに従ってシステムをコントロール
するためのマイクロコンピュータ１００は、図１乃至図
５によって説明されたクロック、データ、アドレス及び
テイルマークを必要に応じて形成し、それらを受信局に
対して出力するところの発信局（送信局）とされる。な
お、マイクロコンピュータ１００を用いたテイルマーク
の形成方法の一実施例が、後述される図７において、詳
細に説明される。バス１２０は、転送クロックＳＣの供
給される１本のクロックラインとシリアルデータＳＤの
供給される１本のデータラインとを含む。

【００２５】半導体集積回路装置（ＩＣ）１０２、１０
４、１０６、１０８及び１１０は、マイクロコンピュー
タ１００とバス１２０を介して電気的に結合され、マイ
クロコンピュータ１００の出力したクロック、データ、
アドレス及びテイルマークをバス１２０を介して受ける
ところの受信局とされる。ここで、１０２は、プリアン
プと記録信号処理ＩＣとされ、１０４は輝度／色信号処
理ＩＣとされ、１０６はディジタルサーボＩＣとされ、
１０８は周辺ＩＣとされ、１１０は後述するようなシリ
アル／パラレル変換ドライバＩＣとされる。

【００２６】同図のようなＶＴＲシステムにおいて、Ｉ
Ｃ１０２、１０４及び１０６等の動作モードを、例え
ば、再生モードから記録モードに一斉に切り替えようと
する場合、マイクロコンピュータ１００は、図５に示さ
れるようなデータフォマットをバス１２０に出力する。
すなわち、ＩＣ１０２、１０４及び１０６がそれぞれ図
５に示されるＡ局、Ｂ局及びＣ局に対応されると考える
時、マイクロコンピュータ１００は、以下のようにデー
タ、アドレス及びテイルマークを出力する。

【００２７】まず、マイクロコンピュータ１００は、Ｉ
Ｃ１０２の記録モード変更の為のデータＡ、ＩＣ１０２
を示すアドレスＡＤＤ ＡとホールドテイルＨＯＬＤ・
ＴＡＩＬを順次出力する。ＩＣ１０２は、データＡとア
ドレスＡＤＤ Ａとを順次受信し、アドレスＡＤＤ Ａ
によって自局が選択されていると認識するので、次に受
信されるホールドテイルＨＯＬＤ・ＴＡＩＬに応答し、
データＡの実行を保留する。ＩＣ１０４及びＩＣ１０６
は、この時、データＡとアドレスＡＤＤ Ａとを順次受
信するが、アドレスＡＤＤ Ａによって自局が選択され
ていないと認識するので、ホールドテイルＨＯＬＤ・Ｔ
ＡＩＬを受信しても、データＡの実行も保留もしない。

【００２８】その後、マイクロコンピュータ１００は、
ＩＣ１０４の記録モード変更の為のデータＢ、ＩＣ１０
４を示すアドレスＡＤＤ ＢとホールドテイルＨＯＬＤ
・ＴＡＩＬを順次出力する。ＩＣ１０４は、データＢと
アドレスＡＤＤ Ｂとを順次受信し、アドレスＡＤＤ
Ｂによって自局が選択されていると認識するので、次に
受信されるホールドテイルＨＯＬＤ・ＴＡＩＬに応答
し、データＢの実行を保留する。ＩＣ１０２及びＩＣ１
０６は、この時、データＢとアドレスＡＤＤ Ｂとを順
次受信するが、アドレスＡＤＤ Ｂによって自局が選択
されていないと認識するので、ホールドテイルＨＯＬＤ
・ＴＡＩＬを受信しても、データＢの実行も保留もしな
い。

【００２９】そして、マイクロコンピュータ１００は、
ＩＣ１０６の記録モード変更の為のデータＣ、ＩＣ１０
６を示すアドレスＡＤＤ ＣとラッチテイルＬＡＴＣＨ
・ＴＡＩＬを順次出力する。Ｃ局は、データＣとアドレ
スＡＤＤ Ｃとを順次受信し、アドレスＡＤＤ Ｃによ
って自局が選択されていると認識するので、次に受信さ
れるラッチテイルＬＡＴＣＨ・ＴＡＩＬの受信に応答し
て、データＣを実行する。ＩＣ１０２及びＩＣ１０４
は、この時、ラッチテイルＬＡＴＣＨ・ＴＡＩＬの受信
に応答して、保留しているデータＡ及びデータＢを実行
する。その結果、ＩＣ１０２乃至ＩＣ１０６の動作モー
ドは、一斉に、再生モードから記録モードに切り替えら
れる。

【００３０】この実施例で示すように、マイクロコンピ
ュータ１００は、電気系、機械駆動系を一体とみなし、
同期化して制御することができる。しかも、マイクロコ
ンピュータ１００は、同期化のために高速動作を必要と
されず、割り込み演算等によりデータ転送の中断も問題
なく、又転送データの優先順位決定の必要もないので、
マイクロコンピュータ１００のソフトウェアプログラム
の製作が容易になる。

【００３１】図７は、本発明に係る通信方式における送
信側のドライブ回路の一実施例の回路図を示している。
同図に示されるように、シングルチップマイクロコンピ
ュータ１００のシリアルデータ出力ポートＳＥＲＩＡＬ
・ＰＯＲＴの出力端子と汎用ポートの１つの出力端子と
がワイヤードオア接続される。それによって、マイクロ
コンピュータ１００内の中央処理装置（ＣＰＵ）が、上
記汎用ポートのデータ出力レジスタ１３０に、待機状態
を指示するところのホールドテイルＨＯＬＤ・ＴＡＩＬ
に対応するデータ又は実行状態を指示するところのラッ
チテイルＬＡＴＣＨ・ＴＡＩＬに対応するデータを順次
書き込むことにより、そのシリアルデータラインＳＤ上
にホールドテイルＨＯＬＤ・ＴＡＩＬ又はラッチテイル
ＬＡＴＣＨ・ＴＡＩＬが送出できるようにされる。

【００３２】同図に示されるように、シリアルポートＳ
ＥＲＩＡＬ・ＰＯＲＴの出力トランジスタは、オープン
ドレイン構造のＮチャネルＭＯＳＦＥＴ（絶縁ゲート型
電界効果トランジスタ）Ｍ１とＭ２によって構成され、
汎用ポートＧＥＮＥＲＡＬ・ＰＯＲＴの出力トランジス
タをオープンドレイン構造のＮチャネルＭＯＳＦＥＴＭ
３によって構成される。そして、ＭＯＳＦＥＴＭ２及び
Ｍ３のドレインはそれぞれ外部出力端子ＥＴ２及びＥＴ
３としてチップ外部に導出されるので、チップ外部にお
いて、それぞれの外部出力端子ＥＴ２及びＥＴ３を接続
することによって、論理和（ワイヤードオア）が簡単に
実現される。そのため、マイクロコンピュータ１００の
シリアルポートＳＥＲＩＡＬ・ＰＯＲＴを使用し、ソフ
トウェアによるポートの切り替えを行わずに上記ホール
ドテイルＨＯＬＤ・ＴＡＩＬとラッチテイルＬＡＴＣＨ
・ＴＡＩＬをデータライン（バス回線）ＳＤ上に送出す
ることができる。

【００３３】なお、同図に示されるように、データライ
ン（データバス回線）ＳＤとクロックライン（クロック
バス回線）ＳＣは、プルアップ抵抗Ｒ１、Ｒ２を介し
て、５ボルトのような電源電位ＶＣＣの供給点に接続さ
れる。そのため、データラインＳＤとクロックラインＳ
Ｃとの電位は、アドレス信号及びクロック信号の出力が
完了した後、５ボルトのような電源電位ＶＣＣにされ
る。

【００３４】図８は、本発明に係る通信方式における受
信局側に設けられるシリアル／パラレル変換ドライバＩ
Ｃ１１０の一実施例のブロック図を示している。同図に
おいて、１はテイルマークの種類を認識するためのテイ
ルマークカウンタ（ＴＡＩＬ ＭＡＲＫ ＣＯＵＮＴＥ
Ｒ）であり、末尾の信号が待機か実行か等をモニタして
いる。２はクロックゲート（ＣＬＯＣＫ ＧＡＴＥ）で
あり、待機データの入力後はゲートを閉じてデータを保
護する。３はアドレスデコーダ（ＡＤＤＲＥＳＳ ＤＥ
ＣＯＤＥＲ）であり、端子４〜端子６の入力情報（０Ｖ
／５Ｖの２値信号による３ビット）により、アドレスを
作り出すデコーダである。これにより、同一チップで８
種類のアドレスを設定することができる。アドレスデコ
ーダ３は、上記設定されたアドレスと入力データのアド
レスとの比較を行う。端子４〜端子６の入力情報は、シ
ステム組立て時に、おのおのの端子４〜端子６を０Ｖに
接続するか５Ｖに接続するかによって決定される。

【００３５】４は入力データＳＤのアドレスＡＤＤＲＥ
ＳＳを取り出すアドレスシフトレジスタ（ＡＤＤＲＥＳ
Ｓ ＳＨＩＦＴ ＲＥＧＩＳＴＥＲ）である。５は入力
データＳＤのデータＤＡＴＡを取り出すデータシフトレ
ジスタ（ＤＡＴＡ ＳＨＩＦＴ ＲＥＧＩＳＴＥＲ）で
ある。６はアウトプットラッチレジスタ（ＯＵＴＰＵＴ
ＬＡＴＣＨ ＲＥＧＩＳＴＥＲ）であり、データを出
力端子７、９〜１５（ＤＡ１〜ＤＡ８）に出力させる。
端子８は接地端子（ＧＮＤ）であり、端子１６は電源端
子（ＶＣＣ）であり、端子１（ＭＲＳ）は上記各レジス
タ４、５及び６を電源投入時にリセットするためのもの
である。

【００３６】この実施例のシリアル／パラレル変換ドラ
イバＩＣの動作は、次の通りである。端子２にデータＳ
Ｄが、端子３にクロックＳＣが入力されると、アドレス
シフトレジスタ４とデータシフトレジスタ５にデータが
取り込まれる。

【００３７】テイルマークＴＡＩＬ・ＭＡＲＫが検出さ
れると、アドレスシフトレジスタ４の内容とアドレスデ
コーダ３のデータが比較される。両者が一致しており、
かつテイルマークＴＡＩＬ・ＭＡＲＫがホールドテイル
ＨＯＬＤ・ＴＡＩＬならば、ホールド信号ＨＴが図２に
示されるようにハイレベルとされるので、クロックゲー
ト２が閉じられて、データをデータシフトレジスタ５に
ホールドさせる。

【００３８】一方、アドレスシフトレジスタ４の内容と
アドレスデコーダ３のデータが一致しており、かつテイ
ルマークＴＡＩＬ・ＭＡＲＫがラッチテイルＬＡＴＣＨ
・ＴＡＩＬならば、ラッチ信号ＬＴが図３に示されるよ
うにハイレベルとされるので、データシフトレジスタ５
の内容がアウトプットラッチレジスタ６へ転送され、端
子７、９〜１５からデータＤＡ１〜ＤＡ８がパラレルに
出力される。

【００３９】アドレスシフトレジスタ４の内容とアドレ
スデコーダ３のデータが一致していない場合は、テイル
マークＴＡＩＬ・ＭＡＲＫやホールドテイルＨＯＬＤ・
ＴＡＩＬの取り込みを行わない。データホールド状態で
もテイルマークカウンタ１は動作しており、ラッチ命令
（ラッチテイルＬＡＴＣＨ・ＴＡＩＬ）が入力され次
第、ラッチ信号ＬＴがハイレベルとされるので、データ
シフトレジスタ５の内容がアウトプットレジスタ６に転
送され、端子７、９〜１５からデータＤ１〜Ｄ８をパラ
レルに出力させる。

【００４０】なお、上記ではシリアル／パラレル変換ド
ライバＩＣ１１０について説明されたが、図６に示され
るＩＣ１０２、１０４、１０６及び１０８の入力段に
は、図８に示されるテイルマークカウンタ１、クロック
ゲート２、アドレスデコーダ３、アドレスレジスタ４、
データレジスタ５及びアウトプットラッチレジスタ６が
図８のような回路結線として含ませられている。ただ
し、アウトプットラッチレジスタ６の出力は、各ＩＣ１
０２、１０４、１０６及び１０８のモード制御回路の入
力に供給されることになる。このことは、容易に理解さ
れるであろう。

【００４１】図９は、図８に示されるテイルマークカウ
ンタ１、クロックゲート２、アドレスデコーダ３、アド
レスレジスタ４、データレジスタ５及びアウトプットラ
ッチレジスタ６及びＩＣ１０２、１０４、１０６及び１
０８の入力段に関するさらに詳細な回路図を示してい
る。

【００４２】テイルマークカウンタ１は、クロックＳＣ
がハイレベルの時、データＳＤの立ち下がりをカウント
するカウンタであり、クロックＳＣがロウレベルとされ
るとリセットされる。テイルマークカウンタ１は、クロ
ックＳＣがハイレベルの時、２回のデータＳＤの立ち下
がり（ホールドテイルＨＯＬＤ・ＴＡＩＬ）をカウント
すると、その出力Ｑ１をロウレベルとし、３回のデータ
ＳＤの立ち下がり（ラッチテイルＬＡＴＣＨ・ＴＡＩ
Ｌ）をカウントすると、その出力Ｑ２をハイレベルとす
る。

【００４３】アドレスデコーダ３の出力がハイレベルと
され、テイルマークカウンタ１の出力Ｑ１がロウレベル
とされると、ホールドラッチ１１がトリガされる。その
結果、ホルードラッチ１１は、アドレスレジスタ４とデ
ータレジスタ５とを含むシフトレジスタ１２のクロック
パルス入力ＣＰをロウレベルとするように、クロックゲ
ート２を制御する。この状態においては、シフトレジス
タ１２のクロックパルス入力ＣＰがロウレベルとされて
いるので、次のデータが転送されてきても、シフトレジ
スタ１２のシフト動作は行われない。そのため、アドレ
スデコーダ３の出力は、ハイレベルを維持することにな
る。

【００４４】単独的なラッチテイルＬＡＴＣＨ・ＴＡＩ
Ｌの入力に対しても、他のアドレスに対するデータ送信
後のラッチテイルＬＡＴＣＨ・ＴＡＩＬの入力に対して
も、テイルマークカウンタ１は、３回のデータＳＤの立
ち下がり（ラッチテイルＬＡＴＣＨ・ＴＡＩＬ）をカウ
ントした時、アウトプットレジスタ６のクロックパルス
入力ＣＰを駆動するとともに、ホールドラッチ１１をリ
セットする様になっている。

【００４５】図１０は、本発明の通信方式の他の実施例
のデータフォマットを示している。すなわち、図１から
図９では、テイルマークに関して示されたが、それに限
定されるものではなく、ヘッドマークとして本発明の通
信方式を利用することもできる。図１から図９に示され
た通信方式においては、データとアドレスとを含むデー
タ列の後に制御用のマーク（テイルマーク）が付加され
る。そのため、転送されるデータのビット数が多くされ
る場合、受信側はテイルマークの受信まで自らの状態が
如何されるべきかについて認識出来ず、受信側の応答性
が悪くなる場合が予想される。図１０に示すように、ヘ
ッドマークＨＥＡＤ・ＭＡＲＫの後に受信側へ転送され
るデータ列を付加するようにすることにより、転送され
るデータのビット数が多くされた場合であっても、受信
側の高速応答性を確保できる。

【００４６】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 特に高速転送を用いることなく、５００ＫＨｚ
以下の比較的低速なクロックを用いても、複数の受信局
を同時に制御することができる。また、データ転送のシ
ーケンスや、割り込みによるデータ転送の中断等につい
て考慮する必要がなく、送信局の制御が簡単になるとい
う効果が得られる。

【００４７】（２） 通信方式においては、２回線式で
あるため、システムの実装面積が低減できるので、シス
テムの低コスト化が達成できるという効果が得られる。

【００４８】（３） バスのインターフェイスについて
は、一般的なシングルチップマイクロコンピュータのシ
リアル出力ポートのオープンドレイン型ＭＯＳＦＥＴと
汎用Ｉ／Ｏポートのオープンドレイン型ＭＯＳＦＥＴの
各ドレインのワイヤード論理を採ることにより、簡単に
構成できるので専用のＩ／Ｏが不要になるという効果が
得られる。

【００４９】（４） 受信局側の入力回路の構成も簡単
であり、受信局側の入力回路の規模はそれほど大きくな
く例えば、リニア回路と親和性の有るＩＩＬ回路で構成
しても２００ゲート程度で作ることができるという効果
が得られる。

【００５０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、テイ
ルマークのパルス数はデータＳＤの立ち下がりが２回又
は３回に限らず、４回や５回とされても良い。テイルマ
ークの種類も追加可能である。この場合、図８や図９の
テイルマークカウンタ１の構成が変更される。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、各受信局の動作を待機モー
ドとさせるための待機データ（命令）及び全受信局の動
作を同時に実行モードとさせるための実行データ（命
令）を送信局側から受信局側へ送出することにより、各
受信局の動作の同時性が確保できるようになる。

【図面の簡単な説明】

【図１】この発明に係る通信方式における一実施例のシ
リアルデータの一実施例を示すフォーマット図である。

【図２】シリアルデータの末尾に設けられるホールドテ
イルの一実施例を示すタイミング図である。

【図３】シリアルデータの末尾に設けられるラッチテイ
ルの一実施例を示すタイミング図である。

【図４】この発明に係る通信方式の一実施例を示すデー
タ転送例である。

【図５】この発明に係る通信方式の他の一実施例を示す
データ転送例である。

【図６】この発明が適用されたＶＴＲシステムブロック
図である。

【図７】この発明に係る通信方式の送信側のインターフ
ェイスの一実施例を示す回路図である。

【図８】この発明に係る通信方式の受信局側に設けられ
るシリアル／パラレル変換ドライバＩＣの一実施例を示
すブロック図である。

【図９】この発明に係る通信方式の受信側のインターフ
ェイスの一実施例を示す回路図である。

【図１０】この発明に係る通信方式の他の一実施例のシ
リアルデータのフォーマット図である。

【符号の説明】

ＤＡＴＡ…データ、ＡＤＤＲＥＤＤ…アドレス、ＴＡＩ
Ｌ・ＭＡＲＫ…テイルマーク、ＨＯＬＤ・ＴＡＩＬ…ホ
ールドテイル、ＬＡＴＣＨ・ＴＡＩＬ…ラッチテイル、
1 …テイルマークカウンタ、２…クロックゲート、３…
アドレスデコーダ、４…アドレスシフトレジスタ、５…
データシフトレジスタ、６…アウトプットラッチレジス
タ、１００…マイクロコンピュータ、１０２…プリアン
プと記録信号処理ＩＣ、１０４…輝度／色信号処理Ｉ
Ｃ、１０６…ディジタルサーボＩＣ、１０８…周辺Ｉ
Ｃ、１１０…シリアル／パラレル変換ドライバＩＣ。

フロントページの続き (56)参考文献 特開 昭59−218032（ＪＰ，Ａ) 特開 昭62−211742（ＪＰ，Ａ) 特公 昭63−65178（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/38 - 13/42 350 G06F 13/00 351 - 357 G06F 15/16 - 15/16 645 H04L 12/28 - 12/417 H04B 1/76 - 3/44

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ２線回線によって相互に接続された複数
   の局と、 前記２線回線が前記複数の局の内の少なくとも１つの送
   信局と少なくとも１つの受信局との間で一連のデータビ
   ットを伝送するデータバス回線と、 これらのデータビットの各々に同期した形で同期クロッ
   クを伝送するクロックバス回線とを備えた通信装置であ
   って、 前記１つの送信局によって前記クロックバス回線上の論
   理値が固定されている期間に、前記１つの送信局は前記
   データバス回線へ前記１つの受信局の状態を制御するた
   めの制御情報を送るように構成され、 前記制御情報は、データ取り込み後少なくとも１つの受
   信局を保留状態とするか、又はデータ取り込み後少なく
   とも１つの受信局を実行状態とするかのいずれか１つを
   指示する信号であり、 前記少なくとも１つの送信局は、前記少なくとも１つの
   受信局をデータ取り込みで保留状態とし、続けて他の少
   なくとも１つの受信局にデータを送信した後、保留状態
   とされた前記少なくとも１つの受信局と前記他の少なく
   とも１つの受信局とをほぼ同時に実行状態とするための
   信号を前記制御情報として送るように構成されているこ
   とを特徴とする通信装置。
2. 【請求項２】 請求項１の通信装置において、 前記制御情報は、一連のデータパケットの末尾に付加さ
   れることを特徴とする通信装置。