JP3271775B2 - 自己整列されたアノードを有するプレーナ・バキューム・マイクロエレクトロニック・デバイスを形成するための方法 - Google Patents
自己整列されたアノードを有するプレーナ・バキューム・マイクロエレクトロニック・デバイスを形成するための方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
- H01J9/02—Manufacture of electrodes or electrode systems
- H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
- H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes
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- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J21/00—Vacuum tubes
- H01J21/02—Tubes with a single discharge path
- H01J21/06—Tubes with a single discharge path having electrostatic control means only
- H01J21/10—Tubes with a single discharge path having electrostatic control means only with one or more immovable internal control electrodes, e.g. triode, pentode, octode
- H01J21/105—Tubes with a single discharge path having electrostatic control means only with one or more immovable internal control electrodes, e.g. triode, pentode, octode with microengineered cathode and control electrodes, e.g. Spindt-type
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Cold Cathode And The Manufacture (AREA)
Description
【０００１】この発明は、マイクロエレクトロニック・
デバイスに関するものであり、より詳細には、自己整列
されており、近接した間隔のエレメントを有するプレー
ナ・バキューム・マイクロエレクトロニック・デバイス
を形成するための方法に関するものである。
デバイスに関するものであり、より詳細には、自己整列
されており、近接した間隔のエレメントを有するプレー
ナ・バキューム・マイクロエレクトロニック・デバイス
を形成するための方法に関するものである。
【０００２】高速の電子的システムにおいて用いるのに
有望な技術はバキューム・マイクロエレクトロニック・
デバイスであり、本質的には、コールド・エミッタを用
いたミニアチュア・バキューム・チューブである。一つ
のタイプのバキューム・マイクロエレクトロニック・デ
バイスで用いられる電界エミッタにおいては、その幅が
電界によって規定されるバキューム・エネルギ・バリヤ
に対して、電子のトンネル・スルーが生じる。エミッタ
の先端で生起する重要な電子のトンネル動作のために、
該先端における電界は比較的高い強度（例えば、１×１
０7 Ｖ／ｃｍ）まで十分に達することになる。このよう
に高い電界に到達するためには、該エミッタには比較的
シャープな先端（例えば、クサビ、コーンまたはピラミ
ッド形状の先端部）が設けられる。更に、このエミッタ
はエキストラクション（抽出）電極に比較的近接して設
けられている。エミッタとエキストラクション（抽出）
電極との間のギャップが小さくなればなる程、必要な電
界強度を生成させるのに必要な電圧が低くなる。更に、
その間隔が狭くなればなる程、バキュームのために必要
な厳しさが少なくなる。これらの考察については次のよ
うな表題の雑誌の論文において詳細に検討されている。
即ち、「バキューム・マイクロエレクトロニクス・デバ
イスにおける物理的考察（Physical Considerations in
Vacuum Microelectronics Devices, ）」エレクトロン
・デバイス（Electron Devices），ＩＥＥＥ，1989年11
月号, Vol. 36, No.11, p.2641において、詳細に検討さ
れている。
有望な技術はバキューム・マイクロエレクトロニック・
デバイスであり、本質的には、コールド・エミッタを用
いたミニアチュア・バキューム・チューブである。一つ
のタイプのバキューム・マイクロエレクトロニック・デ
バイスで用いられる電界エミッタにおいては、その幅が
電界によって規定されるバキューム・エネルギ・バリヤ
に対して、電子のトンネル・スルーが生じる。エミッタ
の先端で生起する重要な電子のトンネル動作のために、
該先端における電界は比較的高い強度（例えば、１×１
０7 Ｖ／ｃｍ）まで十分に達することになる。このよう
に高い電界に到達するためには、該エミッタには比較的
シャープな先端（例えば、クサビ、コーンまたはピラミ
ッド形状の先端部）が設けられる。更に、このエミッタ
はエキストラクション（抽出）電極に比較的近接して設
けられている。エミッタとエキストラクション（抽出）
電極との間のギャップが小さくなればなる程、必要な電
界強度を生成させるのに必要な電圧が低くなる。更に、
その間隔が狭くなればなる程、バキュームのために必要
な厳しさが少なくなる。これらの考察については次のよ
うな表題の雑誌の論文において詳細に検討されている。
即ち、「バキューム・マイクロエレクトロニクス・デバ
イスにおける物理的考察（Physical Considerations in
Vacuum Microelectronics Devices, ）」エレクトロン
・デバイス（Electron Devices），ＩＥＥＥ，1989年11
月号, Vol. 36, No.11, p.2641において、詳細に検討さ
れている。
【０００３】バキューム・マイクロエレクトロニック・
デバイスを製造するための一つの実際的な方法は、（例
えば、シリコンまたはセラミックの）基板のマイクロマ
シニングをすることである。例えば、「横方向に小型化
されたバキューム・デバイス（Lateral Miniaturized V
acuumDevices)」ＩＥＤＭ ８９−５３３，なる雑誌の
論文には、シリコン・基板上にバキューム・トライオー
ドを製造するためのプロセスについて述べられている。
特に、エミッタの上部に電極を構成することによって、
そのエミッタはエキストラクション（抽出）電極に比較
的近接して配置されているが、この電極は後から除去さ
れる犠牲層によってエミッタから離されている。コレク
タおよびエミッタは、パターニング技術（例えば、フォ
トリソグラフィ）およびエッチング技術によって配置さ
れる。
デバイスを製造するための一つの実際的な方法は、（例
えば、シリコンまたはセラミックの）基板のマイクロマ
シニングをすることである。例えば、「横方向に小型化
されたバキューム・デバイス（Lateral Miniaturized V
acuumDevices)」ＩＥＤＭ ８９−５３３，なる雑誌の
論文には、シリコン・基板上にバキューム・トライオー
ドを製造するためのプロセスについて述べられている。
特に、エミッタの上部に電極を構成することによって、
そのエミッタはエキストラクション（抽出）電極に比較
的近接して配置されているが、この電極は後から除去さ
れる犠牲層によってエミッタから離されている。コレク
タおよびエミッタは、パターニング技術（例えば、フォ
トリソグラフィ）およびエッチング技術によって配置さ
れる。
【０００４】現状において極めて進歩しているパターニ
ング技術およびエッチング技術は、ＶＬＳＩの製造にお
いて用いられているもののように、約０．２ミクロンの
パターニングおよび整列の公差をもって、約０．５ミク
ロンよりは低くない解像度にされている。しかしなが
ら、実際のバキューム・マイクロエレクトロニック・デ
バイスにおいては、その間隔をより小さくすること、お
よび、より良好なコントロールをすることが必要とされ
る。
ング技術およびエッチング技術は、ＶＬＳＩの製造にお
いて用いられているもののように、約０．２ミクロンの
パターニングおよび整列の公差をもって、約０．５ミク
ロンよりは低くない解像度にされている。しかしなが
ら、実際のバキューム・マイクロエレクトロニック・デ
バイスにおいては、その間隔をより小さくすること、お
よび、より良好なコントロールをすることが必要とされ
る。
【０００５】この発明は、プレーナ・マイクロエレクト
ロニック・デバイスを形成するための方法に指向された
ものであって、該デバイスに含まれているエレメントは
同じ材料または異なる材料からなるものであり、また、
該デバイスは数千オングストローム程度の極めて小さい
寸法のエレメント間のギャップで製造できるようにされ
ている。第１の犠牲材料による層が（カソードの先端を
掛けるために）堆積され、パターニングされる。薄い導
電層（カソード）が堆積され、そして、該第１の犠牲層
と同じ材料による別の犠牲層によってキャップされる。
これら２個のサンドイッチにされた層が、ここで、２個
のシーケンシャル・マスクをもってパターニングされ
て、カソードおよびその先端を形成するようにされる。
所定の厚みを有する別の犠牲材料による層が、適合堆積
（その厚みが全ての箇所で等しくなるように堆積するこ
とをいう。以下同じ。）の方法を用いて構造体の頂部上
に堆積される。この材料の厚みにより、カソードの先端
と自己整列されたアノードとの間のギャップが規定され
る。この態様においては、第１のエレメントおよびその
先端の垂直壁部に並んで犠牲材料による垂直壁部が形成
されるが、ここでの犠牲材料による垂直壁部の側面の厚
みは、堆積されている犠牲材料の厚みに等しくされてい
る。
ロニック・デバイスを形成するための方法に指向された
ものであって、該デバイスに含まれているエレメントは
同じ材料または異なる材料からなるものであり、また、
該デバイスは数千オングストローム程度の極めて小さい
寸法のエレメント間のギャップで製造できるようにされ
ている。第１の犠牲材料による層が（カソードの先端を
掛けるために）堆積され、パターニングされる。薄い導
電層（カソード）が堆積され、そして、該第１の犠牲層
と同じ材料による別の犠牲層によってキャップされる。
これら２個のサンドイッチにされた層が、ここで、２個
のシーケンシャル・マスクをもってパターニングされ
て、カソードおよびその先端を形成するようにされる。
所定の厚みを有する別の犠牲材料による層が、適合堆積
（その厚みが全ての箇所で等しくなるように堆積するこ
とをいう。以下同じ。）の方法を用いて構造体の頂部上
に堆積される。この材料の厚みにより、カソードの先端
と自己整列されたアノードとの間のギャップが規定され
る。この態様においては、第１のエレメントおよびその
先端の垂直壁部に並んで犠牲材料による垂直壁部が形成
されるが、ここでの犠牲材料による垂直壁部の側面の厚
みは、堆積されている犠牲材料の厚みに等しくされてい
る。
【０００６】次に、第２の導電層が適合堆積を用いて堆
積される。この態様においては、第１のエレメントおよ
びその先端の垂直壁部からみて反対側の壁上において、
犠牲材料による垂直壁部に並んで第２の導電材料による
垂直壁部が形成される。これに次いで、第２の導電層が
異方性をもってエッチングされて、カソードの先端を横
切る第２の犠牲層に沿っていわゆるスペーサまたはステ
ィンガを形成するようにされる。該第２の導電層は異方
性をもってエッチングされ、これをもって、第１のエレ
メントと第２のエレメントとの間の犠牲材料を除去する
ようにされる。酸化物層が堆積され、パターニングされ
て、基板に対する相互接続メタルを固定するようにされ
る。この相互接続メタルが堆積され、パターニングされ
る。最後に、第１の犠牲層（酸化物）が（例えば、エッ
チングまたは洗いだしをもって）除去される。
積される。この態様においては、第１のエレメントおよ
びその先端の垂直壁部からみて反対側の壁上において、
犠牲材料による垂直壁部に並んで第２の導電材料による
垂直壁部が形成される。これに次いで、第２の導電層が
異方性をもってエッチングされて、カソードの先端を横
切る第２の犠牲層に沿っていわゆるスペーサまたはステ
ィンガを形成するようにされる。該第２の導電層は異方
性をもってエッチングされ、これをもって、第１のエレ
メントと第２のエレメントとの間の犠牲材料を除去する
ようにされる。酸化物層が堆積され、パターニングされ
て、基板に対する相互接続メタルを固定するようにされ
る。この相互接続メタルが堆積され、パターニングされ
る。最後に、第１の犠牲層（酸化物）が（例えば、エッ
チングまたは洗いだしをもって）除去される。
【０００７】この発明の他の局面については、図面を関
連させながら以下の説明を参照することから明かにされ
る。
連させながら以下の説明を参照することから明かにされ
る。
【０００８】図１Ａ〜図４Ａは本発明によってバキュー
ム・ダイオードを形成するときの種々の段階における縦
断面図である。
ム・ダイオードを形成するときの種々の段階における縦
断面図である。
【０００９】図１Ｂ〜図４Ｂは本発明によってバキュー
ム・ダイオードを形成するときの種々の段階における頂
面図である。なお、図１Ｂ〜図４Ｂでは基板１０を省略
している。
ム・ダイオードを形成するときの種々の段階における頂
面図である。なお、図１Ｂ〜図４Ｂでは基板１０を省略
している。
【００１０】ここで図１Ａおよび図１Ｂを参照すると、
それぞれに、縦断面図および頂面図が示されているが、
基板１０の上のランプ１２は、約２０００オングストロ
ームの２酸化シリコンを堆積させ、これについで該酸化
物をパターニングすることによって形成されたものであ
る。基板１０はセラミックから作成することができ、ま
たは、好適には、窒化シリコンのような絶縁層によって
カバーされたシリコン・基板から作成することができ
る。次に、カソード１４を形成する導電層（例えば、約
５００オングストロームの厚みのタングステンの層）が
堆積され、これに続けて、カソード・キャップ１６を形
成する材料の層（例えば、約２０００オングストローム
の厚みの２酸化シリコンの層）が堆積される。該カソー
ド・キャップ１６の材料は、下部にあるカソード１４の
材料およびランプ１２の材料の部分とともにパターニン
グされ、これに次いでエッチングされて、それぞれに、
カソード・キャップ１６、カソード１４およびランプ１
２を形成するようにされる。ランプ１２は、このランプ
１２を覆っているカソード１４の部分１８を上昇させ
る。この上昇カソード部分１８は、電子の弾道的な移動
の助けになるものである。電界ラインを集中させるため
には、カソードの部分１８のコーナ２０が比較的シャー
プであることが重要である。シャープなコーナ２０を得
るために、当業者にとって周知であることは、２個のマ
スキング・プロセスを用いてカソード・キャップ１６の
材料のパターニングについての上記のステップを実行す
ることである。
それぞれに、縦断面図および頂面図が示されているが、
基板１０の上のランプ１２は、約２０００オングストロ
ームの２酸化シリコンを堆積させ、これについで該酸化
物をパターニングすることによって形成されたものであ
る。基板１０はセラミックから作成することができ、ま
たは、好適には、窒化シリコンのような絶縁層によって
カバーされたシリコン・基板から作成することができ
る。次に、カソード１４を形成する導電層（例えば、約
５００オングストロームの厚みのタングステンの層）が
堆積され、これに続けて、カソード・キャップ１６を形
成する材料の層（例えば、約２０００オングストローム
の厚みの２酸化シリコンの層）が堆積される。該カソー
ド・キャップ１６の材料は、下部にあるカソード１４の
材料およびランプ１２の材料の部分とともにパターニン
グされ、これに次いでエッチングされて、それぞれに、
カソード・キャップ１６、カソード１４およびランプ１
２を形成するようにされる。ランプ１２は、このランプ
１２を覆っているカソード１４の部分１８を上昇させ
る。この上昇カソード部分１８は、電子の弾道的な移動
の助けになるものである。電界ラインを集中させるため
には、カソードの部分１８のコーナ２０が比較的シャー
プであることが重要である。シャープなコーナ２０を得
るために、当業者にとって周知であることは、２個のマ
スキング・プロセスを用いてカソード・キャップ１６の
材料のパターニングについての上記のステップを実行す
ることである。
【００１１】ここで図２Ａおよび図２Ｂを参照すると、
２０００オングストロームの厚みの窒化シリコンの犠牲
層２２が、ＣＶＤのような適合堆積技術を用いて堆積さ
れる。この態様において、実際には、窒化シリコンの垂
直壁部２４が基板１０の上昇した構造体の側面に沿って
形成されており、最大の高さの窒化物の壁部２４の部分
２６はカソードの部分１８の側部において見出されるよ
うにされている。更に、その堆積が適合性のものである
ことから、窒化物の壁部２４の厚みは窒化物の堆積の厚
みと実質的に等しくされている。ここで注意されること
は、窒化物の壁部の部分の高さは窒化物の厚みの関数と
いうだけではなく、ランプ１２、カソード１４およびカ
ソード・キャップ１６の関数でもあり、カソード・キャ
ップ１６の厚みは窒化物の壁部の部分２６の高さを調整
するための同様な候補である。なお、図２Ｂでは、カソ
ード・キャップ１６上の犠牲層２２を省略している。
２０００オングストロームの厚みの窒化シリコンの犠牲
層２２が、ＣＶＤのような適合堆積技術を用いて堆積さ
れる。この態様において、実際には、窒化シリコンの垂
直壁部２４が基板１０の上昇した構造体の側面に沿って
形成されており、最大の高さの窒化物の壁部２４の部分
２６はカソードの部分１８の側部において見出されるよ
うにされている。更に、その堆積が適合性のものである
ことから、窒化物の壁部２４の厚みは窒化物の堆積の厚
みと実質的に等しくされている。ここで注意されること
は、窒化物の壁部の部分の高さは窒化物の厚みの関数と
いうだけではなく、ランプ１２、カソード１４およびカ
ソード・キャップ１６の関数でもあり、カソード・キャ
ップ１６の厚みは窒化物の壁部の部分２６の高さを調整
するための同様な候補である。なお、図２Ｂでは、カソ
ード・キャップ１６上の犠牲層２２を省略している。
【００１２】ここで図３Ａおよび図３Ｂを参照すると、
アノード２８の形成は、ある種のＭＯＳトランジスタの
製造において採用される、サイド・ウオール・スペーサ
技術と同様な技術を用いてなされる。アノード２８を形
成する導電層は、５０００オングストロームの厚みのポ
リサイド（polycide）のようなものであって、適合堆積
技術（例えば、ＣＶＤ）を用いて堆積される。ここで、
犠牲材料の適合堆積についてのように、実際には、基板
１０上の上昇した構造体の側面に沿って、アノード２８
の材料の垂直壁部が形成されている。窒化物の壁部２４
の最高の部分の近傍を除く全てのエリアからポリサイド
を除去するために十分な範囲で、このポリサイドは異方
性のエッチングがなされる。この態様においてアノード
２８が形成される。その異方性のエッチングの過程にお
いて、窒化物の壁部の部分２６によってはシールドされ
ていないために、この窒化物の壁部の部分２６の外部の
アノード２８の側部３０は丸められることになる。な
お、図３Ｂでは、カソード・キャップ１６上の犠牲層２
２は省略している。
アノード２８の形成は、ある種のＭＯＳトランジスタの
製造において採用される、サイド・ウオール・スペーサ
技術と同様な技術を用いてなされる。アノード２８を形
成する導電層は、５０００オングストロームの厚みのポ
リサイド（polycide）のようなものであって、適合堆積
技術（例えば、ＣＶＤ）を用いて堆積される。ここで、
犠牲材料の適合堆積についてのように、実際には、基板
１０上の上昇した構造体の側面に沿って、アノード２８
の材料の垂直壁部が形成されている。窒化物の壁部２４
の最高の部分の近傍を除く全てのエリアからポリサイド
を除去するために十分な範囲で、このポリサイドは異方
性のエッチングがなされる。この態様においてアノード
２８が形成される。その異方性のエッチングの過程にお
いて、窒化物の壁部の部分２６によってはシールドされ
ていないために、この窒化物の壁部の部分２６の外部の
アノード２８の側部３０は丸められることになる。な
お、図３Ｂでは、カソード・キャップ１６上の犠牲層２
２は省略している。
【００１３】ここで図４Ａおよび図４Ｂを参照すると、
アノード２８によってカバーされていない層の部分を除
去するだけの技術を用いて、犠牲層２２がエッチングさ
れる。例えば、窒化シリコンによる犠牲層２２は、プラ
ズマ・エッチングを用いて除去される。この態様におい
て、アノード２８とカソードの部分１６との間の窒化物
の壁部の部分２６が除去され、これに対して、窒化物の
部分３２は残されて、上昇したカソードの部分１８と実
質的に等しいレベルの位置まで、アノード２８の支持お
よび上昇をする。
アノード２８によってカバーされていない層の部分を除
去するだけの技術を用いて、犠牲層２２がエッチングさ
れる。例えば、窒化シリコンによる犠牲層２２は、プラ
ズマ・エッチングを用いて除去される。この態様におい
て、アノード２８とカソードの部分１６との間の窒化物
の壁部の部分２６が除去され、これに対して、窒化物の
部分３２は残されて、上昇したカソードの部分１８と実
質的に等しいレベルの位置まで、アノード２８の支持お
よび上昇をする。
【００１４】次に、２酸化シリコンのパシベーション(p
assivation) 層が堆積され、パターニングされ、およ
び、エッチングされて、コンタクトで固定的なウインド
ウを形成するようにされる。そして、相互接続メタル
（例えば、アルミニウム）の層が堆積され、パターニン
グされ、および、エッチングされて、アノード２８およ
びカソード１４に対する相互接続を形成するようにされ
る。ここでの相互接続はコンタクト・ウインドウを通し
てアノード２８およびカソード１４を接続するものであ
る。最後に、湿式酸化物のエッチングのような異方性の
エッチングが、ランプ１２およびカソード・キャップ１
６の除去のために用いられる。
assivation) 層が堆積され、パターニングされ、およ
び、エッチングされて、コンタクトで固定的なウインド
ウを形成するようにされる。そして、相互接続メタル
（例えば、アルミニウム）の層が堆積され、パターニン
グされ、および、エッチングされて、アノード２８およ
びカソード１４に対する相互接続を形成するようにされ
る。ここでの相互接続はコンタクト・ウインドウを通し
てアノード２８およびカソード１４を接続するものであ
る。最後に、湿式酸化物のエッチングのような異方性の
エッチングが、ランプ１２およびカソード・キャップ１
６の除去のために用いられる。
【００１５】上記の発明について、エレメント間のギャ
ップは、パターニングおよびエッチングによるよりも、
犠牲材料の堆積の厚みによって規定される。従って、こ
の発明の方法によれば、エレメント間での遥かに小さい
ギャップが許容される。
ップは、パターニングおよびエッチングによるよりも、
犠牲材料の堆積の厚みによって規定される。従って、こ
の発明の方法によれば、エレメント間での遥かに小さい
ギャップが許容される。
【００１６】この発明の説明は、ここに開示された構成
のものについてなされたけれども、この発明はここで開
示された特定の詳細な事項に限定されるものではなく、
特許請求の範囲に入り得るような修正または変更をカバ
ーするように意図されるものである。
のものについてなされたけれども、この発明はここで開
示された特定の詳細な事項に限定されるものではなく、
特許請求の範囲に入り得るような修正または変更をカバ
ーするように意図されるものである。
【図１】 ＡおよびＢは、本発明の方法によってバキュ
ーム・ダイオードを形成するときの第１の段階（ステッ
プｃの後）における縦断面図および頂面図である。
ーム・ダイオードを形成するときの第１の段階（ステッ
プｃの後）における縦断面図および頂面図である。
【図２】 ＡおよびＢは、本発明の方法によってバキュ
ーム・ダイオードを形成するときの第２の段階（ステッ
プｄの後）における縦断面図および頂面図である。
ーム・ダイオードを形成するときの第２の段階（ステッ
プｄの後）における縦断面図および頂面図である。
【図３】 ＡおよびＢは、本発明の方法によってバキュ
ーム・ダイオードを形成するときの第３の段階（ステッ
プｆの後）における縦断面図および頂面図である。
ーム・ダイオードを形成するときの第３の段階（ステッ
プｆの後）における縦断面図および頂面図である。
【図４】 ＡおよびＢは、本発明の方法によってバキュ
ーム・ダイオードを形成するときの第４の段階（ステッ
プｇの後）における縦断面図および頂面図である。
ーム・ダイオードを形成するときの第４の段階（ステッ
プｇの後）における縦断面図および頂面図である。
Claims (1)
- 【請求項１】 第１および第２のエレメントを有するマ
イクロエレクトロニック・デバイスを基板上に形成する
ための、次のステップを含む方法： ａ．前記基板上に第１の導電層を堆積する； ｂ．前記第１の導電層の上にキャップ材料を堆積する； ｃ．パターンニングとエッチングにより、前記第１の導
電層および前記キャップ材料から、それぞれに、シャー
プなコーナーを有する第１のエレメントおよび第１のエ
レメントキャップを形成する； ｄ．犠牲材料をその厚みが全ての箇所で等しくなるよう
に堆積する； ｅ．第２の導電層をその厚みが全ての箇所で等しくなる
ように堆積する； ｆ．前記第１のエレメントのシャープなコーナーの近傍
を除くエリアから前記第２の導電層を除去するために異
方性をもってエッチングし、第２のエレメントを形成す
る；そして ｇ．前記犠牲材料を異方性をもってエッチングする。
Applications Claiming Priority (2)
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|---|---|---|---|
| US07/632,870 US5112436A (en) | 1990-12-24 | 1990-12-24 | Method of forming planar vacuum microelectronic devices with self aligned anode |
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Publications (2)
| Publication Number | Publication Date |
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| JPH04314371A JPH04314371A (ja) | 1992-11-05 |
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| Country | Link |
|---|---|
| US (1) | US5112436A (ja) |
| EP (1) | EP0495227B1 (ja) |
| JP (1) | JP3271775B2 (ja) |
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| US6806997B1 (en) | 2003-02-28 | 2004-10-19 | Silicon Light Machines, Inc. | Patterned diffractive light modulator ribbon for PDL reduction |
| US6829077B1 (en) | 2003-02-28 | 2004-12-07 | Silicon Light Machines, Inc. | Diffractive light modulator with dynamically rotatable diffraction plane |
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-
1990
- 1990-12-24 US US07/632,870 patent/US5112436A/en not_active Expired - Fee Related
-
1991
- 1991-12-19 JP JP33720691A patent/JP3271775B2/ja not_active Expired - Fee Related
- 1991-12-19 DE DE69128135T patent/DE69128135T2/de not_active Expired - Fee Related
- 1991-12-19 EP EP91121820A patent/EP0495227B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0495227B1 (en) | 1997-11-05 |
| DE69128135D1 (de) | 1997-12-11 |
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| DE69128135T2 (de) | 1998-03-05 |
| US5112436A (en) | 1992-05-12 |
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