JP3270299B2

JP3270299B2 - 同期回路駆動方法と同期信号制御回路およびこれを用いた画像表示装置

Info

Publication number: JP3270299B2
Application number: JP17913195A
Authority: JP
Inventors: 一郎白木; 靖久保田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-07-14
Filing date: 1995-07-14
Publication date: 2002-04-02
Anticipated expiration: 2015-07-14
Also published as: JPH0934407A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、駆動能力の異なる
トランジスタで構成される同期回路を駆動する同期回路
駆動方法と、この同期回路駆動方法に適用される同期信
号を生成する同期信号制御回路およびこれらを用いた画
像表示装置に関するものである。

【０００２】

【従来の技術】従来より、表示装置の小型軽量化や低コ
スト化を実現し得る薄型の画像表示装置として、例えば
ドライバモノリシック型アクティブマトリクス液晶表示
装置の開発が行われている。

【０００３】ここで、一般的なドライバモノリシック型
アクティブマトリクス液晶表示装置（以下、単に液晶表
示装置とする）について、図１６および図１７を参照し
ながら以下に説明する。

【０００４】上記液晶表示装置は、図１６に示すよう
に、絶縁基板１０１上に、表示用データを転送する複数
のデータ信号線１０２…とこれらデータ信号線１０２…
に交差する複数の走査信号線１０３…との各交差部に設
けられた画像を表示するための画素（画素電極）１０４
…がマトリクス状に配置された画素アレイ１０５と、上
記データ信号線１０２…にデータ信号を供給するデータ
ドライバ１０６と、上記走査信号線１０３…に走査信号
を供給する走査ドライバ１０７とが形成された構成とな
っている。

【０００５】上記画素１０４は、図１７に示すように、
画素１０４を駆動するＭＯＳ(MetalOxide Semiconducto
r) トランジスタ１０８、液晶容量１０９および補助容
量１１０とによって構成されており、上記ＭＯＳトラン
ジスタ１０８のゲート電極は走査信号線１０３に、ソー
ス電極はデータ信号線１０２に、ドレイン電極は液晶容
量１０９および補助容量１１０に接続されている。ま
た、液晶容量１０９、補助容量１１０の上記ドレイン電
極に接続された端子の反対側の端子はコモン電極１１１
に接続されている。尚、上記補助容量１１０は必要に応
じて設けられるものである。

【０００６】ここで、上記構成の液晶表示装置の動作に
ついて図１６および図１７を参照しながら以下に説明す
る。

【０００７】データドライバ１０６には、サンプリング
開始信号であるＳＰ、クロックパルス信号であるＣＫ、
およびその反転信号であるバーＣＫ（以下、明細書中で
は、同一波形で位相がずれている信号に対して／を付記
する、即ちバーＣＫは／ＣＫとなる）が入力される。そ
して、データドライバ１０６では、ＳＰをもとに１水平
期間分の表示用データＤをサンプリングし、サンプリン
グした上記信号を転送信号であるＴＲＦによりデータ信
号線１０２…に出力する。

【０００８】一方、走査ドライバ１０７には、走査開始
信号であるＳＰＧ、クロックパルス信号であるＣＫＧ、
およびその反転信号である／ＣＫＧが入力される。そし
て、走査ドライバ１０７では、ＳＰＧをもとに走査信号
を生成し、順次、走査信号線１０３に出力する。

【０００９】そして、走査信号線１０３がアクティブ状
態のときに、データ信号線１０２上に転送されている表
示用データＤが画素１０４内のＭＯＳトランジスタ１０
８を介して液晶容量１０９に電荷として書き込まれる。
液晶容量１０９に書き込まれた電荷によりこの液晶容量
１０９に対応する液晶層（図示しない）の透過率、また
は反射率が変調され表示が行われる。このとき、補助容
量１１０によって、液晶容量１０９に書き込まれた電荷
の保持率を向上させている。

【００１０】このドライバモノリシック型アクティブマ
トリクス画像表示装置を実現するためには、従来よりア
クティブマトリクス画像表示装置等に用いられていた非
晶質シリコンＴＦＴ（Thin Film Transistor）よりも１
桁以上駆動能力を向上できる多結晶シリコンＴＦＴを用
いることが有効である。

【００１１】ところが、多結晶シリコンＴＦＴには、ト
ランジスタ特性のバラツキが大きく、また、Ｐｃｈトラ
ンジスタとＮｃｈトランジスタとの駆動能力の差が大き
い等の問題がある。ここでいう駆動能力とは、同一負荷
と同一チャネル幅のＰｃｈトランジスタ、Ｎｃｈトラン
ジスタについて、Ｎｃｈトランジスタが“Ｈ”から
“Ｌ”、Ｐｃｈトランジスタが“Ｌ”から“Ｈ”に駆動
するときの時間の逆数をいう。

【００１２】しかしながら、ドライバモノリシック型ア
クティブマトリクス画像表示装置については、上記のよ
うな問題を抱えながらも、例えばコンピュータ用ディス
プレイの表示仕様として、ＸＧＡ（１０２４×７６８ド
ット）、ＳＸＧＡ（１２８０×１０２４ドット）といっ
た高精細化が要求されており、この画像表示装置に組み
込まれた多結晶シリコンＴＦＴを用いたドライバにも、
これに伴い高速動作が要求されている。しかし、多結晶
シリコンＴＦＴでは、単結晶シリコン上のＭＯＳＴＦＴ
と比較すると駆動能力が劣るため高速動作が困難となっ
ている。

【００１３】そこで、上記の多結晶シリコンＴＦＴを用
いたドライバを高速動作させるために、例えば特公平５
−２２９１７号公報の「液晶表示装置」には、シフトレ
ジスタを多相化したドライバが提案されている。

【００１４】上記多相化したシフトレジスタを備えたデ
ータドライバは、図１８に示すように、４相のシフトレ
ジスタ１２１〜１２４と、サンプル・ホールド回路１２
５とを有している。尚、上記シフトレジスタ１２１〜１
２４およびサンプル・ホールド回路１２５における入力
信号のタイミングチャートを図２１に示す。

【００１５】シフトレジスタ１２１には、クロックパル
ス信号およびその反転信号であるＣＫ１、／ＣＫ１、サ
ンプリング開始信号であるＳＰ１が入力され、シフトレ
ジスタ１２２には、ＣＫ２、／ＣＫ２、ＳＰ２が入力さ
れ、シフトレジスタ１２３には、ＣＫ３、／ＣＫ３、Ｓ
Ｐ３が入力され、シフトレジスタ１２４には、ＣＫ４、
／ＣＫ４、ＳＰ４が入力され、これらの信号に基づいて
シフトレジスタ１２１〜１２４は、それぞれサンプリン
グパルスを生成し、サンプル・ホールド回路１２５に出
力するようになっている。

【００１６】サンプル・ホールド回路１２５では、上記
各サンプリングパルスに基づいて、表示用データＤ１・
Ｄ２・Ｄ３・Ｄ４をサンプリングする。その後、サンプ
ル・ホールド回路１２５は、転送信号であるＴＲＦによ
ってサンプリングした表示用データＤ１・Ｄ２・Ｄ３・
Ｄ４をデータ信号線に出力するようになっている。上述
したような一連の動作が通常のデータドライバ内で行わ
れている。

【００１７】上記データドライバ内において、最も高速
動作が要求されるのが、シフトレジスタ１２１〜１２４
であり、これらシフトレジスタ１２１〜１２４を高速動
作させることで、データドライバの高速動作を可能にし
ている。

【００１８】上記データドライバに使用される一般的な
シフトレジスタは、図１９に示すように、クロックドイ
ンバータＣＩＮＶ１・２・３・４・…と、インバータＩ
ＮＶ１・２・…とで構成されており、ＣＩＮＶ１・２・
３・４・…は、クロックパルス信号ＣＫ、およびＣＫの
反転信号である／ＣＫによって駆動するようになってい
る。

【００１９】上記クロックドインバータは、例えば図２
０に示すように、同期信号および反転同期信号であるク
ロックパルス信号ＣＫ、／ＣＫによって開閉するスイッ
チ素子としてのＰ−ＭＯＳトランジスタ（以下、Ｐｃｈ
トランジスタと称する）１３１、Ｎ−ＭＯＳトランジス
タ（以下、Ｎｃｈトランジスタと称する）１３４が、Ｐ
ｃｈトランジスタ１３２とＮｃｈトランジスタ１３３と
で構成されるＣＭＯＳインバータと高電圧電源Ｖｄｄお
よび低電圧電源Ｖｓｓとの間に設けられた回路である。
つまり、上記クロックドインバータは、入力信号ａがＰ
ｃｈトランジスタ１３１に入力される同期信号に同期し
て出力信号ｂに反転して取り出せる回路、即ち同期化Ｃ
ＭＯＳインバータを形成している。

【００２０】ここで、ＰｃｈトランジスタとＮｃｈトラ
ンジスタとの駆動能力を比較した場合、一般にＰｃｈト
ランジスタのほうがＮｃｈトランジスタに比べてチャネ
ル幅Ｗ当たりの駆動能力が小さい。このため、Ｐｃｈト
ランジスタのトランジスタサイズ（チャネル幅Ｗとチャ
ネル長Ｌとの比、即ちＷ／Ｌ）を大きくすることで駆動
能力の整合をとり、ＣＩＮＶ、ＩＮＶ、シフトレジスタ
等が構成されている。

【００２１】また、上記ＰｃｈトランジスタとＮｃｈト
ランジスタの駆動能力は、主に移動度と閾値電圧に依存
している。例えば、トランジスタサイズ（Ｗ／Ｌ）が同
一でＰｃｈトランジスタとＮｃｈトランジスタの駆動能
力の比が１：２とした場合、ハイレベルが維持される期
間（ハイ期間）とローレベルが維持される期間（ロー期
間）の長さが等しい波形の信号が入力されているので、
周波数を徐々に高くしていくと、Ｎｃｈトランジスタが
ロー電位を負荷に書き込めなくなるよりも先に、駆動能
力の劣るＰｃｈトランジスタがハイ電位を負荷に十分書
き込めなくなり、負荷を駆動できなくなるからである。

【００２２】したがって、ＣＩＮＶがインバータとして
動作しているときの最高動作周波数は、駆動能力の劣る
Ｐｃｈトランジスタの駆動能力で決定され、Ｎｃｈトラ
ンジスタの高い駆動能力が無駄になっている。

【００２３】このような無駄を無くすためには、Ｐｃｈ
トランジスタとＮｃｈトランジスタとの駆動能力を等し
くし、ＰｃｈトランジスタおよびＮｃｈトランジスタが
同時に負荷を駆動できなくならないように、動作周波数
や、トランジスタサイズ等を考慮する必要があり、この
ような場合に、最も効率的にＰｃｈトランジスタおよび
Ｎｃｈトランジスタの駆動能力を利用することができ
る。

【００２４】

【発明が解決しようとする課題】ところが、データドラ
イバの高速動作を可能にするために提案された上記特公
平５−２２９１７号公報に開示された方法では、シフト
レジスタを複数個載置することになるので、ドライバの
回路規模が大きくなるという問題が生じる。

【００２５】また、ドライバモノリシックを実現するた
めに必要な多結晶シリコンＴＦＴでは、上述したように
ＰｃｈトランジスタとＮｃｈトランジスタの駆動能力の
差が大きいために、駆動能力の劣る側のトランジスタサ
イズを大きくすることで駆動能力の整合をとり、動作マ
ージンを得る必要があるので、回路サイズ（回路面積お
よびレイアウト面積）が大きくなり、ひいては製品の良
品率の低下を招くという問題が生じる。

【００２６】本発明は、上記の問題点を解決するために
なされたもので、その目的は、ＰｃｈトランジスタとＮ
ｃｈトランジスタの駆動能力の差が大きいＣＭＯＳ構成
の同期回路において、同期信号のロー期間とハイ期間と
の期間の長さを異ならせることで、駆動能力の劣るトラ
ンジスタのＯＮ時間を長くして、各トランジスタの動作
速度の整合をとり、これによって、回路サイズが小さ
く、しかも製品の良品率を向上させることができる同期
回路駆動方法と同期信号制御回路およびこれを用いた画
像表示装置を提供することにある。

【００２７】

【課題を解決するための手段】請求項１の同期回路駆動
方法は、第１のＰｃｈトランジスタと第１のＮｃｈトラ
ンジスタとで構成されるＣＭＯＳインバータを有し、一
対の同期信号の一方の入力によって開閉するスイッチ素
子としての第２のＰｃｈトランジスタを高電位線と前記
ＣＭＯＳインバータとの間に設けると共に、一対の前記
同期信号の他方の入力によって開閉するスイッチ素子と
しての第２のＮｃｈトランジスタを低電位線と前記ＣＭ
ＯＳインバータとの間に設けた複数のクロックドインバ
ータを備えた段を複数個直列に接続したＣＭＯＳ構成の
シフトレジスタに対して、前記クロックドインバータに
おける第２のＰｃｈトランジスタおよび第２のＮｃｈト
ランジスタに一対の前記同期信号を入力して前記シフト
レジスタを駆動する同期回路駆動方法において、同一波
形で位相が異なり、且つロー期間とハイ期間の長さが異
なる一対の前記同期信号を、前記クロックドインバータ
における第２のＰｃｈトランジスタおよび第２のＮｃｈ
トランジスタに入力することにより、駆動能力の異なる
第２のＰｃｈトランジスタと第２のＮｃｈトランジスタ
の動作速度の整合をとることを特徴としている。

【００２８】また、請求項２の同期回路駆動方法は、請
求項１記載の同期回路駆動方法において、クロックドイ
ンバータにおける第２のＰｃｈトランジスタの駆動能力
が第２のＮｃｈトランジスタの駆動能力よりも劣る場合
には、第２のＰｃｈトランジスタおよび第２のＮｃｈト
ランジスタに入力する一対の同期信号は、第２のＰｃｈ
トランジスタをオン動作させるロー期間が、第２のＮｃ
ｈトランジスタをオン動作させるハイ期間よりも長いこ
とを特徴としている。

【００２９】上記の構成によれば、例えば同期信号のロ
ー期間の幅をハイ期間の幅よりも長くすることで、例え
ば駆動能力が劣るトランジスタをＰｃｈトランジスタと
すれば、同期回路の駆動能力の劣るＰｃｈトランジスタ
がＯＮしている時間を長くすることができる。したがっ
て、ＰｃｈトランジスタがＯＮしている時間を調整する
ことで、同一トランジスタサイズの同期回路中のＰｃｈ
トランジスタとＮｃｈトランジスタとの駆動能力を整合
させることができる。これにより、同期回路の回路サイ
ズ（回路面積及び、レイアウト面積）を増大させること
なく、より大きな動作マージンを確保し、高速動作を可
能にする。

【００３０】また、本駆動方法を外部回路、即ち同期回
路とは別の回路で実現させれば、既存の回路構成、回路
サイズであってもより大きな動作マージンが確保でき、
高速動作を可能にすることができる。

【００３１】以上のことから、このような同期回路駆動
方法を画像表示装置に適用すれば、高速動作のためのシ
フトレジスタの多相化の必要がなくなり、回路規模も小
さくすることができる。

【００３２】請求項３の同期回路駆動方法は、請求項２
記載の同期回路駆動方法において、クロックドインバー
タにおける第２のＰｃｈトランジスタの駆動能力が第２
のＮｃｈトランジスタの駆動能力の１／２である場合に
は、第２のＰｃｈトランジスタおよび第２のＮｃｈトラ
ンジスタに入力する一対の同期信号は、第２のＰｃｈト
ランジスタをオン動作させるロー期間が、第２のＮｃｈ
トランジスタをオン動作させるハイ期間より２０％以上
長いことを特徴としている。

【００３３】上記の構成によれば、同期信号のロー期間
とハイ期間との長さが２０％以上異なることで、駆動能
力が異なるトランジスタのＯＮ時間の長さを十分に異な
るようにできる。したがって、同一トランジスタサイズ
の同期回路中の駆動能力の異なるトランジスタの駆動能
力を確実に整合させることができる。

【００３４】請求項４の同期信号制御回路は、請求項１
から３の何れか１項記載の同期回路駆動方法に記載され
た一対の同期信号を、前記同期回路駆動方法に記載され
たクロックドインバータにおける第２のＰｃｈトランジ
スタおよび第２のＮｃｈトランジスタに入力するために
生成する同期信号制御回路であって、一対の前記同期信
号を、周期が等しく位相が異なる複数の同期信号を組み
合わせることにより生成する同期信号生成手段を備える
ことを特徴としている。

【００３５】上記の構成によれば、同期信号同士を組合
せることにより、同一波形で位相が異なり、且つロー期
間とハイ期間との長さが異なる同期信号を生成すること
ができる。これにより、同期信号のロー期間とハイ期間
との長さを変えるために新たな制御信号を必要としない
で、同期回路での各トランジスタの駆動能力を整合させ
ることができるので、新たな制御信号を供給するための
回路を別に設ける必要がなくなる。

【００３６】請求項５の同期信号制御回路は、請求項４
記載の同期信号制御回路において、ロー期間およびハイ
期間の長さが等しく、かつ位相が１８０度異なる一対の
同期信号と、同期信号生成手段にて生成される一対の同
期信号とが入力され、何れか一方の一対の同期信号を出
力するように切り替える切替手段を備えたことを特徴と
している。

【００３７】上記の構成によれば、上記切替手段を備え
ていることで、低い周波数領域（同期信号を操作せずと
も十分に動作できるような周波数領域）において、同期
回路が高インピーダンスの開放状態となる期間が存在し
誤動作を引き起こす虞があるような場合には、通常の同
期信号を同期回路に出力することができるので、上記の
ような不具合の発生を回避することができる。

【００３８】請求項６の画像表示装置は、マトリクス状
に配列された画素電極と、これら画素電極を駆動するた
めのスイッチング素子と、表示データ用のデータドライ
バと、縦方向に走査するための走査ドライバとを備えた
画像表示装置において、上記データドライバおよび走査
ドライバのうち、少なくとも１つが請求項１から３の何
れか１項記載の同期回路駆動方法で駆動されるシフトレ
ジスタを備えたことを特徴としている。

【００３９】上記の構成によれば、データドライバおよ
び走査ドライバのうち、少なくとも１つが請求項１から
３の何れか１項記載の同期回路駆動方法で駆動されるシ
フトレジスタを備えていることで、画像表示装置は、十
分な動作マージンを得ることができ、高速動作が可能と
なる。

【００４０】請求項７の画像表示装置は、請求項６記載
の画像表示装置において、画素電極、スイッチング素
子、データドライバおよび走査ドライバが同一絶縁基板
上にモノリシックに形成されていることを特徴としてい
る。

【００４１】上記の構成によれば、画素電極、スイッチ
ング素子、データドライバおよび走査ドライバが同一絶
縁基板上にモノリシックに形成されていることで、画像
表示装置における駆動回路等の回路サイズを小さくする
ことができる。

【００４２】請求項８の画像表示装置は、請求項６また
は７記載の画像表示装置において、画素電極、スイッチ
ング素子、データドライバおよび走査ドライバのうち、
少なくともデータドライバおよび走査ドライバを構成す
る各素子が単結晶シリコン薄膜、もしくは多結晶シリコ
ン薄膜によって形成されていることを特徴としている。

【００４３】上記の構成によれば、従来の非晶質シリコ
ン薄膜を用いたトランジスタよりも大幅に移動度を得る
ことができるため、駆動回路や周辺回路等をも同一基板
上に形成、具備させることができ、この結果、実装効率
の向上、低コスト化を図ることができる。

【００４４】

【発明の実施の形態】〔実施の形態１〕本発明の一実施の形態について図１ないし図８に基づい
て説明すれば、以下の通りである。

【００４５】本実施の形態では、同期回路として、例え
ば半導体層として多結晶シリコン薄膜を使用した多結晶
シリコンＴＦＴ（Thin Film Transistor）を用いて構成
されたシフトレジスタ１（図１）について説明する。

【００４６】このシフトレジスタ１は、図１に示すよう
に、ＰチャネルＭＯＳ（Metal Oxide Semiconductor ）
トランジスタ（以下、Ｐｃｈトランジスタと称する）と
ＮチャネルＭＯＳトランジスタ（以下、Ｎｃｈトランジ
スタと称する）とからなるＣＭＯＳ回路、即ち複数のク
ロックドＣＭＯＳインバータ（ＣＩＮＶ）１・２・３・
４・…と、複数のＣＭＯＳインバータ（ＩＮＶ）１・２
・…とで構成されている。尚、上記Ｐｃｈトランジスタ
は、以下の全ての説明において、Ｎｃｈトランジスタと
同一サイズであればＮｃｈトランジスタに比べて駆動能
力が劣るものとする。

【００４７】シフトレジスタ１には、スタートパルスＳ
Ｐが入力されると共に、各ＣＭＯＳ回路であるＣＩＮＶ
１・２・３・４…とＩＮＶ１・２・…とを駆動させるク
ロックパルス信号ＣＫおよびＣＫの反転信号であるバー
ＣＫ（以下、同一波形で位相の異なる信号に対して／を
付記する、即ちバーＣＫは／ＣＫとなる）、あるいはク
ロックパルス信号ＣＫ’および／ＣＫ’が入力される。
このクロックパルス信号ＣＫ、／ＣＫは、図２に示すよ
うに、ロー期間とハイ期間との幅が等しい波形であり、
クロックパルス信号ＣＫ’、／ＣＫ’は、上記のクロッ
クパルス信号ＣＫ、／ＣＫを変換して、ロー期間とハイ
期間との幅が異なる波形である。尚、ＣＫ、／ＣＫから
ＣＫ’、／ＣＫ’への変換については、後述する。

【００４８】シフトレジスタ１は、図４に示すように、
ＣＩＮＶ１・２とＩＮＶ１とで１段を構成している。即
ち、２つのＣＩＮＶと１つのＩＮＶで１つの段を構成
し、図１に示すように、スタートパルス信号であるＳＰ
の入力線上に各段が直列に接続され、各々の段に独立し
てＣＫ、／ＣＫあるいはＣＫ’、／ＣＫ’が入力される
ようになっている。

【００４９】上記ＣＩＮＶの一般的な回路構成について
図６および図７（ａ）を参照しながら説明する。尚、図
６は、ＣＩＮＶの論理記号を示し、図７（ａ）は、ＣＩ
ＮＶの回路図を示す。

【００５０】ＣＩＮＶは、図７（ａ）に示すように、Ｐ
ｃｈトランジスタＰ１とＮｃｈトランジスタＮ１とで構
成されるＣＭＯＳインバータ（ＩＮＶ）を有し、同期信
号としてのクロックパルス信号φの入力によってＯＮ・
ＯＦＦするスイッング素子としてのＰｃｈトランジスタ
Ｐ２をバイアス源Ｖｄｄ（高電位電源）とＩＮＶとの間
に設けると共に、上記φの反転信号としての反転同期信
号バーφ（以下、／φとする）の入力によってＯＮ・Ｏ
ＦＦするスイッチング素子としてのＮｃｈトランジスタ
Ｎ２をバイアス源ＶＳＳ（低電位電源）と上記ＩＮＶと
の間に設けた回路である。つまり、上記ＣＩＮＶは、入
力信号ａがφに同期して出力信号ｂに反転して取り出せ
る回路、即ち同期化ＣＭＯＳインバータを形成してい
る。

【００５１】いま、“Ｈ”のφがＮｃｈトランジスタＮ
２に供給されると、ＰｃｈトランジスタＰ２には、
“Ｌ”の／φが供給され、ＮｃｈトランジスタＮ２およ
びＰｃｈトランジスタＰ２は同時にＯＮし、Ｎｃｈトラ
ンジスタＮ１とＰｃｈトランジスタＰ１とで構成される
ＩＮＶは普通のインバータとして、入力信号ａを出力信
号ｂに反転させる。この状態をＣＩＮＶのＯＮ状態とす
る。

【００５２】一方、“Ｌ”のφがＮｃｈトランジスタＮ
２に供給されると、ＰｃｈトランジスタＰ２には、
“Ｈ”の／φが供給され、ＮｃｈトランジスタＮ２およ
びＰｃｈトランジスタＰ２は同時にＯＦＦし、Ｎｃｈト
ランジスタＮ１とＰｃｈトランジスタＰ１とで構成され
るＩＮＶは、バイアス源Ｖｄｄ、Ｖｓｓから切り離さ
れ、出力信号ｂは高インピーダンスとなる。この状態を
ＣＩＮＶのＯＰＥＮ状態とする。

【００５３】ここで、上記シフトレジスタ１の動作につ
いて、図４および図５を参照しながら以下に説明する。
尚、本説明では、クロックパルス信号として上記したＣ
Ｋおよび／ＣＫが入力される場合について説明し、シフ
トレジスタ１の動作としてはＣＩＮＶ１・２とＩＮＶ１
とで構成される段について説明する。また、本説明で
は、ＣＩＮＶ１・２がクロックパルス信号ＣＫ、／ＣＫ
によって駆動することから、図５に示すように、クロッ
クパルス信号ＣＫ、／ＣＫのロー期間あるいはハイ期間
に対応した期間を１区間として、それぞれの区間毎に図
４に示す端子Ａおよび端子Ｂでの信号状態について説明
する。

【００５４】始めに、区間（１）では、図５に示すよう
に、ＣＫが“Ｈ”であり、／ＣＫが“Ｌ”であるので、
ＣＩＮＶ１はＯＮ状態、ＣＩＮＶ２はＯＰＥＮ状態とな
っている。ここで、ＯＮ状態とは、上記したようにＣＩ
ＮＶが反転回路（インバータ）として動作している状態
を示し、ＯＰＥＮ状態とは、上記したようにＣＩＮＶの
出力信号が高インピーダンスの状態、即ちＣＩＮＶがイ
ンバータとして動作しない状態（開放状態）を示してい
る。

【００５５】したがって、区間（１）では、ＣＩＮＶ２
がＯＰＥＮ状態、ＳＰが“Ｌ”であるので、シフトレジ
スタ１での信号の経路は、ＳＰ（“Ｌ”）→ＣＩＮＶ１
（“Ｈ”）→端子Ａ（“Ｈ”）→ＩＮＶ１（“Ｌ”）→
端子Ｂ（“Ｌ”）となる。尚、カッコ内の“Ｈ”、
“Ｌ”は、それぞれの部材および端子から出力される信
号の状態を示すものであり、以下の説明においても同様
とする。

【００５６】次に、区間（２）では、ＣＫが“Ｌ”であ
り、／ＣＫが“Ｈ”であるので、ＣＩＮＶ１はＯＰＥＮ
状態、ＣＩＮＶ２はＯＮ状態となっている。この区間
（２）では、端子Ｂに接続される次段のＣＩＮＶ３（図
１）はＯＮ状態となっているので、端子Ｂからの信号は
次段に転送される。

【００５７】したがって、区間（２）では、ＣＩＮＶ１
がＯＰＥＮ状態、端子Ｂが“Ｌ”であるので、シフトレ
ジスタ１での信号の経路は、端子Ｂ（“Ｌ”）→ＣＩＮ
Ｖ２（“Ｈ”）→端子Ａ（“Ｈ”）→ＩＮＶ１
（“Ｌ”）→端子Ｂ（“Ｌ”）となる。

【００５８】次いで、区間（３）では、ＣＫが“Ｈ”で
あり、／ＣＫが“Ｌ”であるので、ＣＩＮＶ１はＯＮ状
態、ＣＩＮＶ２はＯＰＥＮ状態となっている。この区間
（３）では、再びＳＰがＣＩＮＶ１に入力されるように
なる。

【００５９】したがって、区間（３）では、ＣＩＮＶ２
がＯＰＥＮ状態、ＳＰが“Ｈ”であるので、シフトレジ
スタ１での信号の経路は、ＳＰ（“Ｈ”）→ＣＩＮＶ１
（“Ｌ”）→端子Ａ（“Ｌ”）→ＩＮＶ１（“Ｈ”）→
端子Ｂ（“Ｈ”）となる。

【００６０】次に、区間（４）では、ＣＫが“Ｌ”であ
り、／ＣＫが“Ｈ”であるので、ＣＩＮＶ１はＯＰＥＮ
状態、ＣＩＮＶ２はＯＮ状態となっている。この区間
（４）では、端子Ｂに接続される次段のＣＩＮＶ３（図
１）はＯＮ状態となっているので、端子Ｂからの信号は
次段に転送される。

【００６１】したがって、区間（４）では、ＣＩＮＶ１
がＯＰＥＮ状態、端子Ｂが“Ｈ”であるので、シフトレ
ジスタ１での信号の経路は、端子Ｂ（“Ｈ”）→ＣＩＮ
Ｖ２（“Ｌ”）→端子Ａ（“Ｌ”）→ＩＮＶ１
（“Ｈ”）→端子Ｂ（“Ｈ”）となる。

【００６２】また、区間（５）以降は、ＳＰが“Ｌ”と
なっているので、シフトレジスタ１は、上記した区間
（１）・（２）と同様の動作を行う。したがって、上記
したシフトレジスタ１は、入力信号であるＳＰの状態、
即ち“Ｈ”であるか“Ｌ”であるかによって、区間
（１）・（２）あるいは区間（３）・（４）のいずれか
の動作を行うようになっている。

【００６３】また、シフトレジスタ１には、図１に示す
ように、シフトレジスタ１に入力されるクロックパルス
信号ＣＫ、／ＣＫのハイ期間とロー期間の長さの比を変
える同期信号制御回路２がスイッチ回路３を介して接続
されている。このスイッチ回路３は、ハイ期間とロー期
間の長さの比を変えないクロックパルス信号ＣＫ、／Ｃ
Ｋをそのままシフトレジスタ１に出力するか、同期信号
制御回路２にてハイ期間とロー期間の長さの比が変換さ
れたクロックパルス信号ＣＫ’、／ＣＫ’をシフトレジ
スタ１に出力するかを切り替える回路である。尚、この
スイッチ回路３の切り替えは、図示しない制御信号がス
イッチ回路３に入力されることによって行われる。

【００６４】同期信号制御回路２は、図１に示すよう
に、２つのＮＯＲゲート（ＮＯＲ１・ＮＯＲ２）と１つ
のインバータ（ＩＮＶ）を具備した構成である。即ち、
ＮＯＲゲートのうち一方のＮＯＲ１には、クロックパル
ス信号ＣＫが入力されると共に、ＣＫと同波形、且つ位
相の異なる制御信号Ｘが入力され、ハイ期間とロー期間
の長さの比が異なるＣＫ’を出力するようになってお
り、また、他方のＮＯＲ２には、クロックパルス信号／
ＣＫが入力されると共に、ＩＮＶにて反転された上記制
御信号Ｘの反転信号であるバーＸ（／Ｘ）が入力され、
上記ＣＫ’と同波形、且つ位相の異なる／ＣＫ’を出力
するようになっている。

【００６５】したがって、同期信号制御回路２は、例え
ば図２に示すように、同波形、且つ位相が１８０°ずれ
た関係にあるクロックパルス信号ＣＫ、／ＣＫを、ＣＫ
と同波形、且つ位相が９０°ずれた制御信号Ｘおよびそ
の反転信号である制御信号／Ｘによって、ハイ期間を短
く、ロー期間を長くしたＣＫ’、／ＣＫ’を生成するよ
うになっている。

【００６６】つまり、同期信号制御回路２では、ＣＫ、
／ＣＫの位相を制御し、周波数を変化させずにＣＫ、／
ＣＫのハイ期間を短く、ロー期間を長くするようになっ
ている。これにより、Ｎｃｈトランジスタに比べて駆動
能力の劣るＰｃｈトランジスタがＯＮしている時間を長
くとることのできる波形を生成できる。ここで、上記駆
動能力とは、同一負荷と同一チャネル幅のＰｃｈトラン
ジスタ、Ｎｃｈトランジスタについて、Ｎｃｈトランジ
スタが“Ｈ”から“Ｌ”、Ｐｃｈトランジスタが“Ｌ”
から“Ｈ”に駆動するときの時間の逆数をいう。

【００６７】例えば、Ｐｃｈトランジスタの駆動能力が
Ｎｃｈトランジスタの駆動能力の１／２であった場合、
同期信号のハイ期間とロー期間の長さの比を１：２とす
ることで、駆動能力の整合を同一のトランジスタサイズ
（チャネル幅Ｗとチャネル長Ｌとの比、即ちＷ／Ｌ）で
行うことができる。

【００６８】つまり、一般にＰｃｈトランジスタとＮｃ
ｈトランジスタとの駆動能力を比較した場合、Ｐｃｈト
ランジスタのほうがＮｃｈトランジスタに比べてチャネ
ル幅Ｗ当たりの駆動能力が小さいので、同期信号（Ｃ
Ｋ、／ＣＫ）のハイ期間とロー期間の長さの比を１：２
（ＣＫ’、／ＣＫ’）とすることでＰｃｈトランジスタ
のＯＮ時間をＮｃｈトランジスタに比べて長くし、Ｐｃ
ｈトランジスタとＮｃｈトランジスタの駆動能力の整合
を行っている。

【００６９】したがって、Ｐｃｈトランジスタの駆動能
力がＮｃｈトランジスタの駆動能力の１／２であった場
合、ハイ期間とロー期間の長さの比を１：２の波形の同
期信号によってＰｃｈトランジスタおよびＮｃｈトラン
ジスタを駆動することで、従来のようにハイ期間とロー
期間の長さが等しい波形の同期信号で駆動する場合のよ
うに、トランジスタサイズによって駆動能力を整合する
必要がなくなる。

【００７０】これにより、従来のＰｃｈトランジスタと
Ｎｃｈトランジスタとで構成されるＣＭＯＳ回路と同じ
駆動速度とした場合には、駆動能力の整合のためにＰｃ
ｈトランジスタのサイズを大きくする必要がないので、
従来よりも小さなＣＭＯＳ回路を得ることができ、ま
た、従来のＣＭＯＳ回路と同じ大きさとした場合には、
駆動速度の早いＮｃｈトランジスタのＣＭＯＳ回路に占
める割合を大きくすることができるので、動作マージン
を稼ぐことができ、この結果、回路の高速動作が可能と
なる。

【００７１】また、図３に示すグラフには、Ｐｃｈトラ
ンジスタの駆動能力がＮｃｈトランジスタの駆動能力の
１／２であった場合のシフトレジスタの最高動作周波数
と同期信号のハイ期間とロー期間の長さの比との相関を
示す。但し、図において、縦軸は最高動作周波数を、横
軸はハイ期間とロー期間の長さの異なる割合とし、ハイ
期間とロー期間とが何％異なるかを示すものである。上
記のハイ期間とロー期間の長さの異なる割合は、以下の
式（Ｉ）によって求められる。

【００７２】（ロー期間−ハイ期間）／ロー期間×１００（％）・・・・・・（Ｉ）例えば、ロー期間とハイ期間の比が６：４であれば、
（６−４）／４×１００＝５０（％）となる。

【００７３】図３に示すように、横軸の０％は、ハイ期
間とロー期間との長さが等しい同期信号を示しており、
この点での最高動作周波数ｆは、約８．３ＭＨｚであ
り、２０％を越えた時点から最高動作周波数ｆの増大が
顕著になっていることが分かる。そして、ハイ期間とロ
ー期間の比がほぼ１：２となる点（６６．６７％付近）
が最大となっており、このときの最大動作周波数は約
９．５ＭＨｚである。

【００７４】これらのことから、Ｐｃｈトランジスタの
駆動能力がＮｃｈトランジスタの駆動能力の１／２の場
合、ハイ期間とロー期間の長さの異なる割合が２０％以
上になるとシフトレジスタの最高動作周波数ｆの増大が
顕著となり、より好ましくは５０％以上あれば、ハイ期
間とロー期間との長さが等しい同期信号で駆動した場合
よりもシフトレジスタの最高動作周波数ｆの増大が顕著
となっていることが分かる。

【００７５】また、上記の同期信号のハイ期間とロー期
間との長さの比は、同期信号制御回路２に入力される制
御信号Ｘの位相を変化させることにより自由に変えるこ
とができ、これによって、Ｐｃｈトランジスタの駆動能
力とＮｃｈトランジスタの駆動能力との比に応じて容易
にＣＭＯＳ回路の駆動動作の最適化を図ることができ
る。即ち、ＣＭＯＳ回路からなるシフトレジスタの最高
動作周波数ｆを最大にすることができる。

【００７６】したがって、Ｐｃｈトランジスタの駆動能
力がＮｃｈトランジスタの駆動能力の１／２の場合のみ
ならず、Ｐｃｈトランジスタの駆動能力がＮｃｈトラン
ジスタの駆動能力よりも劣れば、その駆動能力の比が例
えば２／３や１／３等であっても、制御信号Ｘの位相を
変えるだけで容易に、Ｐｃｈトランジスタの駆動能力と
Ｎｃｈトランジスタとの駆動能力との比に応じて容易に
ＣＭＯＳ回路の駆動能力の最適化を図ることができる。

【００７７】また、シフトレジスタ１を図２に示すよう
な同期信号であるクロックパルス信号ＣＫ’、／ＣＫ’
で駆動した場合、低い周波数領域（同期信号を操作せず
とも十分に動作できるような周波数領域）においては、
図１に示すシフトレジスタ１のＣＩＮＶ１とＣＩＮＶ
２、あるいはＣＩＮＶ３とＣＩＮＶ４が同時にＯＦＦ状
態、即ち高インピーダンスの開放状態となる期間が存在
し誤動作を引き起こす虞がある。

【００７８】このような低い周波数領域では、スイッチ
回路３を操作することによって、同期信号制御回路２に
てクロックパルス信号ＣＫ、／ＣＫを変換して得られる
ＣＫ’、／ＣＫ’をシフトレジスタ１に入力することな
く、ハイ期間とロー期間との長さが同じであるＣＫ、／
ＣＫを直接シフトレジスタ１に入力するようにすれば、
上記の不具合を回避することができる。

【００７９】また、上記のような低い周波数領域でシフ
トレジスタ１を動作させない場合、即ちシフトレジスタ
１のＣＩＮＶ１とＣＩＮＶ２、あるいはＣＩＮＶ３とＣ
ＩＮＶ４が同時にＯＦＦ状態、即ち高インピーダンスの
開放状態となる期間が極めて短時間で、誤動作を引き起
こす可能性が無い場合には、スイッチ回路３を省いても
良い。

【００８０】以上のことから、本発明の同期回路駆動方
法においては、同期回路であるシフトレジスタ１の駆動
能力の整合、即ちシフトレジスタ１を構成するＣＭＯＳ
回路であるＣＩＮＶのＰｃｈトランジスタやＮｃｈトラ
ンジスタの駆動能力の整合のために、従来のようにトラ
ンジスタサイズを操作するのではなく、トランジスタの
ＯＮ時間を操作するようになっている。

【００８１】つまり、本同期回路駆動方法では、ＣＩＮ
ＶのＮｃｈトランジスタよりも駆動能力の劣るＰｃｈト
ランジスタのＯＮ期間を長くすることで、同一トランジ
スタサイズ（Ｗ／Ｌ）のＮｃｈトランジスタとＰｃｈト
ランジスタの駆動能力の整合を行っている。

【００８２】このため、本同期回路駆動方法を用いるこ
とにより、ＣＩＮＶの回路図を示した図７（ａ）におい
て、ＰｃｈトランジスタＰ１とＰｃｈトランジスタＰ２
を、ＮｃｈトランジスタＮ１とＮｃｈトランジスタＮ２
のトランジスタサイズと同サイズで設計することがで
き、単純にトランジスタのＷのみを従来の駆動方法にお
ける設計と比較すると、本願におけるＣＩＮＶのサイズ
は、図７（ｂ）に示すように、４／６のサイズとなる。
即ち、ＰｃｈトランジスタとＮｃｈトランジスタとの駆
動能力の比が１：２であるときにトランジスタの駆動能
力の整合を行った場合、従来のＣＩＮＶではトランジス
タの幅は６Ｗであり、本願のＣＩＮＶではトランジスタ
の幅は４Ｗであるので、本願におけるＣＩＮＶのサイズ
は、４Ｗ／６Ｗ＝４／６のサイズとなる。

【００８３】また、シフトレジスタの１段当たりに必要
なＣＩＮＶは通常２個とされ、また、シフトレジスタを
画像表示装置等に用いる場合では、シフトレジスタの段
数は、数百程度のものが一般的であり、このようなシフ
トレジスタでは、ＣＩＮＶの数も多くなる。したがっ
て、本同期回路駆動方法を適用すれば、上記のような画
像表示装置に用いられるシフトレジスタの大きさを従来
の駆動方法を適用したシフトレジスタよりも大幅に小さ
くすることができるので、シフトレジスタを用いた回路
サイズを大幅に縮小することができる。

【００８４】尚、本実施の形態では、同期信号制御回路
２に制御信号Ｘを入力し、同期信号制御回路２内部に設
けられたＩＮＶによって制御信号Ｘの反転信号／Ｘを得
ているが、上記のＩＮＶを省略し、外部から別々に制御
信号Ｘ、／Ｘを直接同期信号制御回路２のＮＯＲ１・Ｎ
ＯＲ２に入力すようにしても良い。

【００８５】また、本実施の形態では、図１に示すよう
に、同期信号制御回路２とスイッチ回路３とは別々の回
路で形成されているが、これに限定するものではなく、
例えば、上記同期信号制御回路２にスイッチ回路３と同
一の機能を持たせた回路を使用しても良い。例えば図８
に示すように、前記した同期信号制御回路２に備えられ
たＮＯＲ１・ＮＯＲ２・ＩＮＶに、ＡＮＤ１・ＡＮＤ２
が加えられた同期信号制御回路１１であっても良い。
尚、ここで、ＣＫ、／ＣＫ、ＣＫ’、／ＣＫ’、Ｘは、
図１に示すものと同じとする。

【００８６】上記同期信号制御回路１１のＮＯＲ１は、
同期信号としてのクロックパルス信号ＣＫが入力される
と共に、ＡＮＤ１からの出力信号が入力されて、／ＣＫ
あるいは上記したハイ期間とロー期間の長さが異なるク
ロックパルス信号ＣＫ’を出力するようになっている。
また、同期信号制御回路１１のＮＯＲ２は、同期信号と
してクロックパルス信号／ＣＫが入力されると共に、Ａ
ＮＤ２からの出力信号が入力されて、ＣＫあるいは上記
クロックパルス信号ＣＫ’と同一波形で位相の異なる／
ＣＫ’を出力するようになっている。

【００８７】上記ＡＮＤ１には、制御信号Ｘが入力され
ると共に、切替信号Ｓが入力されるようになっており、
また、ＡＮＤ２には、ＩＮＶにて極性が反転された制御
信号／Ｘが入力されると共に、切替信号Ｓが入力される
ようになっている。但し、切替信号Ｓは、ハイ固定か、
ロー固定の信号、即ち、常に“Ｈ”の信号か、常に
“Ｌ”の信号かである。

【００８８】切替信号Ｓがハイ固定時には、ＡＮＤ１で
は、制御信号Ｘに応じて“Ｈ”の信号と“Ｌ”の信号と
を交互にＮＯＲ１に出力するようになっており、また、
ＡＮＤ２では、制御信号Ｘの反転信号／Ｘに応じて
“Ｌ”の信号と“Ｈ”の信号とを交互にＮＯＲ２に出力
するようになっている。

【００８９】したがって、切替信号Ｓがハイ固定時に
は、ＮＯＲ１およびＮＯＲ２は制御信号Ｘおよび／Ｘに
よってＣＫおよび／ＣＫをロー期間とハイ期間の異なる
信号に変換して出力するようになっている。即ち、上記
ＮＯＲ１からは／ＣＫ’が出力され、ＮＯＲ２からはＣ
Ｋ’が出力される。よって、同期信号制御回路１１で
は、切替信号Ｓがハイ固定時に、ＣＫおよび／ＣＫを上
記した図１に示す同期信号制御回路２によってＣＫ’お
よび／ＣＫ’に変換してシフトレジスタ１に出力した状
態と同じとなっている。

【００９０】一方、切替信号Ｓがロー固定時には、ＡＮ
Ｄ１では、制御信号Ｘの信号レベルに関係なく、常に
“Ｌ”の信号がＮＯＲ１に出力されるようになってお
り、また、ＡＮＤ２においても、制御信号Ｘの反転信号
／Ｘの信号レベルの関係なく、常に“Ｌ”の信号がＮＯ
Ｒ２に出力されるようになっている。

【００９１】したがって、切替信号Ｓがロー固定時に
は、ＮＯＲ１およびＮＯＲ２はインバータとして動作す
るようになっている。即ち、ＮＯＲ１からは入力された
ＣＫの極性を反転させた／ＣＫを出力するようになって
おり、また、ＮＯＲ２からは入力された／ＣＫの極性を
反転させたＣＫを出力するようになっている。よって、
同期信号制御回路１１では、切替信号がロー固定時に、
ＣＫおよび／ＣＫを上記した図１に示す同期信号制御回
路２を介さずに直接シフトレジスタ１に出力した状態と
同じとなっている。

【００９２】また、上記したようなＣＫおよび／ＣＫを
ＣＫ’および／ＣＫ’に切り替える回路（スイッチ回路
３、同期信号制御回路１１）以外にアナログスイッチ等
を使用しても良く、ＣＫとＣＫ’、／ＣＫと／ＣＫ’の
切替を行うものであれば、如何なる構成のものであって
も良い。

【００９３】また、本実施の形態での同期回路駆動方法
は、同期回路としてシフトレジスタ１に適用した場合に
ついて説明したが、これに限定するものではなく、回路
を構成するＰｃｈトランジスタとＮｃｈトランジスタと
の駆動能力に差があれば如何なる同期回路においても適
用可能であり、また同期信号制御回路２においても、駆
動能力が劣るチャネルのトランジスタをＯＮできる時間
が長くなるように同期信号を生成できる機能を有するも
のであれば、如何なる構成であっても良い。

【００９４】さらに、本実施の形態では、同期回路であ
るシフトレジスタ１の半導体層を多結晶シリコン薄膜を
使用しているが、これに限定するものではなく、例えば
単結晶シリコンであっても、アモルファスシリコンであ
っても、本同期信号駆動方法を適用することができる。

【００９５】〔実施の形態２〕本発明の他の実施の形態について図９および図１０に基
づいて説明すれば、以下の通りである。尚、説明の便宜
上、前記実施の形態１と同一機能を有する部材には、同
一の番号を付記すると共に、前記実施の形態１と同一の
内容の信号には同一の記号を付記し、その説明は省略す
る。

【００９６】本実施の形態では、前記実施の形態１の図
１に示す同期信号制御回路２に代えて、図９に示す同期
信号制御回路２１について説明する。

【００９７】同期信号制御回路２１は、図９に示すよう
に、２つのＮＯＲゲート（ＮＯＲ１・ＮＯＲ２）を具備
した構成である。即ち、ＮＯＲゲートのうち一方のＮＯ
Ｒ１には、クロックパルス信号ＣＫが入力されると共
に、制御信号Ｙが入力され、ハイ期間とロー期間の長さ
の比が異なる／ＣＫ’を出力するようになっており、ま
た、他方のＮＯＲ２には、クロックパルス信号／ＣＫが
入力されると共に、制御信号Ｙが入力され、上記ＣＫ’
と同波形、且つ位相の異なるＣＫ’を出力するようにな
っている。

【００９８】上記ＮＯＲゲートは、入力される２つの信
号が共に“Ｌ”のとき“Ｈ”の信号として出力するよう
になっていることから、上記制御信号Ｙは、例えば図１
０に示すように、ＣＫおよび／ＣＫのロー期間のほぼ中
央でＣＫおよび／ＣＫのロー期間よりも短い“Ｌ”の期
間を有し、制御信号Ｙの“Ｌ”とＣＫおよび／ＣＫの
“Ｌ”とが重なるような波形の信号となっている。した
がって、ＮＯＲ１では、ＣＫが“Ｌ”で制御信号Ｙが
“Ｌ”のとき／ＣＫ’を出力し、ＮＯＲ２では、／ＣＫ
が“Ｌ”で制御信号Ｙは“Ｌ”のときＣＫ’を出力する
ようになっている。

【００９９】したがって、同期信号制御回路２１は、図
１０に示すように、同波形、且つ位相が１８０°ずれた
関係にあるクロックパルス信号ＣＫ、／ＣＫを、上記し
たような制御信号Ｙによって、ハイ期間を短く、ロー期
間を長くしたＣＫ’、／ＣＫ’を生成するようになって
いる。

【０１００】つまり、同期信号制御回路２１では、Ｃ
Ｋ、／ＣＫの位相を制御し、周波数を変化させずにＣ
Ｋ、／ＣＫのハイ期間を短く、ロー期間を長くするよう
になっている。これにより、Ｎｃｈトランジスタに比べ
て駆動能力の劣るＰｃｈトランジスタがＯＮしている時
間を長くとることのできる波形を生成できる。

【０１０１】また、制御信号Ｙのハイ期間とロー期間の
長さの比を変えることにより、同期信号であるＣＫ’、
／ＣＫ’のハイ期間とロー期間の長さの比を変えること
ができる。

【０１０２】また、前記実施の形態１では、ＣＫおよび
／ＣＫからＣＫ’および／ＣＫ’を得るために、同期信
号制御回路２内に制御信号Ｘを反転させるＩＮＶを設け
るか、外部から制御信号Ｘと／ＸとをそれぞれＮＯＲ１
・ＮＯＲ２に入力する必要があったが、本実施の形態で
は、制御信号Ｙのみで良いので、同期信号制御回路２１
内にＩＮＶを設けなくとも、ＣＫおよび／ＣＫからＣ
Ｋ’および／ＣＫ’を得ることができる。したがって、
同期信号制御回路２１における回路構成を簡略化するこ
とができるので、装置の小型化を図ることができる。

【０１０３】また、前記実施の形態１で説明した図８に
示すように、同期信号制御回路２とスイッチ回路３とを
含めた回路構成である同期信号制御回路１１において
も、制御信号Ｘを制御信号Ｙに代えることで、ＩＮＶを
省略することができるので、回路の簡素化が図れる。

【０１０４】〔実施の形態３〕本発明のさらに他の実施の形態について図１１ないし図
１４に基づいて説明すれば、以下の通りである。尚、本
実施の形態では、同期回路を複数備えた同期回路群とし
て、例えば画像表示装置に用いられるデータドライバ
（シフトレジスタ４相の場合）に本発明を適用するもの
である。

【０１０５】上記データドライバは、図１１に示すよう
に、４相のシフトレジスタ３１〜３４と、サンプル・ホ
ールド回路３５と、同期信号制御回路３６とを備えてい
る。

【０１０６】上記シフトレジスタ３１〜３４は、それぞ
れが例えば前記実施の形態１の図１に示すシフトレジス
タ１と同じ回路構成となっており、シフトレジスタ３１
には、同期信号としてのクロックパルス信号およびその
反転信号であるＣＫ１および／ＣＫ１の変換後のＣＫ
１’および／ＣＫ１’、サンプリング開始信号であるＳ
Ｐ１が入力され、シフトレジスタ３２には、ＣＫ２およ
び／ＣＫ２の変換後のＣＫ２’および／ＣＫ２’、ＳＰ
２が入力され、シフトレジスタ３３には、ＣＫ３および
／ＣＫ３の変換後のＣＫ３’および／ＣＫ３’、ＳＰ３
が入力され、シフトレジスタ３４には、ＣＫ４および／
ＣＫ４の変換後のＣＫ４’および／ＣＫ４’、ＳＰ４が
入力され、これらの信号に基づいてシフトレジスタ３１
〜３４は、それぞれサンプリングパルスを生成し、サン
プル・ホールド回路３５に出力するようになっている。

【０１０７】サンプル・ホールド回路３５では、上記各
サンプリングパルスに基づいて、表示用データＤ１・Ｄ
２・Ｄ３・Ｄ４がサンプリングされる。その後、サンプ
ル・ホールド回路３６は、転送信号であるＴＲＦによっ
てサンプリングした表示用データＤ１・Ｄ２・Ｄ３・Ｄ
４をデータ信号線に出力するようになっている。

【０１０８】また、上記したようにシフトレジスタ３１
〜３４には、同期信号としての各クロックパルス信号Ｃ
Ｋ１、／ＣＫ１、ＣＫ２、／ＣＫ２、・・・・の変換後
のＣＫ１’／ＣＫ１’、ＣＫ２’、／ＣＫ２’、・・・
・が入力するようになっているが、この変換は、上記同
期信号制御回路３６にて行われる。

【０１０９】同期信号制御回路３６は、例えば図１２に
示すように、８個のＮＯＲゲート（ＮＯＲ１〜ＮＯＲ
８）を具備した構成となっており、上記の各クロックパ
ルス信号ＣＫ１、／ＣＫ１、・・・がそれぞれ２本ずつ
入力されることで、ＣＫ１’、／ＣＫ１’を出力するよ
うになっている。

【０１１０】即ち、ＮＯＲ１は、ＣＫ１、ＣＫ２が入力
されることで、／ＣＫ１’を出力し、ＮＯＲ２は、ＣＫ
２、ＣＫ３が入力されることで、／ＣＫ２’を出力し、
ＮＯＲ３は、ＣＫ３、ＣＫ４が入力されることで、／Ｃ
Ｋ３’を出力し、ＮＯＲ４は、ＣＫ４、／ＣＫ１が入力
されることで、／ＣＫ４’を出力するようになってい
る。

【０１１１】また、ＮＯＲ５は、／ＣＫ１、／ＣＫ２が
入力されることで、ＣＫ１’を出力し、ＮＯＲ６は、／
ＣＫ２、／ＣＫ３が入力されることで、ＣＫ２’を出力
し、ＮＯＲ７は、／ＣＫ３、／ＣＫ４が入力されること
で、ＣＫ３’を出力し、ＮＯＲ８は、／ＣＫ４、ＣＫ１
が入力されることで、ＣＫ４’を出力するようになって
いる。

【０１１２】このときの、上記各信号のタイミングチャ
ートは、図１３に示すようになる。この場合、各同期信
号ＣＫｎ（ｎ＝１、２、３、４）が隣接信号に対し、位
相差が４５°として設定されており、同図においては原
信号ＣＫｎの３／４のハイ期間を有する同期信号ＣＫ
ｎ’を生成するようになっている。

【０１１３】つまり、ＮＯＲゲートでは、入力される２
本の信号が何れも“Ｌ”のとき、“Ｈ”の信号を出力す
るようになっているので、隣接信号の位相を４５°ずら
すことによって、入力される２本の信号の“Ｌ”が重な
る期間が、それぞれの信号の“Ｌ”の期間の３／４の期
間の“Ｈ”を有する信号を生成することができる。

【０１１４】このように、上記構成の同期信号制御回路
３６によれば、クロックパルス信号ＣＫ１、ＣＫ２等の
うち２本の信号を組み合わせることで、ＣＫ１’、ＣＫ
２’等のハイ期間を制御することができる。したがっ
て、前記した実施の形態１および２にて説明したように
外部から制御信号Ｘおよび制御信号Ｙを同期信号制御回
路３６に入力しなくても、クロックパルス信号のハイ期
間を制御することができる。

【０１１５】例えば、図１４（ａ）に示すように、ＮＯ
Ｒゲートにおいて、／ＣＫ１と、／ＣＫ１との位相差が
９０°である／ＣＫ３とを入力すれば、互いに“Ｌ”と
なる期間は、原信号（／ＣＫ１、／ＣＫ３）のロー期間
の１／２の大きさとなり、この結果、原信号の１／２の
ハイ期間を有するクロックパルス信号ＣＫ１’’を生成
することができる。

【０１１６】また、図１４（ｂ）に示すように、ＮＯＲ
ゲートにおいて、／ＣＫ１と、／ＣＫ１との位相差が１
３５°である／ＣＫ４とを入力すれば、互いに“Ｌ”と
なる期間は、原信号（／ＣＫ１、／ＣＫ４）のロー期間
の１／４の大きさとなり、この結果、原信号の１／４の
ハイ期間を有するクロックパルス信号ＣＫ１’’’を生
成することができる。

【０１１７】したがって、多相であればあるほど、位相
差の異なる信号の組合せが増えハイ期間の変更の自由度
が増大する。

【０１１８】尚、本実施の形態では、Ｐｃｈトランジス
タの駆動能力がＮｃｈトランジスタの駆動能力よりも劣
る場合について説明しているが、例えばＮｃｈトランジ
スタの駆動能力がＰｃｈトランジスタの駆動能力よりも
劣る場合には、ハイ期間がロー期間よりも長い信号を生
成することで駆動能力の整合を行うことができる。

【０１１９】このようにハイ期間がロー期間よりも長い
信号を生成するには、図１２に示す同期信号制御回路３
６のＮＯＲ１〜ＮＯＲ８をＮＡＮＤゲート（ＮＡＮＤ１
〜ＮＡＮＤ８）に置き換えることで実現できる。例え
ば、ＣＫ１と、ＣＫ１との位相差が４５°のＣＫ２との
ＮＡＮＤをとることで、ロー期間が原信号（ＣＫ１、Ｃ
Ｋ４）の３／４となる信号を生成することができる。同
様にＣＫ２とＣＫ３、ＣＫ３とＣＫ４と、ＣＫ４と／Ｃ
Ｋ１とで、それぞれロー期間が原信号の３／４となる信
号を生成することができる。また、この場合も、各信号
（ＣＫ１、ＣＫ２等）の組合せを変えることで原信号の
１／２あるいは１／４等のロー期間を有する信号、即ち
ハイ期間がロー期間よりも長い信号を生成することがで
きる。

【０１２０】また、本実施の形態では、同期回路として
シフトレジスタについて説明したが、これに限定される
ものではなく、ＰｃｈトランジスタとＮｃｈトランジス
タとの駆動能力に差があれば、他のいかなる同期回路に
おいても、また何相であっても適用することができる。
また、同期信号制御回路３６においても、駆動能力が劣
る側のチャネルのトランジスタがＯＮ状態となる時間を
長くできるような同期信号が生成できる機能を有するも
のであれば、いかなる回路構成のものを使用しても良
い。

【０１２１】〔実施の形態４〕本発明のさらに他の実施の形態について図１５に基づい
て説明すれば、以下の通りである。尚、本実施の形態で
は、前記実施の形態３で述べた同期信号制御回路３６を
備えたデータドライバを有する画像表示装置を構成した
場合について説明する。

【０１２２】本実施の形態に係る画像表示装置は、図１
５に示すように、表示素子としての画素アレイ４５を有
しており、この画素アレイ４５には、表示用データを転
送する複数のデータ信号線４３…とこれらデータ信号線
４３…に交差する複数の走査信号線４４…との各交差部
に設けられた画像を表示するための画素（画素電極）１
０４…がマトリクス状に配置されている。尚、画素１０
４については、従来の技術で説明したものと同じであ
る。

【０１２３】また、画素アレイ４５には、上記データ信
号線４３…にデータ信号を供給するデータドライバ４１
と、上記走査信号線４４…に走査信号を供給する走査ド
ライバ４２とが接続されている。尚、上記データドライ
バ４１、走査ドライバ４２、画素アレイ４５は図示しな
い絶縁基板上に形成されたドライバモノリシック構造と
なっている。

【０１２４】また、データドライバ４１は、図１５に示
すように、４相のシフトレジスタ３１〜３４と、サンプ
ル・ホールド回路３５と、同期信号制御回路３６とを備
えている。尚、上記データドライバ４１は、前記実施の
形態３で説明した図１１のデータドライバと同じであり
その説明の詳細は省略する。

【０１２５】ここで、上記構成の画像表示装置の動作に
ついて図１５を参照しながら以下に説明する。

【０１２６】データドライバ４１に、サンプリング開始
信号であるＳＰ１〜ＳＰ４、クロックパルス信号である
ＣＫ１〜ＣＫ４、およびその反転信号である／ＣＫ１〜
／ＣＫ４が入力される。そして、データドライバ４１で
は、例えばＣＫ１、／ＣＫ１を同期信号制御回路３６に
て、ハイ期間とロー期間との長さの異なる信号、即ちＣ
Ｋ１’と／ＣＫ１’をＳＰ１と共にシフトレジスタ３１
に入力するようになっている。

【０１２７】シフトレジスタ３１では、ＣＫ１’、／Ｃ
Ｋ１’およびＳＰ１によってサンプリングパルスをサン
プル・ホールド回路３５に出力する。そして、サンプル
・ホールド回路３５では、上記のサンプリングパルスを
もとに１水平期間分の表示用データＤ１をサンプリング
し、サンプリングした上記信号を転送信号であるＴＲＦ
によりデータ信号線４３…に出力する。

【０１２８】一方、走査ドライバ４２に、走査開始信号
であるＳＰＧ、クロックパルス信号であるＣＫＧ、およ
びその反転信号である／ＣＫＧが入力される。そして、
走査ドライバ４２では、ＳＰＧをもとに走査信号を生成
し、順次、走査信号線４４…に出力する。

【０１２９】そして、走査信号線４４がアクティブ状態
のときに、データ信号線４３上に転送されている表示用
データＤ１が画素１０４を駆動する。他の表示用データ
Ｄ２〜Ｄ４についても同様にしてサンプル・ホールド回
路３５にてサンプリングされて画素１０４を駆動する。

【０１３０】上記画素１０４は、従来の技術の説明の図
１７に示すように、画素１０４を駆動するＭＯＳ(Metal
Oxide Semiconductor) トランジスタ１０８、液晶容量
１０９および補助容量１１０とによって構成されてお
り、上記ＭＯＳトランジスタ１０８のゲート電極は走査
信号線４４に、ソース電極はデータ信号線４３に、ドレ
イン電極は液晶容量１０９および補助容量１１０に接続
されている。また、液晶容量１０９、補助容量１１０の
上記ドレイン電極に接続された端子の反対側の端子はコ
モン電極１１１に接続されている。尚、上記補助容量１
１０は必要に応じて設けられるものである。

【０１３１】以上のように、上記構成の画像表示装置で
は、データドライバ４１を用いることで十分な動作マー
ジンを得ることができ、高速動作が可能となる。また、
本実施の形態では、データドライバ４１に前記実施の形
態３に記載の同期信号制御回路３６を備えた場合につい
て説明したが、走査ドライバ４２に適用することも可能
であり、適用した場合データドライバ４１に適用した場
合と同様の効果を得ることができる。

【０１３２】また、上記のように画素１０４、スイッチ
ング素子としてのＭＯＳトランジスタ１０８、データド
ライバ４１および走査ドライバ４２が同一絶縁基板上に
モノリシックに形成されていることで、画像表示装置に
おける駆動回路等の回路サイズを小さくすることができ
る。これによって、回路サイズの増大に伴う製品の不良
品率を低減させることができるので、製品の良品率を向
上させることができる。

【０１３３】また、上記画素１０４、スイッチング素子
としてのＭＯＳトランジスタ１０８、データドライバ４
１および走査ドライバ４２の各素子は、単結晶シリコン
薄膜、もしくは多結晶シリコン薄膜によって形成されて
いる。

【０１３４】これにより、従来の非晶質シリコン薄膜を
用いたトランジスタよりも大幅に移動度を得ることがで
きるため、駆動回路や周辺回路等をも同一基板上に形
成、具備させることができ、この結果、実装効率の向
上、低コスト化を図ることができる。

【０１３５】さらに、同期信号制御回路を備えていない
同期回路からなるデータドライバ、走査ドライバであっ
ても外部に同期信号制御回路を設けることで、ハイ期間
とロー期間の長さの比が異なる同期信号を生成し、該信
号で各ドライバを駆動することで、同期信号制御回路を
各ドライバに組み込んだ場合と同様の効果を得ることが
できる。

【０１３６】本実施の形態の画像表示装置では、データ
ドライバ４１、走査ドライバ４２、画素アレイ４５が図
示しない絶縁基板上に形成されているが、各ドライバ４
１・４２および画素アレイ４５を構成する各素子を６０
０℃以下のプロセス温度で製造することにより、この絶
縁基板としてガラス基板を用いることができる。

【０１３７】これにより、安価な低融点ガラス基板の使
用が可能となり、大型化および低コスト化も可能とな
る。さらに、画像表示装置を液晶表示装置として使用す
ることも可能となる。

【０１３８】

【発明の効果】請求項１の同期回路駆動方法は、以上の
ように、第１のＰｃｈトランジスタと第１のＮｃｈトラ
ンジスタとで構成されるＣＭＯＳインバータを有し、一
対の同期信号の一方の入力によって開閉するスイッチ素
子としての第２のＰｃｈトランジスタを高電位線と前記
ＣＭＯＳインバータとの間に設けると共に、一対の前記
同期信号の他方の入力によって開閉するスイッチ素子と
しての第２のＮｃｈトランジスタを低電位線と前記ＣＭ
ＯＳインバータとの間に設けた複数のクロックドインバ
ータを備えた段を複数個直列に接続したＣＭＯＳ構成の
シフトレジスタに対して、前記クロックドインバータに
おける第２のＰｃｈトランジスタおよび第２のＮｃｈト
ランジスタに一対の前記同期信号を入力して前記シフト
レジスタを駆動する同期回路駆動方法において、同一波
形で位相が異なり、且つロー期間とハイ期間の長さが異
なる一対の前記同期信号を、前記クロックドインバータ
における第２のＰｃｈトランジスタおよび第２のＮｃｈ
トランジスタに入力することにより、駆動能力の異なる
第２のＰｃｈトランジスタと第２のＮｃｈトランジスタ
の動作速度の整合をとる構成である。

【０１３９】また、請求項２の同期回路駆動方法は、以
上のように、請求項１記載の同期回路駆動方法におい
て、クロックドインバータにおける第２のＰｃｈトラン
ジスタの駆動能力が第２のＮｃｈトランジスタの駆動能
力よりも劣る場合には、第２のＰｃｈトランジスタおよ
び第２のＮｃｈトランジスタに入力する一対の同期信号
は、第２のＰｃｈトランジスタをオン動作させるロー期
間が、第２のＮｃｈトランジスタをオン動作させるハイ
期間よりも長い構成である。

【０１４０】これによれば、ＰｃｈトランジスタがＯＮ
している時間を調整することで、同一トランジスタサイ
ズの同期回路中のＰｃｈトランジスタとＮｃｈトランジ
スタとの駆動能力を整合させることができる。これによ
り、同期回路の回路サイズ、即ち回路面積及び、レイア
ウト面積を増大させることなく、より大きな動作マージ
ンを確保し、高速動作を可能にできるという効果を奏す
る。

【０１４１】請求項３の同期回路駆動方法は、以上のよ
うに、請求項２記載の同期回路駆動方法において、クロ
ックドインバータにおける第２のＰｃｈトランジスタの
駆動能力が第２のＮｃｈトランジスタの駆動能力の１／
２である場合には、第２のＰｃｈトランジスタおよび第
２のＮｃｈトランジスタに入力する一対の同期信号は、
第２のＰｃｈトランジスタをオン動作させるロー期間
が、第２のＮｃｈトランジスタをオン動作させるハイ期
間より２０％以上長い構成である。

【０１４２】上記の構成によれば、同期信号のロー期間
とハイ期間との長さが２０％以上異なることで、駆動能
力が劣るトランジスタがＯＮしている時間を十分に長く
することができる。したがって、同一トランジスタサイ
ズの同期回路中の駆動能力の異なるトランジスタの駆動
能力を確実に整合させることができる。

【０１４３】請求項４の発明の同期信号制御回路は、以
上のように、請求項１から３の何れか１項記載の同期回
路駆動方法に記載された一対の同期信号を、前記同期回
路駆動方法に記載されたクロックドインバータにおける
第２のＰｃｈトランジスタおよび第２のＮｃｈトランジ
スタに入力するために生成する同期信号制御回路であっ
て、一対の前記同期信号を、周期が等しく位相が異なる
複数の同期信号を組み合わせることにより生成する同期
信号生成手段を備える構成である。

【０１４４】これにより、新たな制御信号を必要としな
いで、同期回路での各トランジスタの駆動能力を整合さ
せることができるので、新たな制御信号を供給するため
の回路を別に設ける必要がなくなるという効果を奏す
る。

【０１４５】請求項５の発明の同期信号制御回路は、以
上のように、請求項４の構成に加えて、ロー期間および
ハイ期間の長さが等しく、かつ位相が１８０度異なる一
対の同期信号と、同期信号生成手段にて生成される一対
の同期信号とが入力され、何れか一方の一対の同期信号
を出力するように切り替える切替手段を備えた構成であ
る。

【０１４６】これにより、低い周波数領域（同期信号を
操作せずとも十分に動作できるような周波数領域）にお
いて、同期回路が高インピーダンスの開放状態となる期
間が存在し誤動作を引き起こす虞があるような場合に
は、通常の同期信号を同期回路に出力することができる
ので、上記のような不具合の発生を回避することができ
るという効果を奏する。

【０１４７】請求項６の発明の画像表示装置は、以上の
ように、マトリクス状に配列された画素電極と、これら
画素電極を駆動するためのスイッチング素子と、表示デ
ータ用のデータドライバと、縦方向に走査するための走
査ドライバとを備えた画像表示装置において、上記デー
タドライバおよび走査ドライバのうち、少なくとも１つ
が請求項１から３の何れか１項記載の同期回路駆動方法
で駆動されるシフトレジスタを備えた構成である。

【０１４８】これにより、十分な動作マージンを得るこ
とができるので、同じサイズであれば、高速動作が可能
となるという効果を奏する。

【０１４９】請求項７の発明の画像表示装置は、以上の
ように、請求項６の構成に加えて、画素電極、スイッチ
ング素子、データドライバおよび走査ドライバが同一絶
縁基板上にモノリシックに形成されている構成である。

【０１５０】これにより、請求項６の構成による効果に
加えて、画像表示装置における駆動回路等の回路サイズ
を小さくすることができるという効果を奏する。

【０１５１】請求項８の発明の画像表示装置は、以上の
ように、請求項６または７の構成に加えて、画素電極、
スイッチング素子、データドライバおよび走査ドライバ
のうち、少なくともデータドライバおよび走査ドライバ
を構成する各素子が単結晶シリコン薄膜、もしくは多結
晶シリコン薄膜によって形成されている構成である。

【０１５２】これによれば、請求項６または７による効
果に加えて、従来の非晶質シリコン薄膜を用いたトラン
ジスタよりも大幅に移動度を得ることができるため、駆
動回路や周辺回路等をも同一基板上に形成、具備させる
ことができ、この結果、実装効率の向上、低コスト化を
図ることができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施の形態の同期回路としてのシフ
トレジスタおよび同期信号制御回路の論理回路である。

【図２】図１に示す論理回路のタイミングチャートであ
る。

【図３】シフトレジスタの最高動作周波数と、同期信号
のハイ期間とロー期間の長さの比との相関を示すグラフ
である。

【図４】図１に示すシフトレジスタの１段を示す論理回
路である。

【図５】図４に示す論理回路のタイミングチャートであ
る。

【図６】図４に示す論理回路におけるクロックドＣＭＯ
Ｓインバータを示す論理記号である。

【図７】図６に示すクロックドＣＭＯＳインバータの回
路である。

【図８】本発明の他の実施の形態の同期信号制御回路を
示す論理回路である。

【図９】本発明のさらに他の実施の形態の同期信号制御
回路を示す論理回路である。

【図１０】図９に示す論理回路のタイミングチャートで
ある。

【図１１】本発明のさらに他の実施の形態におけるデー
タドライバのブロック図である。

【図１２】図１１に示すデータドライバに備えられてい
る同期信号制御回路の論理回路である。

【図１３】図１１に示すデータドライバのタイミングチ
ャートである。

【図１４】図１１に示すデータドライバの他のタイミン
グチャートである。

【図１５】本発明のさらに他の実施の形態にかかる画像
表示装置のブロック図である。

【図１６】従来の画像表示装置のブロック図である。

【図１７】図１６に示す画像表示装置の画素を示す概略
構成図である。

【図１８】従来のデータドライバのブロック図である。

【図１９】従来の一般的なシフトレジスタの論理回路で
ある。

【図２０】従来のクロックドＣＭＯＳインバータの回路
である。

【図２１】図１８に示すデータドライバのタイミングチ
ャートである。

【符号の説明】

１シフトレジスタ（同期回路）２同期信号制御回路３スイッチ回路（切替手段）１１同期信号制御回路２１同期信号制御回路３１〜３４シフトレジスタ（同期回路）３６同期信号制御回路４１データドライバ４２走査ドライバ１０４画素（画素電極）１０８ＭＯＳトランジスタ（スイッチング素
子）ＣＫクロックパルス信号（同期信号）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 505 - 580 H03K 19/00 - 19/096

Claims

(57)【特許請求の範囲】

【請求項１】第１のＰｃｈトランジスタと第１のＮｃｈ
トランジスタとで構成されるＣＭＯＳインバータを有
し、一対の同期信号の一方の入力によって開閉するスイ
ッチ素子としての第２のＰｃｈトランジスタを高電位線
と前記ＣＭＯＳインバータとの間に設けると共に、一対
の前記同期信号の他方の入力によって開閉するスイッチ
素子としての第２のＮｃｈトランジスタを低電位線と前
記ＣＭＯＳインバータとの間に設けた複数のクロックド
インバータを備えた段を複数個直列に接続したＣＭＯＳ
構成のシフトレジスタに対して、前記クロックドインバ
ータにおける第２のＰｃｈトランジスタおよび第２のＮ
ｃｈトランジスタに一対の前記同期信号を入力して前記
シフトレジスタを駆動する同期回路駆動方法において、同一波形で位相が異なり、且つロー期間とハイ期間の長
さが異なる一対の前記同期信号を、前記クロックドイン
バータにおける第２のＰｃｈトランジスタおよび第２の
Ｎｃｈトランジスタに入力することにより、駆動能力の
異なる第２のＰｃｈトランジスタと第２のＮｃｈトラン
ジスタの動作速度の整合をとることを特徴とする同期回
路駆動方法。
【請求項２】クロックドインバータにおける第２のＰｃ
ｈトランジスタの駆動能力が第２のＮｃｈトランジスタ
の駆動能力よりも劣る場合には、第２のＰｃｈトランジ
スタおよび第２のＮｃｈトランジスタに入力する一対の
同期信号は、第２のＰｃｈトランジスタをオン動作させ
るロー期間が、第２のＮｃｈトランジスタをオン動作さ
せるハイ期間よりも長いことを特徴とする請求項１記載
の同期回路駆動方法。
【請求項３】クロックドインバータにおける第２のＰｃ
ｈトランジスタの駆動能力が第２のＮｃｈトランジスタ
の駆動能力の１／２である場合には、第２のＰｃｈトラ
ンジスタおよび第２のＮｃｈトランジスタに入力する一
対の同期信号は、第２のＰｃｈトランジスタをオン動作
させるロー期間が、第２のＮｃｈトランジスタをオン動
作させるハイ期間より２０％以上長いことを特徴とする
請求項２記載の同期回路駆動方法。
【請求項４】請求項１から３の何れか１項における同期
回路駆動方法に記載された一対の同期信号を、前記同期
回路駆動方法に記載されたクロックドインバータにおけ
る第２のＰｃｈトランジスタおよび第２のＮｃｈトラン
ジスタに入力するために生成する同期信号制御回路であ
って、一対の前記同期信号を、周期が等しく位相が異なる複数
の同期信号を組み合わせることにより生成する同期信号
生成手段を備えることを特徴とする同期信号制御回路。
【請求項５】同期信号制御回路は、ロー期間およびハイ
期間の長さが等しく、かつ位相が１８０度異なる一対の
同期信号と、同期信号生成手段にて生成される一対の同
期信号とが入力され、何れか一方の一対の同期信号を出
力するように切り替える切替手段を備えることを特徴と
する請求項４記載の同期信号制御回路。
【請求項６】マトリクス状に配列された画素電極と、こ
れら画素電極を駆動するためのスイッチング素子と、表
示データ用のデータドライバと、縦方向に走査するため
の走査ドライバとを備えた画像表示装置において、上記データドライバおよび走査ドライバのうち、少なく
とも１つが請求項１から３の何れか１項記載の同期回路
駆動方法で駆動されるシフトレジスタを備えたことを特
徴とする画像表示装置。
【請求項７】上記画素電極、スイッチング素子、データ
ドライバおよび走査ドライバが同一絶縁基板上にモノリ
シックに形成されていることを特徴とする請求項６記載
の画像表示装置。
【請求項８】上記画素電極、スイッチング素子、データ
ドライバおよび走査ドライバのうち、少なくともデータ
ドライバおよび走査ドライバを構成する各素子が単結晶
シリコン薄膜、もしくは多結晶シリコン薄膜によって形
成されていることを特徴とする請求項６または７記載の
画像表示装置。