JP4512177B2 - 表示装置 - Google Patents
表示装置 Download PDFInfo
- Publication number
- JP4512177B2 JP4512177B2 JP2003137346A JP2003137346A JP4512177B2 JP 4512177 B2 JP4512177 B2 JP 4512177B2 JP 2003137346 A JP2003137346 A JP 2003137346A JP 2003137346 A JP2003137346 A JP 2003137346A JP 4512177 B2 JP4512177 B2 JP 4512177B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- circuit
- pixel
- display device
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Electroluminescent Light Sources (AREA)
Description
【発明の属する技術分野】
本発明は例えば携帯型端末、パーソナルコンピュータ、あるいはTVにおいて文字や画像等の情報を表示する表示装置に関する。
【0002】
【従来の技術】
平面表示装置は薄型、軽量、低消費電力という特徴から様々な分野で用いられている。なかでも、アクティブマトリクス型平面表示装置は、高解像度および高画質を必要とするOA機器において広く用いられている。この方式では、複数の薄膜トランジスタ(TFT)がマトリクス状に並ぶ複数の表示画素にそれぞれ隣接して配置され、これら表示画素に画素スイッチング素子として接続される。また、近年のマルチメディア通信技術の発展に伴い、機能集積型の平面表示装置が次世代のパーソナル用途向け平面表示装置として注目を集めている。この平面表示装置は上述の画素スイッチング素子に加えて、例えば画像表示に必要とされる信号ドライバ回路、メモリ回路、DA変換回路、画像処理回路等を含んで多様化される周辺回路を画素アレイと一緒に集積したシステムオンパネルと呼ばれる構造を有する。
【0003】
このような平面表示装置では、周辺回路が一般に画素アレイの周囲に配置される(例えば特許文献1参照)。画素アレイは画像表示領域となるが、周辺回路は額縁と呼ばれる非画像表示領域となるため、この額縁面積が周辺回路によって増大することは好ましくない。画素スイッチング素子の薄膜トランジスタは通常4-10μm程度の粗い加工ルールを適用した製造プロセスで形成され、周辺回路はこの製造プロセスで画素スイッチング素子の薄膜トランジスタと一緒に形成される。このため、この周辺回路を高密度で集積できず、平面表示装置の小型化を困難にしている。
【0004】
上述した問題の解決方法として、例えば1μm以下の加工ルールで形成されるような微細なトランジスタで周辺回路を構成することが考えられるが、加工ルールの大きく異なる複数の薄膜トランジスタを共通の製造プロセスで形成することは簡単ではない。また、別の解決方法として、反射型液晶表示装置において、画像表示領域に配置される反射画素電極の下方に信号ドライバ回路を形成した構造が提案されている(例えば特許文献2参照)。
【0005】
【特許文献1】
特開平9-293879号
【0006】
【特許文献2】
特開2001-13525号
【0007】
【発明が解決しようとする課題】
特許文献1のように画素アレイの周囲に周辺回路を配置する場合、加工ルールの縮小により周辺回路用の薄膜トランジスタを高密度に集積しても、高機能な周辺回路であれば、これに伴って回路規模も大きくなるため、表示装置に占める額縁面積の割合を増大させ、画像表示領域が減少するという課題があった。
【0008】
特許文献2のように周辺回路となるドライバ回路を画像表示領域に組み込む場合には、画素スイッチ素子を含めた画素アレイとドライバ回路との配置を調整する必要がある。具体的には、これら信号線や走査線のようなマトリクス配線と、電源線やクロック線のようなドライバ配線とを表示装置上で適切にレイアウトする必要がある。また、このレイアウトのために表示画素および画素スイッチング素子の規則的な配置を乱すような回路パターンを用いる場合には、この乱れが画像表示に影響しないような対策をこうじる必要もある。従来においては、このような理由から多様な周辺回路を画素アレイと一緒に表示装置上に集積することは困難であった。
【0009】
本発明の目的は上述した問題に鑑み、画素アレイと一緒に多様な周辺回路を集積するための制約を軽減できる表示装置を提供することにある。
【0010】
【課題を解決するための手段】
本発明によれば、マトリクス状に配置され複数の画素信号を取りこむスイッチング素子を有する複数の画素駆動部および走査回路が単結晶シリコン膜に形成された信号供給回路を含む薄膜半導体回路層と、薄膜半導体回路層の一方面上に複数の画素駆動部に対向してマトリクス状に配置された複数の表示画素を含む画素アレイからなる薄膜表示層と、薄膜半導体回路層上に各表示画素を駆動する駆動電流を画素駆動部に供給するように一体に設けられた複数の信号ドライバ回路を有する周辺回路を含む周辺回路基板とを備える表示装置が提供される。
【0012】
従来のように厚いガラス基板上にアクティブマトリクス回路のような信号供給回路を形成し、例えば液晶表示素子や有機EL素子等である複数の表示画素を並べた画素アレイをこの信号供給回路の上方に形成する場合、ガラス基板が信号供給回路の下方領域を占有しているために、信号供給回路に対して電気信号を出力する信号処理回路等の周辺回路をこの領域に配置することができない。従って、画素アレイを取り囲むガラス基板の外縁部に周辺回路を配置し、この周辺回路から出力される電気信号を長い配線を介して表示画素に供給する必要が生じる。
【0013】
本発明の表示装置では、信号供給回路を多様な周辺回路に接続する配線を薄膜表示層内においてレイアウトする必要がなくなり、画素アレイと一緒に周辺回路を集積するための制約を軽減できる。
【0014】
【発明の実施の形態】
以下、本発明の第1実施形態に係る平面表示装置について添付図面を参照して説明する。この平面表示装置は例えば有機EL(エレクトロルミネッセント)素子のような自己発光素子を表示画素として用いた表示パネルである。
【0015】
図1はこの平面表示装置の概略的な断面構造を示し、図2はこの平面表示装置の平面構造を分解して示し、図3はこの平面表示装置の部分的な回路構造を示す。
【0016】
この平面表示装置は、図1および図2に示すように、周辺回路基板SIGと、薄膜半導体回路層AMXと、画素アレイ層DSPとの積層構造を有する。ここで、薄膜半導体回路層AMXおよび画素アレイ層DSPは薄膜表示層を構成する。
【0017】
周辺回路基板SIGは、所定パターンの配線を表面にプリントした柔軟なフィルム基板や多層構造で所定パターンの埋込配線を埋め込んだ硬いエポキシ基板のような配線基板10、並びに例えば表示コントローラCTR、および例えば映像信号ドライバLSIのような複数の信号ドライバ回路DRVを含む周辺回路PRCを備える。表示コントローラCTRおよび複数の信号ドライバ回路DRVは例えば半導体集積回路チップとして配線基板10に実装される。周辺回路PRCはさらに配線基板10の上面に形成される複数の回路チップ接続端子PICおよび複数の外部接続端子POUTと、配線基板10の下面に形成される複数の配線電極11を含む。
【0018】
図1では、配線基板10が所定パターンの埋込配線ICNを埋め込んだエポキシ基板で構成される。埋込配線ICNは複数の回路チップ接続端子PICおよび複数の外部接続端子POUT、並びに複数の配線電極11を相互に配線するために設けられている。半導体集積回路チップは、配線基板10上において半田等の接続バンプBMPで複数の回路チップ接続端子PICに接合され、モールド材MLDにより封止される。複数の外部接続端子POUTはパーソナルコンピュータ等の外部システムから周辺回路PRCに対して供給される同期信号、デジタル映像信号、および電源電圧等を受け取るために設けられ、複数の配線電極11は周辺回路PRCの出力信号および電源電圧等を薄膜半導体回路層AMXに供給するために設けられている。表示コントローラCTRは例えば映像信号を並び替えたり、信号ドライバ回路DRVおよび薄膜半導体回路層AMXの制御信号を同期信号に同期して生成したりする信号処理回路である。信号ドライバ回路DRVは表示コントローラCTRの制御によりデジタル映像信号をアナログ形式に変換し画素表示信号として出力する。尚、周辺回路基板SIGは接着層である例えば異方性導電シートACFにより薄膜半導体回路層AMXと重ねて一体化される。
【0019】
薄膜半導体回路層AMXは、画素アレイ層DSPに電気信号を配給する信号供給回路SDCを含む絶縁層である。この信号供給回路SDCはマトリクス状に配置される複数の画素駆動部PD、複数の画素駆動部PDの行に沿ってそれぞれ配置される複数の走査線Y、複数の画素駆動部PDの列に沿ってそれぞれ配置される複数の信号線X、これら走査線Yおよび信号線Xを介して複数の画素駆動部PDを走査する走査回路SCAN、走査回路SCANおよび画素駆動部PD用の配線群Wを含む。信号供給回路SDCはさらに薄膜半導体回路層AMXの上面に露出して設けられる複数の配線電極21を含む。これら複数の配線電極21は走査回路SCANおよび画素駆動部PDに接続されると共に、周辺回路基板SIGの周辺回路PRCの出力信号および電源電圧等を受け取るために複数の配線電極11に異方性導電シートACFを介してそれぞれ電気的にコンタクトする。異方性導電シートACFは周辺回路基板SIG上に形成された複数の配線電極11と薄膜半導体回路層AMX上に形成された複数の配線電極21とから加わる機械的な圧力で潰れた部分でのみそれぞれ導通しこれら部分の周囲で絶縁性となるような特性のシートである。すなわち、異方性導電シートACFは一対の配線電極11,21間に各々配置される複数の導電部CPを内部に持つことになる。また、走査回路SCANは複数の走査線Yに順次走査信号を供給する垂直走査部VCIRと、この走査信号によって選択される一行分の画素駆動部PDに複数の信号線Xを介して画素表示信号を供給する水平走査部HCIRとを有する。各画素駆動部PDは画素表示信号に対応した駆動電流を出力する。
【0020】
画素アレイ層DSPは複数の画素駆動部PDに対向してマトリクス状に配置される複数の表示画素PXを含む光透過性絶縁層である。各表示画素PXは、発光層EMが例えばアノード電極ANおよびカソード電極CA間に挟持される構造の有機EL素子OLEDからなる。ここでは、アノード電極ANが対応画素駆動部PXの出力電極を兼ねて薄膜半導体回路層AMX側に設けられ、カソード電極CAが光透過性電極として画素アレイ層DSPに設けられている。発光層EMは赤(R)、緑(G)、および青(B)の各発光波長に適合する光を発するように適宜調整された有機材料で構成される。複数の表示画素PXの有機EL素子OLEDは遮光性絶縁膜BKにより互いに区画され、透明な保護絶縁膜PVによって全体的に覆われる。
【0021】
薄膜半導体回路層AMXの信号供給回路SDCは例えば図3に示すような回路構造を有する。垂直走査部VCIRおよび水平走査部HCIRは例えば複数の薄膜トランジスタを組み合わせた論理回路である。各画素駆動部PDは、対応走査線Yからの走査信号の供給に伴って対応信号線Xからの画素表示信号を取り込むスイッチング素子SW、このスイッチング素子SWからの画素表示信号の電圧を保持する静電容量Cs、およびこの静電容量Csによって保持される電圧に対応する駆動電流を出力する画素駆動素子DRで構成される。スイッチング素子SWは例えばNチャネル型薄膜トランジスタで構成される。このNチャネル型薄膜トランジスタはシリコン半導体薄膜23、この半導体薄膜23上にゲート絶縁膜24を介して形成されるゲート電極G、およびこのゲート電極Gの両側において半導体薄膜23に形成されるソースおよびドレイン領域に接続されるソースおよびドレイン電極S,Dを有する。このNチャネル型薄膜トランジスタについては、ゲート電極Gが走査線Yに接続され、ソース電極Sが信号線Xに接続され、ドレイン電極Dが画素駆動素子DRに接続される。画素駆動素子DRは例えばPチャネル型薄膜トランジスタで構成される。このPチャネル型薄膜トランジスタはシリコン半導体薄膜23、この半導体薄膜23上にゲート絶縁膜24を介して形成されるゲート電極G、およびこのゲート電極Gの両側において半導体薄膜23に形成されるソースおよびドレイン領域に接続されるソースおよびドレイン電極S,Dを有する。Pチャネル型薄膜トランジスタについては、さらにゲート電極Gがスイッチング素子SWのNチャネル型薄膜トランジスタのドレインDに接続され、ソース電極Sが電源線Vssに対して正電位に設定される電源線Vddに接続され、ドレイン電極Dが有機EL素子OLEDのアノード電極ANに接続される。静電容量Csは電源線Vddおよび画素駆動素子DRのPチャネル型薄膜トランジスタのゲート間に接続される。電源線Vdd,Vssはそれぞれ一対の配線電極11を介して周辺回路PRCに接続されている。カソード電極CAは、画素アレイ層DSP側表面となる薄膜半導体回路層AMXの下面の外縁付近に設けたカソード電極用接続電極25を介して電源線Vssに接続される。尚、電源線Vdd,Vssはいずれも配線群Wの一部である。
【0022】
このような構成により、有機EL素子OLEDは対応画素駆動部PDからの駆動電流の供給に伴ってアノード電極ANから注入される正孔とカソード電極CAから注入される電子とを発光層EMの内部で再結合させることより発光層EMを構成する有機分子を励起し、これにより発生される励起子が放射失活する過程で発光する。発光層EMからの光はカソード電極CAを介して薄膜半導体回路層AMXとは反対側に放出される。
【0023】
次に、上述の平面表示装置の製造方法について説明する。図4〜図12はこの平面表示装置の製造工程を示す。
【0024】
図4に示す工程では、アノード電極ANおよびカソード電極用接続電極25が、透明で耐熱性を有する絶縁基板である無アルカリガラス基板GL上にスパッタリング法によりGaN膜を形成しこれをパターニングすることにより形成される。このGaN膜には、Mgがドープされている。
【0025】
図5に示す工程では、SiO2の絶縁膜26がプラズマCVD法等によりアノード電極ANおよびガラス基板GLを覆って形成される。
【0026】
図6に示す工程では、信号供給回路SDCを構成する薄膜トランジスタが通常の半導体プロセスに準じた方法で形成される。ここでは、各薄膜トランジスタの半導体薄膜23が、例えば非晶質シリコン膜を減圧CVD法によりプロセス温度450℃で絶縁膜26上に形成し、この後エキシマレーザを非晶質シリコン膜に照射して単結晶シリコン膜に変化させ、これをフォトリソグラフィ法によりパターニングすることにより形成される。続いて、ゲート絶縁膜24が、プラズマCVD法によりプロセス温度350℃で半導体薄膜23および絶縁膜26上に形成される。続いて、ゲート電極Gが、導電膜をスパッタリング法でゲート絶縁膜24上に形成し、これをフォトリソグラフィ法によりパターニングすることにより形成される。続いて、層間絶縁膜27がプラズマCVD法によりプロセス温度350℃でゲート電極Gおよびゲート絶縁膜24上に形成される。続いて、ソース電極S、ドレイン電極D、および配線群Wが導電膜をスパッタリング法で層間絶縁膜27上に形成し、これをフォトリソグラフィ法によりパターニングすることにより形成される。続いて、保護絶縁膜28がプラズマCVD法によりプロセス温度350℃でソース電極S、ドレイン電極D、および配線群Wおよび層間絶縁膜27上に形成され、薄膜半導体回路層AMXの上面を構成する。
【0027】
尚、図3に示すスイッチング素子SWの薄膜トランジスタについては、ゲート電極Gが示す走査線Yと一体的な導電膜からなり、ソース電極Sが信号線Xと一体的な導電膜からなり、ドレイン電極Dがコンタクトホールを介して画素駆動素子DRの薄膜トランジスタのゲート電極Gにコンタクトしている。画素駆動素子DRの薄膜トランジスタについては、ゲート電極Gが上述のようにスイッチング素子SWのドレイン電極Dにコンタクトし、ドレイン電極Dがコンタクトホールを介してアノード電極ANにコンタクトし、ソース電極Sがコンタクトホールを介して配線群Wの一部である電源線Vddにコンタクトする。配線群Wの一部である電源線Vssはコンタクトホールを介してカソード電極用接続電極25にコンタクトする。保護絶縁膜28の形成後、複数のコンタクトホールが配線群Wを部分的に露出させるようにフォトリソグラフィ法によって形成され、各配線電極21がコンタクトホールを介して配線群Wにコンタクトするように保護絶縁膜28上に形成される。これにより、電源線Vdd,Vssが一対の配線電極21にそれぞれコンタクトする。静電容量Csはスイッチング素子SWおよび画素駆動素子DS間の配線と電源線Vddとの容量結合により得られる。
【0028】
上述の工程により、薄膜半導体回路層AMXがガラス基板GLによって支持された状態で得られる。
【0029】
図7に示す工程では、埋込配線ICNが配線基板10としてエポキシ基板に埋め込まれ、回路チップ接続端子PICおよび外部接続端子POUTがこの配線基板10の上面に形成され、配線電極11が配線基板10の下面に形成される。回路チップ接続端子PIC、外部接続端子POUT、および配線電極11は埋込配線ICNにより配線される。
【0030】
図8に示す工程では、配線基板10が図6に示すようにガラス基板GLによって支持される薄膜半導体回路層AMX上に異方性導電シートACFを介して載置される。この状態で、配線基板10上に形成された複数の配線電極11は薄膜半導体回路層AMX上に形成された複数の配線電極21にそれぞれ対向する。続いて、配線基板10とガラス基板GLとが一定の圧力で押圧され、この状態で230℃の熱処理が1分程度行われる。この結果、異方性導電シートACFは配線電極11および21間で部分的に導通すると共に、薄膜半導体回路層AMXと配線基板10とを接着して一体化する。
【0031】
図9に示す工程では、レーザ光が薄膜半導体回路層AMXに対して反対側となるガラス基板GLの下面側から照射される。薄膜半導体回路層AMXはガラス基板GLとの界面にアノード層ANのマトリクスアレイおよびカソード電極用接続電極25としてGaN膜を有し、ガラス基板GLはこのGaN膜とは異なる熱膨張係数を有している。このため、ガラス基板GLおよび薄膜半導体回路層AMXがこのレーザ光によって加熱されると、ガラス基板GLはGaN膜との熱膨張係数の違いに応じて生じる歪みによって薄膜半導体回路層AMXから剥離する。この結果、薄膜半導体回路層AMXが図10に示すように配線基板10によって支持された状態で残される。
【0032】
GaN膜はガラス基板GLに対する密着性がさほど高くなく、レーザ光等のエネルギー光を用いた急激な加熱によって基板材から容易に剥離させることができることから、基板転写プロセスとして好適である。
【0033】
図11に示す工程では、遮光性絶縁膜BKが薄膜半導体回路層AMXの露出表面となるアノード電極AN、カソード電極用接続電極25、および絶縁膜26上にスパッタリング法により形成され、アノード電極ANおよびカソード電極用接続電極25を部分的に露出させるようにフォトリソグラフィ法によりパターニングされる。続いて、発光層EMがアノード電極AN上に形成される。ここで、赤色発光層EM(R)はトリフェニルジアミン(TPD)である正孔輸送層と、DCJTBとルブレンをドープしたトリス(8−ハイドロオキシキノリン)アルミニウム(Alq3)である低分子有機膜により構成される。青色発光層EM(G)はトリフェニルジアミン(TPD)である正孔輸送層と、BCzVBiをドープしたDPVBiである低分子有機膜により構成される。緑色発光層EM(G)はトリフェニルジアミン(TPD)である正孔輸送層と、クマリン540をドープしたAlq3である低分子有機膜により構成される。発光層EMの形成後、カソード電極CAが発光層EM、絶縁膜BK、およびカソード電極用接続電極25上に形成される。このカソード電極CAは膜厚0.8nmのフッ化リチウム膜を形成し、透明電極膜(ITO膜)をこのフッ化リチウム膜上に形成することにより得られる。カソード電極CAは最終的に保護絶縁膜PVによって全体的に覆われる。この保護絶縁膜PVは例えば100℃以下の温度でスパッタリング法あるいはプラズマCVD法によりSiオキシナイトライド膜をカソード電極CAおよび遮光性絶縁膜BK上に形成することにより得られる。
【0034】
画素アレイ層DSPは、発光層EMがアノード電極ANおよびカソード電極CA間に挟持される構造の有機EL素子OLEDを表示画素PXとして上述のように形成することにより得られる。
【0035】
図12に示す工程では、表示コントローラCTRおよび複数の信号ドライバ回路DRVの半導体集積回路チップが配線基板10上において半田等の接続バンプBMPで複数の回路チップ接続端子PICに接合され、モールド材MLDにより封止される。
【0036】
周辺回路基板SIGはこのように半導体集積回路チップを配線基板10上に実装して得られる。
【0037】
本実施形態の平面表示装置では、複数の配線電極21が画素アレイ層DSPに対して反対側表面となる薄膜半導体回路層AMXの上面に露出して設けられる。従って、これら配線電極21を利用して信号供給回路SDCに対して表示コントローラCTRや信号ドライバ回路DRVのような周辺回路PRCを接続することが可能であり、ガラス基板GLではなく、周辺回路PRCを含む周辺回路基板SIGで画素アレイ層DSPおよび薄膜半導体回路層AMXからなる薄膜表示層を支持できるようになる。これにより、周辺回路PRCの配線を薄膜半導体回路層AMX内においてレイアウトする必要がなくなり、画素アレイと一緒に周辺回路PRCを集積するための制約を軽減できる。具体的には、周辺回路PRCが表示装置において表示画素PXのアレイに対応する画像表示領域の範囲に配置できるようになるため、画像表示領域の周囲にあって非画像表示領域となる額縁の面積が周辺回路PRCによって増大することがない。
【0038】
また、この平面表示装置の製造工程では、GaN膜が有機EL素子OLEDの一部としてガラス基板GL上に形成され、GaN膜とガラス基板GLとがレーザ光のようなエネルギー光を照射する急峻な加熱処理を受ける。このため、ガラス基板GLがGaN膜とガラス基板GLとの熱膨張係数の差に応じて生じる歪みにより容易にGaN膜から剥離する。従って、一般的な基板剥離技術で問題となるプロセスの困難さを伴うことなく、薄膜半導体回路層AMXのような機能層の両面に異なる機能部材を集積することが可能である。
【0039】
以下、本発明の第2実施形態に係る平面表示装置について説明する。図13はこの平面表示装置の概略的な断面構造を示し、図14はこの平面表示装置の平面構造を分解して示す。この平面表示装置は外部からの高周波信号を処理するように構成されることを除いて第1実施形態と同様である。図13および図14では、第1実施形態と同様の部分を同一参照符号で表し、重複する説明を省略する。
【0040】
この平面表示装置は、例えば図2に示す表示コントローラCTRが外部に配置される場合に信号ドライバ回路DRVの遠隔制御インターフェースとして用いられる無線通信回路を備える。この無線通信回路は例えばフェーズドアレイアンテナPAAやマイクロストリップ伝送路(図示せず)、およびこれらを用いてマイクロ波のような高周波信号を送受信する高周波フロントエンド回路HFを含み、ドライバ回路DRVと共に周辺回路PHCとして周辺回路基板SIGに設けられる。高周波フロントエンド回路HFはフェイズドアンテナPAAによって受信された高周波信号に同調するインダクタおよびキャパシタ等の高周波受動回路15、およびこの高周波受動回路から供給され高周波信号を増幅して検波する高周波信号処理回路16により構成される。高周波信号処理回路16はドライバ回路DRVと同様に集積回路チップとして配線基板10に実装される。
【0041】
尚、薄膜半導体回路層AMXは周辺回路PHCに対する補助回路を含むこともできる。ここでは、インダクタ素子INDが高周波受動回路15のインダクタの一部として機能する補助回路として周辺回路基板SIG側表面となる薄膜半導体回路層AMXの上面に形成され、異方性導電シートACFを介して周辺回路PRCに接続される。
【0042】
この平面表示装置は第1実施形態と実質的に同様であるが、上述の無線通信回路を設けるために若干異なる工程で製造される。具体的には、図6に示す製造工程でインダクタ素子INDが保護絶縁膜28上に形成され、図7に示す製造工程でフェーズドアレイアンテナPAAがめっき法などの厚膜プロセスにより配線基板10上に形成される。従って、配線基板10は図15に示すような状態でガラス基板GL上の薄膜半導体回路層AMXに接着層である異方性導電シートACFにより接着される。図16は画素アレイ層DSPが第1実施形態と同様に形成された状態を示す。周辺回路基板SIGは、図17に示すように、画素アレイ層DSPの形成後に高周波受動回路15および高周波信号処理回路16をドライバ回路DRVと一緒に配線基板10上に実装することにより得られる。
【0043】
本実施形態の平面表示装置では、高周波信号処理回路16が集積回路チップとして実装され、高周波受動素子15のインダクタ素子INDやフェーズドアレイアンテナPAA等については、薄膜半導体回路層AMXの薄膜材料を用いてこの集積回路チップから独立して形成される。特にアンテナやインダクタなどは、高周波信号の周波数と基板材の誘電率に依存したサイズで形成され、マイクロ波帯において一般的な周波数を用いる場合に集積回路チップ内の回路に比べて大きな面積を占有する。従って、これらコンポーネントを平面表示装置の画像表示領域の周囲に配置して集積すると額縁面積が非常に大きくなってしまう。しかし、本実施形態のように、これらコンポーネントを薄膜半導体回路層AMXおよび周辺回路基板SIGに分散して配置し、周辺回路基板SIGと薄膜半導体回路層AMXとを接着させて額縁面積の増大を防止した場合、非画像表示領域の割合が画像表示領域に対して低減されたコンパクトな平面表示装置を得ることができる。
【0044】
以下、本発明の第3実施形態に係る平面表示装置について説明する。図18はこの平面表示装置の概略的な断面構造を示し、図19はこの平面表示装置の平面構造を分解して示す。この平面表示装置は、複数の画素駆動部PDの電源配線を薄膜半導体回路層AMXにおいてそれぞれ独立させるように構成されることを除いて第1実施形態と同様である。図18および図19では、第1実施形態と同様の部分を同一参照符号で表し、重複する説明を省略する。
【0045】
この平面表示装置は、複数の画素駆動部PDにそれぞれ独立な電流供給端子として割り当てられる複数の電源端子電極29をさらに有する。これら電源端子電極29は各々対応画素駆動部PDの画素駆動素子DRを構成する薄膜トランジスタのドレイン電極Dに直接コンタクトして薄膜半導体回路層AMX上に形成される。具体的には、これら電源端子電極29が薄膜半導体回路層AMXの上面を構成する保護絶縁膜28上に複数の配線電極21の一部として形成される。これに伴い、周辺回路基板SIGでは、単一の共通電源端子電極13が複数の配線電極11の1個として配線基板10上に形成され、電源線Vssに対して正電位である所定電位に設定されるように埋込配線ICNにより配線される。全ての電源端子電極29は、薄膜半導体回路層AMXと周辺回路基板SIGとが異方性導電シートACFにより接着された状態で共通電源端子電極13に対向し、異方性導電シートACF内にそれぞれ形成される複数の導電部CPを介してこの共通電源端子電極13に電気的に接続される。
【0046】
本実施形態の平面表示装置では、複数の画素駆動部PDと複数の電源端子電極29とが薄膜半導体回路層AMXの厚さ方向において接続されるため、これら画素駆動部PDの電源配線の平面的な配置を信号線や走査線のようなマトリクス配線の存在を考慮して最適化する必要がない。
【0047】
従来のように複数の画素駆動部PDが画素アレイの外側に配置された電源端子に平面的な電源配線を介して接続される場合には、これら画素駆動部PDを共通の条件で動作させることが困難である。電源配線は一般に信号線Xと同一の材料からなり、電源端子と各画素駆動部PDとの間の配線長に依存した配線抵抗を持つ。このため、電源端子から各画素駆動部PDに電流を流したときに、配線抵抗による電圧降下が生じる。電源端子に近い側の画素駆動部PDに対する電圧降下は、電源端子から遠い側の画素駆動部PDに対する電圧降下と相違する。このような電圧降下の差は画面サイズの大型化に伴って表示画像の均一性に関して無視できない影響を与えるようになる。
【0048】
これに対して本実施形態のように、複数の電源端子電極29が薄膜半導体回路層AMXの厚さ方向において複数の画素駆動部PDに接続される場合、周辺回路基板SIG側の共通電源電極13から複数の画素駆動部PDまでの配線長が極めて短い一定値に設定されるため、配線抵抗自体を低減する一方で電圧降下の差を無くすことができる。複数の画素駆動部PDはこのようにして電源配線の配線抵抗による悪影響を実質的に排除した共通の条件で動作することから、表示画像の均一性が画面サイズの大型化により損なわれることを防止できる。
【0049】
以下、本発明の第4実施形態に係る平面表示装置について説明する。図20はこの平面表示装置の概略的な断面構造を示す。この平面表示装置は、有機EL素子OLED用の駆動電流を周辺回路基板SIGから全画素駆動部PDに供給するように構成されることを除いて第1実施形態と同様である。図20では、第1実施形態と同様の部分を同一参照符号で表し、重複する説明を省略する。
【0050】
この平面表示装置は、複数の画素駆動部PDにそれぞれ割り当てられる複数の電流供給電極30をさらに有する。これら電流供給電極30は各々対応画素駆動部PDの画素駆動素子DRを構成する薄膜トランジスタのドレイン電極Dに直接コンタクトして薄膜半導体回路層AMX上に形成される。具体的には、これら電流供給電極30が薄膜半導体回路層AMXの上面を構成する保護絶縁膜28上に複数の配線電極21の一部として形成される。これに伴い、周辺回路基板SIGでは、複数の電流供給電極14が配線基板10上に形成され、配線基板10を貫通する複数のビアホールVHを介して信号ドライバ回路DRVに接続される。全ての電源端子電極30は、薄膜半導体回路層AMXと周辺回路基板SIGとが異方性導電シートACFにより接着された状態でそれぞれ複数の信号供給電極14に対向し、異方性導電シートACF内にそれぞれ形成される複数の導電部CPを介してこれら信号供給電極14に電気的に接続される。
【0051】
ここでは、各信号ドライバ回路DRVが表示コントローラCTRの制御によりデジタル映像信号をアナログ形式の画素表示信号に変換し、この画素表示信号に対応する駆動電流を出力するように構成される。また、薄膜半導体回路層AMXでは、水平走査部HCIRが垂直走査部VCIRからの走査信号によって選択される一行分の画素駆動部PDに複数の信号線Xを介して出力イネーブル信号を供給するように構成される。各画素駆動部PDでは、画素スイッチング素子が走査線Yからの走査信号の供給に伴って信号線Xからの出力イネーブル信号を画素駆動素子DRに供給し、この画素駆動素子DRがこの出力イネーブル信号に応答して対応信号供給電極30からの駆動電流を表示画素PXの有機EL素子OLEDに出力するように構成される。
【0052】
本実施形態の平面表示装置では、複数の画素駆動部PDと複数の信号供給電極30とが薄膜半導体回路層AMXの厚さ方向において接続される。さらに各画素駆動部PDは有機EL素子OLED用の駆動電流を生成するための電源配線を必要としない。従来のように画素表示信号が画素アレイの外側に配置された水平走査回路の出力端子から信号線Xを介して複数の画素駆動部PDに供給される場合、第3樹脂形態と同様に配線抵抗による電圧降下が画面サイズの大型化に伴って表示画像の均一性に関して無視できない影響を与えるようになる。また、信号線Xと画素駆動部PDの間の寄生容量によるクロストークが表示画像のシャドウイングをもたらす問題もあった。しかしながら、本実施形態ように、複数の画素駆動部PDと複数の信号供給電極30とが薄膜半導体回路層AMXの厚さ方向において接続される場合には、上述のような問題をほぼ排除でき、表示画像の均一性が画面サイズの大型化により損なわれることを防止できる。
【0053】
また、信号ドライバ回路DRVの構成変更により従来のように線順次方式で画素表示信号を画素駆動部PDに書き込む代わりにこれら画素駆動部PDに直接かつ完全に並列的に有機EL素子OLED用の駆動電流を供給することが可能となる。従って、行方向に並ぶ表示画素の数が水平走査回路HCIRの電流駆動能力によって制約されない高精細な平面表示装置を得ることができる。
【0054】
以下、本発明の第5実施形態に係る平面表示装置について説明する。図21はこの平面表示装置の概略的な断面構造を示す。この平面表示装置は、周辺回路基板SIGと画素アレイ層DSPが薄膜半導体回路層AMXに対して逆に配置されることを除いて第3実施形態と同様である。図21では、第3実施形態と同様の部分を同一参照符号で表し、重複する説明を省略する。
【0055】
この平面表示装置の製造では、MgをドープしたGaN膜が無アルカリガラス基板GL上にスパッタリング法により配線電極21用に形成される。信号供給回路SDCはこのGaN膜をパターニングせずに形成され、さらに画素アレイ層DSPがガラス基板GLよって支持された状態で薄膜半導体回路層AMXの上面に形成される。周辺回路基板SIGは、レーザ光を薄膜半導体回路層AMXに対して反対側となるガラス基板GLの下面側から照射することによりガラス基板GLおよび薄膜半導体回路層AMXを加熱し、ガラス基板GLとGaN膜との熱膨張係数の違いに応じて生じる歪みによって薄膜半導体回路層AMXからガラス基板GLを剥離させ、これにより露出するGaN膜を配線電極21としてパターニングした後に異方性導電シートACFを用いて薄膜半導体回路層AMXに接着される。
【0056】
本実施形態の平面表示装置では、周辺回路基板SIGおよび画素アレイ層DSPが薄膜半導体回路層AMXに対して逆に配置されるが、このような配置であっても第3実施形態と同様の効果を得ることができる。
【0057】
尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。
【0058】
例えば上述の実施形態では、平面表示装置が有機EL素子を表示画素として用いた表示パネルであったが、例えば反射型液晶表示素子、あるいは表面伝導型電子放出素子等を表示画素として用いる表示パネルであってもよい。この場合、画素アレイ層DSPはこれら表示画素に適した材料で構成されることになる。
【0059】
【発明の効果】
本発明によれば、画素アレイと一緒に多様な周辺回路を集積するための制約を軽減できる表示装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【図1】 本発明の第1実施形態に係る平面表示装置の概略的な断面構造を示す図である。
【図2】 図1に示す平面表示装置の平面構造を分解して示す図である。
【図3】 図2に示す平面表示装置の部分的な回路構造を示す図である。
【図4】 図1に示す平面表示装置の製造工程を示す図である。
【図5】 図4に示す工程に続く製造工程を示す図である。
【図6】 図5に示す工程に続く製造工程を示す図である。
【図7】 図6に示す工程に続く製造工程を示す図である。
【図8】 図7に示す工程に続く製造工程を示す図である。
【図9】 図8に示す工程に続く製造工程を示す図である。
【図10】 図9に示す工程によって得られる構造を示す図である。
【図11】 図10に示す構造が得られた後に行われる製造工程を示す図である。
【図12】 図11に示す工程に続く製造工程を示す図である。
【図13】 本発明の第2実施形態に係る平面表示装置の概略的な断面構造を示す図である。
【図14】 図13に示す平面表示装置の平面構造を分解して示す図である。
【図15】 図13に示す平面表示装置の製造工程を示す図である。
【図16】 図15に示す工程に続く製造工程を示す図である。
【図17】 図16に示す工程に続く製造工程を示す図である。
【図18】 本発明の第3実施形態に係る平面表示装置の概略的な断面構造を示す図である。
【図19】 図18に示す平面表示装置の平面構造を分解して示す図である。
【図20】 本発明の第4実施形態に係る平面表示装置の概略的な断面構造を示す図である。
【図21】 本発明の第5実施形態に係る平面表示装置の概略的な断面構造を示す図である。
【符号の説明】
DSP…画素アレイ層、AMX…薄膜半導体回路層、ACF…異方性導電シート、SIG…周辺回路基板、PX…表示画素、SDC…信号供給回路、PRC…周辺回路、DRV…信号ドライバ回路、OLED…有機EL素子、PD…画素駆動部、SW…画素スイッチング素子、DR…画素駆動素子、13…共通電源端子電極、11,21…配線電極、29…電源端子電極、30…電流供給電極、VH…ビアホール、IND…インダクタ素子、PAA…フェーズドアレイアンテナ、HF…高周波フロントエンド回路。
Claims (5)
- マトリクス状に配置され複数の画素信号を取り込むスイッチング素子を有する複数の画素駆動部および走査回路が単結晶シリコン膜に形成された信号供給回路を含む薄膜半導体回路層と、前記薄膜半導体回路層の一方の面上に前記複数の画素駆動部に対向してマトリクス状に配置された複数の自己発光表示画素を含む画素アレイからなる薄膜表示層とが、ガラス基板上に前記薄膜表示層、前記薄膜半導体回路層の順に一体で形成され、
前記薄膜半導体回路層は、前記画素アレイから離れた場所に形成された、前記薄膜半導体回路層の他方の面上に配置される複数の第1配線電極を含み、
前記各自己発光表示画素を駆動する駆動電流を前記画素駆動部に供給する複数の信号ドライバ回路を有し、前記薄膜半導体回路層と対向する面上に、前記複数の第1配線電極に対向して配置される複数の第2配線電極を有する周辺回路を含む周辺回路基板が、
前記複数の第2配線電極によって前記複数の第1配線電極に異方性導電シートを介して接続していることを特徴とする表示装置。 - 前記周辺回路は前記電気信号として画素表示信号を前記信号供給回路に出力するドライバ回路を含むことを特徴とする請求項1に記載の表示装置。
- 前記周辺回路はさらに前記ドライバ回路の遠隔制御インターフェースとして無線通信回路を含むことを特徴とする請求項2に記載の表示装置。
- 前記複数の表示画素を含む画素アレイの表面は透明な絶縁膜により覆われていることを特徴とする請求項1に記載の表示装置。
- 前記各表示画素は、遮光性絶縁膜により互いに区画されていることを特徴とする請求項1に記載の表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003137346A JP4512177B2 (ja) | 2003-05-15 | 2003-05-15 | 表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003137346A JP4512177B2 (ja) | 2003-05-15 | 2003-05-15 | 表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004341196A JP2004341196A (ja) | 2004-12-02 |
JP4512177B2 true JP4512177B2 (ja) | 2010-07-28 |
Family
ID=33527032
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003137346A Expired - Fee Related JP4512177B2 (ja) | 2003-05-15 | 2003-05-15 | 表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4512177B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100913124B1 (ko) * | 2009-01-05 | 2009-08-19 | 학교법인 포항공과대학교 | 레이저를 이용한 플렉서블 소자의 제조방법 |
KR102651596B1 (ko) * | 2018-06-29 | 2024-03-27 | 삼성디스플레이 주식회사 | 표시장치 |
US20240212538A1 (en) * | 2021-06-09 | 2024-06-27 | Sharp Display Technology Corporation | Display device |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01297623A (ja) * | 1988-05-25 | 1989-11-30 | Fuji Electric Co Ltd | アクティブマトリックス形表示パネル |
JPH05190285A (ja) * | 1992-01-10 | 1993-07-30 | Fuji Electric Co Ltd | エレクトロルミネッセンス表示パネル |
JPH0772804A (ja) * | 1993-03-11 | 1995-03-17 | At & T Global Inf Solutions Internatl Inc | マルチメディア投影システム |
JPH0934407A (ja) * | 1995-07-14 | 1997-02-07 | Sharp Corp | 同期回路駆動方法と同期信号制御回路およびこれを用いた画像表示装置 |
JPH11344715A (ja) * | 1998-06-03 | 1999-12-14 | Hitachi Ltd | 液晶表示装置 |
JP2001313181A (ja) * | 2000-05-01 | 2001-11-09 | Sony Corp | 表示装置及びその製造方法 |
JP2002503832A (ja) * | 1998-02-17 | 2002-02-05 | サーノフ コーポレイション | タイル張り電子ディスプレイ構造 |
JP2003059653A (ja) * | 2001-08-09 | 2003-02-28 | Sony Corp | 表示装置の製造方法 |
WO2003023745A1 (fr) * | 2001-09-07 | 2003-03-20 | Matsushita Electric Industrial Co., Ltd. | Appareil d'affichage et son procede de fabrication |
JP2004247373A (ja) * | 2003-02-12 | 2004-09-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
2003
- 2003-05-15 JP JP2003137346A patent/JP4512177B2/ja not_active Expired - Fee Related
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01297623A (ja) * | 1988-05-25 | 1989-11-30 | Fuji Electric Co Ltd | アクティブマトリックス形表示パネル |
JPH05190285A (ja) * | 1992-01-10 | 1993-07-30 | Fuji Electric Co Ltd | エレクトロルミネッセンス表示パネル |
JPH0772804A (ja) * | 1993-03-11 | 1995-03-17 | At & T Global Inf Solutions Internatl Inc | マルチメディア投影システム |
JPH0934407A (ja) * | 1995-07-14 | 1997-02-07 | Sharp Corp | 同期回路駆動方法と同期信号制御回路およびこれを用いた画像表示装置 |
JP2002503832A (ja) * | 1998-02-17 | 2002-02-05 | サーノフ コーポレイション | タイル張り電子ディスプレイ構造 |
JPH11344715A (ja) * | 1998-06-03 | 1999-12-14 | Hitachi Ltd | 液晶表示装置 |
JP2001313181A (ja) * | 2000-05-01 | 2001-11-09 | Sony Corp | 表示装置及びその製造方法 |
JP2003059653A (ja) * | 2001-08-09 | 2003-02-28 | Sony Corp | 表示装置の製造方法 |
WO2003023745A1 (fr) * | 2001-09-07 | 2003-03-20 | Matsushita Electric Industrial Co., Ltd. | Appareil d'affichage et son procede de fabrication |
JP2004247373A (ja) * | 2003-02-12 | 2004-09-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2004341196A (ja) | 2004-12-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4074099B2 (ja) | 平面表示装置およびその製造方法 | |
US7986095B2 (en) | Organic light emitting diode with enhanced luminance and light uniformity | |
US6580213B2 (en) | Light-emitting device and method of manufacturing the same | |
US6724149B2 (en) | Emissive display device and electroluminescence display device with uniform luminance | |
TWI221394B (en) | Electro-optical device and electronic apparatus | |
EP1624489B1 (en) | Flat panel display device with reduced cross-talk | |
TWI546955B (zh) | 製造有機發光二極體顯示器之方法 | |
US8049410B2 (en) | Organic light emitting display with a ground ring and method of manufacturing the same | |
KR20070039433A (ko) | 표시장치 | |
KR20010070173A (ko) | 전자장치 | |
JP2005331919A (ja) | 平板ディスプレイ装置及び電界発光ディスプレイ装置 | |
JP2009170946A (ja) | 発光装置、電気光学装置、および電子機器 | |
KR100737103B1 (ko) | 표시 장치 및 그 제조 방법 | |
KR20060002399A (ko) | 박막 트랜지스터 표시판 | |
US7728515B2 (en) | Light-emitting circuit board and light-emitting display device | |
US20110042678A1 (en) | Pad area, organic light emitting diode display device having the same, and method of fabricating the same | |
US8493292B2 (en) | Organic light emitting diode display and manufacturing method thereof | |
US8445910B2 (en) | High resolution organic light emitting display with increased aperture ratio | |
US9142602B2 (en) | Display device having anisotropic conductive film and manufacturing method thereof | |
JP4512177B2 (ja) | 表示装置 | |
KR20200008837A (ko) | 유기발광표시장치 및 이의 제조방법 | |
JP2000164347A (ja) | 表示装置及びその製造方法 | |
US7112818B2 (en) | Semiconductor film transistor | |
JP2009212013A (ja) | 表示装置及び表示装置の製造方法 | |
KR102684476B1 (ko) | 디스플레이 패널, 플렉시블 디스플레이, 전자 디바이스 및 디스플레이 패널을 제조하는 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060320 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090327 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090512 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090619 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091013 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20091210 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091211 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20091211 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20091210 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100209 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100326 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100413 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100508 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130514 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4512177 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 Free format text: JAPANESE INTERMEDIATE CODE: R313121 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130514 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140514 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |