JP2009212013A - 表示装置及び表示装置の製造方法 - Google Patents
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Abstract
【課題】狭額縁化が可能な表示装置及び表示装置の製造方法を提供する。
【解決手段】表示装置10は、表示部11と、画素基板12と、封止基板13と、走査ドライバ14と、出力配線15と、データドライバ16と、データ端子17と、封止部18と、を備える。表示装置10の走査ドライバ14と走査ラインLsとは、導通部LPと、封止基板13の画素基板11と対向する面に形成された接続配線と、導通部DPとによって接続される。これにより、走査ラインLsと走査ドライバ14とを接続する配線を画素基板12の表示部11の周辺に形成する必要がなく、表示部11外に必要とされるスペースを狭くすることができ狭額縁化が可能となる。
【選択図】図1
【解決手段】表示装置10は、表示部11と、画素基板12と、封止基板13と、走査ドライバ14と、出力配線15と、データドライバ16と、データ端子17と、封止部18と、を備える。表示装置10の走査ドライバ14と走査ラインLsとは、導通部LPと、封止基板13の画素基板11と対向する面に形成された接続配線と、導通部DPとによって接続される。これにより、走査ラインLsと走査ドライバ14とを接続する配線を画素基板12の表示部11の周辺に形成する必要がなく、表示部11外に必要とされるスペースを狭くすることができ狭額縁化が可能となる。
【選択図】図1
Description
本発明は、有機EL(electroluminescence)素子を用いた表示装置及び表示装置の製造方法に関する。
近年、液晶表示装置(LCD)に続く次世代の表示デバイスとして、有機エレクトロルミネッセンス素子(以下、「有機EL素子」と略記する)等の自発光素子を2次元配列した発光素子型の表示パネルを備えた表示装置の本格的な実用化、普及に向けた研究開発が盛んに行われている。
有機EL素子は、アノード電極と、カソード電極と、例えば、これらの電極間に形成された電子注入層、発光層、正孔注入層、等を備える。有機EL素子では、発光層において正孔注入層から供給された正孔と電子注入層から供給された電子とが再結合することによって発生するエネルギーによって発光する。また、このような有機EL素子は特許文献1に開示されているように、表示装置として用いられる。従来、水分によって有機EL層が劣化することを防ぐため、有機EL素子が形成された基板を、ガラス基板とシール材によって外気と遮断するための封止を行っている。
特開2000−68048号公報
このような有機EL素子を用いた表示装置では、基板上に有機EL素子を配列して表示領域を形成し、基板上の表示領域を囲む領域に有機EL素子の配線を形成している。このため表示領域外に配線のためのスペースを設けなければならず、いわゆる額縁と呼ばれるパネルの周辺領域の寸法が大きくなる問題があった。
本発明は上述した実情に鑑みてなされたものであって、狭額縁化が可能な表示装置及び表示装置の製造方法を提供することを目的とする。
上記目的を達成するため、本発明の第1の観点に係る表示装置は、
画素基板と
前記画素基板上に形成された配線と、
前記画素基板上に形成された発光素子と、
前記画素基板上に設けられ、前記配線に信号を出力するドライバと、
前記画素基板上に形成され、前記ドライバに接続された出力配線と、
前記画素基板と対向するように設置された対向基板と、
前記対向基板の前記画素基板と対向する面に形成された接続配線と、
前記出力配線と前記接続配線とを接続する第一導通部と、
前記接続配線と配線とを接続する第二導通部と、
を備えることを特徴とする。
画素基板と
前記画素基板上に形成された配線と、
前記画素基板上に形成された発光素子と、
前記画素基板上に設けられ、前記配線に信号を出力するドライバと、
前記画素基板上に形成され、前記ドライバに接続された出力配線と、
前記画素基板と対向するように設置された対向基板と、
前記対向基板の前記画素基板と対向する面に形成された接続配線と、
前記出力配線と前記接続配線とを接続する第一導通部と、
前記接続配線と配線とを接続する第二導通部と、
を備えることを特徴とする。
前記第一導通部及び前記第二導通部は、前記画素基板と前記対向基板との間に配置された前記発光素子の周囲を囲んで封止する封止部に設けられていてもよい。
前記画素基板は一方の辺及び前記一方の辺と対向する他方の辺を有し、
前記第一導通部は、前記一方の辺及び前記他方の辺にそれぞれ複数設けられ、
前記配線は、一端が前記一方の辺の前記第一導通部に導通する第一配線と、一端が前記他方の辺の前記第一導通部に導通する第二配線と、を有してもよい。
前記第一導通部は、前記一方の辺及び前記他方の辺にそれぞれ複数設けられ、
前記配線は、一端が前記一方の辺の前記第一導通部に導通する第一配線と、一端が前記他方の辺の前記第一導通部に導通する第二配線と、を有してもよい。
前記画素基板上に、前記発光素子を動作するトランジスタを有する画素回路が設けられ、
前記ドライバは、前記画素回路を駆動するための信号を出力するようにしてもよい。
前記ドライバは、前記画素回路を駆動するための信号を出力するようにしてもよい。
前記トランジスタは、ゲート電極、ソース電極、ドレイン電極を備え、
前記第一導通部及び前記第一導通部は、ゲート電極となる導電層をパターニングしてなる層と、前記ソース電極及び前記ドレイン電極となる導電層をパターニングしてなる層と、を含むようにしてもよい。
前記第一導通部及び前記第一導通部は、ゲート電極となる導電層をパターニングしてなる層と、前記ソース電極及び前記ドレイン電極となる導電層をパターニングしてなる層と、を含むようにしてもよい。
前記トランジスタは、ゲート電極、ソース電極、ドレイン電極を備え、
前記配線は前記ゲート電極に接続されているようにしてもよい。
前記配線は前記ゲート電極に接続されているようにしてもよい。
上記目的を達成するため、本発明の第2の観点に係る表示装置は、
画素基板と、
前記画素基板上に形成された配線と、
前記画素基板上に形成された発光素子と、
前記画素基板と対向するように設置された対向基板と、
前記対向基板上に設けられたドライバと、
前記対向基板上に形成され、前記ドライバに接続された接続配線と、
前記対向基板の前記接続配線と前記画素基板の前記配線とを導通する導通部と、
を備えることを特徴とする。
画素基板と、
前記画素基板上に形成された配線と、
前記画素基板上に形成された発光素子と、
前記画素基板と対向するように設置された対向基板と、
前記対向基板上に設けられたドライバと、
前記対向基板上に形成され、前記ドライバに接続された接続配線と、
前記対向基板の前記接続配線と前記画素基板の前記配線とを導通する導通部と、
を備えることを特徴とする。
上記目的を達成するため、本発明の第3の観点に係る表示装置の製造方法は、
配線と、発光素子と、前記配線に信号を出力するドライバと、前記ドライバに接続された出力配線と、が設けられた画素基板と、
前記画素基板と対向する面に形成された接続配線が設けられた対向基板とを、
前記出力配線と前記接続配線とを接続する第一導通部と、前記接続配線と配線とを接続する第二導通部と、を有する封止部を介して挟んで封止する工程、
を備えることを特徴とする。
配線と、発光素子と、前記配線に信号を出力するドライバと、前記ドライバに接続された出力配線と、が設けられた画素基板と、
前記画素基板と対向する面に形成された接続配線が設けられた対向基板とを、
前記出力配線と前記接続配線とを接続する第一導通部と、前記接続配線と配線とを接続する第二導通部と、を有する封止部を介して挟んで封止する工程、
を備えることを特徴とする。
前記配線は、方形状の前記画素基板上に、前記画素基板の一方の辺側から延びる方向と、前記一方の辺と対向する辺から延びる方向とに前記配線を交互に形成してもよい。
本発明によれば、封止基板上に形成された接続配線と、導通部とを用いることによって狭額縁化された表示装置及び表示装置の製造方法を提供することができる。
本発明の実施形態に係る表示装置及び表示装置の製造方法について図を用いて説明する。本実施形態では、ボトムエミッション型の有機EL(electroluminescence)素子を用いたアクティブ駆動方式の表示装置を例に挙げて説明する。
図1は、本実施形態に係る表示装置を示す平面図である。また、図2(a)は、図1に示すIIA−IIA線断面図であり、図2(b)はIIB−IIB線断面図である。また、図3は画素基板12を示す図であり、図4は封止基板13を示す図である。更に、図5は、表示装置の構成例を示す平面図であり、図6は表示装置の有機EL素子の等価回路図である。また、図7は有機EL素子の平面図であり、図8は、図7に示すVIII−VIII線断面図であり、図9は図7に示すIX−IX線断面図である。なお、封止基板13を示す図4は接続配線Lcの配置の説明の便宜のため、画素基板12と対向する面とは反対側の面からみた図としている。
本実施形態の表示装置10は、例えば携帯電話等のディスプレイに適用でき、図1に示すように、表示部11と、画素基板12と、封止基板13と、走査ドライバ14と、出力配線15と、データドライバ16と、データラインLdと、封止部18と、を備える。
表示部11は、封止部18に囲まれた領域であり、表示部11内の画素基板12上には、図5に示すように赤(R)、緑(G)、青(B)の3色の画素30を一組として、この組が行方向(図1の左右方向)に繰り返し複数配列されるとともに、列方向(図1の上下方向)に同一色の画素が複数配列されている。RGBの各色を発する画素がマトリクス状に配列される。また、各画素30はRGBそれぞれの光を発する有機EL素子OLEDと、有機EL素子をアクティブ動作させる画素回路DSとを備える。
画素基板12は、透光性を備える材料から形成され、例えばガラス基板である。また、画素基板12には、それぞれ所定行に配列された複数の画素回路DSに接続された複数のアノードラインLaと、複数の有機EL素子のカソード電極40と、それぞれ所定列に配列された複数の画素回路に接続されたデータラインLdと、それぞれ所定行に配列された複数の画素回路のトランジスタTr11を選択する複数の走査ラインLsと、が形成されている。また、画素基板12上には、例えばLSI(Large Scale Integration)からなる走査ドライバ14が出力配線15上にチップオングラスによって実装されている。同様に例えばLSIからなるデータドライバ16が、画素基板12のデータラインLd上にチップオングラスによって実装されている。走査ドライバ14及びデータドライバ16は、クロック信号やデータ信号等の外部信号を走査ドライバ14やデータドライバ16に出力する配線を有する図示しないフレキシブルプリント基板に接続されている。
画素回路DSは、トランジスタ(選択トランジスタ)Tr11と、トランジスタ(発光駆動トランジスタ)Tr12と、キャパシタCsと、を備える。図6に示すトランジスタTr11及びトランジスタTr12は、いずれもnチャネル型アモルファスシリコン薄膜トランジスタであるが、これに限らず、少なくとも一方がpチャネル型でもよく、ポリシリコン薄膜トランジスタであってもよい。
図6に示すようにトランジスタTr11のゲート端子は走査ラインLsに、ドレイン端子が画素基板12の列方向に配設されたデータラインLdに、ソース端子が接点N11にそれぞれ接続される。また、トランジスタTr12のゲート端子は接点N11に接続されており、ドレイン端子はアノードラインLaに、ソース端子は接点N12にそれぞれ接続されている。キャパシタCsは、トランジスタTr12のゲート端子及びソース端子に接続されている。なお、キャパシタCsは、トランジスタTr12のゲート−ソース間に付加的に設けられた補助容量、もしくはこれらの寄生容量と補助容量からなる容量成分である。また、有機EL素子OLEDは、アノード端子(アノード電極)が接点N12に接続され、カソード電極40に所定の電圧Vss、例えば接地電位が印加されている。
なお、トランジスタTr11及びトランジスタTr12がpチャネル型の電界効果型トランジスタの場合は、それぞれソース端子及びドレイン端子が図6とは逆に接続される。
各行ごとに配列された複数のトランジスタTr12が、当該トランジスタTr12に接続された有機EL素子OLEDの画素電極(例えばアノード電極)に表示データに応じた発光駆動電流を流す状態に設定するように、複数のアノードラインLa(供給電圧ライン)は、いずれも所定の高電位電源に直接又は間接的に接続されている。つまり、アノードラインLaは、有機EL素子OLEDのカソード電極40に印加される基準電圧Vssより十分電位の高い所定の高電位(供給電圧Vdd)が印加される。また、カソード電極40は、絶縁性の画素基板12上に2次元配列された全ての表示画素に対して単一の電極層により形成された対向電極であり、所定の低電位電源Vss(例えば接地電位GND)に直接又は間接的に接続されるように設定されている。
各データラインLdは、図1に示すように画素基板12の周縁部に配置されたデータドライバ16に接続され、上記表示画素の選択状態に同期するタイミングで表示データに応じたデータ電圧(階調信号)Vdataが印加される。
各走査ラインLsは、画素基板12の周縁部に配置された走査ドライバ14に接続されており、所定タイミングで画素基板12の行方向に配列された複数の表示画素を選択状態に設定するためのゲート制御電圧信号Sgが印加される。
このように各画素において、直列に接続されたトランジスタTr12と有機EL素子OLEDの組の両端(トランジスタTr12のドレイン端子と有機EL素子OLEDのカソード端子)にそれぞれ、供給電圧Vddと基準電圧Vssを印加して有機EL素子OLEDに順バイアスを付与して、トランジスタTr12のゲート−ソース間に所望の電圧が印加されたときにトランジスタTr12のドレイン−ソース間に電流が流れる状態にし、更に階調信号Vdataに応じて流れる発光駆動電流の電流値を画素駆動回路により制御している。
なお、本実施形態では特に走査ラインLs(Ls1、Ls2、……Lsn)と走査ドライバ14とは、封止部18の形成領域において走査ラインLsに接続する導通部LP(LP1、LP2、……LPn)と、封止基板13に形成された接続配線Lc(Lc1、Lc2、……Lcn)と、封止部18の形成領域において出力配線15に接続するドライバ側の導通部DP(DP1、DP2、……DPn)と、出力配線15と、を介して接続されている。接続配線Lcは、図2(a)及び(b)、図4に示すように封止基板13における画素基板12の表示部11に対向する領域に形成されている。
走査ラインLs側に設けられた導通部LPは、図1に示すように走査ラインLsの本数に応じ、LP1〜LPnのn個設けられる(nは2以上の偶数)。また、本実施の形態では、図1に示すように、走査ラインLsは、奇数番の走査ラインLs(Ls1、Ls3、Ls5、……、Ls(n−1))及び偶数番の走査ラインLs(Ls2、Ls4、Ls6、……、Lsn)を有し、奇数番の走査ラインLsが画素基板12の封止部18の形成領域の一方の辺から対向する他方の辺に対して延びるように形成され、偶数番の走査ラインLsが画素基板12の封止部18の形成領域の他方の辺から対向する一方の辺へと延びるように形成されている。このため、この走査ラインに対応し導通部LPは交互に設けられている。具体的には、画素基板12の一方の辺に沿って奇数番の導通部LP1、LP3…LPn−1が並び、この辺に対向する当該他方の辺に沿って偶数番の導通部LP2、LP4…LPnが並ぶ。走査ラインLsは、後述するソース−ドレインメタル層をパターニングすることによってその一部が形成されている。走査ドライバ14は、走査ラインLs1、Ls2、Ls3、……の順に、これら走査ラインLsに接続される画素30を選択するため、n本の出力配線15が図1中、左から右に、第1、第2、第3、……、第n番目と配列している場合に、第n/2、第(n/2+1)、第(n/2−1)、第(n/2+2)、第(n/2―2)、第(n/2+3)、……、第2、第(n−1)、第1、第n番目の順にゲート制御電圧信号Sgのパルスを出力する。
導通部LP1〜LPnは、いずれも同一の構成である。具体的には、導通部LP1の断面図である図2(a)に示すように、各導通部LP1は、後述するゲートメタル層をパターニングすることによって形成された下地部84と、走査ラインLsの一端において、走査ラインLsと一体的に形成され、下地部84上に形成された下側コンタクト部81と、導電性ギャップ材82と、接続配線Lc1の一端において接続配線Lc1と一体的に形成された上側コンタクト部83と、を備える。下側コンタクト部81と、上側コンタクト部83とは図1に示すように平面形状は方形に形成される。下側コンタクト部81は、走査ラインLs1に接続されており、上側コンタクト部83は、接続配線Lc1に接続されている。導電性ギャップ材82は、導電性を備える材料から形成された微粒子であり、カソード電極40が接続配線Lc及び封止基板13と接しないように画素基板12と封止基板13との間の距離が所定の間隔となるような径を有し、例えばAuから形成される。導電性ギャップ材82は例えば球形に形成されており、封止部18中に分散されている。封止部18に分散された導電性ギャップ材82は、下側コンタクト部81と上側コンタクト部83とに挟まれ、プレスされる。これにより、導電性ギャップ材が下側コンタクト部81と上側コンタクト部83と接触して導通を図ることが可能となる。
走査ドライバ側に設けられた導通部DPは図1に示すように、走査ラインLsの本数に応じてDP1〜DPnのn個設けられる。なお、上述したように、本実施形態では走査ラインLsは交互に配線されており、走査ライン側の導通部LPも交互に設けられている。このため、封止基板13上に形成された接続配線Lcの並びに応じて、走査ドライバ側の導通部DPの配列も変わる。例えば、本実施形態では図4に示すように封止基板13には、中心領域から左へと奇数番の接続配線Lcが、Lc1からLcn−1の順に並び、中心領域から右へと偶数番の接続配線Lcが、Lc2からLcnの順に並ぶ。これに応じて、走査ドライバ側の導通部DPも、図1及び図3に示すように走査ドライバの中心から左へDP1、DP3、…DPn−1、走査ドライバの中心から右側へとDP2、DP4、…DPnと並ぶ。
なお、走査ドライバ側に設けられた複数の導通部DP1〜DPnは、いずれも同一の構成である。導通部DP1は、具体的に導通部DP1の断面図である図2(b)に示すように、出力配線15の一端部15’と、出力配線15の一端部15’上に堆積され、ソース−ドレインメタル層をパターニングすることによってその一部が形成されている下側コンタクト部86と、導電性ギャップ材87と、接続配線Lc1の他端において接続配線Lc1と一体的に形成された上側コンタクト部88と、を備える。下側コンタクト部86と、上側コンタクト部88とは、導電性を備える材料から形成され、図1に示すように平面形状は方形に形成される。下側コンタクト部86は、出力配線15に接続されており、上側コンタクト部88は、接続配線Lcに接続されている。導通部DPでも、導電性ギャップ材87が、下側コンタクト部86と上側コンタクト部88とに挟まれ、プレスされることによって、導電性ギャップ材87が上側コンタクト部88と下側コンタクト部86と接触して導通を図ることが可能となる。
このように導通部LP及び導通部DPと、これらを結ぶ接続配線Lcを介して、走査ドライバ14と走査ラインLsとを接続しているので、画素基板12の封止部18の外側或いは表示部11内の表示領域外の領域に走査ドライバ14と走査ラインLsと接続する配線を引き回す必要がないため、これら配線の配置のための表示領域外のスペースを拡張しなくて済み、つまり狭額縁化が可能となる。走査ラインLsの本数はデータラインLdの本数よりも少ないため、封止部18における導通部DP全体の形成領域は、封止部18におけるデータラインLd全体の形成領域よりも幅が狭い。またデータラインLdは、有機EL素子OLEDを所望の輝度階調に制御するための信号が印加されるため、データラインLdの長さに著しいばらつきがあるとデータラインLdの寄生容量による電圧降下にも著しいばらつきが生じて所望の輝度階調に発光できなくなる恐れがある。したがって、データラインLdを接続配線Lcのように封止基板13側に設けられた接続配線によって引き回すより、走査ラインLsを封止基板13側に設けられた接続配線Lcによって引き回す方が、データドライバ16からデータラインLdの末端までの距離のばらつきを抑えることができるので好ましい。
また、本実施形態の画素30を図7〜図9に示す。上述したように画素30は画素基板12上に形成され、封止部18と封止基板13とによって封止されている。
画素基板12上には、ゲートメタル層をフォトリソグラフィによりパターニングしてなるゲート電極56b、データラインLdが形成されており、更にこれらを覆うようにゲート絶縁膜である絶縁膜32が形成される。
絶縁膜352は、絶縁性材料、例えばシリコン酸化膜、シリコン窒化膜等から構成されであり、データラインLdとゲート電極56bとを覆うように画素基板12上に形成される。また、絶縁膜32上には、ソース−ドレインメタル層をフォトリソグラフィによってパターニングしてなる走査ラインLsと、アノードラインLaと、絶縁膜32下に形成されたデータラインLdとトランジスタTr11のドレイン電極とを結ぶ配線Ldxが形成される。詳細に後述するように走査ラインLsは導体層Lsa、Lsb、Lscの三層構造であり、アノードラインLaも同様に導体層Laa、Lab、Lacの三層構造である。また、配線Ldxは導体層Ldxa、Ldxbの2層構造である。下側コンタクト部81は、走査ラインLsと一体的に形成されているので、導体層Lsa、Lsb、Lscと同じ導体層をパターニングして形成されている。同様に導通部DPの下側コンタクト部86も導体層Lsa、Lsb、Lscと同じ導体層をパターニングして形成されている。
トランジスタTr11及びTr12は、例えば、それぞれnチャネル型の薄膜トランジスタ(TFT;Thin Film Transistor)である。トランジスタTr11及びTr12は、図示するようにそれぞれ画素基板12上に形成される。トランジスタTr12は、半導体層51bと、絶縁膜32と、ドレイン電極53dと、ソース電極53sと、オーミックコンタクト層54b,55bと、ゲート電極56bと、半導体層保護膜57bと、を備える。オーミックコンタクト層54b,55bは、半導体層51bと同じ半導体に不純物が混在したものであり、半導体層51bより低抵抗である。また、トランジスタTr12のドレイン電極53dは配線LaxによってアノードラインLaに接続されており、トランジスタTr12のソース電極53sは画素電極34に接続される。更にトランジスタTr11はトランジスタTr12と同様の構成を有している。トランジスタTr11における各構成要素のうち、トランジスタTr12における対応する構成要素の符号の末尾が”b”のものに対してこの”b”を”a”と置き換えた符号を付す。トランジスタTr11は、半導体層51aと、ドレイン電極52dと、ソース電極52sと、オーミックコンタクト層54a、55aと、ゲート電極56aと、半導体層保護膜57aと、を備える。
トランジスタTr11,Tr12において、ゲート電極56a,56bは、例えば、アルミニウム−ネオジウム−チタン(AlNdTi)またはクロム(Cr)から形成される。また、ドレイン電極52d,53d、ソース電極52s,53sはそれぞれ例えばアルミニウム−チタン(AlTi)/Cr、AlNdTi/CrまたはCrから形成されている。また、ドレイン電極53d及びソース電極53sと半導体層51bとの間にはそれぞれ低抵抗性接触のため、オーミックコンタクト層54b,55bが形成される。図示は省略しているが、トランジスタTr11も同様に形成される。
配線Ldxは、絶縁膜32に設けられた開口部であるコンタクトホール61を介して下方のデータラインLdに接続されている。
走査ラインLsは、各画素30におけるトランジスタTr11のゲート電極56aの形成領域において断線しており、その端部は、絶縁膜32に設けられた開口部であるコンタクトホール62、63を介して下方のゲート電極56aに接続されている。
トランジスタTr11のソース電極52sは、絶縁膜32に設けられた開口部であるコンタクトホール64を介して下方のトランジスタTr12のゲート電極56bに接続されている。
走査ラインLsは、各画素30におけるトランジスタTr11のゲート電極56aの形成領域において断線しており、その端部は、絶縁膜32に設けられた開口部であるコンタクトホール62、63を介して下方のゲート電極56aに接続されている。
トランジスタTr11のソース電極52sは、絶縁膜32に設けられた開口部であるコンタクトホール64を介して下方のトランジスタTr12のゲート電極56bに接続されている。
絶縁膜32上に形成される画素電極(アノード電極)34は、透光性を備える導電材料、例えばITO(Indium Tin Oxide)、ZnO等から構成される。各画素電極34は隣接する他の画素30の画素電極34と離間しており、その周縁部が層間絶縁膜35に覆われている。
層間絶縁膜35は、絶縁材料、例えばSiN、ポリイミド等から形成される。隣接する画素電極34、34間を絶縁する。また、層間絶縁膜35はトランジスタTr11及びTr12を覆うように形成される。層間絶縁膜35上には更に絶縁膜42及び隔壁43が形成される。層間絶縁膜35及び絶縁膜42には、周縁部を除く各画素電極34の上面を開口している、平面形状が略方形の開口35aが形成されており、この開口によって画素30の発光領域が画される。更に隔壁43はデータラインLdと重なっており、列方向(図7の上下方向)に延びているために、データラインLdと対向電極(カソード電極)40と間の距離を十分長くしているのでデータラインLdは、対向電極40の電界の影響を受けにくい構造となっている。隔壁43は、層間絶縁膜35より幅狭であるため、層間絶縁膜35との段差が生じる溝43bが列方向に延びるように形成されている。
正孔注入層36は、画素電極34上に形成され、発光層37に正孔を供給する機能を有する。正孔注入層36は正孔(ホール)注入、輸送が可能な有機高分子系の材料から構成される。
インターレイヤ37は正孔注入層36上に形成される。インターレイヤ37は、正孔注入層36の正孔注入性を抑制して発光層38内において電子と正孔とを再結合させやすくする機能を有し、発光層38の発光効率を高めるために設けられている。
発光層38は、インターレイヤ37上に形成されている。発光層37は、アノード電極とカソード電極との間に所定の電圧を印加することにより光を発生する機能を有する。発光層37は、蛍光あるいは燐光を発光することが可能な公知の高分子発光材料、例えばポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーを含む赤(R)、緑(G)、青(B)色にそれぞれ発光する各発光材料の少なくともいずれかを画素30の赤(R)、緑(G)、青(B)のパターンに応じて適宜含んでいる。また、これらの発光材料は、適宜水系溶媒あるいはテトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解(又は分散)した溶液(分散液)をノズルコート法やインクジェット法等により塗布し、溶媒を揮発させることによって形成する。
また、対向電極(カソード電極)40は、導電材料、例えばCa,Ba等仕事関数の低い材料からなる層と、仕事関数の低い材料の酸化を抑えるために仕事関数の低い材料の層を覆うとともに全体のシート抵抗を下げるためのAl等の光反射性導電層からなる2層構造である。本実施形態では、対向電極40は複数の画素30に跨って形成される単一の電極層から構成され、電圧Vssが印加されている。
本実施形態では、上述したように導通部LP,DPを用いて封止基板13上に走査ラインLsと走査ドライバ14とを結ぶ接続配線Lcを形成することにより、表示装置10を狭額縁化することが可能である。
従来、走査ドライバとn本の走査ラインとを結ぶ配線は表示領域の外側の領域に形成されていた。つまり、n本の配線が表示領域の周辺領域に形成されており、表示領域の周辺にこれらの配線を形成する十分な面積を設ける必要があった。これに対し、本実施形態では、走査ドライバ14と走査ラインLsとを結ぶ接続配線Lcを封止基板13に形成することによって、走査ドライバ14と走査ラインLsとを接続することが可能である。これにより、表示領域外に従来必要であった配線用のスペースを省略することができ、表示装置を狭額縁化させることが可能となる。また、本実施形態では有機EL素子は画素基板12側から表示光を出射するいわゆるボトムエミッション型であるため、このような接続配線Lcを不透明な部材で封止基板14上に形成しても表示に支障は生じない。なお、接続配線LcをITO等の透明な部材で形成することによって封止基板13側から表示光を出射するいわゆるトップエミッション型に転用することも可能である。このとき、対向電極40は、10nm程度厚さのCa、Ba等の低仕事関数の電子注入層と、シート抵抗を下げるITO等の透明導電層との積層構造として全体として光透過性のあるように設定される。また画素電極34は光反射性の導電膜を含むことが好ましい。
更に、本実施形態では、奇数番の走査ラインを基板の一方の辺から他方の辺に延びる(図1中左から右に延びる)ように形成し、偶数番の走査ラインを基板の他方の辺から一方の辺に延びる(図1中右から左に延びる)ように形成することで、走査ラインを交互に配列させている。このように走査ラインを交互に配列されることによって導通部LPにおける上側及び下側コンタクト部の面積を、同一方向に配列させた場合と比較して広く形成することが可能となる。
例えば比較例として図10(a)及び(b)に模式的に示すように、走査ラインを同一方向のみに配列させ、走査ラインの配線ピッチをP、上側コンタクト部及び下側コンタクト部の長さをL、幅をw、離間する幅をs、走査ラインを同じ方向に配列させる。この場合、上側コンタクト部及び下側コンタクト部の面積はL×wである。
これに対し、図11(a)及び(b)に示すように走査ラインを交互に配列させ、配線ピッチと上側及び下側コンタクト部の離間する幅は、所望の絶縁性を得るため所定の間隔を設ける必要があるため図9(a)及び(b)と同じ値とすると、コンタクト部の幅を最大2w+sとすることができる。つまり、コンタクト部の面積をL×(2w+s)とすることができる。同一方向に配列させた場合と比較し、面積をL×w+L×sだけ増加させることができ、2倍以上の面積とすることができる。このように走査ラインを交互に配列されることによって上側及び下側コンタクト部の面積を、同一方向に配列させた場合と比較して2倍以上広く形成することが可能となる。
また、走査ドライバと各走査ラインLsとを結ぶ配線Lcの配置は、従来の配線のように封止部18の外側或いは表示部11内の表示領域外の領域という限られた狭い領域に限定されず、表示部11内全域を利用できるので、比較的配線Lc間の間隔を広げる或いは配線Lcの幅を広げることが可能である。
また、走査ドライバと各走査ラインLsとを結ぶ配線Lcの配置は、従来の配線のように封止部18の外側或いは表示部11内の表示領域外の領域という限られた狭い領域に限定されず、表示部11内全域を利用できるので、比較的配線Lc間の間隔を広げる或いは配線Lcの幅を広げることが可能である。
次に、本発明の実施形態に係る表示装置の製造方法について図12〜図15を用いて説明する。なお、図12(a)及び図12(b)、図13(a)、図14(a)、図15(a)は、図8に相当する断面図であり、図13(b)、図14(b)、図15(b)は、図9に相当する断面図である。
まず、ガラス基板等からなる画素基板12を用意する。次にこの画素基板12上に、スパッタ法、真空蒸着法等によりゲートメタル層を形成し、これを図12(a)に示すようにフォトリソグラフィによってトランジスタTr11及びTr12のゲート電極56a,56b、データラインLd、導通部LP形成領域における下地部84、及び一端部15’を含む出力配線15の形状にパターニングする。
続いて、図12(b)に示すようにCVD(Chemical Vapor Deposition)法等によりゲート電極56a及び56b上に絶縁膜32を形成する。次に、スパッタ法、蒸着等により、ITO等の導電膜を堆積し、フォトリソグラフィによって、絶縁膜32上に画素電極34をパターニング形成する。なお、導通部LPの下地部84と下側コンタクト部81との間に、画素電極34となる導電膜をパターニングしてなる層を介在するようにしてもよい。この場合、導通部LP形成領域には絶縁膜32を残さないようにするか、或いは導通部LP形成領域に絶縁膜32が残っていればITO等の導電膜を堆積前に導通部LP形成領域の絶縁膜32にコンタクトホールを形成する。同様に、出力配線15の一端部15’と導通部DPの下側コンタクト部86との間に画素電極34となる導電膜をパターニングしてなる層を介在するようにしてもよい。この場合、導通部DP形成領域には絶縁膜32を残さないようにするか、或いは導通部DP形成領域に絶縁膜32が残っていればITO等の導電膜を堆積前に導通部DP形成領域の絶縁膜32にコンタクトホールを形成する。次に絶縁膜32上に、半導体層51a,51bをフォトリソグラフィによりパターニング形成する。
更に半導体層51a,51bの上面に半導体層保護膜57a,57bをフォトリソグラフィによりパターニング形成してから、絶縁膜32をフォトリソグラフィによりエッチングしてコンタクトホール61〜64を形成する。導通部LP形成領域に絶縁膜32が残っていればコンタクトホール61〜64とともに導通部LP形成領域の絶縁膜32にコンタクトホールを形成する。そしてアモルファスシリコンにn型不純物が含まれた半導体層及びソース−ドレインメタル層を連続して堆積する。
n型不純物が含まれた半導体層は、CVD法、ソース−ドレインメタル層はスパッタ法、真空蒸着法等により成膜する。そして、フォトリソグラフィのレジストマスクを用いたエッチングによって、ソース−ドレインメタル層をパターニングしてドレイン電極52d,53d及びソース電極52s,53s、走査ラインLsの導体層Lsb、アノードラインLaの導体層Lab、配線Ldxの導体層Ldxb、導通部LPの下側コンタクト部81の中階層及び導通部DPの下側コンタクト部86の中階層を形成する。
引き続き上記レジストマスクを用いて、n型不純物が含まれた半導体層を連続してエッチングして、n+オーミックコンタクト層54a,54b,55a,55b、走査ラインLsの導体層Lsa、アノードラインLaの導体層Laa、及び配線Ldxの導体層Ldxa、導通部LPの下側コンタクト部81の下階層、及び導通部DPの下側コンタクト部86の下階層をパターニング形成し、図13(a)及び図13(b)に示す構造となる。このとき、走査ラインLsの導体層Lsaはコンタクトホール62、63を介してゲート電極56a上に堆積され、トランジスタTr11のソース電極52sはコンタクトホール64を介してトランジスタTr12のゲート電極56b上に堆積され、配線Ldxの導体層Ldxaはコンタクトホール61を介してデータラインLd上に堆積され、導通部LPの下側コンタクト部81の中階層は下側コンタクト部81の下階層上に堆積されている。なお、走査ラインLs、アノードラインLa、配線Ldxとして、画素電極34となる導電層を含んでもよい。この場合、図12(b)に示す工程において、画素電極34とともにパターニング形成すればよい。
続いて、トランジスタTr11,Tr12等を覆うようにシリコン窒化膜からなる層間絶縁膜35をCVD法等により形成する。
次に、フォトリソグラフィ、エッチング等によって、層間絶縁膜35の走査ラインLs、アノードラインLa、配線Laxが形成される領域を除去してコンタクトホールを形成する。なお、導通部LP形成領域及び導通部DP形成領域に絶縁膜32が形成されていれば、同様にコンタクトホールを形成する。
続いて、このコンタクトホールを充填するように、層間絶縁膜35上に金属膜を形成し、これをフォトリソグラフィで所定のパターンに加工することによって、図14(a)及び図14(b)に示すように走査ラインLsの導体層Lsc、アノードラインLaの導体層Lac、配線Laxを形成すると同時に、導通部LPの下側コンタクト部81の上階層及び導通部DPの下側コンタクト部86の上階層を形成する。
続いて、このコンタクトホールを充填するように、層間絶縁膜35上に金属膜を形成し、これをフォトリソグラフィで所定のパターンに加工することによって、図14(a)及び図14(b)に示すように走査ラインLsの導体層Lsc、アノードラインLaの導体層Lac、配線Laxを形成すると同時に、導通部LPの下側コンタクト部81の上階層及び導通部DPの下側コンタクト部86の上階層を形成する。
このようにして、走査ラインLs、アノードラインLaは三層構造となり、配線Laxは二層構造となり、画素基板12側の導通部LPは、三層構造の下側コンタクト部81と下地部84の計四層構造となり、画素基板12側の導通部DPは、三層構造の下側コンタクト部86と出力配線15の一端部15’の計四層構造となる。
次に、層間絶縁膜35上に開口35aが形成された絶縁膜42を形成する。更に感光性樹脂を堆積後パターニングして溝43bが形成された隔壁43を形成する。
続いて、窒素雰囲気中に、正孔注入材料を含む有機化合物含有液をノズルプリンティング装置によって露出した画素電極34上に塗布する。続いて、基板を大気雰囲気、窒素雰囲気或いは真空雰囲気下で乾燥し、正孔注入層36を形成する。
続いて、窒素雰囲気下或いは真空雰囲気下でノズルプリンティング装置を用いてインターレイヤ37となる材料を含有する有機化合物含有液を塗布してから加熱乾燥を行い、残留溶媒の除去を行う。
次に、赤(R)、緑(G)、青(B)の画素30にそれぞれ発光ポリマー材料(R,G,B)を同様にノズルプリンティング法により塗布して発光層38を形成し、窒素雰囲気中でアニールし、残留溶媒の除去を行う。
発光層38まで形成した画素基板12に真空蒸着やスパッタリングで、Ca,Ba等仕事関数の低い材料からなる層と、Al等の光反射性導電層からなる2層構造の対向電極40を図15(a)及び図15(b)に示すように形成する。
次に、封止基板13の画素基板12と対向する面上に、スパッタ法、真空蒸着法等を用いて堆積後、フォトリソグラフィによりパターニングして、図4に示すように接続配線Lc、導通部LPの上側コンタクト部83、導通部DPの上側コンタクト部88を形成する。
次に、例えば金(Au)からなるミクロパール等の導電性ギャップ材が分散されたUV硬化接着剤又は熱硬化接着剤を図3に示す画素基板12上の封止部形成領域に塗布し、封止基板13を画素基板12上に載置し、両基板を貼り合わせる。次に紫外線もしくは熱によって接着剤を硬化させて封止部18を形成し、出力配線15、導通部DP、接続配線Lc、導通部LP、走査ラインLsを導通する。続いて、出力配線15に走査ドライバ14をボンディングし、データラインLdにデータドライバ16をボンディングし、図1に示す表示装置10を完成させる。
上述したように、本実施形態の表示装置の製造方法では、導通部LP,DPを形成し、更に封止基板13の画素基板12と対向する面上に走査ラインLsと走査ドライバ14とを結ぶ接続配線Lcを形成する。これにより、従来、表示領域の周辺に形成する必要があった配線のための領域を省略することができ、表示装置10を狭額縁化することが可能である。
本発明は上述した実施形態に限られず、様々な変形及び応用が可能である。
例えば、上述した実施形態では、ゲートドライバとデータドライバとが別々に設けられる構成を例に挙げて説明したが、これに限られず1つのICチップとすることも可能である。
例えば、上述した実施形態では、ゲートドライバとデータドライバとが別々に設けられる構成を例に挙げて説明したが、これに限られず1つのICチップとすることも可能である。
また、上述した実施形態では、走査ラインLs、アノードラインLaが3層構造であり、配線Ldxが2層構造である場合を例に挙げたがこれに限られず、製造方法に応じて適宜変更することが可能である。
また、上述した実施形態では、封止基板に設ける配線の太さを全て同じとしたが、配線の太さは配線の長さに応じて等適宜調節することが可能である。また、コンタクト部に関しても、平面形状は方形に限られず円形等であってもよい。
また、上述した実施形態では各画素30が2個のトランジスタを有して構成されるものとしたが、一例を示したに過ぎず、3個以上のトランジスタを有して構成されるものであってもよく、1個のトランジスタを有して構成されるものであってもよい。
また上述した実施形態では、導通部LPにおいて、導電性ギャップ材82と電気的接続をする上側コンタクト部83及び下側コンタクト部81を、それぞれ接続配線Lcと同じ材料、走査ラインLsと同じ材料で形成したが、上側コンタクト部83及び下側コンタクト部81がクロムを含む材料で形成される場合、接触抵抗がばらつくので、図16(a)に示すように、上側コンタクト部83と導電性ギャップ材82との間にITO等の上側コンタクト部91を介在させ、下側コンタクト部81と導電性ギャップ材82との間にITO等の下側コンタクト部92を介在させることによって接触抵抗のばらつきを改善することができる。この場合、画素電極34をITO等で形成するのであれば、トランジスタTr12のドレイン電極53d及びソース電極53sをパターニング形成した後、ITO等のクロムを含まない導電膜を堆積しフォトリソグラフィによってパターニングして画素電極34及び下側コンタクト部92を一括して形成することが好ましい。
また上述した実施形態では、導通部LPにおいて、導電性ギャップ材82と電気的接続をする上側コンタクト部83及び下側コンタクト部81を、それぞれ接続配線Lcと同じ材料、走査ラインLsと同じ材料で形成したが、上側コンタクト部83及び下側コンタクト部81がクロムを含む材料で形成される場合、接触抵抗がばらつくので、図16(a)に示すように、上側コンタクト部83と導電性ギャップ材82との間にITO等の上側コンタクト部91を介在させ、下側コンタクト部81と導電性ギャップ材82との間にITO等の下側コンタクト部92を介在させることによって接触抵抗のばらつきを改善することができる。この場合、画素電極34をITO等で形成するのであれば、トランジスタTr12のドレイン電極53d及びソース電極53sをパターニング形成した後、ITO等のクロムを含まない導電膜を堆積しフォトリソグラフィによってパターニングして画素電極34及び下側コンタクト部92を一括して形成することが好ましい。
そして、導通部DPにおいて、導電性ギャップ材87と電気的接続をする上側コンタクト部88及び下側コンタクト部86を、それぞれ接続配線Lcと同じ材料、走査ラインLsと同じ材料で形成したが、上側コンタクト部88及び下側コンタクト部86がクロムを含む材料で形成される場合、接触抵抗がばらつくので、図16(b)に示すように、上側コンタクト部88と導電性ギャップ材87との間にITO等の上側コンタクト部93を介在させ、下側コンタクト部86と導電性ギャップ材87との間にITO等の下側コンタクト部94を介在させることによって接触抵抗のばらつきを改善することができる。この場合、画素電極34をITO等で形成するのであれば、トランジスタTr12のドレイン電極53d及びソース電極53sをパターニング形成した後、ITO等のクロムを含まない導電膜を堆積しフォトリソグラフィによってパターニングして画素電極34及び下側コンタクト部94を一括して形成することが好ましい。
また、上述した実施形態では、導通部DP及び出力配線15を用いて、画素基板12に設けられた走査ドライバ14と接続したが、これに限らず、導通部DP及び出力配線15を設けることなく、封止基板13の表示部11内の接続配線Lcを封止部18の外側まで引き回し、封止部18の外側で接続配線Lcと、外部ドライバと接続されたFPCと接続するようにしてもよい。
また、上述した実施形態では走査ドライバ14を画素基板12上に設ける構成を例に挙げて説明したが、これに限られず図17及び図18に示すように、走査ドライバ14を封止基板13上に設けることも可能である。図17は画素基板12を示す図であり、図18は封止基板13を示す図である。この場合、封止基板13上に設けた走査ドライバ14と、画素基板12上に設けられた外部信号線19とは、導通部DPと、接続配線Lc’とによって接続される。また、上述した実施形態と同様に走査ラインLsは画素基板12上に交互に設けられるため、走査ドライバ14と走査ラインLsとを接続する接続配線Lcは、奇数番の接続配線Lcは走査ドライバ14から画素基板の一方の辺(図18に示す左方向)に延びるように設けられ、偶数番の接続配線Lcは走査ドライバ14から画素基板12の他方の辺(図18に示す右方向)に延びるように設けられている。このように走査ドライバ14を封止基板13上に設けることにより、画素基板12上に走査ドライバ14を設けるためのスペースを省略することが可能である。外部信号線19は、走査ドライバ14を動作制御するためにクロック信号等の外部信号を走査ドライバ14に出力する配線である。外部信号線19は図示しないフレキシブルプリント基板に接続されている。
更に、図19及び図20に示すように走査ドライバ14を封止基板13上に設けた上で、導通部DPを省略し、外部信号配線19を封止基板上に形成することも可能である。図19は画素基板12を示す図であり、図20は封止基板13を示す図である。本実施形態では走査ラインLsが交互に配線されているため、奇数番の接続配線Lcは走査ドライバ14から画素基板の一方の辺(図18に示す左方向)に延びるように設けられ、偶数番の接続配線Lcは走査ドライバ14から画素基板12の他方の辺(図18に示す右方向)に延びるように設けられている。外部信号配線19は、図示する例では、封止基板13の右の辺に沿って複数本形成されている。また、封止基板13は例えば図18に示す封止基板と比較し、外部信号配線19を形成する領域分だけ広い。なお、図20では、偶数番の接続配線Lcが設けられる辺に外部信号配線19を形成する構成を例に挙げて説明しているが、外部信号配線19は奇数番の接続配線Lcが設けられる辺に沿って形成されても良いし、図20に示す封止基板13の上側の辺、もしくは下側の辺に沿って形成することも可能である。
また、走査ドライバ14を封止基板13上に設けた上で、図17及び図18に示すように導通部DPと接続配線Lc’とを用いる構成と、図19及び図20に示すように外部信号配線19を封止基板13上に設け導通部DPを省略する構成と、を組み合わせることも可能である。この場合、走査ドライバ14は一つであっても、複数であっても良い。このように、走査ドライバ14は、封止基板13における画素基板12との対向面に配置するために薄い方が好ましく、走査ドライバ14のトランジスタを、例えば、ポリシリコンやアモルファスシリコンの薄膜トランジスタで構成することによって、表示装置10の厚さを薄くすることができる。
また、封止基板13上に設けられるドライバは、走査ドライバ14に限らずデータドライバ16でもよく、或いは走査ドライバ14及びデータドライバ16でもよく、走査ドライバ14及びデータドライバ16を1チップ化したドライバであってもよい。
また、封止基板13上に設けられるドライバは、走査ドライバ14に限らずデータドライバ16でもよく、或いは走査ドライバ14及びデータドライバ16でもよく、走査ドライバ14及びデータドライバ16を1チップ化したドライバであってもよい。
10・・・表示装置、11・・・表示部、12・・・画素基板、13・・・封止基板、14・・・走査ドライバ、15・・・出力配線、16・・データドライバ、18・・・封止部、30・・・画素、34・・・画素電極、35・・・層間絶縁膜、36・・・正孔注入層、37・・・インターレイヤ、38・・・発光層、40・・・対向電極、42・・・絶縁膜、43・・隔壁、Cs・・・キャパシタ、La・・・アノードライン、Lc・・・接続配線、Ld・・・データライン、Ls・・・走査ライン、Tr11,Tr12・・・トランジスタ
Claims (8)
- 画素基板と、
前記画素基板上に形成された配線と、
前記画素基板上に形成された発光素子と、
前記画素基板上に設けられ、前記配線に信号を出力するドライバと、
前記画素基板上に形成され、前記ドライバに接続された出力配線と、
前記画素基板と対向するように設置された対向基板と、
前記対向基板の前記画素基板と対向する面に形成された接続配線と、
前記出力配線と前記接続配線とを接続する第一導通部と、
前記接続配線と配線とを接続する第二導通部と、
を備えることを特徴とする表示装置。 - 前記第一導通部及び前記第二導通部は、前記画素基板と前記対向基板との間に配置された前記発光素子の周囲を囲んで封止する封止部に設けられていることを特徴とする請求項1に記載の表示装置。
- 前記画素基板は一方の辺及び前記一方の辺と対向する他方の辺を有し、
前記第一導通部は、前記一方の辺及び前記他方の辺にそれぞれ複数設けられ、
前記配線は、一端が前記一方の辺の前記第一導通部に導通する第一配線と、一端が前記他方の辺の前記第一導通部に導通する第二配線と、を有することを特徴とする請求項1又は2に記載の表示装置。 - 前記画素基板上に、前記発光素子を動作するトランジスタを有する画素回路が設けられ、
前記ドライバは、前記画素回路を駆動するための信号を出力することを特徴とする請求項1〜3のいずれか1項に記載の表示装置。 - 前記トランジスタは、ゲート電極、ソース電極、ドレイン電極を備え、
前記第一導通部及び前記第一導通部は、ゲート電極となる導電層をパターニングしてなる層と、前記ソース電極及び前記ドレイン電極となる導電層をパターニングしてなる層と、を含むことを特徴とする請求項4に記載の表示装置。 - 前記トランジスタは、ゲート電極、ソース電極、ドレイン電極を備え、
前記配線は前記ゲート電極に接続されていることを特徴とする請求項4に記載の表示装置。 - 画素基板と、
前記画素基板上に形成された配線と、
前記画素基板上に形成された発光素子と、
前記画素基板と対向するように設置された対向基板と、
前記対向基板上に設けられたドライバと、
前記対向基板上に形成され、前記ドライバに接続された接続配線と、
前記対向基板の前記接続配線と前記画素基板の前記配線とを導通する導通部と、
を備えることを特徴とする表示装置。 - 配線と、発光素子と、前記配線に信号を出力するドライバと、前記ドライバに接続された出力配線と、が設けられた画素基板と、
前記画素基板と対向する面に形成された接続配線が設けられた対向基板とを、
前記出力配線と前記接続配線とを接続する第一導通部と、前記接続配線と配線とを接続する第二導通部と、を有する封止部を介して挟んで封止する工程、
を備えることを特徴とする表示装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008055550A JP2009212013A (ja) | 2008-03-05 | 2008-03-05 | 表示装置及び表示装置の製造方法 |
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JP (1) | JP2009212013A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015055712A (ja) * | 2013-09-11 | 2015-03-23 | シャープ株式会社 | 表示装置 |
US9153637B2 (en) | 2012-11-30 | 2015-10-06 | Japan Display Inc. | OLED display device |
-
2008
- 2008-03-05 JP JP2008055550A patent/JP2009212013A/ja active Pending
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