JP3260407B2 - 水平発振制御回路 - Google Patents

水平発振制御回路

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JP3260407B2
JP3260407B2 JP02427892A JP2427892A JP3260407B2 JP 3260407 B2 JP3260407 B2 JP 3260407B2 JP 02427892 A JP02427892 A JP 02427892A JP 2427892 A JP2427892 A JP 2427892A JP 3260407 B2 JP3260407 B2 JP 3260407B2
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    • H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
    • H04N5/123—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal directly commands a frequency generator
    • H—ELECTRICITY
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ダイレクトドライブ
方式による水平発振制御回路に関するものである。
【０００２】
【従来の技術】図５は例えば特開平１−１０１７７６号
公報に示された従来の水平発振制御回路を示すブロック
図である。図において、１は水平同期信号に同期したパ
ルス信号を出力する第１の単安定マルチバイブレータ
（以下Ｍ／Ｍという）であり、２は第１のＭ／Ｍ１の出
力する１のパルス信号に同期した水平ドライブパルスを
水平ドライブ回路に出力する第２のＭ／Ｍである。
【０００３】３はフライバックパルス（以下ＦＢＰとい
う）を波形整形する整形回路であり、４は波形整形され
たＦＢＰと入力された水平同期信号との位相を比較し、
その差に応じたディジタル出力を与える位相比較器であ
る。５はこの位相比較器４の出力をアナログ出力に変換
するチャージポンプであり、６はこのチャージポンプ５
の出力の交流成分およびノイズを除去して第１のＭ／Ｍ
１に供給して、それが出力しているパルス信号のパルス
幅を制御するローパスフィルター回路（以下ＬＰＦとい
う）である。
【０００４】７は第２のＭ／Ｍ２より出力される水平ド
ライブパルス信号を積分する積分回路であり、８はこの
積分回路７の出力と基準レベルを比較して、その差動出
力を第２のＭ／Ｍ２に供給してその水平ドライブパルス
信号のパルス幅を制御する差動増幅器である。
【０００５】次に動作について説明する。外部入力され
た水平同期信号は、図示を省略した水平出力回路からの
ＦＢＰを整形回路３による波形整形にてＴＴＬレベルに
変換した信号とともに位相比較器４に入力される。位相
比較器４はそれらを比較して、位相差に応じたパルス幅
のディジタル信号を出力し、入力水平同期信号がＦＢＰ
より速い場合にはＳ１信号、遅い場合にはＳ２信号とし
てそれぞれチャージポンプ５に入力する。
【０００６】チャージポンプ５は位相比較器４よりＳ１
信号が入力されるとその出力を上昇させ、Ｓ２信号が入
力されるとその出力が下降させるように制御される。こ
のチャージポンプ５の出力はＬＰＦ６に入力され、交流
成分及びノイズが除去されて直流電圧となり、第１のＭ
／Ｍ１の出力パルス幅を規定するバイアス電圧として第
１のＭ／Ｍ１に入力される。従って、水平同期信号がＦ
ＢＰより速い場合には第１のＭ／Ｍ１の出力するパルス
信号のパルス幅が狭くなって、水平同期信号と同一位相
となるように調整される。逆に水平同期信号がＦＢＰよ
り遅い場合には第１のＭ／Ｍ１の出力するパルス信号の
パルス幅が広くなって、水平同期信号と同一位相になる
ように調整される。
【０００７】一方、第２のＭ／Ｍ２から出力される水平
ドライブパルス信号のパルス幅は、水平同期信号の周波
数が高くなると、前記水平ドライブパルス信号を積分し
ている積分回路７の出力を基準レベルと比較している差
動増幅器８の差動出力電圧が高くなり、水平ドライブパ
ルス信号のパルス幅が狭くなる。
【０００８】このようにして、水平発振パルスの位相お
よびパルス幅を入力される水平同期信号の周波数に応じ
て制御しているので、水平同期信号の周波数を切り換え
た場合でも正常なドライブが可能となり画面を一定の範
囲内で表示することができる。
【０００９】
【発明が解決しようとする課題】従来の水平発振制御回
路は以上のように構成されているので、常に入力される
水平同期信号と同相の水平ドライブパルス信号が出力さ
れることになり、画面位置を自由に調整できず、メーカ
および機種によるタイミングの違いを吸収することが困
難であり、また、水平周波数の入力範囲が広くなると回
路定数の切り替えが必要となり、また、アナログ制御で
あるため部品点数が多くなってそのための実装スペース
も広くなり、さらにマイクロコンピュータ制御にも対応
できないなどの問題点があった。
【００１０】この発明は上記のような問題点を解消する
ためになされたもので、広範囲な水平入力周波数（例え
ば、３０ＫＨｚ〜１２０ＫＨｚ）に対して回路定数の切
り替え無しで対応可能とし、メーカおよび機種によるタ
イミングの違いがあっても画面位置を自由に調整でき、
部品点数および実装スペースの削減も可能で、マイクロ
コンピュータによる制御への対応も容易な水平発振制御
回路を得ることを目的とする。
【００１１】
【課題を解決するための手段】請求項１に記載の発明に
係る水平発振制御回路は、入力される水平同期信号に同
期したパルス信号を発生する第１のＭ／Ｍ、あるいは当
該パルス信号に基づいて水平ドライブパルス信号を発生
する第２のＭ／Ｍが出力している信号のパルス幅を計測
して制御部へ送る第１および第２のラッチ付カウンタ
と、制御部が当該計測値に基づいて設定した制御信号を
アナログ信号に変換して、第１あるいは第２のＭ／Ｍの
出力信号のパルス幅を制御する第１および第２のディジ
タル・アナログ変換器（以下Ｄ／Ａという）を設けたも
のである。
【００１２】また、請求項２に記載の発明に係る水平発
振制御回路は、第１のＭ／Ｍ、ラッチ付カウンタおよび
Ｄ／Ａと、第２のＭ／Ｍ、ラッチ付カウンタおよびＤ／
Ａとの間に、第３のＭ／Ｍ、ラッチ付カウンタおよびＤ
／Ａを配置したものである。
【００１３】さらに、請求項３に記載の発明に係る水平
発振制御回路は、各Ｍ／Ｍに対して共通のラッチ付カウ
ンタを１つ用意し、それをセレクタにて各Ｍ／Ｍに選択
的に接続するものである。
【００１４】
【００１５】
【作用】請求項１に記載の発明における第１のＤ／Ａ
は、第１のＭ／Ｍの出力するパルス信号のパルス幅に基
づいて制御部が設定する制御信号を、アナログ信号に変
換して前記パルス信号のパルス幅を制御し、第２のＤ／
Ａは、前記パルス信号の後縁にてトリガされる第２のＭ
／Ｍの出力する、水平ドライブパルス信号のパルス幅に
基づいて制御部が設定する制御信号を、アナログ信号に
変換して前記水平ドライブパルス信号のパルス幅を制御
することにより、広範囲な水平入力周波数に対して回路
定数の切り替え無しで対応可能となり、機種等によるタ
イミングの違いがあっても画面位置を自由に調整でき、
部品点数および実装スペースも削減可能で、マイクロコ
ンピュータによる制御への対応も容易な水平発振制御回
路を実現する。
【００１６】また、請求項２に記載の発明における第３
のＭ／Ｍは、第１と第２のＭ／Ｍの間に配置されること
により、パルス幅の調整を粗調整と微調整に分け、水平
ドライブパルス信号のジッタを軽減するとともに、より
きめ細かな調整を可能とする水平発振制御回路を実現す
る。
【００１７】さらに、請求項３に記載の発明におけるセ
レクタは、１つのラッチ付カウンタを複数のＭ／Ｍに選
択接続することにより、部品点数のより少ない水平発振
制御回路を実現する。
【００１８】
【００１９】
【実施例】実施例１． 以下、この発明の一実施例を図について説明する。図１
は請求項１に記載の発明の一実施例を示すブロック図で
ある。図において、１は第１のＭ／Ｍ、２は第２のＭ／
Ｍであり、図５に同一符号を付した従来のそれらと同
一、あるいは相当部分であるため詳細な説明は省略す
る。
【００２０】１１は第１のＭ／Ｍ１が水平同期信号をト
リガにして出力するパルス信号のパルス幅を計測し、図
示を省略した制御部としてのマイクロコンピュータへ送
出する第１のラッチ付カウンタである。１２は同様にし
て、第２のＭ／Ｍ２が前記パルス信号の後縁をトリガに
して出力する水平ドライブパルス信号のパルス幅を計測
し、前記マイクロコンピュータへ送出する第２のラッチ
付カウンタである。
【００２１】１３は第１のラッチ付カウンタ１１による
パルス幅の計測値に基づいてマイクロコンピュータが設
定した第１の制御信号をアナログ信号に変換し、それを
第１のＭ／Ｍ１に送ってそのパルス信号のパルス幅を制
御する第１のＤ／Ａである。１４は同様にして、第２の
ラッチ付カウンタ１２によるパルス幅の計測値に基づい
てマイクロコンピュータが設定した第２の制御信号をア
ナログ信号に変換し、第２のＭ／Ｍ２に送ってその水平
ドライブパルス信号のパルス幅を制御する第２のＤ／Ａ
である。
【００２２】次に動作について説明する。ここで、図示
を省略したマイクロコンピュータには、水平同期信号の
周波数（または周期）に対応し目標値を格納している、
やはり図示を省略した電気的に書き換え可能な読取専用
メモリ（以下ＥＥＰＲＯＭという）が接続されている。
【００２３】今、水平同期信号が入力されると、マイク
ロコンピュータによってその周波数（あるいは周期）が
計測され、当該測定データに基づいて、第１のＭ／Ｍ１
に対しては図示を省略したＥＥＰＲＯＭから目標とする
カウント値が取り出され、第２のＭ／Ｍ２に対しては前
記測定周期の１／２の値と決まる。次に目標とするパル
ス幅に近い値で若干短か目の値が得られるディジタルの
制御信号が第１のＤ／Ａ１３および第２のＤ／Ａ１４に
それぞれ設定される。
【００２４】次に、第１および第２のラッチ付カウンタ
１１，１２によって第１および第２のＭ／Ｍ１，２の出
力する信号のパルス幅がそれぞれ測定され、そのデータ
がマイクロコンピュータに送られて、目標値と比較され
る。その結果、一致していない場合には、対応するＤ／
Ａ１３（１４）への制御信号を１ビットずつ制御して、
それぞれ目標のパルス幅に合わせる。
【００２５】具体的には、画面の位置を調整する場合で
あれば、例えばスイッチ入力により右または左への移動
信号を与えて第１のＭ／Ｍ１が出力しているパルス信号
のパルス幅を制御している第１のＤ／Ａ１３に設定され
る制御信号を１ビットずつ増減させ、その時のパルス信
号のパルス幅の実測値をＥＥＰＲＯＭに記憶させる。従
って、次に別の周波数の水平同期信号から再び当該周波
数の水平同期信号にもどってきた場合には、このＥＥＰ
ＲＯＭに格納されている最終調整した目標値に従って調
整される。
【００２６】実施例２． なお、上記実施例１では、画面位置の制御に第１のＭ／
Ｍ１を１つ使用した場合について述べたが、入力される
水平同期信号の周波数が低い場合、第１のＭ／Ｍ１より
出力されるパルス信号のパルス幅が広くなって、第１の
Ｄ／Ａ１３の１ビットの変化で移動する量が大きくな
り、きめ細かな調整がむずかしくなる。
【００２７】図２はこのような課題を解消するためにな
された、請求項２に記載の発明の一実施例を示すブロッ
ク図であり、図示のように、第１のＭ／Ｍ１と第２のＭ
／Ｍ２との間に第３のＭ／Ｍ１５を配置して、よりきめ
細かな画面の表示位置調整を可能としている。
【００２８】図において、１６はこの第３のＭ／Ｍ１５
が出力するパルス信号のパルス幅を計測してマイクロコ
ンピュータへ送出する第３のラッチ付カウンタであり、
１７はマイクロコンピュータが前記パルス幅の計測値に
基づいて設定した第３の制御信号をアナログ信号に変換
して第３のＭ／Ｍ１５に送り、当該Ｍ／Ｍ１５が出力し
ているパルス信号のパルス幅を制御する第３のＤ／Ａで
ある。なお、他の部分には、図１の相当部分と同一符号
を付してその説明を省略する。
【００２９】次にその動作について説明する。この場
合、例えば第１のＭ／Ｍ１を粗調整用として用い、第２
のＭ／Ｍ１５を微調整用として用いることとし、第１の
Ｍ／Ｍ１が出力するパルス信号のパルス幅と、第３のＭ
／Ｍ１５が出力するパルス信号のパルス幅の合計をＥＥ
ＰＲＯＭに記憶しておき、この値を基に一定の割合で第
１のＭ／Ｍ１のパルス信号のパルス幅と第３のＭ／Ｍ１
５のパルス信号のパルス幅を決定してそれぞれを調整す
る。
【００３０】この調整ではまず、第１のＭ／Ｍ１のパル
ス信号のパルス幅を調整し、この第１のＭ／Ｍ１のパル
ス信号のパルス幅の実測値とＥＥＰＲＯＭの記憶値の差
に基づいて第３のＭ／Ｍ１５のパルス信号のパルス幅を
調整する。画面の位置を再調整する場合には、上記実施
例１のようにスイッチ入力で第３のＭ／Ｍ１５のパルス
信号のパルス幅を制御しているＤ／Ａ１７を１ビットず
つ増減させて、その時の第１のＭ／Ｍ１と第３のＭ／Ｍ
１５のパルス信号の各パルス幅の合計をＥＥＰＲＯＭに
記憶する。
【００３１】実施例３． また、上記実施例１および２では、各Ｍ／Ｍ対して個別
にラッチ付カウンタを接続したものを示したが、各Ｍ／
Ｍで１つのラッチ付カウンタを共用するようにしてもよ
い。図３は請求項３に記載したそのような発明の一実施
例を示すブロック図で、相当部分には図２と同一符号を
付して説明の重複を避けている。図において、１８は各
Ｍ／Ｍ１，２，１５で共用されるラッチ付カウンタであ
り、１９はこのラッチ付カウンタに各Ｍ／Ｍ１，２，１
５を選択的に接続するセレクタである。
【００３２】マイクロコンピュータはこのセレクタを制
御してラッチ付カウンタに各Ｍ／Ｍ１，２，１５を順番
に接続してゆき、それぞれが出力する信号のパルス幅の
計測値を順次取り込んで実施例１あるいは２と同様の処
理を実行する。これによってラッチ付カウンタの数を減
らすことができ、ゲートアレイ化する場合のゲート数も
削減可能となって、部品点数を減少させることができ
る。
【００３３】実施例４． 次に、この発明の実施例４を図に基づいて説明する。図
４は発明の一実施例を示すブロック図で、図３と同一の
部分には同一符号を付してその説明を省略する。
【００３４】図において、２０はその位相が、入力され
る水平同期信号の位相と同一の基本クロックを生成する
クロック同期回路である。２１はマイクロコンピュータ
より第１の設定値がプリセットされ、入力された水平同
期信号をトリガにして前記基本クロックで計数して、当
該水平同期信号に同期した基本クロックの計数が第１の
設定値になるまでのパルス信号を出力する第１のプリセ
ッタブルカウンタであり、２２は同様にしてマイクロコ
ンピュータより第２の設定値がプリセットされ、第１の
プリセッタブルカウンタ２１から出力されるパルス信号
の後縁をトリガにして基本クロックで計数してパルス信
号の後縁に同期した基本クロックの計数が第２の設定値
になるまでの水平ドライブパルス信号を出力する第２の
プリセッタブルカウンタである。
【００３５】このようにこの実施例４は、実施例３にお
ける第１のＭ／Ｍ１およびＤ／Ａ１３と第３のＭ／Ｍ１
５およびＤ／Ａ１７を第１のプリセッタブルカウンタ２
１で、第２のＭ／Ｍ２およびＤ／Ａ１４を第２のプリセ
ッタブルカウンタ２２でそれぞれ代替し、この第１およ
び第２のプリセッタブルカウンタ２１，２２の計数動作
を、クロック同期回路２０の出力する水平同期信号に位
相を合わせた基本クロックで行なうものである。
【００３６】これにより、完全なディジタル制御が可能
となって、パルス幅が広くなっても高精度で調整可能と
なり、また入力される水平同期信号に位相を合わせた基
本クロックで計数動作するため、ジッタのない出力が得
られる。
【００３７】また、画面の位置はプリセッタブルカウン
タ２１の設定値をスイッチ入力毎に±１することによっ
て行なわれ、その設定値はマイクロコンピュータにより
ＥＥＰＲＯＭに書き込まれる。
【００３８】なお、ここで上記基本クロックが高精度で
あり、かつ温度等の環境変化に対して安定であれば、こ
の基本クロックの周期を基に必要な設定値をマイクロコ
ンピュータで演算、またはＥＥＰＲＯＭに書き込まれた
設定値で得られた設定値をプリセッタブルカウンタ２１
および２２にセットするだけで、正確なパルス幅を得る
ことができ、パルス幅を測定するためのラッチ付カウン
タ１８およびセレクタ１９は不用となる。
【００３９】
【発明の効果】以上のように、請求項１に記載の発明に
よれば、入力される水平同期信号に同期したパルス信号
を発生する第１のＭ／Ｍ、および当該パルス信号に基づ
いて水平ドライブパルス信号を発生する第２のＭ／Ｍの
各々が出力する信号のパルス幅を計測して制御部へ送
り、制御部が当該計測値に基づいて設定した制御信号を
アナログ信号に変換して、第１あるいは第２のＭ／Ｍの
出力信号のパルス幅を制御するように構成したので、デ
ィジタル制御が可能となって、広範囲な水平入力周波数
に対して回路定数の切り替え無しで対応でき、機種等に
よるタイミングの違いがあっても画面位置を自由に調整
でき、部品点数および実装スペースも削減可能で、マイ
クロコンピュータによる制御への対応も容易な水平発振
制御回路が得られる効果がある。
【００４０】また、請求項２に記載の発明によれば、第
１と第２のＭ／Ｍの間に第３のＭ／Ｍを配置するように
構成したので、パルス幅の調整を粗調整と微調整に分け
て行うことができ、水平ドライブパルス信号のジッタの
軽減が可能になるとともに、よりきめの細かな調整が行
なえる水平発振制御回路が得られる効果がある。
【００４１】さらに、請求項３に記載の発明によれば、
パルス幅測定用のラッチ付カウンタを各Ｍ／Ｍで共用す
るように構成したので、特に機能を劣化させることなく
部品点数をさらに減少させることができる効果がある。
【００４２】
【図面の簡単な説明】
【図１】この発明の実施例１を示すブロック図である。
【図２】この発明の実施例２を示すブロック図である。
【図３】この発明の実施例３を示すブロック図である。
【図４】この発明の実施例４を示すブロック図である。
【図５】従来の水平発振制御回路を示すブロック図であ
る。
【符号の説明】
１ 第１のＭ／Ｍ ２ 第２のＭ／Ｍ １１ 第１のラッチ付カウンタ １２ 第２のラッチ付カウンタ １３ 第１のＤ／Ａ １４ 第２のＤ／Ａ １５ 第３のＭ／Ｍ １６ 第３のラッチ付カウンタ １７ 第３のＤ／Ａ １８ ラッチ付カウンタ １９ セレクタ ２０ クロック同期回路 ２１ 第１のプリセッタブルカウンタ ２２ 第２のプリセッタブルカウンタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−101776（ＪＰ，Ａ) 特開 平１−138588（ＪＰ，Ａ) 特開 昭62−239190（ＪＰ，Ａ) 特開 平２−7087（ＪＰ，Ａ) 特開 平１−314291（ＪＰ，Ａ) 実開 昭61−140668（ＪＰ，Ｕ) 実願 平２−11852号（実開 平３− 103493号）の願書に添付した明細書及び 図面の内容を撮影したマイクロフィルム （ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 3/16 H04N 3/227 H04N 3/27

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力される水平同期信号をトリガにして
    パルス信号を出力する第１の単安定マルチバイブレータ
    と、前記第１の単安定マルチバイブレータから出力され
    る前記パルス信号の後縁をトリガにして水平ドライブパ
    ルス信号を出力する第２の単安定マルチバイブレータ
    と、前記第１の単安定マルチバイブレータの出力する前
    記パルス信号のパルス幅を計測して制御部へ送出する第
    １のラッチ付カウンタと、前記第２の単安定マルチバイ
    ブレータの出力する前記水平ドライブパルス信号のパル
    ス幅を計測して前記制御部へ送出する第２のラッチ付カ
    ウンタと、前記制御部が前記第１の単安定マルチバイブ
    レータの出力するパルス信号のパルス幅の計測値に基づ
    いて設定した第１の制御信号をアナログ信号に変換して
    前記第１の単安定マルチバイブレータに送り、それが出
    力している前記パルス信号のパルス幅を制御する第１の
    ディジタル・アナログ変換器と、前記制御部が前記第２
    の単安定マルチバイブレータの出力する水平ドライブパ
    ルス信号のパルス幅の計測値に基づいて設定した第２の
    制御信号をアナログ信号に変換して前記第２の単安定マ
    ルチバイブレータに送り、それが出力している前記水平
    ドライブパルス信号のパルス幅を制御する第２のディジ
    タル・アナログ変換器とを備えた水平発振制御回路。
  2. 【請求項２】 請求項１に記載の水平発振制御回路にお
    いて、前記第１の単安定マルチバイブレータと第２の単
    安定マルチバイブレータとの間に第３の単安定マルチバ
    イブレータを配置し、前記第３の単安定マルチバイブレ
    ータが出力するパルス信号のパルス幅を計測して前記制
    御部へ送出する第３のラッチ付カウンタと、前記制御部
    が前記パルス幅の計測値に基づいて設定した第３の制御
    信号をアナログ信号に変換して前記第３の単安定マルチ
    バイブレータに送り、それが出力している前記パルス信
    号のパルス幅を制御する第３のディジタル・アナログ変
    換器を設けたことを特徴とする水平発振制御回路。
  3. 【請求項３】 請求項１または２に記載の水平発振制御
    回路において、前記各単安定マルチバイブレータのパル
    ス幅を計測している前記ラッチ付カウンタを、前記各単
    安定マルチバイブレータに対して共通に１つ設け、前記
    各単安定マルチバイブレータを前記ラッチ付カウンタに
    選択的に接続するセレクタを備えたことを特徴とする水
    平発振制御回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5502511A (en) * 1994-12-05 1996-03-26 Sencore, Inc. Method and apparatus for controlling expanded sweeps
US7528671B2 (en) * 2003-07-28 2009-05-05 Thomson Licensing Timing generator
US7454990B2 (en) * 2005-03-18 2008-11-25 Atlas Material Testing, Llc Variably controlled accelerated weathering test apparatus

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6471380A (en) * 1987-09-11 1989-03-16 Sharp Kk Horizontal deflection oscillating circuit
JPH0614690B2 (ja) * 1987-10-14 1994-02-23 シャープ株式会社 水平発振回路
DE3808280A1 (de) * 1988-03-12 1989-09-21 Philips Patentverwaltung Einrichtung zum unterscheiden zwischen einer ersten und einer zweiten frequenz von signalen
PL274907A1 (en) * 1988-09-26 1990-04-02 Zaklady Kineskopowe Unitra Pol Horizontal deflection pulse phase controlling circuit for double-standart crt displays
JP2551239B2 (ja) * 1990-12-27 1996-11-06 三菱電機株式会社 水平発振周波数制御回路
JP2995923B2 (ja) * 1991-04-11 1999-12-27 ソニー株式会社 同期クロック発生回路

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