JP3259667B2 - 高速ａｇｃ回路 - Google Patents
高速ａｇｃ回路Info
- Publication number
- JP3259667B2 JP3259667B2 JP23701097A JP23701097A JP3259667B2 JP 3259667 B2 JP3259667 B2 JP 3259667B2 JP 23701097 A JP23701097 A JP 23701097A JP 23701097 A JP23701097 A JP 23701097A JP 3259667 B2 JP3259667 B2 JP 3259667B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- detector
- amplifier
- circuit
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000003321 amplification Effects 0.000 claims description 6
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 6
- 238000001514 detection method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000004904 shortening Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/34—Muting amplifier when no signal is present or when only weak signals are present, or caused by the presence of noise signals, e.g. squelch systems
- H03G3/348—Muting in response to a mechanical action or to power supply variations, e.g. during tuning; Click removal circuits
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＧＣ（自動利得
制御）回路に関し、特に、入力信号切替時および電源投
入時の引き込み時間を高速にするＡＧＣ回路に関する。
制御）回路に関し、特に、入力信号切替時および電源投
入時の引き込み時間を高速にするＡＧＣ回路に関する。
【０００２】
【従来の技術】従来のＡＧＣ回路の入力信号切替時の引
き込み時間短縮の方式としては、図３に示すように、増
幅器３１の出力をピークホールド回路３２で検出し、そ
のピークホールド電圧Ｖｐと、基準電圧Ｖｒとを演算増
幅器３３により演算増幅して利得制御電圧Ｖｃを出力
し、アナログ・デジタル変換器（Ａ／Ｄコンバータ）３
５によりデジタル信号として記憶回路３６に格納する。
き込み時間短縮の方式としては、図３に示すように、増
幅器３１の出力をピークホールド回路３２で検出し、そ
のピークホールド電圧Ｖｐと、基準電圧Ｖｒとを演算増
幅器３３により演算増幅して利得制御電圧Ｖｃを出力
し、アナログ・デジタル変換器（Ａ／Ｄコンバータ）３
５によりデジタル信号として記憶回路３６に格納する。
【０００３】記憶回路３６に格納された信号をデジタル
・アナログ変換器（Ｄ／Ａコンバータ）３７によりアナ
ログ電圧（利得制御電圧Ｖｍ）とし、系統切替回路３８
により、前記のデジタル・アナログ変換器３７の出力と
演算増幅器３３の出力とを外部信号により選択し、利得
切替回路３４を制御し、増幅器３１の増幅度を制御す
る。
・アナログ変換器（Ｄ／Ａコンバータ）３７によりアナ
ログ電圧（利得制御電圧Ｖｍ）とし、系統切替回路３８
により、前記のデジタル・アナログ変換器３７の出力と
演算増幅器３３の出力とを外部信号により選択し、利得
切替回路３４を制御し、増幅器３１の増幅度を制御す
る。
【０００４】
【発明が解決しようとする課題】 ＡＧＣ回路において、
ループ帯域を狭くしていくと、入力信号切替時あるいは
電源投入時に引き込み時間がかかるという問題がある。
上記従来技術は、Ａ／ＤおよびＤ／Ａコンバータを用い
ての記憶回路３６により、利得切替回路３４を用いて入
力切替時の引き込み時間の短縮を行っていた。この場
合、Ａ／Ｄコンバータ３５、記憶回路３６、Ｄ／Ａコン
バータ３７が必要であり、利得切替回路３４のスイッチ
ング時のノイズが増幅器３１に印加される場合がある。
また、電源投入時には通常のＡＧＣ回路と同様、引き込
み時間がかかる。
ループ帯域を狭くしていくと、入力信号切替時あるいは
電源投入時に引き込み時間がかかるという問題がある。
上記従来技術は、Ａ／ＤおよびＤ／Ａコンバータを用い
ての記憶回路３６により、利得切替回路３４を用いて入
力切替時の引き込み時間の短縮を行っていた。この場
合、Ａ／Ｄコンバータ３５、記憶回路３６、Ｄ／Ａコン
バータ３７が必要であり、利得切替回路３４のスイッチ
ング時のノイズが増幅器３１に印加される場合がある。
また、電源投入時には通常のＡＧＣ回路と同様、引き込
み時間がかかる。
【０００５】よって、本発明の目的は、上記のような課
題を解決するため、従来のような複雑なＡ／Ｄ、Ｄ／Ａ
コンバータを用いず、信号切替時および電源投入時にパ
ルス幅可変パルス生成器を用いることにより、任意のパ
ルス幅で利得制御電圧を制御することにより、ＡＧＣ回
路の動作点を固定し、引き込み時間が高速になるように
したＡＧＣ回路を提供することにある。
題を解決するため、従来のような複雑なＡ／Ｄ、Ｄ／Ａ
コンバータを用いず、信号切替時および電源投入時にパ
ルス幅可変パルス生成器を用いることにより、任意のパ
ルス幅で利得制御電圧を制御することにより、ＡＧＣ回
路の動作点を固定し、引き込み時間が高速になるように
したＡＧＣ回路を提供することにある。
【０００６】
【課題を解決するための手段】前記課題を解決するた
め、本発明では、入力信号選択器と、利得制御電圧が指
定する増幅度で入力信号選択器の出力を増幅する増幅器
と、その増幅器の出力を検出する第１検出器と、その第
１検出器の出力を積分し前記増幅器の利得制御電圧とす
る積分器とを有し、変動する入力信号が入力される増幅
器の出力を一定とするＡＧＣ回路において、第１検出器
の出力により制御するパルス幅可変パルス生成器と、そ
のパルス幅可変パルス生成器と第１検出器の出力とを切
り替えるスイッチング回路と、スイッチング回路を制御
する第２検出器とを備え、入力信号が切り替わったとき
に前記第２検出器の信号によりスイッチング回路を動作
させた状態でパルス幅可変パルス生成器の任意のパルス
幅のパルス出力を用いてＡＧＣ回路動作点を維持して増
幅器を制御し、また入力信号が復帰したときに前記第 ２
検出器の信号によりスイッチング回路を動作させた状態
で増幅器の出力を検出した際の前記第１検出器からの出
力を用いて増幅器を制御し、入力切替時および電源投入
時に増幅器の利得制御をパルス幅可変パルス生成器の任
意のパルス幅のパルス出力に切り替えることにより、Ａ
ＧＣ回路動作点を維持することにより引き込み時間を高
速にするように構成されていることを特徴としている。
その場合、入力信号選択器及びパルス幅可変パルス生成
器を制御する制御回路を含む構成とするのが好適であ
る。また、第２検出器は、入力信号選択器への入力信号
の検出結果に基づいてスイッチング回路を制御する機能
を有する構成とするのが好適である。また、本発明の高
速ＡＧＣ回路では、ＣＰＵによって制御される入力信号
選択器チューナと、そのチューナの出力を積分器の利得
制御電圧の増幅度で増幅する増幅器と、増幅器の出力を
検出する第１検出器と、その第１検出器の出力を記憶し
可変したパルス幅を出力しかつチューナの入力信号選択
の制御を行うＣＰＵと、増幅器への入力信号を検出する
第２検出器の信号により、第１検出器とＣＰＵからのパ
ルス幅可変出力信号とを選択するスイッチング回路とを
含む構成とすることもできる。その場合、積分器として
は、スイッチング回路が選択し出力する信号を平滑にし
て増幅器への利得制御電圧として出力する構成とするの
が好適である。さらに、ＣＰＵとしては、電源投入時に
おいてはＣＰＵの初期値でのパルス幅のパルスをスイッ
チング回路に出力して、増幅器の利得制御電圧を動作点
付近で固定し、第２検出器によりチューナへの入力信号
を検出したとき、スイッチング回路を動作させて第１検
出器の出力を選択し切り替えることにより、高速に引き
込み動作が行えるように制御する構成とするのが好適で
ある。
め、本発明では、入力信号選択器と、利得制御電圧が指
定する増幅度で入力信号選択器の出力を増幅する増幅器
と、その増幅器の出力を検出する第１検出器と、その第
１検出器の出力を積分し前記増幅器の利得制御電圧とす
る積分器とを有し、変動する入力信号が入力される増幅
器の出力を一定とするＡＧＣ回路において、第１検出器
の出力により制御するパルス幅可変パルス生成器と、そ
のパルス幅可変パルス生成器と第１検出器の出力とを切
り替えるスイッチング回路と、スイッチング回路を制御
する第２検出器とを備え、入力信号が切り替わったとき
に前記第２検出器の信号によりスイッチング回路を動作
させた状態でパルス幅可変パルス生成器の任意のパルス
幅のパルス出力を用いてＡＧＣ回路動作点を維持して増
幅器を制御し、また入力信号が復帰したときに前記第 ２
検出器の信号によりスイッチング回路を動作させた状態
で増幅器の出力を検出した際の前記第１検出器からの出
力を用いて増幅器を制御し、入力切替時および電源投入
時に増幅器の利得制御をパルス幅可変パルス生成器の任
意のパルス幅のパルス出力に切り替えることにより、Ａ
ＧＣ回路動作点を維持することにより引き込み時間を高
速にするように構成されていることを特徴としている。
その場合、入力信号選択器及びパルス幅可変パルス生成
器を制御する制御回路を含む構成とするのが好適であ
る。また、第２検出器は、入力信号選択器への入力信号
の検出結果に基づいてスイッチング回路を制御する機能
を有する構成とするのが好適である。また、本発明の高
速ＡＧＣ回路では、ＣＰＵによって制御される入力信号
選択器チューナと、そのチューナの出力を積分器の利得
制御電圧の増幅度で増幅する増幅器と、増幅器の出力を
検出する第１検出器と、その第１検出器の出力を記憶し
可変したパルス幅を出力しかつチューナの入力信号選択
の制御を行うＣＰＵと、増幅器への入力信号を検出する
第２検出器の信号により、第１検出器とＣＰＵからのパ
ルス幅可変出力信号とを選択するスイッチング回路とを
含む構成とすることもできる。その場合、積分器として
は、スイッチング回路が選択し出力する信号を平滑にし
て増幅器への利得制御電圧として出力する構成とするの
が好適である。さらに、ＣＰＵとしては、電源投入時に
おいてはＣＰＵの初期値でのパルス幅のパルスをスイッ
チング回路に出力して、増幅器の利得制御電圧を動作点
付近で固定し、第２検出器によりチューナへの入力信号
を検出したとき、スイッチング回路を動作させて第１検
出器の出力を選択し切り替えることにより、高速に引き
込み動作が行えるように制御する構成とするのが好適で
ある。
【０００７】本発明のＡＧＣ回路は、入力切替時および
電源投入時に増幅器の利得制御をパルス幅可変パルス生
成器の任意のパルス幅のパルス出力に切り替えることに
より、ＡＧＣ回路動作点を維持することにより引き込み
時間を高速にする。
電源投入時に増幅器の利得制御をパルス幅可変パルス生
成器の任意のパルス幅のパルス出力に切り替えることに
より、ＡＧＣ回路動作点を維持することにより引き込み
時間を高速にする。
【０００８】即ち、入力信号が切り替わったとき、検出
器の信号によりスイッチング回路が動作し、パルス幅可
変パルス生成器の任意のパルス幅のパルス出力を用いて
ＡＧＣ回路動作点を維持し増幅器を制御する。入力信号
が復帰すれば、検出器の信号により、スイッチング回路
が動作し、増幅器の出力の検出器からの出力を用いて増
幅器を制御し、高速に利得制御を可能としかつ安定なＡ
ＧＣ特性が得られる。
器の信号によりスイッチング回路が動作し、パルス幅可
変パルス生成器の任意のパルス幅のパルス出力を用いて
ＡＧＣ回路動作点を維持し増幅器を制御する。入力信号
が復帰すれば、検出器の信号により、スイッチング回路
が動作し、増幅器の出力の検出器からの出力を用いて増
幅器を制御し、高速に利得制御を可能としかつ安定なＡ
ＧＣ特性が得られる。
【０００９】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照して詳細に説明する。図１は本発明
の実施の形態１に係る高速ＡＧＣ回路のブロック図、図
２は実施の形態２に係る回路構成図である。
について図面を参照して詳細に説明する。図１は本発明
の実施の形態１に係る高速ＡＧＣ回路のブロック図、図
２は実施の形態２に係る回路構成図である。
【００１０】（実施の形態１） 本発明の実施の形態１に係る高速ＡＧＣ回路は、図１に
示すように、入力信号を積分器３の出力の利得制御電圧
により制御された増幅度で増幅する増幅器１と、増幅器
１の出力レベルを検出する第１検出器２と、制御回路７
で制御されるパルス幅可変パルス生成器６と、入力信号
選択器８とパルス幅可変パルス生成器６とを制御する制
御回路７と、スイッチング回路５を制御する第２検出器
４と、第２検出器４の信号によって利得制御電圧を生成
する積分器３への入力を、第１検出器２の出力かパルス
幅可変パルス生成器６の出力かを選択し切り替えるスイ
ッチング回路５と、スイッチング回路５からの出力を積
分して平滑化し増幅器１を制御する積分器３と、入力信
号を制御回路７によって選択する入力信号選択器８とか
らなる。
示すように、入力信号を積分器３の出力の利得制御電圧
により制御された増幅度で増幅する増幅器１と、増幅器
１の出力レベルを検出する第１検出器２と、制御回路７
で制御されるパルス幅可変パルス生成器６と、入力信号
選択器８とパルス幅可変パルス生成器６とを制御する制
御回路７と、スイッチング回路５を制御する第２検出器
４と、第２検出器４の信号によって利得制御電圧を生成
する積分器３への入力を、第１検出器２の出力かパルス
幅可変パルス生成器６の出力かを選択し切り替えるスイ
ッチング回路５と、スイッチング回路５からの出力を積
分して平滑化し増幅器１を制御する積分器３と、入力信
号を制御回路７によって選択する入力信号選択器８とか
らなる。
【００１１】このような回路構成において、入力信号選
択器８は、制御回路７の制御信号により入力信号を選択
して増幅器１に出力する。増幅器１からの出力信号は第
１検出器２によって利得制御電圧としてスイッチング回
路５と制御回路７に出力される。
択器８は、制御回路７の制御信号により入力信号を選択
して増幅器１に出力する。増幅器１からの出力信号は第
１検出器２によって利得制御電圧としてスイッチング回
路５と制御回路７に出力される。
【００１２】また、制御回路７は、パルス幅可変パルス
生成器６を第１検出器２の出力を用いて制御すると共
に、入力信号選択器８も制御する。パルス幅可変パルス
生成器６からのパルス幅可変パルスはスイッチング回路
５に出力される。第２検出器４の信号により、スイッチ
ング回路５は、第１検出器２の出力かパルス幅可変パル
ス生成器６の出力かを選択して積分器３に出力する。積
分器３は増幅器１に増幅度に応じた利得制御用電圧を出
力する。
生成器６を第１検出器２の出力を用いて制御すると共
に、入力信号選択器８も制御する。パルス幅可変パルス
生成器６からのパルス幅可変パルスはスイッチング回路
５に出力される。第２検出器４の信号により、スイッチ
ング回路５は、第１検出器２の出力かパルス幅可変パル
ス生成器６の出力かを選択して積分器３に出力する。積
分器３は増幅器１に増幅度に応じた利得制御用電圧を出
力する。
【００１３】入力信号が入力信号選択器１により選択さ
れている場合、増幅器１の出力は第１検出器２で検出さ
れ、スイッチング回路５によって第２検出器４により選
択され、スイッチング回路５からの信号は積分器３によ
り平滑され利得制御電圧として増幅器１の利得度を制御
する。すなわち、微少な入力変化に追従するＡＧＣ特性
が得られる。
れている場合、増幅器１の出力は第１検出器２で検出さ
れ、スイッチング回路５によって第２検出器４により選
択され、スイッチング回路５からの信号は積分器３によ
り平滑され利得制御電圧として増幅器１の利得度を制御
する。すなわち、微少な入力変化に追従するＡＧＣ特性
が得られる。
【００１４】次に制御回路７によって入力信号選択器８
の入力信号が切り替わった場合、まず入力信号がなくな
ったことを第２検出器４で検出し、スイッチング回路５
を動作させ、制御回路７で蓄積していた前段階の入力信
号がある状態の第１検出器２の出力で制御されたパルス
幅可変パルス生成器６の出力に切り替え、増幅器１の利
得制御電圧を動作点付近で固定する。
の入力信号が切り替わった場合、まず入力信号がなくな
ったことを第２検出器４で検出し、スイッチング回路５
を動作させ、制御回路７で蓄積していた前段階の入力信
号がある状態の第１検出器２の出力で制御されたパルス
幅可変パルス生成器６の出力に切り替え、増幅器１の利
得制御電圧を動作点付近で固定する。
【００１５】次に、切り替わった入力信号が来ると、第
２検出器４により検出され、スイッチング回路５を増幅
器１の出力を検出する第１検出器２の出力に切り替え、
ＡＧＣ動作に素早く対応する。すなわち、引き込み時間
を高速にする。
２検出器４により検出され、スイッチング回路５を増幅
器１の出力を検出する第１検出器２の出力に切り替え、
ＡＧＣ動作に素早く対応する。すなわち、引き込み時間
を高速にする。
【００１６】さらに、電源投入時の場合は、制御回路７
の初期状態でパルス幅可変パルス生成器６を制御し、ス
イッチング回路５、パルス幅可変パルス生成器を６の出
力を選択し、積分器３により増幅器１の利得を制御し
て、増幅器１の利得制御電圧を動作付近で固定してお
き、入力信号が入力されたことを第２検出器４によって
検出し、スイッチング回路５を動作させ、第１検出器２
の出力を選択し、高速に引き込み動作が行えるようにす
る。
の初期状態でパルス幅可変パルス生成器６を制御し、ス
イッチング回路５、パルス幅可変パルス生成器を６の出
力を選択し、積分器３により増幅器１の利得を制御し
て、増幅器１の利得制御電圧を動作付近で固定してお
き、入力信号が入力されたことを第２検出器４によって
検出し、スイッチング回路５を動作させ、第１検出器２
の出力を選択し、高速に引き込み動作が行えるようにす
る。
【００１７】（実施の形態２） 次に、本発明の実施の形態２について、図２の回路構成
図を参照して具体的に説明する。この図２に示す例の高
速ＡＧＣ回路は、ＣＰＵ６０によって制御される入力信
号選択器チューナ８と、チューナ８の出力を積分器３の
利得制御電圧の増幅度で増幅する増幅器１と、増幅器１
の出力を検出する第１検出器２と、前記第１検出器２の
出力を記憶し可変したパルス幅を出力しかつチューナ８
の入力信号選択の制御を行うＣＰＵ６０と、増幅器１へ
の入力信号を検出する第２検出器４の信号により第１検
出器２とＣＰＵ６０からのパルス幅可変出力信号とを選
択するスイッチング回路５と、増幅器１の入力を検出す
る第２検出器４と、スイッチング回路５が選択し出力す
る信号を増幅器１への利得制御電圧にする積分器３とか
らなる。
図を参照して具体的に説明する。この図２に示す例の高
速ＡＧＣ回路は、ＣＰＵ６０によって制御される入力信
号選択器チューナ８と、チューナ８の出力を積分器３の
利得制御電圧の増幅度で増幅する増幅器１と、増幅器１
の出力を検出する第１検出器２と、前記第１検出器２の
出力を記憶し可変したパルス幅を出力しかつチューナ８
の入力信号選択の制御を行うＣＰＵ６０と、増幅器１へ
の入力信号を検出する第２検出器４の信号により第１検
出器２とＣＰＵ６０からのパルス幅可変出力信号とを選
択するスイッチング回路５と、増幅器１の入力を検出す
る第２検出器４と、スイッチング回路５が選択し出力す
る信号を増幅器１への利得制御電圧にする積分器３とか
らなる。
【００１８】このような構成において、例えば、ＣＰＵ
６０の制御信号により入力信号を選択しているチューナ
８の出力は、第２検出器４により検出される。スイッチ
ング回路５は増幅器１の出力を検出する第１検出器２の
出力を選択している。前記スイッチング回路５の出力は
積分器３により増幅器１の利得制御電圧となっており、
本実施の形態では当該利得制御電圧を用いて増幅度を制
御する通常のＡＧＣ回路を構成している。
６０の制御信号により入力信号を選択しているチューナ
８の出力は、第２検出器４により検出される。スイッチ
ング回路５は増幅器１の出力を検出する第１検出器２の
出力を選択している。前記スイッチング回路５の出力は
積分器３により増幅器１の利得制御電圧となっており、
本実施の形態では当該利得制御電圧を用いて増幅度を制
御する通常のＡＧＣ回路を構成している。
【００１９】次に、ＣＰＵ６０によりチューナ８の入力
信号切り替わった場合、チューナ８の出力がなくなった
ことを第２検出器４で検出し、スイッチング回路５がＣ
ＰＵ６０から出力される前段階の第１検出器２の出力に
応じたパルス幅のパルスを選択し、積分器３により平滑
され動作点に近い利得制御電圧で増幅器１の増幅度を制
御する。
信号切り替わった場合、チューナ８の出力がなくなった
ことを第２検出器４で検出し、スイッチング回路５がＣ
ＰＵ６０から出力される前段階の第１検出器２の出力に
応じたパルス幅のパルスを選択し、積分器３により平滑
され動作点に近い利得制御電圧で増幅器１の増幅度を制
御する。
【００２０】次に、切り替わった信号がチューナ８から
出力されると、第２検出器４により検出され、スイッチ
ング回路５を動作させ、ＣＰＵ６０からのパルス出力か
ら第１検出器２の出力を選択し、ＡＧＣ動作に素早く対
応する。
出力されると、第２検出器４により検出され、スイッチ
ング回路５を動作させ、ＣＰＵ６０からのパルス出力か
ら第１検出器２の出力を選択し、ＡＧＣ動作に素早く対
応する。
【００２１】さらに、電源投入時の場合は、ＣＰＵ６０
の初期値でのパルス幅のパルスを出力し、スイッチング
回路５が選択され、積分器３により平滑にされ増幅器１
の利得制御電圧を動作付近で固定しておき、入力信号が
入力されたときチューナ８の出力信号を第２検出器４に
よって検出し、スイッチング回路５を動作させ、第１検
出器２の出力を選択し切り替えることにより、高速に引
き込み動作が行えるようにする。
の初期値でのパルス幅のパルスを出力し、スイッチング
回路５が選択され、積分器３により平滑にされ増幅器１
の利得制御電圧を動作付近で固定しておき、入力信号が
入力されたときチューナ８の出力信号を第２検出器４に
よって検出し、スイッチング回路５を動作させ、第１検
出器２の出力を選択し切り替えることにより、高速に引
き込み動作が行えるようにする。
【００２２】
【発明の効果】以上説明したように、本発明のＡＧＣ回
路によれば、入力切替あるいは電源投入時にパルス幅可
変パルス生成器の出力を用いて利得制御電圧の動作点を
維持するので、引き込み時間がきわめて小さくなること
と、かつ通常の安定なＡＧＣ動作を実現することができ
る。
路によれば、入力切替あるいは電源投入時にパルス幅可
変パルス生成器の出力を用いて利得制御電圧の動作点を
維持するので、引き込み時間がきわめて小さくなること
と、かつ通常の安定なＡＧＣ動作を実現することができ
る。
【図１】本発明の実施の形態１に係る高速ＡＧＣ回路を
示すブロック図である。
示すブロック図である。
【図２】本発明の実施の形態２に係る高速ＡＧＣ回路を
示す構成図である。
示す構成図である。
【図３】従来のＡＧＣ回路の一例を示すブロック図であ
る。
る。
１ 増幅器 ２ 第１検出器 ３ 積分器 ４ 第２検出器 ５ スイッチング回路 ６ パルス幅可変パルス生成器 ７ 制御回路 ８ 入力信号選択器 ６０ ＣＰＵ ３１ 増幅器 ３２ ピークホールド回路 ３３ 演算増幅器 ３４ 利得切替回路 ３５ Ａ／Ｄコンバータ ３６ 記憶回路 ３７ Ｄ／Ａコンバータ ３８ 系統切替回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 1/00 - 3/34
Claims (6)
- 【請求項１】 入力信号選択器と、利得制御電圧が指定
する増幅度で入力信号選択器の出力を増幅する増幅器
と、その増幅器の出力を検出する第１検出器と、その第
１検出器の出力を積分し前記増幅器の利得制御電圧とす
る積分器とを有し、変動する入力信号が入力される前記
増幅器の出力を一定とするＡＧＣ回路において、 前記第１検出器の出力により制御するパルス幅可変パル
ス生成器と、そのパルス幅可変パルス生成器と第１検出
器の出力とを切り替えるスイッチング回路と、スイッチ
ング回路を制御する第２検出器とを備え、入力信号が切り替わったときに前記第２検出器の信号に
よりスイッチング回路を動作させた状態でパルス幅可変
パルス生成器の任意のパルス幅のパルス出力を用いてＡ
ＧＣ回路動作点を維持して増幅器を制御し、また入力信
号が復帰したときに前記第２検出器の信号によりスイッ
チング回路を動作させた状態で増幅器の出力を検出した
際の前記第１検出器からの出力を用いて増幅器を制御
し、入力切替時および電源投入時に増幅器の利得制御を
パルス幅可変パルス生成器の任意のパルス幅のパルス出
力に切り替えることにより、ＡＧＣ回路動作点を維持す
ることにより引き込み時間を高速にするように構成され
ている ことを特徴とする高速ＡＧＣ回路。 - 【請求項２】 前記入力信号選択器及びパルス幅可変パ
ルス生成器を制御する制御回路を含むことを特徴とする
請求項１に記載の高速ＡＧＣ回路。 - 【請求項３】 前記第２検出器は、前記入力信号選択器
への入力信号の検出結果に基づいて前記スイッチング回
路を制御する機能を有することを特徴とする請求項１又
は２に記載の高速ＡＧＣ回路。 - 【請求項４】 ＣＰＵによって制御される入力信号選択
器チューナと、そのチューナの出力を積分器の利得制御
電圧の増幅度で増幅する増幅器と、増幅器の出力を検出
する第１検出器と、その第１検出器の出力を記憶し可変
したパルス幅を出力しかつチューナの入力信号選択の制
御を行うＣＰＵと、増幅器への入力信号を検出する第２
検出器の信号により、第１検出器とＣＰＵからのパルス
幅可変出力信号とを選択するスイッチング回路とを含む
ことを特徴とする高速ＡＧＣ回路。 - 【請求項５】 前記積分器は、スイッチング回路が選択
し出力する信号を平滑にして増幅器への利得制御電圧と
して出力することを特徴とする請求項４に記載の高速Ａ
ＧＣ回路。 - 【請求項６】 前記ＣＰＵは、電源投入時においてはＣ
ＰＵの初期値でのパルス幅のパルスを前記スイッチング
回路に出力して、前記増幅器の利得制御電圧を動作点付
近で固定し、前記第２検出器によりチューナへの入力信
号を検出したとき、スイッチング回路を動作させて第１
検出器の出力を選択し切り替えることにより、高速に引
き込み動作が行えるように制御することを特徴とする請
求項４又は５に記載の高速ＡＧＣ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23701097A JP3259667B2 (ja) | 1997-09-02 | 1997-09-02 | 高速ａｇｃ回路 |
| US09/141,270 US6014058A (en) | 1997-09-02 | 1998-08-27 | High-speed AGC circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23701097A JP3259667B2 (ja) | 1997-09-02 | 1997-09-02 | 高速ａｇｃ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1188083A JPH1188083A (ja) | 1999-03-30 |
| JP3259667B2 true JP3259667B2 (ja) | 2002-02-25 |
Family
ID=17009058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23701097A Expired - Fee Related JP3259667B2 (ja) | 1997-09-02 | 1997-09-02 | 高速ａｇｃ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6014058A (ja) |
| JP (1) | JP3259667B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001230644A (ja) | 2000-02-18 | 2001-08-24 | Matsushita Electric Ind Co Ltd | 自動利得制御装置及び方法、並びに自動利得制御機能を備える無線通信装置 |
| US7362818B1 (en) * | 2001-08-30 | 2008-04-22 | Nortel Networks Limited | Amplitude and phase comparator for microwave power amplifier |
| US20050075809A1 (en) * | 2003-09-18 | 2005-04-07 | Ewc Controls Incorporated | Apparatus and method for detecting, filtering and conditioning AC voltage signals |
| JP4254674B2 (ja) * | 2004-09-28 | 2009-04-15 | アイシン精機株式会社 | アンテナ駆動装置 |
| US10175736B2 (en) * | 2013-09-23 | 2019-01-08 | Lg Electronics Inc. | Touch panel and a wireless input apparatus and mobile terminal including touch panel |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57201312A (en) * | 1981-06-04 | 1982-12-09 | Fujitsu Ltd | Automatic gain controlling circuit |
| JPS6022816A (ja) * | 1983-07-19 | 1985-02-05 | Fujitsu Ltd | Ａｇｃ方式 |
| JPS6022815A (ja) * | 1983-07-19 | 1985-02-05 | Fujitsu Ltd | Ａｇｃ方式 |
| JPS60227577A (ja) * | 1984-04-25 | 1985-11-12 | Mitsubishi Electric Corp | キ−ド方式自動利得制御回路 |
| JPH03198517A (ja) * | 1989-12-27 | 1991-08-29 | Nec Corp | 自動利得制御増幅器 |
| JPH04163703A (ja) * | 1990-10-26 | 1992-06-09 | Nec Corp | データ読出し回路 |
| JPH0514089A (ja) * | 1991-06-28 | 1993-01-22 | Fujitsu Ltd | Ａｇｃ増幅回路 |
| JPH0583053A (ja) * | 1991-09-09 | 1993-04-02 | Nec Eng Ltd | 自動利得制御増幅器 |
| JPH0750534A (ja) * | 1993-08-05 | 1995-02-21 | Fujitsu Ltd | 自動利得制御増幅器用チャージポンプ回路 |
| JP2571033B2 (ja) * | 1994-12-30 | 1997-01-16 | 日本電気株式会社 | 送信電力増幅回路の出力制御回路 |
| JPH08316754A (ja) * | 1995-05-22 | 1996-11-29 | Hitachi Ltd | Ａｇｃアンプ制御回路 |
| JPH0946614A (ja) * | 1995-07-27 | 1997-02-14 | Nec Corp | 自動利得制御回路およびその回路を用いた受信用フロン トエンド装置 |
| JPH10215130A (ja) * | 1997-01-30 | 1998-08-11 | Mitsubishi Electric Corp | 増幅装置及び送信出力制御装置 |
-
1997
- 1997-09-02 JP JP23701097A patent/JP3259667B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-27 US US09/141,270 patent/US6014058A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1188083A (ja) | 1999-03-30 |
| US6014058A (en) | 2000-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5677962A (en) | Hybrid analog and digital amplifier with a delayed step change in the digital gain | |
| CN101102098B (zh) | 自动增益控制电路 | |
| US5917372A (en) | Automatic gain control circuit | |
| AU6815294A (en) | Method and apparatus for control of an analog to digital converter | |
| JP3259667B2 (ja) | 高速ａｇｃ回路 | |
| JP3836156B2 (ja) | スイッチモード電源 | |
| US7076222B2 (en) | Digital controlled AGC | |
| JP4517886B2 (ja) | 送信出力制御装置及びその方法並びにそれを用いた送信機 | |
| JP3902899B2 (ja) | 自動利得調整装置、自動利得調整方法及び記録媒体 | |
| JPH10200353A (ja) | バーストａｇｃ回路およびバーストａｇｃ制御方法 | |
| JPS6314529B2 (ja) | ||
| JPH07212255A (ja) | 送信出力制御回路および送信出力制御方法 | |
| JP3902901B2 (ja) | 自動利得調整装置、自動利得調整方法及び記録媒体 | |
| US5808542A (en) | Alarm tone generating circuit for a radio paging receiver | |
| JPS6047783B2 (ja) | 自動利得制御方式 | |
| US8243957B2 (en) | Audio control apparatus | |
| JPH06101821B2 (ja) | テレビジョン受像機のａｇｃ装置 | |
| JP3055266B2 (ja) | 音声切換制御装置 | |
| JP2002246919A (ja) | 自動レベル制御回路 | |
| JP3247526B2 (ja) | オーディオ信号のレベル調整装置 | |
| JP3326150B2 (ja) | 無線通信装置 | |
| JPH0583053A (ja) | 自動利得制御増幅器 | |
| JPH04319806A (ja) | 自動音量制御回路 | |
| JPH11136058A (ja) | ディジタル信号処理装置および方法 | |
| JP2868070B2 (ja) | 時分割多重通信における自動利得制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |