JP3251692B2 - マイクロプロセッサ制御型装置 - Google Patents
マイクロプロセッサ制御型装置Info
- Publication number
- JP3251692B2 JP3251692B2 JP06230793A JP6230793A JP3251692B2 JP 3251692 B2 JP3251692 B2 JP 3251692B2 JP 06230793 A JP06230793 A JP 06230793A JP 6230793 A JP6230793 A JP 6230793A JP 3251692 B2 JP3251692 B2 JP 3251692B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- microprocessor
- address
- lines
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Liquid Crystal Display Device Control (AREA)
- Information Transfer Systems (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサに
接続される周辺データ受信デバイスを備えたマイクロプ
ロセッサ制御型装置に関する。
接続される周辺データ受信デバイスを備えたマイクロプ
ロセッサ制御型装置に関する。
【０００２】
【従来の技術】マイクロプロセッサ技術分野において慣
用されているように、本明細書において使用する用語
「ライン」とは、例えばターミナル又はこのようなター
ミナルに接続される導体の形態をなす、マイクロプロセ
ッサ又は他のデバイスの個々の入出力インタフェースを
いい、該ラインにはアドレス信号又はデータ信号等の信
号が加えられ、従って「アドレスライン」及び「データ
ライン」等の用語が使用される。
用されているように、本明細書において使用する用語
「ライン」とは、例えばターミナル又はこのようなター
ミナルに接続される導体の形態をなす、マイクロプロセ
ッサ又は他のデバイスの個々の入出力インタフェースを
いい、該ラインにはアドレス信号又はデータ信号等の信
号が加えられ、従って「アドレスライン」及び「データ
ライン」等の用語が使用される。
【０００３】慣用的なマイクロプロセッサは複数のアド
レスラインを有しており、該アドレスラインには、マイ
クロプロセッサに接続された周辺装置に選択的にアドレ
スするための信号がマイクロプロセッサにより加えられ
る。一般に、８ビットマイクロプロセッサは、２16＝65
536 個のアドレス数を可能にする１６個のアドレスライ
ンを有しており、これに対し１６ビットマイクロプロセ
ッサは２０又は２４個のアドレスラインを有しており、
非常に多くの記憶量をより容易にアドレスできる。
レスラインを有しており、該アドレスラインには、マイ
クロプロセッサに接続された周辺装置に選択的にアドレ
スするための信号がマイクロプロセッサにより加えられ
る。一般に、８ビットマイクロプロセッサは、２16＝65
536 個のアドレス数を可能にする１６個のアドレスライ
ンを有しており、これに対し１６ビットマイクロプロセ
ッサは２０又は２４個のアドレスラインを有しており、
非常に多くの記憶量をより容易にアドレスできる。
【０００４】メモリ又はディスプレイデバイス等のデー
タ受信デバイスは、データ信号を入力するための複数の
データラインを有している。非常に高速でデータを受け
入れることができるデバイスには、マイクロプロセッサ
のデータ出力ラインに直接接続されるデータラインを設
けることができる。しかしながら、例えば慣用的な液晶
ディスプレイ（ＬＣＤ）モジュール等の幾つかのデータ
受信デバイスは、例えば現在のマイクロプロセッサの８
MHz という高クロック速度に関連する速い書込み速度で
データを受け入れることはできない。この場合、マイク
ロプロセッサのクロックをスローダウンさせるよりむし
ろ、データ受信デバイスを、マイクロプロセッサのポー
トラインを介して又はデバイスにデータが入力される速
度をスローダウンさせる別のハードウェアラッチを設け
ることによりマイクロプロセッサに接続することが知ら
れている。
タ受信デバイスは、データ信号を入力するための複数の
データラインを有している。非常に高速でデータを受け
入れることができるデバイスには、マイクロプロセッサ
のデータ出力ラインに直接接続されるデータラインを設
けることができる。しかしながら、例えば慣用的な液晶
ディスプレイ（ＬＣＤ）モジュール等の幾つかのデータ
受信デバイスは、例えば現在のマイクロプロセッサの８
MHz という高クロック速度に関連する速い書込み速度で
データを受け入れることはできない。この場合、マイク
ロプロセッサのクロックをスローダウンさせるよりむし
ろ、データ受信デバイスを、マイクロプロセッサのポー
トラインを介して又はデバイスにデータが入力される速
度をスローダウンさせる別のハードウェアラッチを設け
ることによりマイクロプロセッサに接続することが知ら
れている。
【０００５】
【発明が解決しようとする課題】本発明の目的は、従来
技術のもつ欠点を解消できるマイクロプロセッサ制御型
装置を提供することにある。
技術のもつ欠点を解消できるマイクロプロセッサ制御型
装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、マイク
ロプロセッサ制御型装置において、マイクロプロセッサ
（２）であって、このマイクロプロセッサに接続される
周辺デバイスを選択的にアドレスするために前記マイク
ロプロセッサによって信号が付与され得る複数のアドレ
スライン（Ａ 0 、Ａ 1 …Ａ n ）を有する、前記マイクロプ
ロセッサと、データデバイス（１）であって、このデー
タデバイスへの転送のためにデータ信号が付与され得る
データライン（Ｄ 0 、Ｄ 1 …Ｄ n ）を有する、前記データ
デバイス（１）と、を備え、前記データラインは、前記
マイクロプロセッサの複数のアドレスラインのサブセッ
ト（Ａ 2 〜Ａ 5 ）に接続されており、前記マイクロプロセ
ッサは、前記複数のアドレスラインの前記サブセット以
外のアドレスライン（Ａ 0 、Ａ 1 ）の信号が変化している
ときに実行されることになっているような、前記複数の
アドレスラインによって特定されるアドレスを有した複
数の命令から成るサブルーチンを実行するものであっ
て、該サブルーチンの実行中は、前記複数のアドレスラ
インの前記サブセットに現れる信号が実質的に安定した
ままになるようにされており、これにより、前記複数の
アドレスラインの前記サブセットの信号は少なくとも前
記サブルーチンの実行中にデータ信号として確実に前記
データデバイスに付与される、ことを特徴とする装置が
提供される。
ロプロセッサ制御型装置において、マイクロプロセッサ
（２）であって、このマイクロプロセッサに接続される
周辺デバイスを選択的にアドレスするために前記マイク
ロプロセッサによって信号が付与され得る複数のアドレ
スライン（Ａ 0 、Ａ 1 …Ａ n ）を有する、前記マイクロプ
ロセッサと、データデバイス（１）であって、このデー
タデバイスへの転送のためにデータ信号が付与され得る
データライン（Ｄ 0 、Ｄ 1 …Ｄ n ）を有する、前記データ
デバイス（１）と、を備え、前記データラインは、前記
マイクロプロセッサの複数のアドレスラインのサブセッ
ト（Ａ 2 〜Ａ 5 ）に接続されており、前記マイクロプロセ
ッサは、前記複数のアドレスラインの前記サブセット以
外のアドレスライン（Ａ 0 、Ａ 1 ）の信号が変化している
ときに実行されることになっているような、前記複数の
アドレスラインによって特定されるアドレスを有した複
数の命令から成るサブルーチンを実行するものであっ
て、該サブルーチンの実行中は、前記複数のアドレスラ
インの前記サブセットに現れる信号が実質的に安定した
ままになるようにされており、これにより、前記複数の
アドレスラインの前記サブセットの信号は少なくとも前
記サブルーチンの実行中にデータ信号として確実に前記
データデバイスに付与される、ことを特徴とする装置が
提供される。
【０００７】本発明による装置は、マイクロプロセッサ
のアドレスラインのサブセットに直接接続されるデータ
デバイスのデータラインを有しており、アドレスライン
に表れるアドレスの一部が、データとして直接データデ
バイスに加えられる。ラッチは別体のハードウェアデバ
イスであるが、本発明によればこのラッチが不要である
ため、ラッチに関連するコスト及びスペースを節約でき
る。従って、本発明の装置の構成によれば、データ受信
デバイスとマイクロプロセッサとのインタフェースに必
要なマイクロプロセッサのポートラインの個数を最小限
にできる。従って、他のポートラインは他の用途に利用
できる。
のアドレスラインのサブセットに直接接続されるデータ
デバイスのデータラインを有しており、アドレスライン
に表れるアドレスの一部が、データとして直接データデ
バイスに加えられる。ラッチは別体のハードウェアデバ
イスであるが、本発明によればこのラッチが不要である
ため、ラッチに関連するコスト及びスペースを節約でき
る。従って、本発明の装置の構成によれば、データ受信
デバイスとマイクロプロセッサとのインタフェースに必
要なマイクロプロセッサのポートラインの個数を最小限
にできる。従って、他のポートラインは他の用途に利用
できる。
【０００８】マイクロプロセッサは、アドレスラインの
各サブセットには実質的に安定した信号を維持すると同
時に他のアドレスラインの信号は変化できるようになっ
ている。このため、データラインに加えられるデータ信
号が、データをデバイス内に書き込むことができる充分
に長い時間に亘って同じレベルに保持される。これは、
好ましい実施例においては、マイクロプロセッサがサブ
ルーチンを実行するように条件付けられており、サブル
ーチンがアドレスをもつ命令を有しており、アドレスラ
インのサブセットに表れる信号が、サブルーチンの実行
中に実質的に安定状態に維持されるように構成すること
により達成される。
各サブセットには実質的に安定した信号を維持すると同
時に他のアドレスラインの信号は変化できるようになっ
ている。このため、データラインに加えられるデータ信
号が、データをデバイス内に書き込むことができる充分
に長い時間に亘って同じレベルに保持される。これは、
好ましい実施例においては、マイクロプロセッサがサブ
ルーチンを実行するように条件付けられており、サブル
ーチンがアドレスをもつ命令を有しており、アドレスラ
インのサブセットに表れる信号が、サブルーチンの実行
中に実質的に安定状態に維持されるように構成すること
により達成される。
【０００９】一般に、アドレスラインのサブセットに
は、最下位ビットからＸ番目の位に関連するアドレスラ
イン（Ａ0 ・・・・ＡX ）が除外される（ここで、Ｘ
は、ｍ＋１の二進表記における数字であり、ｍ＋１は、
マイクロプロセッサのアドレスラインのサブセットに接
続されるデータデバイスのデータラインの数である）。
この構成により、最下位ビットからＸ番目の位に関連す
るアドレスラインに加えられる信号を変更できる。より
詳しくは、データデバイスのデータラインに接続される
アドレスラインに加えられる信号を変更することなくし
て、アドレスを増大し且つサブルーチンの次の命令を実
行できる。
は、最下位ビットからＸ番目の位に関連するアドレスラ
イン（Ａ0 ・・・・ＡX ）が除外される（ここで、Ｘ
は、ｍ＋１の二進表記における数字であり、ｍ＋１は、
マイクロプロセッサのアドレスラインのサブセットに接
続されるデータデバイスのデータラインの数である）。
この構成により、最下位ビットからＸ番目の位に関連す
るアドレスラインに加えられる信号を変更できる。より
詳しくは、データデバイスのデータラインに接続される
アドレスラインに加えられる信号を変更することなくし
て、アドレスを増大し且つサブルーチンの次の命令を実
行できる。
【００１０】データデバイスが４ビットの並列入力を受
信するように構成された特定の場合では、アドレスライ
ンのサブセットから、最下位ビットから１番目と２番目
の位に関連するアドレスライン（Ａ0 、Ａ1 ）が除外さ
れる。この場合、データデバイスが、最下位ビットから
３番目〜６番目の位に関連するアドレスライン（Ａ2、
Ａ3 、Ａ4 、Ａ5 ）のそれぞれに接続された４つのデー
タライン（Ｄ0 、Ｄ1、Ｄ2 、Ｄ3 ）を有している。
信するように構成された特定の場合では、アドレスライ
ンのサブセットから、最下位ビットから１番目と２番目
の位に関連するアドレスライン（Ａ0 、Ａ1 ）が除外さ
れる。この場合、データデバイスが、最下位ビットから
３番目〜６番目の位に関連するアドレスライン（Ａ2、
Ａ3 、Ａ4 、Ａ5 ）のそれぞれに接続された４つのデー
タライン（Ｄ0 、Ｄ1、Ｄ2 、Ｄ3 ）を有している。
【００１１】デバイスが８ビットデバイス（すなわち、
８ビットのブロックで受信したデータを処理するデバイ
ス）の場合には、デバイスの４つのデータラインに、２
つの４ビットセグメント、いわゆるニブルで、データを
順に付与するのが良い。サブルーチンにより実行される
サブルーチンは、マイクロプロセッサが特別な作動を何
ら行うことなくサブルーチンの次の命令を実行すること
を続けるｍ個の「ノーオペレーション」命令を備えてい
ることが好ましい（ここで、ｍは、マイクロプロセッサ
のアドレスラインのサブセットに接続されるデータライ
ンの個数より１少ない数である）。従って、４つのアド
レスライン（Ａ2 、Ａ3 、Ａ4 、Ａ5 ）にそれぞれ接続
される４つのデータライン（Ｄ0 、Ｄ1 、Ｄ2 、Ｄ3 ）
を備えたデータデバイスの場合には、サブルーチンは３
つの「ノーオペレーション」命令を有する。サブルーチ
ンの最終命令はメインルーチンに戻る命令である。
８ビットのブロックで受信したデータを処理するデバイ
ス）の場合には、デバイスの４つのデータラインに、２
つの４ビットセグメント、いわゆるニブルで、データを
順に付与するのが良い。サブルーチンにより実行される
サブルーチンは、マイクロプロセッサが特別な作動を何
ら行うことなくサブルーチンの次の命令を実行すること
を続けるｍ個の「ノーオペレーション」命令を備えてい
ることが好ましい（ここで、ｍは、マイクロプロセッサ
のアドレスラインのサブセットに接続されるデータライ
ンの個数より１少ない数である）。従って、４つのアド
レスライン（Ａ2 、Ａ3 、Ａ4 、Ａ5 ）にそれぞれ接続
される４つのデータライン（Ｄ0 、Ｄ1 、Ｄ2 、Ｄ3 ）
を備えたデータデバイスの場合には、サブルーチンは３
つの「ノーオペレーション」命令を有する。サブルーチ
ンの最終命令はメインルーチンに戻る命令である。
【００１２】データデバイスにデータを書き込むことを
意図した特定の実施例においては、データデバイスが書
込みラインを備えており、該書込みラインには、アドレ
スラインのサブセットの信号が実質的に安定状態に保持
されている時間中にマイクロプロセッサから書込み信号
が加えられ、これによりデータがデータラインからデー
タデバイスに転送される。
意図した特定の実施例においては、データデバイスが書
込みラインを備えており、該書込みラインには、アドレ
スラインのサブセットの信号が実質的に安定状態に保持
されている時間中にマイクロプロセッサから書込み信号
が加えられ、これによりデータがデータラインからデー
タデバイスに転送される。
【００１３】本発明によるマイクロプロセッサ制御型装
置は、データデバイスがデータを受け入れることができ
る最大速度が、マイクロプロセッサがデータを出力する
速度（すなわち、マイクロプロセッサのクロック速度に
より決定されるマイクロプロセッサの書込みタイミン
グ）より小さい特定の用途を有している。本発明を有効
に使用できると本件出願人が考えているデータデバイス
の一例として、液晶ディスプレイ装置がある。
置は、データデバイスがデータを受け入れることができ
る最大速度が、マイクロプロセッサがデータを出力する
速度（すなわち、マイクロプロセッサのクロック速度に
より決定されるマイクロプロセッサの書込みタイミン
グ）より小さい特定の用途を有している。本発明を有効
に使用できると本件出願人が考えているデータデバイス
の一例として、液晶ディスプレイ装置がある。
【００１４】
【実施例】以下、添付図面を参照して本発明の一実施例
を説明する。図１に示すように、ＬＣＤモジュール１の
形態のデータデバイスがマイクロプロセッサ２に接続さ
れる。ＬＣＤモジュール１は、以下により詳細に説明す
るように、該モジュールに加えられるディスプレイ／制
御データに従って、利用者に英数字データを表示するの
に使用される。ＬＣＤは、例えば、計算機又は無線電話
機等の電子装置のデータ入力デバイス（一般的にはキー
ボード）を付加的に包含している利用者インタフェース
の一部を形成する。ＬＣＤモジュール自体は慣用的デバ
イスであり、例えば本件出願人は、セイコーエプソン
（Seiko Epson)社から市販されているSED1200Fを使用し
ている。これは８ビットデバイスであり、すなわち８ビ
ットのブロックで受信したデータを処理する。
を説明する。図１に示すように、ＬＣＤモジュール１の
形態のデータデバイスがマイクロプロセッサ２に接続さ
れる。ＬＣＤモジュール１は、以下により詳細に説明す
るように、該モジュールに加えられるディスプレイ／制
御データに従って、利用者に英数字データを表示するの
に使用される。ＬＣＤは、例えば、計算機又は無線電話
機等の電子装置のデータ入力デバイス（一般的にはキー
ボード）を付加的に包含している利用者インタフェース
の一部を形成する。ＬＣＤモジュール自体は慣用的デバ
イスであり、例えば本件出願人は、セイコーエプソン
（Seiko Epson)社から市販されているSED1200Fを使用し
ている。これは８ビットデバイスであり、すなわち８ビ
ットのブロックで受信したデータを処理する。
【００１５】マイクロプロセッサ２も慣用的デバイスで
あり、本件出願人は、日本（東京）の日立社（Hitachi
Limited)から市販されているHitachi 68HC11を使用して
いる。このマイクロプロセッサは１６個のアドレスライ
ンを備えた８ビットデバイスである。関連する特定装置
に基づいて、マイクロプロセッサ２に他の周辺デバイス
を接続することもできる。
あり、本件出願人は、日本（東京）の日立社（Hitachi
Limited)から市販されているHitachi 68HC11を使用して
いる。このマイクロプロセッサは１６個のアドレスライ
ンを備えた８ビットデバイスである。関連する特定装置
に基づいて、マイクロプロセッサ２に他の周辺デバイス
を接続することもできる。
【００１６】本発明によれば、ＬＣＤモジュールの４個
のデータライン（Ｄ0 、Ｄ1 、Ｄ2、Ｄ3 ）が、４ライ
ンバス３を介してマイクロプロセッサのアドレスライン
（Ａ2 、Ａ3 、Ａ4 、Ａ5 ）のサブセット（一部）に接
続される。マイクロプロセッサ２は１６個のアドレスラ
インを有しているけれども、明瞭化のため、図１には８
個のアドレスライン（Ａ0 、Ａ1 ・・・・Ａ7 ）のみが
示されている。慣用的に行われているように、アドレス
ラインはアドレスバスを介して種々の周辺デバイスに接
続され、これにより、選択されたデバイスがマイクロプ
ロセッサによりアドレスされる。
のデータライン（Ｄ0 、Ｄ1 、Ｄ2、Ｄ3 ）が、４ライ
ンバス３を介してマイクロプロセッサのアドレスライン
（Ａ2 、Ａ3 、Ａ4 、Ａ5 ）のサブセット（一部）に接
続される。マイクロプロセッサ２は１６個のアドレスラ
インを有しているけれども、明瞭化のため、図１には８
個のアドレスライン（Ａ0 、Ａ1 ・・・・Ａ7 ）のみが
示されている。慣用的に行われているように、アドレス
ラインはアドレスバスを介して種々の周辺デバイスに接
続され、これにより、選択されたデバイスがマイクロプ
ロセッサによりアドレスされる。
【００１７】より詳しく説明すると、ＬＣＤモジュール
１のデータラインＤ0 がマイクロプロセッサ２のアドレ
スラインＡ2 に接続され、データラインＤ1 がアドレス
ラインＡ3 に接続され、データラインＤ2 がアドレスラ
インＡ4 に接続され、データラインＤ3 がアドレスライ
ンＡ5 に接続されている。この表記法において、Ａ0は
最下位ビットに関連するアドレスラインを表し、Ａ1 は
最下位ビットから２番目の位のビットに関連するアドレ
スラインを表わす（以下同様）。すなわち、添字はビッ
ト位置を表す。同様に、Ｄ0 は最下位ビットに関連する
データラインを表し、Ｄ2 は最下位ビットから２番目の
位のビットに関連するアドレスラインを表わす（以下同
様）。
１のデータラインＤ0 がマイクロプロセッサ２のアドレ
スラインＡ2 に接続され、データラインＤ1 がアドレス
ラインＡ3 に接続され、データラインＤ2 がアドレスラ
インＡ4 に接続され、データラインＤ3 がアドレスライ
ンＡ5 に接続されている。この表記法において、Ａ0は
最下位ビットに関連するアドレスラインを表し、Ａ1 は
最下位ビットから２番目の位のビットに関連するアドレ
スラインを表わす（以下同様）。すなわち、添字はビッ
ト位置を表す。同様に、Ｄ0 は最下位ビットに関連する
データラインを表し、Ｄ2 は最下位ビットから２番目の
位のビットに関連するアドレスラインを表わす（以下同
様）。
【００１８】２つの最下位ビットに関連するアドレスラ
インＡ0 、Ａ1 にはいかなるデータラインも接続されな
いことに留意すべきである。以下により詳細に説明する
ように、ＬＣＤモジュール１の書込みラインＷＲはマイ
クロプロセッサ２のマスターアウト／スレーブイン（Ｍ
ＯＳＩ）ラインに接続される。ＭＯＳＩラインは、マイ
クロプロセッサ２の同期シリアル周辺インタフェース
（ＳＰＩ）機能の一部である。ＬＣＤモジュール１のモ
ードラインＡ0はマイクロプロセッサ２の出力ポートＰ
Ａ７に接続され、ＬＣＤモジュール１のチップセレクト
ラインＣＳはマイクロプロセッサ２の出力ポートＰＡ６
に接続される。ＰＡ６及びＰＡ７は、マイクロプロセッ
サ２のポートＡに接続される単一ラインである。一般
に、これらの各ラインは入力又は出力として構成され
る。本実施例の場合、これらの各ラインは出力としてセ
ットされている。
インＡ0 、Ａ1 にはいかなるデータラインも接続されな
いことに留意すべきである。以下により詳細に説明する
ように、ＬＣＤモジュール１の書込みラインＷＲはマイ
クロプロセッサ２のマスターアウト／スレーブイン（Ｍ
ＯＳＩ）ラインに接続される。ＭＯＳＩラインは、マイ
クロプロセッサ２の同期シリアル周辺インタフェース
（ＳＰＩ）機能の一部である。ＬＣＤモジュール１のモ
ードラインＡ0はマイクロプロセッサ２の出力ポートＰ
Ａ７に接続され、ＬＣＤモジュール１のチップセレクト
ラインＣＳはマイクロプロセッサ２の出力ポートＰＡ６
に接続される。ＰＡ６及びＰＡ７は、マイクロプロセッ
サ２のポートＡに接続される単一ラインである。一般
に、これらの各ラインは入力又は出力として構成され
る。本実施例の場合、これらの各ラインは出力としてセ
ットされている。
【００１９】ＬＣＤモジュール１にデータを書き込みた
い場合には、メインプログラム内の「サブルーチンへの
飛越し（JUMP TO SUBROUTINE) 」命令が、マイクロプロ
セッサに命令し、伝達すべきデータ値に基づいて１６個
の特別サブルーチンの１つを実行する。図２に表として
示す１６個のサブルーチンは、メインプログラムのコー
ドＥＥＰＲＯＭに記憶できる。
い場合には、メインプログラム内の「サブルーチンへの
飛越し（JUMP TO SUBROUTINE) 」命令が、マイクロプロ
セッサに命令し、伝達すべきデータ値に基づいて１６個
の特別サブルーチンの１つを実行する。図２に表として
示す１６個のサブルーチンは、メインプログラムのコー
ドＥＥＰＲＯＭに記憶できる。
【００２０】各サブルーチンは４バイトの長さであり且
つ３つの同じ「ノーオペレーション（ＮＯＰ）」命令か
らなり、この後に「サブルーチンへの復帰（ＲＴＳ）」
命令が続く。図３のタイミング図に示すように、各ＮＯ
Ｐ命令の持続時間は２クロックサイクルである。同一の
サブルーチン、すなわち３つのＮＯＰ及び１つのＲＴＳ
が全部で１６回正確に複製され、６４個のコードバイト
が連続アドレス位置に記憶される。以下の説明から明ら
かになるように、１６個のサブルーチンの組は、メイン
プログラム内の任意の６４バイトの境界に記憶される。
つ３つの同じ「ノーオペレーション（ＮＯＰ）」命令か
らなり、この後に「サブルーチンへの復帰（ＲＴＳ）」
命令が続く。図３のタイミング図に示すように、各ＮＯ
Ｐ命令の持続時間は２クロックサイクルである。同一の
サブルーチン、すなわち３つのＮＯＰ及び１つのＲＴＳ
が全部で１６回正確に複製され、６４個のコードバイト
が連続アドレス位置に記憶される。以下の説明から明ら
かになるように、１６個のサブルーチンの組は、メイン
プログラム内の任意の６４バイトの境界に記憶される。
【００２１】図２は、各サブルーチンの８ビットアドレ
ス位置及び個々のサブルーチン内の各命令の８ビットア
ドレス位置を示している。図２からは、特定の命令が実
行されるときにマイクロプロセッサの各アドレスライン
Ａ0 、Ａ1 ・・・・Ａ7 がいかなる状態にあるかという
ことも理解されよう。従って、例えば、アドレス位置１
２10＝００００１１００12にある命令が実行されている
ときには、Ａ0 ＝０、Ａ1 ＝０、Ａ2 ＝１、Ａ3 ＝１、
Ａ4 ＝０、Ａ5 ＝０、Ａ6 ＝０、Ａ7 ＝０である。
ス位置及び個々のサブルーチン内の各命令の８ビットア
ドレス位置を示している。図２からは、特定の命令が実
行されるときにマイクロプロセッサの各アドレスライン
Ａ0 、Ａ1 ・・・・Ａ7 がいかなる状態にあるかという
ことも理解されよう。従って、例えば、アドレス位置１
２10＝００００１１００12にある命令が実行されている
ときには、Ａ0 ＝０、Ａ1 ＝０、Ａ2 ＝１、Ａ3 ＝１、
Ａ4 ＝０、Ａ5 ＝０、Ａ6 ＝０、Ａ7 ＝０である。
【００２２】図２からは更に、いずれか１つのサブルー
チンの実行中、サブルーチン全体に亘ってアドレスライ
ンＡ2 、Ａ3 、Ａ4 、Ａ5 が安定状態に維持されること
も理解されよう。このプログラムの実行中にアドレスが
増大すると、アドレスラインＡ0 、Ａ1 の２つの最下位
ビットのみが変化する。このため、例えば、アドレス位
置１２10＝００００１１００2 でスタートする３つのＮ
ＯＰ命令の実行中、４つのビット００１１は６つのクロ
ックサイクルの間アドレスラインに留まっている。従っ
て、アドレスライン（Ａ2 、Ａ3 、Ａ4、Ａ5 ）が接続
されるＬＣＤモジュールの対応するデータラインＤ0 、
Ｄ1 、Ｄ2 、Ｄ3 は、以下により詳細に説明するよう
に、ＬＣＤモジュールにデータを書き込むのに充分な長
さの時間に亘って安定した状態に保持される。
チンの実行中、サブルーチン全体に亘ってアドレスライ
ンＡ2 、Ａ3 、Ａ4 、Ａ5 が安定状態に維持されること
も理解されよう。このプログラムの実行中にアドレスが
増大すると、アドレスラインＡ0 、Ａ1 の２つの最下位
ビットのみが変化する。このため、例えば、アドレス位
置１２10＝００００１１００2 でスタートする３つのＮ
ＯＰ命令の実行中、４つのビット００１１は６つのクロ
ックサイクルの間アドレスラインに留まっている。従っ
て、アドレスライン（Ａ2 、Ａ3 、Ａ4、Ａ5 ）が接続
されるＬＣＤモジュールの対応するデータラインＤ0 、
Ｄ1 、Ｄ2 、Ｄ3 は、以下により詳細に説明するよう
に、ＬＣＤモジュールにデータを書き込むのに充分な長
さの時間に亘って安定した状態に保持される。
【００２３】ＬＣＤモジュールはマイクロプロセッサの
アドレスラインに接続される４つのデータラインを有し
ており、従って、データの１６個の組合せを入力でき
る。図２から、４つの内部アドレスラインＡ2 、Ａ3 、
Ａ4 、Ａ5 についての所望のビット構成をもつ適当なサ
ブルーチンを実行することにより、データの１６個の組
合せのうちの任意の１つが加えられる。従って、例えば
アドレス位置２０10＝０００１０１００2 にあるサブル
ーチンを実行するとき、ビット０１０１がＬＣＤモジュ
ールのデータラインＤ0 、Ｄ1 、Ｄ2 、Ｄ3 に加えられ
る。同様に、アドレス位置５６10＝００１１１００でス
タートするサブルーチンを実行するときには、ビット１
１１０がデータラインＤ0 、Ｄ1 、Ｄ2 、Ｄ3 に加えら
れる。
アドレスラインに接続される４つのデータラインを有し
ており、従って、データの１６個の組合せを入力でき
る。図２から、４つの内部アドレスラインＡ2 、Ａ3 、
Ａ4 、Ａ5 についての所望のビット構成をもつ適当なサ
ブルーチンを実行することにより、データの１６個の組
合せのうちの任意の１つが加えられる。従って、例えば
アドレス位置２０10＝０００１０１００2 にあるサブル
ーチンを実行するとき、ビット０１０１がＬＣＤモジュ
ールのデータラインＤ0 、Ｄ1 、Ｄ2 、Ｄ3 に加えられ
る。同様に、アドレス位置５６10＝００１１１００でス
タートするサブルーチンを実行するときには、ビット１
１１０がデータラインＤ0 、Ｄ1 、Ｄ2 、Ｄ3 に加えら
れる。
【００２４】上記説明から、中央のアドレスラインＡ
2 、Ａ3 、Ａ4 、Ａ5 の４つのビットの安定性に影響を
与えることなく、１６個のサブルーチンを任意の６４個
のバイト境界に配置できることが明らかになろう。例え
ば、１６個のサブルーチンがアドレス６４10でスタート
する場合にはアドレスラインＡ6 のビットは１になるで
あろうが、そうでなければパターンは図２と同じ状態に
維持されるであろう。同様に、１６個のサブルーチンが
６４の倍数である他の任意のアドレス位置でスタートす
る場合には、中央の４つのビットＡ2 、Ａ3 、Ａ4 、Ａ
5 は、各４バイトサブルーチンを実行する間中、安定し
た状態に維持されるであろう。
2 、Ａ3 、Ａ4 、Ａ5 の４つのビットの安定性に影響を
与えることなく、１６個のサブルーチンを任意の６４個
のバイト境界に配置できることが明らかになろう。例え
ば、１６個のサブルーチンがアドレス６４10でスタート
する場合にはアドレスラインＡ6 のビットは１になるで
あろうが、そうでなければパターンは図２と同じ状態に
維持されるであろう。同様に、１６個のサブルーチンが
６４の倍数である他の任意のアドレス位置でスタートす
る場合には、中央の４つのビットＡ2 、Ａ3 、Ａ4 、Ａ
5 は、各４バイトサブルーチンを実行する間中、安定し
た状態に維持されるであろう。
【００２５】この実施例に使用されるＬＣＤモジュール
は８ビットデバイスであるので、データは、２つの連続
する４ビットセグメント（いわゆる「ニブル」）におけ
る４つのデータラインのモジュールに伝達される。次
に、更に図３を参照番号して、ＬＣＤモジュールにデー
タを書き込む全体的シーケンスを説明する。
は８ビットデバイスであるので、データは、２つの連続
する４ビットセグメント（いわゆる「ニブル」）におけ
る４つのデータラインのモジュールに伝達される。次
に、更に図３を参照番号して、ＬＣＤモジュールにデー
タを書き込む全体的シーケンスを説明する。
【００２６】ＬＣＤモジュールのＡ0 ラインは、２つの
モードすなわちディスプレイモード及び制御モードのう
ちの１つを選択可能にする。第１モードでは入力データ
が英数字としてＬＣＤ上に表示され、第２モードでは入
力データが、ＬＣＤのどの位置にデータを表示すべきか
を決定する。従って、マイクロプロセッサの出力ポート
ＰＡ７は、適当なモードを選択すべくセットされる。
モードすなわちディスプレイモード及び制御モードのう
ちの１つを選択可能にする。第１モードでは入力データ
が英数字としてＬＣＤ上に表示され、第２モードでは入
力データが、ＬＣＤのどの位置にデータを表示すべきか
を決定する。従って、マイクロプロセッサの出力ポート
ＰＡ７は、適当なモードを選択すべくセットされる。
【００２７】ＬＣＤモジュールをアドレスするには、両
書込みステップ（すなわち、両書込みニブル）の期間
中、チップセレクトラインＣＳをローにセットしなけれ
ばならない。このため、チップセレクトラインが接続さ
れるマイクロプロセッサの出力ポートＰＡ６は、書込み
サイクルのスタート時にローにセットされる（図３参
照）。
書込みステップ（すなわち、両書込みニブル）の期間
中、チップセレクトラインＣＳをローにセットしなけれ
ばならない。このため、チップセレクトラインが接続さ
れるマイクロプロセッサの出力ポートＰＡ６は、書込み
サイクルのスタート時にローにセットされる（図３参
照）。
【００２８】次に、ＬＣＤに８ビットのデータを送らな
ければならない場合を考えると、上方のニブル（４ビッ
ト）がマスクされ、これにより下方のニブルを最初にＬ
ＣＤモジュールに送ることができる。この段階で、マイ
クロプロセッサにより実行されるプログラムが関連サブ
ルーチンにジャンプ（飛越し）する。それぞれのサブル
ーチンのアドレスは、送られるべきデータ値の十進表記
（decimal version)を４倍し且つ第１サブルーチンのア
ドレス位置をオフセットとして加えることにより計算さ
れる。従って、例えば第１サブルーチンが位置００（図
２参照）に記憶され且つ送られるべきデータが００１０
＝３である場合には、サブルーチンの位置は（３×４）
＋０＝１２として与えられる．従って、位置１２でのサ
ブルーチンを実行すると、図２から理解されるように、
ビット００１０がアドレスラインＡ5 、Ａ4 、Ａ3 、Ａ
2 に加えられる。
ければならない場合を考えると、上方のニブル（４ビッ
ト）がマスクされ、これにより下方のニブルを最初にＬ
ＣＤモジュールに送ることができる。この段階で、マイ
クロプロセッサにより実行されるプログラムが関連サブ
ルーチンにジャンプ（飛越し）する。それぞれのサブル
ーチンのアドレスは、送られるべきデータ値の十進表記
（decimal version)を４倍し且つ第１サブルーチンのア
ドレス位置をオフセットとして加えることにより計算さ
れる。従って、例えば第１サブルーチンが位置００（図
２参照）に記憶され且つ送られるべきデータが００１０
＝３である場合には、サブルーチンの位置は（３×４）
＋０＝１２として与えられる．従って、位置１２でのサ
ブルーチンを実行すると、図２から理解されるように、
ビット００１０がアドレスラインＡ5 、Ａ4 、Ａ3 、Ａ
2 に加えられる。
【００２９】データラインＤ0 、Ｄ1 、Ｄ2 、Ｄ3 に加
えられるデータがＬＣＤモジュールにクロックされるた
めには、サブルーチンの実行中に書込みラインＷＲに書
込みパルスを適用する必要がある。より詳しくは、書込
みパルスの立上がり辺は、３つのＮＯＰ命令の実行中の
中間に生じなくてはならない。いずれのマイクロプロセ
ッサポートからの書込みパルスをも適用することはでき
ない。なぜならば、これにより、アドレスラインのアド
レスが変化され、これによりＬＣＤモジュールへのデー
タが損なわれるからである。
えられるデータがＬＣＤモジュールにクロックされるた
めには、サブルーチンの実行中に書込みラインＷＲに書
込みパルスを適用する必要がある。より詳しくは、書込
みパルスの立上がり辺は、３つのＮＯＰ命令の実行中の
中間に生じなくてはならない。いずれのマイクロプロセ
ッサポートからの書込みパルスをも適用することはでき
ない。なぜならば、これにより、アドレスラインのアド
レスが変化され、これによりＬＣＤモジュールへのデー
タが損なわれるからである。
【００３０】従って、マイクロプロセッサ２からのシリ
アル周辺インタフェース（ＳＰＩ）のデータラインを用
いて書込みパルスが発生され、これは、本件出願人が使
用しているHitachi 68HC11におけるＭＯＳＩ（マスター
アウト／スレーブイン）として知られている。図３から
理解されるように、３つのＮＯＰ命令を含む特定のサブ
ルーチンの呼出しの直前に、１つのデータ語の伝達がス
タートする。データ語の値は、書込みラインＷＲの書込
みパルスに相当するＭＯＳＩラインに発生するレベル
が、ＮＯＰ命令の実行中（すなわちデータラインのデー
タが安定して保持される時間中）に、立上がり辺を生じ
させるように選択される。データ語はマイクロプロセッ
サのＳＰＩデータレジスタに記憶され、次にＳＰＩ転送
が開始される。データ語の各数字が、最上位ビットを最
初にしてスタートする２クロックサイクルに亘って伝達
される。例えば本件出願人は、図３に示すように第１Ｎ
ＯＰ命令と第２ＮＯＰ命令との間の境界における書込み
パルスに立上がり辺を発生させるのにデータ語００００
１１１１を使用している。この場合、立上がり辺はＳＰ
Ｉ信号のスタート後に８クロックサイクル生じる。かく
して、ラインＤ0 、Ｄ1 、Ｄ2 、Ｄ3 のデータはＬＣＤ
モジュールにクロックされ、次に、下方のニブルのデー
タ内でクロックすべくこのシーケンスが反復される。
アル周辺インタフェース（ＳＰＩ）のデータラインを用
いて書込みパルスが発生され、これは、本件出願人が使
用しているHitachi 68HC11におけるＭＯＳＩ（マスター
アウト／スレーブイン）として知られている。図３から
理解されるように、３つのＮＯＰ命令を含む特定のサブ
ルーチンの呼出しの直前に、１つのデータ語の伝達がス
タートする。データ語の値は、書込みラインＷＲの書込
みパルスに相当するＭＯＳＩラインに発生するレベル
が、ＮＯＰ命令の実行中（すなわちデータラインのデー
タが安定して保持される時間中）に、立上がり辺を生じ
させるように選択される。データ語はマイクロプロセッ
サのＳＰＩデータレジスタに記憶され、次にＳＰＩ転送
が開始される。データ語の各数字が、最上位ビットを最
初にしてスタートする２クロックサイクルに亘って伝達
される。例えば本件出願人は、図３に示すように第１Ｎ
ＯＰ命令と第２ＮＯＰ命令との間の境界における書込み
パルスに立上がり辺を発生させるのにデータ語００００
１１１１を使用している。この場合、立上がり辺はＳＰ
Ｉ信号のスタート後に８クロックサイクル生じる。かく
して、ラインＤ0 、Ｄ1 、Ｄ2 、Ｄ3 のデータはＬＣＤ
モジュールにクロックされ、次に、下方のニブルのデー
タ内でクロックすべくこのシーケンスが反復される。
【００３１】次に、２つのニブル内でデータをＬＣＤモ
ジュールに連続的に伝達する全体的プロセスが反復さ
れ、ＬＣＤモジュール（前述のように、Ａ0 ／ＰＡ６の
レベルに基づいてディスプレイ又は制御データ）に更に
データを書き込む。以上の説明から、当業者には、本発
明の範囲内で種々の変更をなしうることが明らかであろ
う。例えば、本発明は４つのデータラインを備えたデー
タデバイスに限定されるものではない。８つのデータラ
インを使用するデバイスの場合には、最下位ビットから
３番目の位のビットに関連するアドレスライン（Ａ0 、
Ａ1、Ａ2 ）を除き、これらのデータラインはマイクロ
プロセッサのアドレスライン（Ａ3 、Ａ4 ・・・Ａ9 ）
に接続できる。この場合には、４ラインの場合の６４バ
イトにすぎないことと比較して、１キロバイトのメモリ
スペースに相当する２５６（＝２8 ）個のサブルーチン
が必要になる。従って、必要とされるメモリ量が経済的
であるため、４つのデータラインのみを用いる構成が特
に有効であることが明らかであろう。
ジュールに連続的に伝達する全体的プロセスが反復さ
れ、ＬＣＤモジュール（前述のように、Ａ0 ／ＰＡ６の
レベルに基づいてディスプレイ又は制御データ）に更に
データを書き込む。以上の説明から、当業者には、本発
明の範囲内で種々の変更をなしうることが明らかであろ
う。例えば、本発明は４つのデータラインを備えたデー
タデバイスに限定されるものではない。８つのデータラ
インを使用するデバイスの場合には、最下位ビットから
３番目の位のビットに関連するアドレスライン（Ａ0 、
Ａ1、Ａ2 ）を除き、これらのデータラインはマイクロ
プロセッサのアドレスライン（Ａ3 、Ａ4 ・・・Ａ9 ）
に接続できる。この場合には、４ラインの場合の６４バ
イトにすぎないことと比較して、１キロバイトのメモリ
スペースに相当する２５６（＝２8 ）個のサブルーチン
が必要になる。従って、必要とされるメモリ量が経済的
であるため、４つのデータラインのみを用いる構成が特
に有効であることが明らかであろう。
【００３２】また、本発明は、ＬＣＤモジュール以外の
周辺デバイス、例えば書き込むべきデータを要するも
の、特に、データ出力ラインに直接接続すべきデバイス
にとってマイクロプロセッサの書き込みタイミングが非
常に速い周辺デバイスにも使用できる。以上の記載に関
連して、以下の各項を開示する。 １．マイクロプロセッサ制御型装置において、複数のア
ドレスライン（Ａ0 、Ａ1 ・・・・Ａn ）を備えたマイ
クロプロセッサを有しており、前記アドレスライン（Ａ
0 、Ａ1 ・・・・Ａn ）には、マイクロプロセッサに接
続される周辺デバイスに選択的にアドレスするためマイ
クロプロセッサにより信号が加えられ、データライン
（Ｄ0 、Ｄ1 ・・・・Ｄn ）を備えたデータデバイスを
更に有しており、前記データライン（Ｄ0 、Ｄ1 ・・・
・Ｄn ）には、データデバイスに転送するためのデータ
信号が加えられ、データラインがマイクロプロセッサの
アドレスラインのサブセットに接続され、これによりア
ドレスラインのサブセットの信号がデータ信号としてデ
ータデバイスに加えられることを特徴とするマイクロプ
ロセッサ制御型装置。 ２．前記マイクロプロセッサが、アドレスラインの各サ
ブセットには実質的に安定した信号を維持すると同時に
他のアドレスラインの信号は変化できるようになってい
ることを特徴とする前記項１に記載のマイクロプロセッ
サ制御型装置。 ３．前記マイクロプロセッサがサブルーチンを実行する
ように条件付けられており、前記サブルーチンがアドレ
スをもつ命令を有しており、アドレスラインのサブセッ
トに表れる信号が、前記サブルーチンの実行中に実質的
に安定状態に維持されるようにしたことを特徴とする前
記項２に記載のマイクロプロセッサ制御型装置。 ４．前記サブルーチンが少なくとも１つの「ノーオペレ
ーション」命令を有していることを特徴とする前記項３
に記載のマイクロプロセッサ制御型装置。 ５．前記アドレスラインのサブセットには、最下位ビッ
トからＸ番目の位に関連するアドレスライン（Ａ0 ・・
・・ＡX ）が除外され、前記Ｘは、ｍ＋１の二進表記に
おける数字であり、ｍ＋１は、マイクロプロセッサのア
ドレスラインのサブセットに接続されるデータデバイス
のデータラインの数であることを特徴とする前記項１〜
４のいずれか１項に記載のマイクロプロセッサ制御型装
置。 ６．前記アドレスラインのサブセットには、２つの最下
位ビット位置に関連するアドレスライン（Ａ0 、Ａ1 ）
が除外されることを特徴とする前記項５に記載のマイク
ロプロセッサ制御型装置。 ７．前記データデバイスが、最下位ビットから３番目〜
６番目の位に関連するアドレスライン（Ａ2 、Ａ3 、Ａ
4 、Ａ5 ）のそれぞれに接続された４つのデータライン
（Ｄ0 、Ｄ1 、Ｄ2 、Ｄ3 ）を有していることを特徴と
する前記項６に記載のマイクロプロセッサ制御型装置。 ８．前記データデバイスが８ビットデバイスであり、デ
ータが、２つの連続する４ビットセグメントの４つのデ
ータラインに加えられることを特徴とする前記項７に記
載のマイクロプロセッサ制御型装置。 ９．前記項３に従属する場合には、前記サブルーチンが
ｍ個の「ノーオペレーション」命令を備えていることを
特徴とする前記項５〜８のいずれか１項に記載のマイク
ロプロセッサ制御型装置。 10. 前記データデバイスが書込みラインを備えており、
該書込みラインには、前記アドレスラインのサブセット
の信号が実質的に安定状態に保持されている時間中にマ
イクロプロセッサから書込み信号が加えられ、これによ
りデータがデータラインからデータデバイスに転送され
ることを特徴とする前記項１〜９のいずれか１項に記載
のマイクロプロセッサ制御型装置。 11. 前記データデバイスがデータを受け入れることがで
きる最大速度がマイクロプロセッサの出力データより少
ないことを特徴とする前記項１〜１０のいずれか１項に
記載のマイクロプロセッサ制御型装置。 12. 前記データデバイスが液晶ディスプレイ装置からな
ることを特徴とする前記項１〜１１のいずれか１項に記
載のマイクロプロセッサ制御型装置。 13. 添付図面の図１〜図３に関連して説明したものと実
質的に同じであることを特徴とするマイクロプロセッサ
制御型装置。 14. 例えば８個のアドレスライン（Ａ0 、Ａ1 ・・・・
Ａ7 ）を備えたマイクロプロセッサ（２）を有してお
り、前記アドレスラインにはマイクロプロセッサにより
信号が加えられ、アドレスラインに接続される周辺デバ
イスに選択的にアドレスし、データラインを備えたＬＣ
Ｄモジュール（１）のようなデータデバイスを有してお
り、前記データラインにはデータデバイスに転送するた
めのデータ信号が加えられるように構成されたマイクロ
プロセッサ制御型装置。４つのデータライン（Ｄ0 、Ｄ
1 、Ｄ2 、Ｄ3 ）が、最下位ビットに関連する２つのア
ドレスライン（Ａ0 、Ａ1 ）を除くマイクロプロセッサ
のアドレスライン（Ａ2 、Ａ3、Ａ4 、Ａ5 ）のサブセ
ットに接続される。かくして、アドレスラインのサブセ
ットの信号が、データ信号としてデータデバイスに加え
られる。
周辺デバイス、例えば書き込むべきデータを要するも
の、特に、データ出力ラインに直接接続すべきデバイス
にとってマイクロプロセッサの書き込みタイミングが非
常に速い周辺デバイスにも使用できる。以上の記載に関
連して、以下の各項を開示する。 １．マイクロプロセッサ制御型装置において、複数のア
ドレスライン（Ａ0 、Ａ1 ・・・・Ａn ）を備えたマイ
クロプロセッサを有しており、前記アドレスライン（Ａ
0 、Ａ1 ・・・・Ａn ）には、マイクロプロセッサに接
続される周辺デバイスに選択的にアドレスするためマイ
クロプロセッサにより信号が加えられ、データライン
（Ｄ0 、Ｄ1 ・・・・Ｄn ）を備えたデータデバイスを
更に有しており、前記データライン（Ｄ0 、Ｄ1 ・・・
・Ｄn ）には、データデバイスに転送するためのデータ
信号が加えられ、データラインがマイクロプロセッサの
アドレスラインのサブセットに接続され、これによりア
ドレスラインのサブセットの信号がデータ信号としてデ
ータデバイスに加えられることを特徴とするマイクロプ
ロセッサ制御型装置。 ２．前記マイクロプロセッサが、アドレスラインの各サ
ブセットには実質的に安定した信号を維持すると同時に
他のアドレスラインの信号は変化できるようになってい
ることを特徴とする前記項１に記載のマイクロプロセッ
サ制御型装置。 ３．前記マイクロプロセッサがサブルーチンを実行する
ように条件付けられており、前記サブルーチンがアドレ
スをもつ命令を有しており、アドレスラインのサブセッ
トに表れる信号が、前記サブルーチンの実行中に実質的
に安定状態に維持されるようにしたことを特徴とする前
記項２に記載のマイクロプロセッサ制御型装置。 ４．前記サブルーチンが少なくとも１つの「ノーオペレ
ーション」命令を有していることを特徴とする前記項３
に記載のマイクロプロセッサ制御型装置。 ５．前記アドレスラインのサブセットには、最下位ビッ
トからＸ番目の位に関連するアドレスライン（Ａ0 ・・
・・ＡX ）が除外され、前記Ｘは、ｍ＋１の二進表記に
おける数字であり、ｍ＋１は、マイクロプロセッサのア
ドレスラインのサブセットに接続されるデータデバイス
のデータラインの数であることを特徴とする前記項１〜
４のいずれか１項に記載のマイクロプロセッサ制御型装
置。 ６．前記アドレスラインのサブセットには、２つの最下
位ビット位置に関連するアドレスライン（Ａ0 、Ａ1 ）
が除外されることを特徴とする前記項５に記載のマイク
ロプロセッサ制御型装置。 ７．前記データデバイスが、最下位ビットから３番目〜
６番目の位に関連するアドレスライン（Ａ2 、Ａ3 、Ａ
4 、Ａ5 ）のそれぞれに接続された４つのデータライン
（Ｄ0 、Ｄ1 、Ｄ2 、Ｄ3 ）を有していることを特徴と
する前記項６に記載のマイクロプロセッサ制御型装置。 ８．前記データデバイスが８ビットデバイスであり、デ
ータが、２つの連続する４ビットセグメントの４つのデ
ータラインに加えられることを特徴とする前記項７に記
載のマイクロプロセッサ制御型装置。 ９．前記項３に従属する場合には、前記サブルーチンが
ｍ個の「ノーオペレーション」命令を備えていることを
特徴とする前記項５〜８のいずれか１項に記載のマイク
ロプロセッサ制御型装置。 10. 前記データデバイスが書込みラインを備えており、
該書込みラインには、前記アドレスラインのサブセット
の信号が実質的に安定状態に保持されている時間中にマ
イクロプロセッサから書込み信号が加えられ、これによ
りデータがデータラインからデータデバイスに転送され
ることを特徴とする前記項１〜９のいずれか１項に記載
のマイクロプロセッサ制御型装置。 11. 前記データデバイスがデータを受け入れることがで
きる最大速度がマイクロプロセッサの出力データより少
ないことを特徴とする前記項１〜１０のいずれか１項に
記載のマイクロプロセッサ制御型装置。 12. 前記データデバイスが液晶ディスプレイ装置からな
ることを特徴とする前記項１〜１１のいずれか１項に記
載のマイクロプロセッサ制御型装置。 13. 添付図面の図１〜図３に関連して説明したものと実
質的に同じであることを特徴とするマイクロプロセッサ
制御型装置。 14. 例えば８個のアドレスライン（Ａ0 、Ａ1 ・・・・
Ａ7 ）を備えたマイクロプロセッサ（２）を有してお
り、前記アドレスラインにはマイクロプロセッサにより
信号が加えられ、アドレスラインに接続される周辺デバ
イスに選択的にアドレスし、データラインを備えたＬＣ
Ｄモジュール（１）のようなデータデバイスを有してお
り、前記データラインにはデータデバイスに転送するた
めのデータ信号が加えられるように構成されたマイクロ
プロセッサ制御型装置。４つのデータライン（Ｄ0 、Ｄ
1 、Ｄ2 、Ｄ3 ）が、最下位ビットに関連する２つのア
ドレスライン（Ａ0 、Ａ1 ）を除くマイクロプロセッサ
のアドレスライン（Ａ2 、Ａ3、Ａ4 、Ａ5 ）のサブセ
ットに接続される。かくして、アドレスラインのサブセ
ットの信号が、データ信号としてデータデバイスに加え
られる。
【００３３】データをデータデバイスに伝達すべきと
き、マイクロプロセッサ（２）はアドレスをもつ命令を
有するサブルーチンを実行し、アドレスラインのサブセ
ットに表れる信号が長時間に亘って実質的に安定した状
態に維持され、これにより、マイクロプロセッサのデー
タ出力ラインから直接的にデータを受け入れるデバイス
にとってマイクロプロセッサの書込みタイミングが非常
に速くてもデータをデバイスにクロックできる。
き、マイクロプロセッサ（２）はアドレスをもつ命令を
有するサブルーチンを実行し、アドレスラインのサブセ
ットに表れる信号が長時間に亘って実質的に安定した状
態に維持され、これにより、マイクロプロセッサのデー
タ出力ラインから直接的にデータを受け入れるデバイス
にとってマイクロプロセッサの書込みタイミングが非常
に速くてもデータをデバイスにクロックできる。
【図１】本発明によるマイクロプロセッサに接続される
液晶ディスプレイ（ＬＣＤ）モジュールの概略ブロック
図である。
液晶ディスプレイ（ＬＣＤ）モジュールの概略ブロック
図である。
【図２】図１のマイクロプロセッサにより実行される１
組のサブルーチンを示す表である。
組のサブルーチンを示す表である。
【図３】図１のＬＣＤモジュールに加えられる或る信号
のタイミングを示す図表である。
のタイミングを示す図表である。
１ ＬＣＤモジュール ２ マイクロプロセッサ ３ ４ラインバス Ａ0 アドレスライン Ａ1 アドレスライン Ａ2 アドレスライン Ａ3 アドレスライン Ａ4 アドレスライン Ａ5 アドレスライン Ａ6 アドレスライン Ａ7 アドレスライン Ｄ0 データライン Ｄ1 データライン Ｄ2 データライン Ｄ3 データライン ＭＯＳＩ マスターアウト／スレーブイン ＷＡ 書込みライン ＰＡ６ 出力ポート ＰＡ７ 出力ポート ＣＳ チップセレクトライン ＮＯＰ ノーオペレーション ＲＴＳ サブルーチンへの復帰
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イアン ウィズィクーム イギリス ハンツ ジーユー14 ８エヌ アール ファーンボロー ブルーアズ クローズ 30 (56)参考文献 特開 昭61−202262（ＪＰ，Ａ) 特開 昭62−133839（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/00 - 13/42 G09G 3/36 G09G 5/00
Claims (10)
- 【請求項１】 マイクロプロセッサ制御型装置におい
て、 マイクロプロセッサ（２）であって、このマイクロプロ
セッサに接続される周辺デバイスを選択的にアドレスす
るために前記マイクロプロセッサによって信号が付与さ
れ得る複数のアドレスライン（Ａ 0 、Ａ 1 …Ａ n ）を有す
る、前記マイクロプロセッサと、 データデバイス（１）であって、このデータデバイスへ
の転送のためにデータ信号が付与され得るデータライン
（Ｄ 0 、Ｄ 1 …Ｄ n ）を有する、前記データデバイス
（１）と、を備え、 前記データラインは、前記マイクロプロセッサの複数の
アドレスラインのサブセット（Ａ 2 〜Ａ 5 ）に接続されて
おり、前記マイクロプロセッサは、前記複数のアドレス
ラインの前記サブセット以外のアドレスライン（Ａ 0 、
Ａ 1 ）の信号が変化しているときに実行されることにな
っているような、前記複数のアドレスラインによって特
定されるアドレスを有した複数の命令から成るサブルー
チンを実行するものであって、該サブルーチンの実行中
は、前記複数のアドレスラインの前記サブセットに現れ
る信号が実質的に安定したままになるようにされてお
り、これにより、前記複数のアドレスラインの前記サブ
セットの信号は少なくとも前記サブルーチンの実行中に
データ信号として確実に前記データデバイスに付与され
る、 ことを特徴とする装置。 - 【請求項２】 請求項１記載の装置において、前記サブ
ルーチンは少なくとも１つのノーオペレーション命令を
備える前記装置。 - 【請求項３】 請求項１又は２記載の装置において、前
記複数のアドレスラインの前記サブセットは、最下位ビ
ットから（Ｘ＋１）番目の位に関連するアドレスライン
（Ａ 0 …Ａ x ）を除外する前記装置。 - 【請求項４】 請求項３記載の装置において、前記複数
のアドレスラインの前記サブセットは、最下位ビットか
ら１番目と２番目の位に関連するアドレスラ イン
（Ａ 0 、Ａ 1 ）を除外する前記装置。 - 【請求項５】 請求項４記載の装置において、前記デー
タデバイスは、最下位ビットから３番目〜６番目の位に
関連するアドレスライン（Ａ 2 、Ａ 3 、Ａ 4 、Ａ 5 ）にそれ
ぞれ接続された４つのデータラインを有する前記装置。 - 【請求項６】 請求項７記載の装置において、前記デー
タデバイスは８ビットデバイスであり、データは、４つ
のデータラインに２つの４ビットセグメントで順に付与
される前記装置。 - 【請求項７】 請求項３乃至６のいずれか１項に記載の
装置において、前記サブルーチンはｍ個の「ノーオペレ
ーション」命令を備える前記装置。 - 【請求項８】 請求項１乃至７のいずれか１項に記載の
装置において、前記データデバイスは、前記複数のアド
レスラインの前記サブセットの信号が実質的に安定した
ままにされている間に、前記マイクロプロセッサから書
込み信号が付与される書込みラインを有しており、これ
により、データは前記データラインから前記データデバ
イスに転送される前記装置。 - 【請求項９】 請求項１乃至８のいずれか１項に記載の
装置において、前記データデバイスがデータを受け入れ
ることができる最大速度はマイクロプロセッサの出力デ
ータよりも小さい前記装置。 - 【請求項１０】 請求項１乃至９のいずれか１項に記載
の装置において、前記データデバイスは液晶ディスプレ
イ装置から成る前記装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9206319A GB2265480B (en) | 1992-03-24 | 1992-03-24 | Microprocessor controlled apparatus |
| GB9206319:7 | 1992-03-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0660006A JPH0660006A (ja) | 1994-03-04 |
| JP3251692B2 true JP3251692B2 (ja) | 2002-01-28 |
Family
ID=10712669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06230793A Expired - Fee Related JP3251692B2 (ja) | 1992-03-24 | 1993-03-23 | マイクロプロセッサ制御型装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5671434A (ja) |
| EP (1) | EP0562704B1 (ja) |
| JP (1) | JP3251692B2 (ja) |
| DE (1) | DE69331294T2 (ja) |
| GB (1) | GB2265480B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936603A (en) * | 1996-01-29 | 1999-08-10 | Delco Electronics Corporation | Liquid crystal display with temperature compensated voltage |
| US6031510A (en) * | 1996-06-28 | 2000-02-29 | Microchip Technology Incorporated | Microcontroller with LCD control over updating of RAM-stored data determines LCD pixel activation |
| AU7346800A (en) | 1999-09-02 | 2001-03-26 | Automated Business Companies | Communication and proximity authorization systems |
| JP2008204249A (ja) * | 2007-02-21 | 2008-09-04 | Renesas Technology Corp | データプロセッサ |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4486833A (en) * | 1982-09-30 | 1984-12-04 | At&T Bell Laboratories | Microprocessor peripheral control circuit |
| IT1177400B (it) * | 1984-12-12 | 1987-08-26 | Honeywell Inf Systems | Sistema a microprocessore |
| US4713749A (en) * | 1985-02-12 | 1987-12-15 | Texas Instruments Incorporated | Microprocessor with repeat instruction |
| US4713748A (en) * | 1985-02-12 | 1987-12-15 | Texas Instruments Incorporated | Microprocessor with block move instruction |
| US5125088A (en) * | 1986-09-08 | 1992-06-23 | Compaq Computer Corporation | Computer system speed control at continuous processor speed |
| GB2234093B (en) * | 1989-06-21 | 1992-01-15 | Stratum Technology Limited | Data store connection |
| WO1991010223A1 (en) * | 1989-12-22 | 1991-07-11 | David Sarnoff Research Center, Inc. | Field-sequential display system utilizing a backlit lcd pixel array and method for forming an image |
| US5247636A (en) * | 1990-05-31 | 1993-09-21 | International Business Machines Corporation | Digital processor clock circuit |
-
1992
- 1992-03-24 GB GB9206319A patent/GB2265480B/en not_active Expired - Fee Related
-
1993
- 1993-01-21 DE DE69331294T patent/DE69331294T2/de not_active Expired - Fee Related
- 1993-01-21 EP EP93300444A patent/EP0562704B1/en not_active Expired - Lifetime
- 1993-03-23 JP JP06230793A patent/JP3251692B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-07 US US08/478,551 patent/US5671434A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB9206319D0 (en) | 1992-05-06 |
| JPH0660006A (ja) | 1994-03-04 |
| EP0562704A1 (en) | 1993-09-29 |
| US5671434A (en) | 1997-09-23 |
| GB2265480A (en) | 1993-09-29 |
| DE69331294D1 (de) | 2002-01-24 |
| DE69331294T2 (de) | 2003-02-13 |
| GB2265480B (en) | 1995-11-01 |
| EP0562704B1 (en) | 2001-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4831514A (en) | Method and device for connecting a 16-bit microprocessor to 8-bit modules | |
| US4041471A (en) | Data processing system including a plurality of programmed machines and particularly including a supervisor machine and an object machine | |
| JP3251692B2 (ja) | マイクロプロセッサ制御型装置 | |
| EP4266185A1 (en) | Microcontroller chip containing multi-protocol communication interface peripheral and operation method therefor | |
| JPH0520286A (ja) | 画像処理装置 | |
| JPH06177940A (ja) | Ｕａｒｔおよびこれを用いたシステム | |
| JP3197123B2 (ja) | キャラクタ表示データ書込み装置 | |
| JPH0778780B2 (ja) | バス幅制御装置 | |
| US6175881B1 (en) | Microcontroller having a memory, a dedicated multitask memory, and switching circuit for selectively connecting the multitask memory to the internal or external bus | |
| JP3280694B2 (ja) | シリアルインタフェース回路 | |
| JP3531208B2 (ja) | ディジタル信号処理装置 | |
| JP2780406B2 (ja) | 初期設定制御方式 | |
| EP0264740A2 (en) | Time partitioned bus arrangement | |
| JP2849804B2 (ja) | メモリーアクセスのインターフェイス回路及びメモリーアクセスの方法 | |
| JP2968636B2 (ja) | マイクロコンピュータ | |
| JPH06332851A (ja) | データ転送方式 | |
| JPH0243216B2 (ja) | ||
| JPS6329860A (ja) | メモリカ−ド処理方法 | |
| JPS62299152A (ja) | シリアルデ−タの送信装置 | |
| JPH0429095B2 (ja) | ||
| Lee | The Memory | |
| JPH05128279A (ja) | ワンチツプマイクロコンピユータ | |
| JPH06295276A (ja) | 情報処理装置 | |
| JPH1196110A (ja) | データ処理装置 | |
| JPS61120262A (ja) | メモリ間インテリジエントｄｍａ制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |