JPH0660006A - マイクロプロセッサ制御形装置 - Google Patents
マイクロプロセッサ制御形装置Info
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- JPH0660006A JPH0660006A JP5062307A JP6230793A JPH0660006A JP H0660006 A JPH0660006 A JP H0660006A JP 5062307 A JP5062307 A JP 5062307A JP 6230793 A JP6230793 A JP 6230793A JP H0660006 A JPH0660006 A JP H0660006A
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- JP
- Japan
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- data
- microprocessor
- address
- line
- lines
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Liquid Crystal Display Device Control (AREA)
- Controls And Circuits For Display Device (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、従来技術のもつ欠点を解消
できるマイクロプロセッサ制御形装置を提供することに
ある。 【構成】 本発明のマイクロプロセッサ制御形装置は、
複数のアドレスラインを備えたマイクロプロセッサを有
しており、前記アドレスラインには、マイクロプロセッ
サに接続される周辺デバイスに選択的にアドレスするた
めマイクロプロセッサにより信号が加えられ、データラ
インを備えたデータデバイスを更に有しており、前記デ
ータラインには、データデバイスに転送するためのデー
タ信号が加えられ、データラインがマイクロプロセッサ
のアドレスラインの部分集合に接続され、これによりア
ドレスラインの部分集合の信号がデータ信号としてデー
タデバイスに加えられることを特徴とする。
できるマイクロプロセッサ制御形装置を提供することに
ある。 【構成】 本発明のマイクロプロセッサ制御形装置は、
複数のアドレスラインを備えたマイクロプロセッサを有
しており、前記アドレスラインには、マイクロプロセッ
サに接続される周辺デバイスに選択的にアドレスするた
めマイクロプロセッサにより信号が加えられ、データラ
インを備えたデータデバイスを更に有しており、前記デ
ータラインには、データデバイスに転送するためのデー
タ信号が加えられ、データラインがマイクロプロセッサ
のアドレスラインの部分集合に接続され、これによりア
ドレスラインの部分集合の信号がデータ信号としてデー
タデバイスに加えられることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサに
接続される周辺データ受信デバイスを備えたマイクロプ
ロセッサ制御形装置に関する。
接続される周辺データ受信デバイスを備えたマイクロプ
ロセッサ制御形装置に関する。
【０００２】
【従来の技術】マイクロプロセッサ技術分野において慣
用されているように、本明細書において使用する用語
「ライン」とは、例えばターミナル又はこのようなター
ミナルに接続される導体の形態をなす、マイクロプロセ
ッサ又は他のデバイスの個々の入出力インターフェース
をいい、該ラインにはアドレス信号又はデータ信号等の
信号が加えられ、従って「アドレスライン」及び「デー
タライン」等の用語が使用される。
用されているように、本明細書において使用する用語
「ライン」とは、例えばターミナル又はこのようなター
ミナルに接続される導体の形態をなす、マイクロプロセ
ッサ又は他のデバイスの個々の入出力インターフェース
をいい、該ラインにはアドレス信号又はデータ信号等の
信号が加えられ、従って「アドレスライン」及び「デー
タライン」等の用語が使用される。
【０００３】慣用的なマイクロプロセッサは複数のアド
レスラインを有しており、該アドレスラインには、マイ
クロプロセッサに接続された周辺装置に選択的にアドレ
スするための信号がマイクロプロセッサにより加えられ
る。一般に、８ビットマイクロプロセッサは、２16＝65
536 個のアドレス数を可能にする１６個のアドレスライ
ンを有しており、これに対し１６ビットマイクロプロセ
ッサは２０又は２４個のアドレスラインを有しており、
非常に多くの記憶量をより容易にアドレスできる。
レスラインを有しており、該アドレスラインには、マイ
クロプロセッサに接続された周辺装置に選択的にアドレ
スするための信号がマイクロプロセッサにより加えられ
る。一般に、８ビットマイクロプロセッサは、２16＝65
536 個のアドレス数を可能にする１６個のアドレスライ
ンを有しており、これに対し１６ビットマイクロプロセ
ッサは２０又は２４個のアドレスラインを有しており、
非常に多くの記憶量をより容易にアドレスできる。
【０００４】メモリ又はディスプレイデバイス等のデー
タ受信デバイスは、データ信号を入力するための複数の
データラインを有している。非常に高速でデータを受け
入れることができるデバイスには、マイクロプロセッサ
のデータ出力ラインに直接接続されるデータラインを設
けることができる。しかしながら、例えば慣用的な液晶
ディスレイ（ＬＣＤ）モジュール等の幾つかのデータ受
信デバイスは、例えば現在のマイクロプロセッサの８MH
z という高クロック速度に関連する速い書込み速度でデ
ータを受け入れることはできない。この場合、マイクロ
プロセッサのクロックをスローダウンさせるよりむし
ろ、データ受信デバイスを、マイクロプロセッサのポー
トラインを介して又はデバイスにデータが入力される速
度をスローダウンさせる別のハードウェアラッチを設け
ることによりマイクロプロセッサに接続することが知ら
れている。
タ受信デバイスは、データ信号を入力するための複数の
データラインを有している。非常に高速でデータを受け
入れることができるデバイスには、マイクロプロセッサ
のデータ出力ラインに直接接続されるデータラインを設
けることができる。しかしながら、例えば慣用的な液晶
ディスレイ（ＬＣＤ）モジュール等の幾つかのデータ受
信デバイスは、例えば現在のマイクロプロセッサの８MH
z という高クロック速度に関連する速い書込み速度でデ
ータを受け入れることはできない。この場合、マイクロ
プロセッサのクロックをスローダウンさせるよりむし
ろ、データ受信デバイスを、マイクロプロセッサのポー
トラインを介して又はデバイスにデータが入力される速
度をスローダウンさせる別のハードウェアラッチを設け
ることによりマイクロプロセッサに接続することが知ら
れている。
【０００５】
【発明が解決しようとする課題】本発明の目的は、従来
技術のもつ欠点を解消できるマイクロプロセッサ制御形
装置を提供することにある。
技術のもつ欠点を解消できるマイクロプロセッサ制御形
装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、複数の
アドレスライン（Ａ0 、Ａ1 ・・・・Ａn ）を備えたマ
イクロプロセッサを有しており、前記アドレスラインに
は、マイクロプロセッサに接続される周辺デバイスに選
択的にアドレスするためマイクロプロセッサにより信号
が加えられ、データライン（Ｄ0 、Ｄ1 ・・・・Ｄn ）
を備えたデータデバイスを更に有しており、前記データ
ラインには、データデバイスに転送するためのデータ信
号が加えられ、データラインがマイクロプロセッサのア
ドレスラインの部分集合に接続され、これによりアドレ
スラインの部分集合の信号がデータ信号としてデータデ
バイスに加えられることを特徴とするマイクロプロセッ
サ制御形装置が提供される。
アドレスライン（Ａ0 、Ａ1 ・・・・Ａn ）を備えたマ
イクロプロセッサを有しており、前記アドレスラインに
は、マイクロプロセッサに接続される周辺デバイスに選
択的にアドレスするためマイクロプロセッサにより信号
が加えられ、データライン（Ｄ0 、Ｄ1 ・・・・Ｄn ）
を備えたデータデバイスを更に有しており、前記データ
ラインには、データデバイスに転送するためのデータ信
号が加えられ、データラインがマイクロプロセッサのア
ドレスラインの部分集合に接続され、これによりアドレ
スラインの部分集合の信号がデータ信号としてデータデ
バイスに加えられることを特徴とするマイクロプロセッ
サ制御形装置が提供される。
【０００７】本発明による装置は、マイクロプロセッサ
のアドレスラインの部分集合に直接接続されるデータデ
バイスのデータラインを有しており、アドレスラインに
表れるアドレスの一部が、データとして直接データデバ
イスに加えられる。ラッチは別体のハードウェアデバイ
スであるが、本発明によればこのラッチが不要であるた
め、ラッチに関連するコスト及びスペースを節約でき
る。従って、本発明の装置の構成によれば、データ受信
デバイスとマイクロプロセッサとのインターフェースに
必要なマイクロプロセッサのポートラインの個数を最小
限にできる。従って、他のポートラインは他の用途に利
用できる。
のアドレスラインの部分集合に直接接続されるデータデ
バイスのデータラインを有しており、アドレスラインに
表れるアドレスの一部が、データとして直接データデバ
イスに加えられる。ラッチは別体のハードウェアデバイ
スであるが、本発明によればこのラッチが不要であるた
め、ラッチに関連するコスト及びスペースを節約でき
る。従って、本発明の装置の構成によれば、データ受信
デバイスとマイクロプロセッサとのインターフェースに
必要なマイクロプロセッサのポートラインの個数を最小
限にできる。従って、他のポートラインは他の用途に利
用できる。
【０００８】マイクロプロセッサは、アドレスラインの
各部分集合には実質的に安定した信号を維持すると同時
に他のアドレスラインの信号は変化できるようになって
いる。このため、データラインに加えられるデータ信号
が、データをデバイス内に書き込むことができる充分に
長い時間に亘って同じレベルに保持される。これは、好
ましい実施例においては、マイクロプロセッサがサブル
ーチンを実行するように条件付けられており、サブルー
チンがアドレスをもつ情報を有しており、アドレスライ
ンの部分集合に表れる信号が、サブルーチンの実行中に
実質的に安定状態に維持されるように構成することによ
り達成される。
各部分集合には実質的に安定した信号を維持すると同時
に他のアドレスラインの信号は変化できるようになって
いる。このため、データラインに加えられるデータ信号
が、データをデバイス内に書き込むことができる充分に
長い時間に亘って同じレベルに保持される。これは、好
ましい実施例においては、マイクロプロセッサがサブル
ーチンを実行するように条件付けられており、サブルー
チンがアドレスをもつ情報を有しており、アドレスライ
ンの部分集合に表れる信号が、サブルーチンの実行中に
実質的に安定状態に維持されるように構成することによ
り達成される。
【０００９】一般に、アドレスラインの部分集合には、
最下位ビットからＸ番目の位に関連するアドレスライン
（Ａ0 ・・・・ＡX ）が除外される（ここで、Ｘは、ｍ
＋１の二進表記における数字であり、ｍ＋１は、マイク
ロプロセッサのアドレスラインの部分集合に接続される
データデバイスのデータラインの数である）。この構成
により、最下位ビットからＸ番目の位に関連するアドレ
スラインに加えられる信号を変更できる。より詳しく
は、データデバイスのデータラインに接続されるアドレ
スラインに加えられる信号を変更することなくして、ア
ドレスを増大し且つサブルーチンの次の情報を実行でき
る。
最下位ビットからＸ番目の位に関連するアドレスライン
（Ａ0 ・・・・ＡX ）が除外される（ここで、Ｘは、ｍ
＋１の二進表記における数字であり、ｍ＋１は、マイク
ロプロセッサのアドレスラインの部分集合に接続される
データデバイスのデータラインの数である）。この構成
により、最下位ビットからＸ番目の位に関連するアドレ
スラインに加えられる信号を変更できる。より詳しく
は、データデバイスのデータラインに接続されるアドレ
スラインに加えられる信号を変更することなくして、ア
ドレスを増大し且つサブルーチンの次の情報を実行でき
る。
【００１０】データデバイスが４ビットの並列入力を受
信するように構成された特定の場合では、アドレスライ
ンの部分集合から、２つの最下位ビット位置に関連する
アドレスライン（Ａ0 、Ａ1 ）が除外される。この場
合、データデバイスが、最下位ビットから３番目〜６番
目の位の位置に関連するアドレスライン（Ａ2 、Ａ3 、
Ａ4 、Ａ5 ）のそれぞれに接続された４つのデータライ
ン（Ｄ0 、Ｄ1 、Ｄ2 、Ｄ3 ）を有している。
信するように構成された特定の場合では、アドレスライ
ンの部分集合から、２つの最下位ビット位置に関連する
アドレスライン（Ａ0 、Ａ1 ）が除外される。この場
合、データデバイスが、最下位ビットから３番目〜６番
目の位の位置に関連するアドレスライン（Ａ2 、Ａ3 、
Ａ4 、Ａ5 ）のそれぞれに接続された４つのデータライ
ン（Ｄ0 、Ｄ1 、Ｄ2 、Ｄ3 ）を有している。
【００１１】デバイスが８ビットデバイス（すなわち、
８ビットのブロックに受信したデータを処理するデバイ
ス）の場合には、２つの連続する４ビットセグメント
（いわゆるニブル）のデバイスの４つのデータラインに
データを加えるのが有効である。サブルーチンにより実
行されるサブルーチンは、マイクロプロセッサが特別な
作動を何ら行うことなくサブルーチンの次の情報を実行
することを続けるｍ個の「ノーオペレーション」情報を
備えていることが好ましい（ここで、ｍは、マイクロプ
ロセッサのアドレスラインの部分集合に接続されるデー
タラインの個数より１少ない数である）。従って、４つ
のアドレスライン（Ａ2 、Ａ3 、Ａ4 、Ａ 5 ）にそれぞ
れ接続される４つのデータライン（Ｄ0 、Ｄ1 、Ｄ2 、
Ｄ3 ）を備えたデータデバイスの場合には、サブルーチ
ンは３つの「ノーオペレーション」情報を有する。サブ
ルーチンの最終情報はメインルーチンに戻る情報であ
る。
８ビットのブロックに受信したデータを処理するデバイ
ス）の場合には、２つの連続する４ビットセグメント
（いわゆるニブル）のデバイスの４つのデータラインに
データを加えるのが有効である。サブルーチンにより実
行されるサブルーチンは、マイクロプロセッサが特別な
作動を何ら行うことなくサブルーチンの次の情報を実行
することを続けるｍ個の「ノーオペレーション」情報を
備えていることが好ましい（ここで、ｍは、マイクロプ
ロセッサのアドレスラインの部分集合に接続されるデー
タラインの個数より１少ない数である）。従って、４つ
のアドレスライン（Ａ2 、Ａ3 、Ａ4 、Ａ 5 ）にそれぞ
れ接続される４つのデータライン（Ｄ0 、Ｄ1 、Ｄ2 、
Ｄ3 ）を備えたデータデバイスの場合には、サブルーチ
ンは３つの「ノーオペレーション」情報を有する。サブ
ルーチンの最終情報はメインルーチンに戻る情報であ
る。
【００１２】データデバイスにデータを書き込むことを
意図した特定の実施例においては、データデバイスが書
込みラインを備えており、該書込みラインには、アドレ
スラインの部分集合の信号が実質的に安定状態に保持さ
れている時間中にマイクロプロセッサから書込み信号が
加えられ、これによりデータがデータラインからデータ
デバイスに転送される。
意図した特定の実施例においては、データデバイスが書
込みラインを備えており、該書込みラインには、アドレ
スラインの部分集合の信号が実質的に安定状態に保持さ
れている時間中にマイクロプロセッサから書込み信号が
加えられ、これによりデータがデータラインからデータ
デバイスに転送される。
【００１３】本発明によるマイクロプロセッサ制御形装
置は、データデバイスがデータを受け入れることができ
る最大速度が、マイクロプロセッサがデータを出力する
速度（すなわち、マイクロプロセッサのクロック速度に
より決定されるマイクロプロセッサの書込みタイミン
グ）より小さい特定の用途を有している。本発明を有効
に使用できると本件出願人が考えているデータデバイス
の一例として、液晶ディスレイデバイスがある。
置は、データデバイスがデータを受け入れることができ
る最大速度が、マイクロプロセッサがデータを出力する
速度（すなわち、マイクロプロセッサのクロック速度に
より決定されるマイクロプロセッサの書込みタイミン
グ）より小さい特定の用途を有している。本発明を有効
に使用できると本件出願人が考えているデータデバイス
の一例として、液晶ディスレイデバイスがある。
【００１４】
【実施例】以下、添付図面を参照して本発明の一実施例
を説明する。図１に示すように、ＬＣＤモジュール１の
形態のデータデバイスがマイクロプロセッサ２に接続さ
れる。ＬＣＤモジュール１は、以下により詳細に説明す
るように、該モジュールに加えられるディスレイ／制御
データに従って、利用者に英数字データを表示するのに
使用される。ＬＣＤは、例えば、計算機又は無線電話機
等の電子装置のデータ入力デバイス（一般的にはキーボ
ード）を付加的に包含している利用者インターフェース
の一部を形成する。ＬＣＤモジュール自体は慣用的デバ
イスであり、例えば本件出願人は、セイコーエプソン
（Seiko Epson)社から市販されているSED1200Fを使用し
ている。これは８ビットデバイスであり、すなわち８ビ
ットのブロックで受信したデータを処理する。
を説明する。図１に示すように、ＬＣＤモジュール１の
形態のデータデバイスがマイクロプロセッサ２に接続さ
れる。ＬＣＤモジュール１は、以下により詳細に説明す
るように、該モジュールに加えられるディスレイ／制御
データに従って、利用者に英数字データを表示するのに
使用される。ＬＣＤは、例えば、計算機又は無線電話機
等の電子装置のデータ入力デバイス（一般的にはキーボ
ード）を付加的に包含している利用者インターフェース
の一部を形成する。ＬＣＤモジュール自体は慣用的デバ
イスであり、例えば本件出願人は、セイコーエプソン
（Seiko Epson)社から市販されているSED1200Fを使用し
ている。これは８ビットデバイスであり、すなわち８ビ
ットのブロックで受信したデータを処理する。
【００１５】マイクロプロセッサ２も慣用的デバイスで
あり、本件出願人は、日本（東京）の日立社（Hitachi
Limited)から市販されているHitachi 68HC11を使用して
いる。このマイクロプロセッサは１６個のアドレスライ
ンを備えた８ビットデバイスである。関連する特定装置
に基づいて、マイクロプロセッサ２に他の周辺デバイス
を接続することもできる。
あり、本件出願人は、日本（東京）の日立社（Hitachi
Limited)から市販されているHitachi 68HC11を使用して
いる。このマイクロプロセッサは１６個のアドレスライ
ンを備えた８ビットデバイスである。関連する特定装置
に基づいて、マイクロプロセッサ２に他の周辺デバイス
を接続することもできる。
【００１６】本発明によれば、ＬＣＤモジュールの４個
のデータライン（Ｄ0 、Ｄ1 、Ｄ2、Ｄ3 ）が、４ライ
ンバス３を介してマイクロプロセッサのアドレスライン
（Ａ 2 、Ａ3 、Ａ4 、Ａ5 ）の部分集合に接続される。
マイクロプロセッサ２は１６個のアドレスラインを有し
ているけれども、明瞭化のため、図１には８個のアドレ
スライン（Ａ0 、Ａ1 ・・・・Ａ7 ）のみが示されてい
る。慣用的に行われているように、アドレスラインはア
ドレスバスを介して種々の周辺デバイスに接続され、こ
れにより、選択されたデバイスがマイクロプロセッサに
よりアドレスされる。
のデータライン（Ｄ0 、Ｄ1 、Ｄ2、Ｄ3 ）が、４ライ
ンバス３を介してマイクロプロセッサのアドレスライン
（Ａ 2 、Ａ3 、Ａ4 、Ａ5 ）の部分集合に接続される。
マイクロプロセッサ２は１６個のアドレスラインを有し
ているけれども、明瞭化のため、図１には８個のアドレ
スライン（Ａ0 、Ａ1 ・・・・Ａ7 ）のみが示されてい
る。慣用的に行われているように、アドレスラインはア
ドレスバスを介して種々の周辺デバイスに接続され、こ
れにより、選択されたデバイスがマイクロプロセッサに
よりアドレスされる。
【００１７】より詳しく説明すると、ＬＣＤモジュール
１のデータラインＤ0 がマイクロプロセッサ２のアドレ
スラインＡ2 に接続され、データラインＤ1 がアドレス
ラインＡ3 に接続され、データラインＤ2 がアドレスラ
インＡ4 に接続され、データラインＤ3 がアドレスライ
ンＡ5 に接続されている。この表記法において、Ａ0は
最下位ビットに関連するアドレスラインを表し、Ａ1 は
最下位ビットから２番目の位のビットに関連するアドレ
スラインを表わす（以下同様）。すなわち、添字はビッ
ト位置を表す。同様に、Ｄ0 は最下位ビットに関連する
データラインを表し、Ｄ2 は最下位ビットから２番目の
位のビットに関連するアドレスラインを表わす（以下同
様）。
１のデータラインＤ0 がマイクロプロセッサ２のアドレ
スラインＡ2 に接続され、データラインＤ1 がアドレス
ラインＡ3 に接続され、データラインＤ2 がアドレスラ
インＡ4 に接続され、データラインＤ3 がアドレスライ
ンＡ5 に接続されている。この表記法において、Ａ0は
最下位ビットに関連するアドレスラインを表し、Ａ1 は
最下位ビットから２番目の位のビットに関連するアドレ
スラインを表わす（以下同様）。すなわち、添字はビッ
ト位置を表す。同様に、Ｄ0 は最下位ビットに関連する
データラインを表し、Ｄ2 は最下位ビットから２番目の
位のビットに関連するアドレスラインを表わす（以下同
様）。
【００１８】２つの最下位ビットに関連するアドレスラ
インＡ0 、Ａ1 にはいかなるデータラインも接続されな
いことに留意すべきである。以下により詳細に説明する
ように、ＬＣＤモジュール１の書込みラインＷＲはマイ
クロプロセッサ２のマスターアウト／スレーブイン（Ｍ
ＯＳＩ）ラインに接続される。ＭＯＳＩラインは、マイ
クロプロセッサ２の同期シリアル周辺インターフェース
（ＳＰＩ）機能の一部である。ＬＣＤモジュール１のモ
ードラインＡ 0 はマイクロプロセッサ２の出力ポートＰ
Ａ７に接続され、ＬＣＤモジュール１のチップセレクト
ラインＣＳはマイクロプロセッサ２の出力ポートＰＡ６
に接続される。ＰＡ６及びＰＡ７は、マイクロプロセッ
サ２のポートＡに接続される単一ラインである。一般
に、これらの各ラインは入力又は出力として構成され
る。本実施例の場合、これらの各ラインは出力としてセ
ットされている。
インＡ0 、Ａ1 にはいかなるデータラインも接続されな
いことに留意すべきである。以下により詳細に説明する
ように、ＬＣＤモジュール１の書込みラインＷＲはマイ
クロプロセッサ２のマスターアウト／スレーブイン（Ｍ
ＯＳＩ）ラインに接続される。ＭＯＳＩラインは、マイ
クロプロセッサ２の同期シリアル周辺インターフェース
（ＳＰＩ）機能の一部である。ＬＣＤモジュール１のモ
ードラインＡ 0 はマイクロプロセッサ２の出力ポートＰ
Ａ７に接続され、ＬＣＤモジュール１のチップセレクト
ラインＣＳはマイクロプロセッサ２の出力ポートＰＡ６
に接続される。ＰＡ６及びＰＡ７は、マイクロプロセッ
サ２のポートＡに接続される単一ラインである。一般
に、これらの各ラインは入力又は出力として構成され
る。本実施例の場合、これらの各ラインは出力としてセ
ットされている。
【００１９】ＬＣＤモジュール１にデータを書き込みた
い場合には、メインプログラム内の「サブルーチンへの
飛越し（JUMP TO SUBROUTINE) 」情報が、マイクロプロ
セッサに命令し、伝達すべきデータ値に基づいて１６個
の特別サブルーチンの１つを実行する。図２に表として
示す１６個のサブルーチンは、メインプログラムのコー
ドＥＥＰＲＯＭに記憶できる。
い場合には、メインプログラム内の「サブルーチンへの
飛越し（JUMP TO SUBROUTINE) 」情報が、マイクロプロ
セッサに命令し、伝達すべきデータ値に基づいて１６個
の特別サブルーチンの１つを実行する。図２に表として
示す１６個のサブルーチンは、メインプログラムのコー
ドＥＥＰＲＯＭに記憶できる。
【００２０】各サブルーチンは４バイトの長さであり且
つ３つの同じ「ノーオペレーション（ＮＯＰ）」情報か
らなり、この後に「サブルーチンへの復帰（ＲＴＳ）」
情報が続く。図３のタイミング図に示すように、各ＮＯ
Ｐ情報の持続時間は２クロックサイクルである。同一の
サブルーチン、すなわち３つのＮＯＰ及び１つのＲＴＳ
が全部で１６回正確に複製され、６４個のコードバイト
が連続アドレス位置に記憶される。以下の説明から明ら
かになるように、１６個のサブルーチンの組は、メイン
プログラム内の任意の６４バイトの境界に記憶される。
つ３つの同じ「ノーオペレーション（ＮＯＰ）」情報か
らなり、この後に「サブルーチンへの復帰（ＲＴＳ）」
情報が続く。図３のタイミング図に示すように、各ＮＯ
Ｐ情報の持続時間は２クロックサイクルである。同一の
サブルーチン、すなわち３つのＮＯＰ及び１つのＲＴＳ
が全部で１６回正確に複製され、６４個のコードバイト
が連続アドレス位置に記憶される。以下の説明から明ら
かになるように、１６個のサブルーチンの組は、メイン
プログラム内の任意の６４バイトの境界に記憶される。
【００２１】図２は、各サブルーチンの８ビットアドレ
ス位置及び個々のサブルーチン内の各情報の８ビットア
ドレス位置を示している。図２からは、特定の情報が実
行されるときにマイクロプロセッサの各アドレスライン
Ａ0 、Ａ1 ・・・・Ａ7 がいかなる状態にあるかという
ことも理解されよう。従って、例えば、アドレス位置１
２10＝００００１１００12にある情報が実行されている
ときには、Ａ0 ＝０、Ａ1 ＝０、Ａ2 ＝１、Ａ3 ＝１、
Ａ4 ＝０、Ａ5 ＝０、Ａ6 ＝０、Ａ7 ＝０である。
ス位置及び個々のサブルーチン内の各情報の８ビットア
ドレス位置を示している。図２からは、特定の情報が実
行されるときにマイクロプロセッサの各アドレスライン
Ａ0 、Ａ1 ・・・・Ａ7 がいかなる状態にあるかという
ことも理解されよう。従って、例えば、アドレス位置１
２10＝００００１１００12にある情報が実行されている
ときには、Ａ0 ＝０、Ａ1 ＝０、Ａ2 ＝１、Ａ3 ＝１、
Ａ4 ＝０、Ａ5 ＝０、Ａ6 ＝０、Ａ7 ＝０である。
【００２２】図２からは更に、いずれか１つのサブルー
チンの実行中、サブルーチン全体に亘ってアドレスライ
ンＡ2 、Ａ3 、Ａ4 、Ａ5 が安定状態に維持されること
も理解されよう。このプログラムの実行中にアドレスが
増大すると、アドレスラインＡ0 、Ａ1 の２つの最下位
ビットのみが変化する。このため、例えば、アドレス位
置１２10＝００００１１００2 でスタートする３つのＮ
ＯＰ情報の実行中、４つのビット００１１は６つのクロ
ックサイクルの間アドレスラインに留まっている。従っ
て、アドレスライン（Ａ2 、Ａ3 、Ａ4、Ａ5 ）が接続
されるＬＣＤモジュールの対応するデータラインＤ0 、
Ｄ1 、Ｄ 2 、Ｄ3 は、以下により詳細に説明するよう
に、ＬＣＤモジュールにデータを書き込むのに充分な長
さの時間に亘って安定した状態に保持される。
チンの実行中、サブルーチン全体に亘ってアドレスライ
ンＡ2 、Ａ3 、Ａ4 、Ａ5 が安定状態に維持されること
も理解されよう。このプログラムの実行中にアドレスが
増大すると、アドレスラインＡ0 、Ａ1 の２つの最下位
ビットのみが変化する。このため、例えば、アドレス位
置１２10＝００００１１００2 でスタートする３つのＮ
ＯＰ情報の実行中、４つのビット００１１は６つのクロ
ックサイクルの間アドレスラインに留まっている。従っ
て、アドレスライン（Ａ2 、Ａ3 、Ａ4、Ａ5 ）が接続
されるＬＣＤモジュールの対応するデータラインＤ0 、
Ｄ1 、Ｄ 2 、Ｄ3 は、以下により詳細に説明するよう
に、ＬＣＤモジュールにデータを書き込むのに充分な長
さの時間に亘って安定した状態に保持される。
【００２３】ＬＣＤモジュールはマイクロプロセッサの
アドレスラインに接続される４つのデータラインを有し
ており、従って、データの１６個の組合せを入力でき
る。図２から、４つの内部アドレスラインＡ2 、Ａ3 、
Ａ4 、Ａ5 についての所望のビット構成をもつ適当なサ
ブルーチンを実行することにより、データの１６個の組
合せのうちの任意の１つが加えられる。従って、例えば
アドレス位置２０10＝０００１０１００2 にあるサブル
ーチンを実行するとき、ビット０１０１がＬＣＤモジュ
ールのデータラインＤ0 、Ｄ1 、Ｄ2 、Ｄ3 に加えられ
る。同様に、アドレス位置５６10＝００１１１００でス
タートするサブルーチンを実行するときには、ビット１
１１０がデータラインＤ0 、Ｄ1 、Ｄ2 、Ｄ3 に加えら
れる。
アドレスラインに接続される４つのデータラインを有し
ており、従って、データの１６個の組合せを入力でき
る。図２から、４つの内部アドレスラインＡ2 、Ａ3 、
Ａ4 、Ａ5 についての所望のビット構成をもつ適当なサ
ブルーチンを実行することにより、データの１６個の組
合せのうちの任意の１つが加えられる。従って、例えば
アドレス位置２０10＝０００１０１００2 にあるサブル
ーチンを実行するとき、ビット０１０１がＬＣＤモジュ
ールのデータラインＤ0 、Ｄ1 、Ｄ2 、Ｄ3 に加えられ
る。同様に、アドレス位置５６10＝００１１１００でス
タートするサブルーチンを実行するときには、ビット１
１１０がデータラインＤ0 、Ｄ1 、Ｄ2 、Ｄ3 に加えら
れる。
【００２４】上記説明から、中央のアドレスライン
Ａ2 、Ａ3 、Ａ4 、Ａ5 の４つのビットの安定性に影響
を与えることなく、１６個のサブルーチンを任意の６４
個のバイト境界に配置できることが明らかになろう。例
えば、１６個のサブルーチンがアドレス６４10でスター
トする場合にはアドレスラインＡ6 のビットは１になる
であろうが、そうでなければパターンは図２と同じ状態
に維持されるであろう。同様に、１６個のサブルーチン
が６４の倍数である他の任意のアドレス位置でスタート
する場合には、中央の４つのビットＡ2 、Ａ3 、Ａ4 、
Ａ5 は、各４バイトサブルーチンを実行する間中、安定
した状態に維持されるであろう。
Ａ2 、Ａ3 、Ａ4 、Ａ5 の４つのビットの安定性に影響
を与えることなく、１６個のサブルーチンを任意の６４
個のバイト境界に配置できることが明らかになろう。例
えば、１６個のサブルーチンがアドレス６４10でスター
トする場合にはアドレスラインＡ6 のビットは１になる
であろうが、そうでなければパターンは図２と同じ状態
に維持されるであろう。同様に、１６個のサブルーチン
が６４の倍数である他の任意のアドレス位置でスタート
する場合には、中央の４つのビットＡ2 、Ａ3 、Ａ4 、
Ａ5 は、各４バイトサブルーチンを実行する間中、安定
した状態に維持されるであろう。
【００２５】この実施例に使用されるＬＣＤモジュール
は８ビットデバイスであるので、データは、２つの連続
する４ビットセグメント（いわゆる「ニブル」）におけ
る４つのデータラインのモジュールに伝達される。次
に、更に図３を参照番号して、ＬＣＤモジュールにデー
タを書き込む全体的シーケンスを説明する。
は８ビットデバイスであるので、データは、２つの連続
する４ビットセグメント（いわゆる「ニブル」）におけ
る４つのデータラインのモジュールに伝達される。次
に、更に図３を参照番号して、ＬＣＤモジュールにデー
タを書き込む全体的シーケンスを説明する。
【００２６】ＬＣＤモジュールのＡ0 ラインは、２つの
モードすなわちディスレイモード及び制御モードのうち
の１つを選択可能にする。第１モードでは入力データが
英数字としてＬＣＤ上にディスレイされ、第２モードで
は入力データが、ＬＣＤのどの位置にデータをディスレ
イすべきかを決定する。従って、マイクロプロセッサの
出力ポートＰＡ７は、適当なモードを選択すべくセット
される。
モードすなわちディスレイモード及び制御モードのうち
の１つを選択可能にする。第１モードでは入力データが
英数字としてＬＣＤ上にディスレイされ、第２モードで
は入力データが、ＬＣＤのどの位置にデータをディスレ
イすべきかを決定する。従って、マイクロプロセッサの
出力ポートＰＡ７は、適当なモードを選択すべくセット
される。
【００２７】ＬＣＤモジュールをアドレスするには、両
書込みステップ（すなわち、両書込みニブル）の期間
中、チップセレクトラインＣＳをローにセットしなけれ
ばならない。このため、チップセレクトラインが接続さ
れるマイクロプロセッサの出力ポートＰＡ６は、書込み
サイクルのスタート時にローにセットされる（図３参
照）。
書込みステップ（すなわち、両書込みニブル）の期間
中、チップセレクトラインＣＳをローにセットしなけれ
ばならない。このため、チップセレクトラインが接続さ
れるマイクロプロセッサの出力ポートＰＡ６は、書込み
サイクルのスタート時にローにセットされる（図３参
照）。
【００２８】次に、ＬＣＤに８ビットのデータを送らな
ければならない場合を考えると、上方のニブル（４ビッ
ト）がマスクされ、これにより下方のニブルを最初にＬ
ＣＤモジュールに送ることができる。この段階で、マイ
クロプロセッサにより実行されるプログラムが関連サブ
ルーチンにジャンプ（飛越し）する。それぞれのサブル
ーチンのアドレスは、送られるべきデータ値の十進表記
（decimal version)を４倍し且つ第１サブルーチンのア
ドレス位置をオフセットとして加えることにより計算さ
れる。従って、例えば第１サブルーチンが位置００（図
２参照）に記憶され且つ送られるべきデータが００１０
＝３である場合には、サブルーチンの位置は（３×４）
＋０＝１２として与えられる．従って、位置１２でのサ
ブルーチンを実行すると、図２から理解されるように、
ビット００１０がアドレスラインＡ5 、Ａ4 、Ａ3 、Ａ
2 に加えられる。
ければならない場合を考えると、上方のニブル（４ビッ
ト）がマスクされ、これにより下方のニブルを最初にＬ
ＣＤモジュールに送ることができる。この段階で、マイ
クロプロセッサにより実行されるプログラムが関連サブ
ルーチンにジャンプ（飛越し）する。それぞれのサブル
ーチンのアドレスは、送られるべきデータ値の十進表記
（decimal version)を４倍し且つ第１サブルーチンのア
ドレス位置をオフセットとして加えることにより計算さ
れる。従って、例えば第１サブルーチンが位置００（図
２参照）に記憶され且つ送られるべきデータが００１０
＝３である場合には、サブルーチンの位置は（３×４）
＋０＝１２として与えられる．従って、位置１２でのサ
ブルーチンを実行すると、図２から理解されるように、
ビット００１０がアドレスラインＡ5 、Ａ4 、Ａ3 、Ａ
2 に加えられる。
【００２９】データラインＤ0 、Ｄ1 、Ｄ2 、Ｄ3 に加
えられるデータがＬＣＤモジュールにクロックされるた
めには、サブルーチンの実行中に書込みラインＷＲに書
込みパルスを適用する必要がある。より詳しくは、書込
みパルスの立上がり辺は、３つのＮＯＰ情報の実行中の
中間に生じなくてはならない。いずれのマイクロプロセ
ッサポートからの書込みパルスをも適用することはでき
ない。なぜならば、これにより、アドレスラインのアド
レスが変化され、これによりＬＣＤモジュールへのデー
タが損なわれるからである。
えられるデータがＬＣＤモジュールにクロックされるた
めには、サブルーチンの実行中に書込みラインＷＲに書
込みパルスを適用する必要がある。より詳しくは、書込
みパルスの立上がり辺は、３つのＮＯＰ情報の実行中の
中間に生じなくてはならない。いずれのマイクロプロセ
ッサポートからの書込みパルスをも適用することはでき
ない。なぜならば、これにより、アドレスラインのアド
レスが変化され、これによりＬＣＤモジュールへのデー
タが損なわれるからである。
【００３０】従って、マイクロプロセッサ２からのシリ
アル周辺インターフェース（ＳＰＩ）のデータラインを
用いて書込みパルスが発生され、これは、本件出願人が
使用しているHitachi 68HC11におけるＭＯＳＩ（マスタ
ーアウト／スレーブイン）として知られている。図３か
ら理解されるように、３つのＮＯＰ情報を含む特定のサ
ブルーチンの呼出しの直前に、１つのデータ語の伝達が
スタートする。データ語の値は、書込みラインＷＲの書
込みパルスに相当するＭＯＳＩラインに発生するレベル
が、ＮＯＰ情報の実行中（すなわちデータラインのデー
タが安定して保持される時間中）に、立上がり辺を生じ
させるように選択される。データ語はマイクロプロセッ
サのＳＰＩデータレジスタに記憶され、次にＳＰＩ転送
が開始される。データ語の各数字が、最上位ビットを最
初にしてスタートする２クロックサイクルに亘って伝達
される。例えば本件出願人は、図３に示すように第１Ｎ
ＯＰ情報と第２ＮＯＰ情報との間の境界における書込み
パルスに立上がり辺を発生させるのにデータ語００００
１１１１を使用している。この場合、立上がり辺はＳＰ
Ｉ信号のスタート後に８クロックサイクル生じる。かく
して、ラインＤ0 、Ｄ1 、Ｄ2 、Ｄ3 のデータはＬＣＤ
モジュールにクロックされ、次に、下方のニブルのデー
タ内でクロックすべくこのシーケンスが反復される。
アル周辺インターフェース（ＳＰＩ）のデータラインを
用いて書込みパルスが発生され、これは、本件出願人が
使用しているHitachi 68HC11におけるＭＯＳＩ（マスタ
ーアウト／スレーブイン）として知られている。図３か
ら理解されるように、３つのＮＯＰ情報を含む特定のサ
ブルーチンの呼出しの直前に、１つのデータ語の伝達が
スタートする。データ語の値は、書込みラインＷＲの書
込みパルスに相当するＭＯＳＩラインに発生するレベル
が、ＮＯＰ情報の実行中（すなわちデータラインのデー
タが安定して保持される時間中）に、立上がり辺を生じ
させるように選択される。データ語はマイクロプロセッ
サのＳＰＩデータレジスタに記憶され、次にＳＰＩ転送
が開始される。データ語の各数字が、最上位ビットを最
初にしてスタートする２クロックサイクルに亘って伝達
される。例えば本件出願人は、図３に示すように第１Ｎ
ＯＰ情報と第２ＮＯＰ情報との間の境界における書込み
パルスに立上がり辺を発生させるのにデータ語００００
１１１１を使用している。この場合、立上がり辺はＳＰ
Ｉ信号のスタート後に８クロックサイクル生じる。かく
して、ラインＤ0 、Ｄ1 、Ｄ2 、Ｄ3 のデータはＬＣＤ
モジュールにクロックされ、次に、下方のニブルのデー
タ内でクロックすべくこのシーケンスが反復される。
【００３１】次に、２つのニブル内でデータをＬＣＤモ
ジュールに連続的に伝達する全体的プロセスが反復さ
れ、ＬＣＤモジュール（前述のように、Ａ0 ／ＰＡ６の
レベルに基づいてディスレイ又は制御データ）に更にデ
ータを書き込む。以上の説明から、当業者には、本発明
の範囲内で種々の変更をなしうることが明らかであろ
う。例えば、本発明は４つのデータラインを備えたデー
タデバイスに限定されるものではない。８つのデータラ
インを使用するデバイスの場合には、最下位ビットから
３番目の位のビットに関連するアドレスライン（Ａ0 、
Ａ1、Ａ2 ）を除き、これらのデータラインはマイクロ
プロセッサのアドレスライン（Ａ3 、Ａ4 ・・・Ａ9 ）
に接続できる。この場合には、４ラインの場合の６４バ
イトに過ぎないことと比較して、１キロバイトのメモリ
スペースに相当する２５６（＝２8 ）個のサブルーチン
が必要になる。従って、必要とされるメモリ量が経済的
であるため、４つのデータラインのみを用いる構成が特
に有効であることが明らかであろう。
ジュールに連続的に伝達する全体的プロセスが反復さ
れ、ＬＣＤモジュール（前述のように、Ａ0 ／ＰＡ６の
レベルに基づいてディスレイ又は制御データ）に更にデ
ータを書き込む。以上の説明から、当業者には、本発明
の範囲内で種々の変更をなしうることが明らかであろ
う。例えば、本発明は４つのデータラインを備えたデー
タデバイスに限定されるものではない。８つのデータラ
インを使用するデバイスの場合には、最下位ビットから
３番目の位のビットに関連するアドレスライン（Ａ0 、
Ａ1、Ａ2 ）を除き、これらのデータラインはマイクロ
プロセッサのアドレスライン（Ａ3 、Ａ4 ・・・Ａ9 ）
に接続できる。この場合には、４ラインの場合の６４バ
イトに過ぎないことと比較して、１キロバイトのメモリ
スペースに相当する２５６（＝２8 ）個のサブルーチン
が必要になる。従って、必要とされるメモリ量が経済的
であるため、４つのデータラインのみを用いる構成が特
に有効であることが明らかであろう。
【００３２】また、本発明は、ＬＣＤモジュール以外の
周辺デバイス、例えば書き込むべきデータを要するも
の、特に、データ出力ラインに直接接続すべきデバイス
にとってマイクロプロセッサの書き込みタイミングが非
常に速い周辺デバイスにも使用できる。以上の記載に関
連して、以下の各項を開示する。 １．マイクロプロセッサ制御形装置において、複数のア
ドレスライン（Ａ0 、Ａ1 ・・・・Ａn ）を備えたマイ
クロプロセッサを有しており、前記アドレスライン（Ａ
0 、Ａ1 ・・・・Ａn ）には、マイクロプロセッサに接
続される周辺デバイスに選択的にアドレスするためマイ
クロプロセッサにより信号が加えられ、データライン
（Ｄ0 、Ｄ1 ・・・・Ｄn ）を備えたデータデバイスを
更に有しており、前記データライン（Ｄ0 、Ｄ1 ・・・
・Ｄn ）には、データデバイスに転送するためのデータ
信号が加えられ、データラインがマイクロプロセッサの
アドレスラインの部分集合に接続され、これによりアド
レスラインの部分集合の信号がデータ信号としてデータ
デバイスに加えられることを特徴とするマイクロプロセ
ッサ制御形装置。 ２．前記マイクロプロセッサが、アドレスラインの各部
分集合には実質的に安定した信号を維持すると同時に他
のアドレスラインの信号は変化できるようになっている
ことを特徴とする前記項１に記載のマイクロプロセッサ
制御形装置。 ３．前記マイクロプロセッサがサブルーチンを実行する
ように条件付けられており、前記サブルーチンがアドレ
スをもつ情報を有しており、アドレスラインの部分集合
に表れる信号が、前記サブルーチンの実行中に実質的に
安定状態に維持されるようにしたことを特徴とする前記
項２に記載のマイクロプロセッサ制御形装置。 ４．前記サブルーチンが少なくとも１つの「ノーオペレ
ーション」情報を有していることを特徴とする前記項３
に記載のマイクロプロセッサ制御形装置。 ５．前記アドレスラインの部分集合には、最下位ビット
からＸ番目の位に関連するアドレスライン（Ａ0 ・・・
・ＡX ）が除外され、前記Ｘは、ｍ＋１の二進表記にお
ける数字であり、ｍ＋１は、マイクロプロセッサのアド
レスラインの部分集合に接続されるデータデバイスのデ
ータラインの数であることを特徴とする前記項１〜４の
いずれか１項に記載のマイクロプロセッサ制御形装置。 ６．前記アドレスラインの部分集合には、２つの最下位
ビット位置に関連するアドレスライン（Ａ0 、Ａ1 ）が
除外されることを特徴とする前記項５に記載のマイクロ
プロセッサ制御形装置。 ７．前記データデバイスが、最下位ビットから３番目〜
６番目の位の位置に関連するアドレスライン（Ａ2 、Ａ
3 、Ａ4 、Ａ5 ）のそれぞれに接続された４つのデータ
ライン（Ｄ0 、Ｄ1 、Ｄ2 、Ｄ3 ）を有していることを
特徴とする前記項６に記載のマイクロプロセッサ制御形
装置。 ８．前記データデバイスが８ビットデバイスであり、デ
ータが、２つの連続する４ビットセグメントの４つのデ
ータラインに加えられることを特徴とする前記項７に記
載のマイクロプロセッサ制御形装置。 ９．前記項３に従属する場合には、前記サブルーチンが
ｍ個の「ノーオペレーション」情報を備えていることを
特徴とする前記項５〜８のいずれか１項に記載のマイク
ロプロセッサ制御形装置。 10. 前記データデバイスが書込みラインを備えており、
該書込みラインには、前記アドレスラインの部分集合の
信号が実質的に安定状態に保持されている時間中にマイ
クロプロセッサから書込み信号が加えられ、これにより
データがデータラインからデータデバイスに転送される
ことを特徴とする前記項１〜９のいずれか１項に記載の
マイクロプロセッサ制御形装置。 11. 前記データデバイスがデータを受け入れることがで
きる最大速度がマイクロプロセッサの出力データより少
ないことを特徴とする前記項１〜１０のいずれか１項に
記載のマイクロプロセッサ制御形装置。 12. 前記データデバイスが液晶ディスレイデバイスから
なることを特徴とする前記項１〜１１のいずれか１項に
記載のマイクロプロセッサ制御形装置。 13. 添付図面の図１〜図３に関連して説明したものと実
質的に同じであることを特徴とするマイクロプロセッサ
制御形装置。 14. 例えば８個のアドレスライン（Ａ0 、Ａ1 ・・・・
Ａ7 ）を備えたマイクロプロセッサ（２）を有してお
り、前記アドレスラインにはマイクロプロセッサにより
信号が加えられ、アドレスラインに接続される周辺デバ
イスに選択的にアドレスし、データラインを備えたＬＣ
Ｄモジュール（１）のようなデータデバイスを有してお
り、前記データラインにはデータデバイスに転送するた
めのデータ信号が加えられるように構成されたマイクロ
プロセッサ制御形装置。４つのデータライン（Ｄ0 、Ｄ
1 、Ｄ2 、Ｄ3 ）が、最下位ビットに関連する２つのア
ドレスライン（Ａ0 、Ａ1 ）を除くマイクロプロセッサ
のアドレスライン（Ａ2 、Ａ3 、Ａ4 、Ａ5 ）の部分集
合に接続される。かくして、アドレスラインの部分集合
の信号が、データ信号としてデータデバイスに加えられ
る。
周辺デバイス、例えば書き込むべきデータを要するも
の、特に、データ出力ラインに直接接続すべきデバイス
にとってマイクロプロセッサの書き込みタイミングが非
常に速い周辺デバイスにも使用できる。以上の記載に関
連して、以下の各項を開示する。 １．マイクロプロセッサ制御形装置において、複数のア
ドレスライン（Ａ0 、Ａ1 ・・・・Ａn ）を備えたマイ
クロプロセッサを有しており、前記アドレスライン（Ａ
0 、Ａ1 ・・・・Ａn ）には、マイクロプロセッサに接
続される周辺デバイスに選択的にアドレスするためマイ
クロプロセッサにより信号が加えられ、データライン
（Ｄ0 、Ｄ1 ・・・・Ｄn ）を備えたデータデバイスを
更に有しており、前記データライン（Ｄ0 、Ｄ1 ・・・
・Ｄn ）には、データデバイスに転送するためのデータ
信号が加えられ、データラインがマイクロプロセッサの
アドレスラインの部分集合に接続され、これによりアド
レスラインの部分集合の信号がデータ信号としてデータ
デバイスに加えられることを特徴とするマイクロプロセ
ッサ制御形装置。 ２．前記マイクロプロセッサが、アドレスラインの各部
分集合には実質的に安定した信号を維持すると同時に他
のアドレスラインの信号は変化できるようになっている
ことを特徴とする前記項１に記載のマイクロプロセッサ
制御形装置。 ３．前記マイクロプロセッサがサブルーチンを実行する
ように条件付けられており、前記サブルーチンがアドレ
スをもつ情報を有しており、アドレスラインの部分集合
に表れる信号が、前記サブルーチンの実行中に実質的に
安定状態に維持されるようにしたことを特徴とする前記
項２に記載のマイクロプロセッサ制御形装置。 ４．前記サブルーチンが少なくとも１つの「ノーオペレ
ーション」情報を有していることを特徴とする前記項３
に記載のマイクロプロセッサ制御形装置。 ５．前記アドレスラインの部分集合には、最下位ビット
からＸ番目の位に関連するアドレスライン（Ａ0 ・・・
・ＡX ）が除外され、前記Ｘは、ｍ＋１の二進表記にお
ける数字であり、ｍ＋１は、マイクロプロセッサのアド
レスラインの部分集合に接続されるデータデバイスのデ
ータラインの数であることを特徴とする前記項１〜４の
いずれか１項に記載のマイクロプロセッサ制御形装置。 ６．前記アドレスラインの部分集合には、２つの最下位
ビット位置に関連するアドレスライン（Ａ0 、Ａ1 ）が
除外されることを特徴とする前記項５に記載のマイクロ
プロセッサ制御形装置。 ７．前記データデバイスが、最下位ビットから３番目〜
６番目の位の位置に関連するアドレスライン（Ａ2 、Ａ
3 、Ａ4 、Ａ5 ）のそれぞれに接続された４つのデータ
ライン（Ｄ0 、Ｄ1 、Ｄ2 、Ｄ3 ）を有していることを
特徴とする前記項６に記載のマイクロプロセッサ制御形
装置。 ８．前記データデバイスが８ビットデバイスであり、デ
ータが、２つの連続する４ビットセグメントの４つのデ
ータラインに加えられることを特徴とする前記項７に記
載のマイクロプロセッサ制御形装置。 ９．前記項３に従属する場合には、前記サブルーチンが
ｍ個の「ノーオペレーション」情報を備えていることを
特徴とする前記項５〜８のいずれか１項に記載のマイク
ロプロセッサ制御形装置。 10. 前記データデバイスが書込みラインを備えており、
該書込みラインには、前記アドレスラインの部分集合の
信号が実質的に安定状態に保持されている時間中にマイ
クロプロセッサから書込み信号が加えられ、これにより
データがデータラインからデータデバイスに転送される
ことを特徴とする前記項１〜９のいずれか１項に記載の
マイクロプロセッサ制御形装置。 11. 前記データデバイスがデータを受け入れることがで
きる最大速度がマイクロプロセッサの出力データより少
ないことを特徴とする前記項１〜１０のいずれか１項に
記載のマイクロプロセッサ制御形装置。 12. 前記データデバイスが液晶ディスレイデバイスから
なることを特徴とする前記項１〜１１のいずれか１項に
記載のマイクロプロセッサ制御形装置。 13. 添付図面の図１〜図３に関連して説明したものと実
質的に同じであることを特徴とするマイクロプロセッサ
制御形装置。 14. 例えば８個のアドレスライン（Ａ0 、Ａ1 ・・・・
Ａ7 ）を備えたマイクロプロセッサ（２）を有してお
り、前記アドレスラインにはマイクロプロセッサにより
信号が加えられ、アドレスラインに接続される周辺デバ
イスに選択的にアドレスし、データラインを備えたＬＣ
Ｄモジュール（１）のようなデータデバイスを有してお
り、前記データラインにはデータデバイスに転送するた
めのデータ信号が加えられるように構成されたマイクロ
プロセッサ制御形装置。４つのデータライン（Ｄ0 、Ｄ
1 、Ｄ2 、Ｄ3 ）が、最下位ビットに関連する２つのア
ドレスライン（Ａ0 、Ａ1 ）を除くマイクロプロセッサ
のアドレスライン（Ａ2 、Ａ3 、Ａ4 、Ａ5 ）の部分集
合に接続される。かくして、アドレスラインの部分集合
の信号が、データ信号としてデータデバイスに加えられ
る。
【００３３】データをデータデバイスに伝達すべきと
き、マイクロプロセッサ（２）はアドレスをもつ情報を
有するサブルーチンを実行し、アドレスラインの部分集
合に表れる信号が長時間に亘って実質的に安定した状態
に維持され、これにより、マイクロプロセッサのデータ
出力ラインから直接的にデータを受け入れるデバイスに
とってマイクロプロセッサの書込みタイミングが非常に
速くてもデータをデバイスにクロックできる。
き、マイクロプロセッサ（２）はアドレスをもつ情報を
有するサブルーチンを実行し、アドレスラインの部分集
合に表れる信号が長時間に亘って実質的に安定した状態
に維持され、これにより、マイクロプロセッサのデータ
出力ラインから直接的にデータを受け入れるデバイスに
とってマイクロプロセッサの書込みタイミングが非常に
速くてもデータをデバイスにクロックできる。
【図１】本発明によるマイクロプロセッサに接続される
液晶ディスレイ（ＬＣＤ）モジュールの概略ブロック図
である。
液晶ディスレイ（ＬＣＤ）モジュールの概略ブロック図
である。
【図２】図１のマイクロプロセッサにより実行される１
組のサブルーチンを示す表である。
組のサブルーチンを示す表である。
【図３】図１のＬＣＤモジュールに加えられる或る信号
のタイミングを示す図表である。
のタイミングを示す図表である。
１ ＬＣＤモジュール ２ マイクロプロセッサ ３ ４ラインバス Ａ0 アドレスライン Ａ1 アドレスライン Ａ2 アドレスライン Ａ3 アドレスライン Ａ4 アドレスライン Ａ5 アドレスライン Ａ6 アドレスライン Ａ7 アドレスライン Ｄ0 データライン Ｄ1 データライン Ｄ2 データライン Ｄ3 データライン ＭＯＳＩ マスターアウト／スレーブイン ＷＡ 書込みライン ＰＡ６ 出力ポート ＰＡ７ 出力ポート ＣＳ チップセレクトライン ＮＯＰ ノーオペレーション ＲＴＳ サブルーチンへの復帰
フロントページの続き (72)発明者 イアン ウィズィクーム イギリス ハンツ ジーユー14 ８エヌア ール ファーンボロー ブルーアズ クロ ーズ 30
Claims (1)
- 【請求項１】 マイクロプロセッサ制御形装置におい
て、 複数のアドレスライン（Ａ0 、Ａ1 ・・・・Ａn ）を備
えたマイクロプロセッサを有しており、前記アドレスラ
イン（Ａ0 、Ａ1 ・・・・Ａn ）には、マイクロプロセ
ッサに接続される周辺デバイスに選択的にアドレスする
ためマイクロプロセッサにより信号が加えられ、 データライン（Ｄ0 、Ｄ1 ・・・・Ｄn ）を備えたデー
タデバイスを更に有しており、前記データライン
（Ｄ0 、Ｄ1 ・・・・Ｄn ）には、データデバイスに転
送するためのデータ信号が加えられ、 データラインがマイクロプロセッサのアドレスラインの
部分集合に接続され、これによりアドレスラインの部分
集合の信号がデータ信号としてデータデバイスに加えら
れることを特徴とするマイクロプロセッサ制御形装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9206319:7 | 1992-03-24 | ||
| GB9206319A GB2265480B (en) | 1992-03-24 | 1992-03-24 | Microprocessor controlled apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0660006A true JPH0660006A (ja) | 1994-03-04 |
| JP3251692B2 JP3251692B2 (ja) | 2002-01-28 |
Family
ID=10712669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06230793A Expired - Fee Related JP3251692B2 (ja) | 1992-03-24 | 1993-03-23 | マイクロプロセッサ制御型装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5671434A (ja) |
| EP (1) | EP0562704B1 (ja) |
| JP (1) | JP3251692B2 (ja) |
| DE (1) | DE69331294T2 (ja) |
| GB (1) | GB2265480B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936603A (en) * | 1996-01-29 | 1999-08-10 | Delco Electronics Corporation | Liquid crystal display with temperature compensated voltage |
| US6031510A (en) * | 1996-06-28 | 2000-02-29 | Microchip Technology Incorporated | Microcontroller with LCD control over updating of RAM-stored data determines LCD pixel activation |
| WO2001017298A1 (en) | 1999-09-02 | 2001-03-08 | Automated Business Companies | Communication and proximity authorization systems |
| JP2008204249A (ja) * | 2007-02-21 | 2008-09-04 | Renesas Technology Corp | データプロセッサ |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4486833A (en) * | 1982-09-30 | 1984-12-04 | At&T Bell Laboratories | Microprocessor peripheral control circuit |
| IT1177400B (it) * | 1984-12-12 | 1987-08-26 | Honeywell Inf Systems | Sistema a microprocessore |
| US4713748A (en) * | 1985-02-12 | 1987-12-15 | Texas Instruments Incorporated | Microprocessor with block move instruction |
| US4713749A (en) * | 1985-02-12 | 1987-12-15 | Texas Instruments Incorporated | Microprocessor with repeat instruction |
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