JPH06295276A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH06295276A JPH06295276A JP7996293A JP7996293A JPH06295276A JP H06295276 A JPH06295276 A JP H06295276A JP 7996293 A JP7996293 A JP 7996293A JP 7996293 A JP7996293 A JP 7996293A JP H06295276 A JPH06295276 A JP H06295276A
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- JP
- Japan
- Prior art keywords
- write
- peripheral devices
- peripheral device
- data
- information processing
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】効率よい書き込み制御を行うことができる情報
処理装置を提供する。 【構成】この情報処理装置は、アドレスバスとデータバ
スと制御信号バスとを有するマイクロプロセッサ１と、
複数の周辺デバイス２，３および４と、書き込みデータ
ｄ2 ，ｄ3 およびｄ4 と書き込み制御信号ｗ2 ，ｗ3 お
よびｗ4 とを設定するレジスタを有し各各の周辺デバイ
ス２，３および４に対する書き込み制御を行う書き込み
制御手段とを備える。
処理装置を提供する。 【構成】この情報処理装置は、アドレスバスとデータバ
スと制御信号バスとを有するマイクロプロセッサ１と、
複数の周辺デバイス２，３および４と、書き込みデータ
ｄ2 ，ｄ3 およびｄ4 と書き込み制御信号ｗ2 ，ｗ3 お
よびｗ4 とを設定するレジスタを有し各各の周辺デバイ
ス２，３および４に対する書き込み制御を行う書き込み
制御手段とを備える。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
に複数の周辺デバイス群に対する書き込み制御手段を備
える情報処理装置に関する。
に複数の周辺デバイス群に対する書き込み制御手段を備
える情報処理装置に関する。
【０００２】
【従来の技術】 従来、この種の情報処理装置は、周
辺デバイスに対する書き込み動作を各各の周辺デバイス
の書き込みタイミングや設定値によってを別々に行って
いる。
辺デバイスに対する書き込み動作を各各の周辺デバイス
の書き込みタイミングや設定値によってを別々に行って
いる。
【０００３】
【発明が解決しようとする課題】この従来の情報処理装
置は、書き込み動作を各各の周辺デバイスに対し別々に
行っているため、周辺デバイスの数が多くなればなるほ
ど多くの設定動作を必要とし、効率の悪い処理になって
しまう。
置は、書き込み動作を各各の周辺デバイスに対し別々に
行っているため、周辺デバイスの数が多くなればなるほ
ど多くの設定動作を必要とし、効率の悪い処理になって
しまう。
【０００４】
【課題を解決するための手段】本発明の情報処理装置
は、アドレスバスとデータバスと制御信号バスとを有す
る情報処理手段と、複数の周辺デバイス群と、書き込み
データと書き込み制御信号とを設定するレジスタを有し
各各の前記周辺デバイス群に対する書き込み制御を行う
書き込み制御手段とを備える。
は、アドレスバスとデータバスと制御信号バスとを有す
る情報処理手段と、複数の周辺デバイス群と、書き込み
データと書き込み制御信号とを設定するレジスタを有し
各各の前記周辺デバイス群に対する書き込み制御を行う
書き込み制御手段とを備える。
【０００５】また、本発明の情報処理制御装置は、アド
レスバスとデータバスと制御信号バスとを有する情報処
理手段と、複数の周辺デバイス群と、符号化された書き
込みデータと書き込み制御信号とを設定するレジスタを
有し各各の前記周辺デバイス群に対する書き込み制御を
行う書き込み制御手段とを備える。
レスバスとデータバスと制御信号バスとを有する情報処
理手段と、複数の周辺デバイス群と、符号化された書き
込みデータと書き込み制御信号とを設定するレジスタを
有し各各の前記周辺デバイス群に対する書き込み制御を
行う書き込み制御手段とを備える。
【０００６】さらに、本発明の情報処理制御装置は、ア
ドレスバスとデータバスと制御信号バスとを有する情報
処理手段と、複数の周辺デバイス群と、書き込みデータ
と書き込み制御信号とを設定するレジスタを有し前記情
報処理手段が前記レジスタに前記書き込みデータを書き
込んだのち前記複数の周辺デバイス群に対する書き込み
動作を前記情報処理手段とは無関係なタイミングで行う
書き込み制御手段とを備える。
ドレスバスとデータバスと制御信号バスとを有する情報
処理手段と、複数の周辺デバイス群と、書き込みデータ
と書き込み制御信号とを設定するレジスタを有し前記情
報処理手段が前記レジスタに前記書き込みデータを書き
込んだのち前記複数の周辺デバイス群に対する書き込み
動作を前記情報処理手段とは無関係なタイミングで行う
書き込み制御手段とを備える。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示すブロック図であり、
図２はその具体的な回路例を示す図である。図１および
図２を参照すると、この実施例の情報処理装置は、アド
レスバスとデータバスと制御信号バスとを有するマイク
ロプロセッサ１と、複数の周辺デバイス２，３および４
と、書き込みデータｄ2 ，ｄ3 およびｄ4 と書き込み制
御信号ｗ2 ，ｗ3 およびｗ4 とを設定するレジスタを有
し各各の周辺デバイス２，３および４に対する書き込み
制御を行う書き込み制御回路５とから構成されている。
る。図１は本発明の一実施例を示すブロック図であり、
図２はその具体的な回路例を示す図である。図１および
図２を参照すると、この実施例の情報処理装置は、アド
レスバスとデータバスと制御信号バスとを有するマイク
ロプロセッサ１と、複数の周辺デバイス２，３および４
と、書き込みデータｄ2 ，ｄ3 およびｄ4 と書き込み制
御信号ｗ2 ，ｗ3 およびｗ4 とを設定するレジスタを有
し各各の周辺デバイス２，３および４に対する書き込み
制御を行う書き込み制御回路５とから構成されている。
【０００８】マイクロプロッセッサ１のアドレス空間上
にある周辺デバイス２，３および４は書き込み時に際し
書き込み信号のタイミングがそれぞれ異なる。マイクロ
プロセッサ１のデータバスｄ1 を書き込み制御回路５の
入力データ端子に接続し、書き込み制御回路５は各各の
周辺デバイス２，３および４に書き込むべきデータ
ｄ2 ，ｄ3 およびｄ4 を出力する。各各の周辺デバイス
２，３および４は書き込み制御回路５から入力データｄ
2 ，ｄ3 およびｄ4 を各各の周辺デバイス２，３および
４に適応する書き込み制御信号ｗ2 ，ｗ3 およびｗ4 で
受け取り各各の周辺デバイス２，３および４の内部書き
込みレジスタに格納する。例えば、マイクロプロセッサ
１が３２ビットデータバスを持ち、各各の周辺デバイス
がそれぞれ８ビットデータバスを持っている場合、３２
ビットデータバスを８ビットずつに分割して各各の周辺
デバイスに接続することにより同じアドレスに４つの周
辺デバイスを接続することができる。
にある周辺デバイス２，３および４は書き込み時に際し
書き込み信号のタイミングがそれぞれ異なる。マイクロ
プロセッサ１のデータバスｄ1 を書き込み制御回路５の
入力データ端子に接続し、書き込み制御回路５は各各の
周辺デバイス２，３および４に書き込むべきデータ
ｄ2 ，ｄ3 およびｄ4 を出力する。各各の周辺デバイス
２，３および４は書き込み制御回路５から入力データｄ
2 ，ｄ3 およびｄ4 を各各の周辺デバイス２，３および
４に適応する書き込み制御信号ｗ2 ，ｗ3 およびｗ4 で
受け取り各各の周辺デバイス２，３および４の内部書き
込みレジスタに格納する。例えば、マイクロプロセッサ
１が３２ビットデータバスを持ち、各各の周辺デバイス
がそれぞれ８ビットデータバスを持っている場合、３２
ビットデータバスを８ビットずつに分割して各各の周辺
デバイスに接続することにより同じアドレスに４つの周
辺デバイスを接続することができる。
【０００９】次に、図１および図２を参照して本発明の
別の実施例について説明する。各各の周辺デバイス２，
３および４に対する書き込みデータｄ2 ，ｄ3 およびｄ
4 があらかじめ何種類かに限定される場合、マイクロプ
ロセッサ１は各各の周辺デバイス２，３および４への書
き込みデータｄ2 ，ｄ3 およびｄ4 を符号化した符号デ
ータを書き込み制御回路５に書き込み、各各の周辺デバ
イス２，３および４は各各の周辺デバイス２，３および
４に適応した書き込み制御信号ｗ2 ，ｗ3 およびｗ4 と
ともに符号データを書き込み制御回路５内で変換させた
書き込みデータｄ2 ，ｄ3 およびｄ4 を受とり、各各の
周辺デバイス２，３および４の内部書き込みレジスタに
格納する。例えば、マイクロプロセッサ１が３２ビット
データバスを持ち、周辺デバイスがそれぞれ８ビットデ
ータバスを持っている場合、３２ビットデータバスを２
ビットずつに分割し、２ビット符号として４種類のデー
タをそれぞれの周辺デバイスに書き込むことができ、同
一アドレスに最大１６個までの周辺デバイスを接続する
ことによって、１６種類の周辺デバイスに１回のアクセ
スで設定を行うことができる。
別の実施例について説明する。各各の周辺デバイス２，
３および４に対する書き込みデータｄ2 ，ｄ3 およびｄ
4 があらかじめ何種類かに限定される場合、マイクロプ
ロセッサ１は各各の周辺デバイス２，３および４への書
き込みデータｄ2 ，ｄ3 およびｄ4 を符号化した符号デ
ータを書き込み制御回路５に書き込み、各各の周辺デバ
イス２，３および４は各各の周辺デバイス２，３および
４に適応した書き込み制御信号ｗ2 ，ｗ3 およびｗ4 と
ともに符号データを書き込み制御回路５内で変換させた
書き込みデータｄ2 ，ｄ3 およびｄ4 を受とり、各各の
周辺デバイス２，３および４の内部書き込みレジスタに
格納する。例えば、マイクロプロセッサ１が３２ビット
データバスを持ち、周辺デバイスがそれぞれ８ビットデ
ータバスを持っている場合、３２ビットデータバスを２
ビットずつに分割し、２ビット符号として４種類のデー
タをそれぞれの周辺デバイスに書き込むことができ、同
一アドレスに最大１６個までの周辺デバイスを接続する
ことによって、１６種類の周辺デバイスに１回のアクセ
スで設定を行うことができる。
【００１０】さらに、図１および図２を参照して本発明
の他の実施例について説明する。マイクロプロセッサ１
が書き込み制御回路５に書き込みを行った後に、書き込
み制御回路５はマイクロプロセッサ１のアクセスサイク
ルとは別に各各の周辺デバイス２，３および４に対する
書き込み動作を行うことにより、書き込み制御回路５は
より速い速度で動作できるので、より効率的な周辺デバ
イスに対する書き込みを実現することができる。
の他の実施例について説明する。マイクロプロセッサ１
が書き込み制御回路５に書き込みを行った後に、書き込
み制御回路５はマイクロプロセッサ１のアクセスサイク
ルとは別に各各の周辺デバイス２，３および４に対する
書き込み動作を行うことにより、書き込み制御回路５は
より速い速度で動作できるので、より効率的な周辺デバ
イスに対する書き込みを実現することができる。
【００１１】
【発明の効果】以上説明したように、本発明によれば、
アドレスバスとデータバスと制御信号バスとを有する情
報処理手段と、複数の周辺デバイス群と、書き込みデー
タと書き込み制御信号とを設定するレジスタを有し各各
の周辺デバイス群に対する書き込み制御を行う書き込み
制御手段とを備えることにより、効率のよい書き込み制
御を行うことができる。
アドレスバスとデータバスと制御信号バスとを有する情
報処理手段と、複数の周辺デバイス群と、書き込みデー
タと書き込み制御信号とを設定するレジスタを有し各各
の周辺デバイス群に対する書き込み制御を行う書き込み
制御手段とを備えることにより、効率のよい書き込み制
御を行うことができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】この実施例の具体的な回路例を示す図である。
１ マイクロプロセッサ ２，３，４ 周辺デバイス ５ 書き込み制御回路 ｄ1 マイクロプロセッサデータバス ｄ2 周辺デバイス２のデータバス ｄ3 周辺デバイス３のデータバス ｄ4 周辺デバイス４のデータバス ｗ2 周辺デバイス２の書き込み信号 ｗ3 周辺デバイス３の書き込み信号 ｗ4 周辺デバイス４の書き込み信号
Claims (3)
- 【請求項１】 アドレスバスとデータバスと制御信号バ
スとを有する情報処理手段と、複数の周辺デバイス群
と、書き込みデータと書き込み制御信号とを設定するレ
ジスタを有し各各の前記周辺デバイス群に対する書き込
み制御を行う書き込み制御手段とを備えることを特徴と
する情報処理制御装置。 - 【請求項２】 アドレスバスとデータバスと制御信号バ
スとを有する情報処理手段と、複数の周辺デバイス群
と、符号化された書き込みデータと書き込み制御信号と
を設定するレジスタを有し各各の前記周辺デバイス群に
対する書き込み制御を行う書き込み制御手段とを備える
ことを特徴とする情報処理制御装置。 - 【請求項３】 アドレスバスとデータバスと制御信号バ
スとを有する情報処理手段と、複数の周辺デバイス群
と、書き込みデータと書き込み制御信号とを設定するレ
ジスタを有し前記情報処理手段が前記レジスタに前記書
き込みデータを書き込んだのち前記複数の周辺デバイス
群に対する書き込み動作を前記情報処理手段とは無関係
なタイミングで行う書き込み制御手段とを備えることを
特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7996293A JPH06295276A (ja) | 1993-04-07 | 1993-04-07 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7996293A JPH06295276A (ja) | 1993-04-07 | 1993-04-07 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06295276A true JPH06295276A (ja) | 1994-10-21 |
Family
ID=13704941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7996293A Pending JPH06295276A (ja) | 1993-04-07 | 1993-04-07 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06295276A (ja) |
-
1993
- 1993-04-07 JP JP7996293A patent/JPH06295276A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020723 |