JP3251064B2 - 液晶パネルの表示制御装置 - Google Patents
液晶パネルの表示制御装置Info
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3622—Control of matrices with row and column drivers using a passive matrix
- G09G3/3629—Control of matrices with row and column drivers using a passive matrix using liquid crystals having memory effects, e.g. ferroelectric liquid crystals
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/04—Partial updating of the display screen
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/06—Details of flat display driving waveforms
Description
【０００１】
【産業上の利用分野】本発明は、液晶パネルの表示制御
装置に関し、特に、強誘電性液晶（以下ＦＬＣと略称す
る）パネルの表示制御装置に関する。
装置に関し、特に、強誘電性液晶（以下ＦＬＣと略称す
る）パネルの表示制御装置に関する。
【０００２】
【従来の技術】図31は従来のＦＬＣパネルの概略的な構
成を示す断面図である。この図に示すように、従来のＦ
ＬＣパネル26においては、２枚のガラス基板５ａ，５ｂ
は互いに対向して配置され、一方のガラス基板５ａの表
面にはインジウム錫酸化物（以下ＩＴＯと略称する）か
らなる信号電極Ｓが複数本互いに平行に配置されてお
り、その上はＳｉＯ2 からなる透明な絶縁膜６ａで被覆
されている。信号電極Ｓと対向するもう一方のガラス基
板５ｂの表面にはＩＴＯからなる走査電極Ｌが信号電極
Ｓと直交する向きに複数本互いに平行に配置されてお
り、その上はＳｉＯ2からなる透明な絶縁膜６ｂで被覆
されている。各絶縁膜６ａ，６ｂ上にはラビング処理な
どを施したポリビニルアルコール等からなる配向膜７
ａ，７ｂが各々形成されている。
成を示す断面図である。この図に示すように、従来のＦ
ＬＣパネル26においては、２枚のガラス基板５ａ，５ｂ
は互いに対向して配置され、一方のガラス基板５ａの表
面にはインジウム錫酸化物（以下ＩＴＯと略称する）か
らなる信号電極Ｓが複数本互いに平行に配置されてお
り、その上はＳｉＯ2 からなる透明な絶縁膜６ａで被覆
されている。信号電極Ｓと対向するもう一方のガラス基
板５ｂの表面にはＩＴＯからなる走査電極Ｌが信号電極
Ｓと直交する向きに複数本互いに平行に配置されてお
り、その上はＳｉＯ2からなる透明な絶縁膜６ｂで被覆
されている。各絶縁膜６ａ，６ｂ上にはラビング処理な
どを施したポリビニルアルコール等からなる配向膜７
ａ，７ｂが各々形成されている。
【０００３】この２枚のガラス基板５ａ，５ｂは一部に
注入口を残して封止剤８で貼り合わされ、その注入口か
ら配向膜７ａ，７ｂで挟まれる空間内に真空注入によっ
てＦＬＣ９が導入された後、上記注入口は封止剤８で封
止される。このようにして貼り合わせた２枚のガラス基
板５ａ，５ｂは、互いの偏光軸が直交するように配置し
た２枚の偏光板10ａ，10ｂで挟まれる。
注入口を残して封止剤８で貼り合わされ、その注入口か
ら配向膜７ａ，７ｂで挟まれる空間内に真空注入によっ
てＦＬＣ９が導入された後、上記注入口は封止剤８で封
止される。このようにして貼り合わせた２枚のガラス基
板５ａ，５ｂは、互いの偏光軸が直交するように配置し
た２枚の偏光板10ａ，10ｂで挟まれる。
【０００４】図32は上述した単純マトリックス構成のＦ
ＬＣパネル26の走査電極Ｌに走査側駆動回路28が接続さ
れ、信号電極Ｓに信号側駆動回路29が接続されたＦＬＣ
ディスプレイ（以下ＦＬＣＤと略称する）27の構成を示
す平面図である。走査側駆動回路28は走査電極Ｌに電圧
を印加するための回路であり、信号側駆動回路29は信号
電極Ｓに電圧を印加するための回路である。
ＬＣパネル26の走査電極Ｌに走査側駆動回路28が接続さ
れ、信号電極Ｓに信号側駆動回路29が接続されたＦＬＣ
ディスプレイ（以下ＦＬＣＤと略称する）27の構成を示
す平面図である。走査側駆動回路28は走査電極Ｌに電圧
を印加するための回路であり、信号側駆動回路29は信号
電極Ｓに電圧を印加するための回路である。
【０００５】ここでは説明を簡単にするために、走査電
極Ｌが９本で信号電極Ｓが８本の場合、つまり９×８の
画素で構成されているＦＬＣＤ４の場合について示して
おり、走査電極Ｌの各々は符号Ｌに添字ｉ（ｉ＝０〜
８）を付加して区別し、信号電極Ｓの各々は符号Ｓに添
字ｊ（ｊ＝０〜７）を付加して区別している。また、以
後の説明では、任意の走査電極Ｌｉと任意の信号電極Ｓ
ｊが交差する部分の画素を符号Ａｉｊで表すものとす
る。
極Ｌが９本で信号電極Ｓが８本の場合、つまり９×８の
画素で構成されているＦＬＣＤ４の場合について示して
おり、走査電極Ｌの各々は符号Ｌに添字ｉ（ｉ＝０〜
８）を付加して区別し、信号電極Ｓの各々は符号Ｓに添
字ｊ（ｊ＝０〜７）を付加して区別している。また、以
後の説明では、任意の走査電極Ｌｉと任意の信号電極Ｓ
ｊが交差する部分の画素を符号Ａｉｊで表すものとす
る。
【０００６】図30は上述のＦＬＣＤ27を用いた表示シス
テムの構成を概略的に示すブロック図である。この表示
システムでは、画像表示に必要な情報をパーソナルコン
ピュータ２からＣＲＴディスプレイ３へ出力しているデ
ジタル信号から得、このデジタル信号を表示制御装置25
でＦＬＣＤ27に画像表示をさせるための信号に変換し、
この変換信号によってＦＬＣＤ27で画像表示が行われ
る。
テムの構成を概略的に示すブロック図である。この表示
システムでは、画像表示に必要な情報をパーソナルコン
ピュータ２からＣＲＴディスプレイ３へ出力しているデ
ジタル信号から得、このデジタル信号を表示制御装置25
でＦＬＣＤ27に画像表示をさせるための信号に変換し、
この変換信号によってＦＬＣＤ27で画像表示が行われ
る。
【０００７】図４は上述したパーソナルコンピュータ２
からＣＲＴディスプレイ３へ出力される各信号の波形図
であり、そのうち、図４（１）はＣＲＴディスプレイ３
へ出力される画像情報の１水平走査区間分の周期を与え
る水平同期信号ＨＤであり、図４ (２) はその画像情報
の１画面分の周期を与える垂直同期信号ＶＤであり、図
４ (３) はその画像情報を表示データＤａｔａとして１
水平走査区間ごとにまとめて示したものであり、添付の
数字はＦＬＣＤ27の走査電極Ｌｉに対応する。
からＣＲＴディスプレイ３へ出力される各信号の波形図
であり、そのうち、図４（１）はＣＲＴディスプレイ３
へ出力される画像情報の１水平走査区間分の周期を与え
る水平同期信号ＨＤであり、図４ (２) はその画像情報
の１画面分の周期を与える垂直同期信号ＶＤであり、図
４ (３) はその画像情報を表示データＤａｔａとして１
水平走査区間ごとにまとめて示したものであり、添付の
数字はＦＬＣＤ27の走査電極Ｌｉに対応する。
【０００８】図４ (４) は水平同期信号ＨＤの１水平走
査区間を拡大して示す波形図であり、図４ (５) は上記
表示データＤａｔａの１水平走査区間を拡大して示す波
形図であり、添付の数字はＦＬＣＤ27の信号電極Ｓｊに
対応する。図４ (６) はその表示データＤａｔａの１画
素毎のデータ転送クロックＣＬＫを示す波形図である。
査区間を拡大して示す波形図であり、図４ (５) は上記
表示データＤａｔａの１水平走査区間を拡大して示す波
形図であり、添付の数字はＦＬＣＤ27の信号電極Ｓｊに
対応する。図４ (６) はその表示データＤａｔａの１画
素毎のデータ転送クロックＣＬＫを示す波形図である。
【０００９】このＦＬＣＤ27の駆動方法として、特開昭
64-59389号公報に示された駆動方法がある。図10はこの
駆動方法に用いられる走査電極Ｌおよび信号電極Ｓへの
各印加電圧波形の一例を示す波形図である。そのうち、
図10（１）に示す波形は、走査電極Ｌへ印加され、その
走査電極Ｌ上の画素のメモリ状態、つまり表示されてい
る輝度の状態を書き換えるための選択電圧Ａの波形であ
り、図10 (２) に示す波形は、その他の走査電極Ｌへ印
加され、その走査電極Ｌ上の画素の表示状態を書き換え
ないための非選択電圧Ｂの波形である。
64-59389号公報に示された駆動方法がある。図10はこの
駆動方法に用いられる走査電極Ｌおよび信号電極Ｓへの
各印加電圧波形の一例を示す波形図である。そのうち、
図10（１）に示す波形は、走査電極Ｌへ印加され、その
走査電極Ｌ上の画素のメモリ状態、つまり表示されてい
る輝度の状態を書き換えるための選択電圧Ａの波形であ
り、図10 (２) に示す波形は、その他の走査電極Ｌへ印
加され、その走査電極Ｌ上の画素の表示状態を書き換え
ないための非選択電圧Ｂの波形である。
【００１０】図10 (３) に示す波形は、信号電極Ｓへ印
加され、選択電圧Ａが印加されている走査電極Ｌ上の画
素の表示状態を「暗」の輝度状態に書き換えるための書
換え暗電圧Ｃの波形であり、図10 (４) に示す波形は、
信号電極Ｓへ印加され、選択電圧Ａが印加されている走
査電極Ｌ上の画素の表示状態を「明」の輝度状態に書き
換えるための書換え明電圧Ｄの波形であり、図10 (５)
に示す波形は、信号電極Ｓへ印加され、選択電圧Ａが印
加されている走査電極Ｌ上の画素の表示状態を書き換え
ないための非書換え電圧Ｇの波形である。
加され、選択電圧Ａが印加されている走査電極Ｌ上の画
素の表示状態を「暗」の輝度状態に書き換えるための書
換え暗電圧Ｃの波形であり、図10 (４) に示す波形は、
信号電極Ｓへ印加され、選択電圧Ａが印加されている走
査電極Ｌ上の画素の表示状態を「明」の輝度状態に書き
換えるための書換え明電圧Ｄの波形であり、図10 (５)
に示す波形は、信号電極Ｓへ印加され、選択電圧Ａが印
加されている走査電極Ｌ上の画素の表示状態を書き換え
ないための非書換え電圧Ｇの波形である。
【００１１】図10の (６) 〜 (11) は画素Ａｉｊにかか
る実効電圧の波形を示し、そのうち、図10 (６) の波形
Ａ−Ｃは、走査電極Ｌｉへ選択電圧Ａが印加され、信号
電極Ｓｊへ書換え暗電圧Ｃが印加されたときに画素Ａｉ
ｊへかかる電圧波形を示し、図10 (７) の波形Ａ−Ｄ
は、走査電極Ｌｉへ選択電圧Ａが印加され、信号電極Ｓ
ｊへ書換え明電圧Ｄが印加されたときに画素Ａｉｊへか
かる電圧波形を示し、図10 (８) の波形Ａ−Ｇは、走査
電極Ｌｉへ選択電圧Ａが印加され、信号電極Ｓｊへ非書
換え電圧Ｇが印加されたとき画素Ａｉｊへかかる電圧波
形を示し、図10 (９) の波形Ｂ−Ｃは、走査電極Ｌｉへ
非選択電圧Ｂが印加され、信号電極Ｓｊへ書換え暗電圧
Ｃが印加されたとき画素Ａｉｊへかかる電圧波形を示
し、図10 (10) の波形Ｂ−Ｄは、走査電極Ｌｉへ非選択
電圧Ｂが印加され、信号電極Ｓｊへ書換え明電圧Ｄが印
加されたとき画素Ａｉｊへかかる電圧波形を示し、図10
(11)の波形Ｂ−Ｇは、走査電極Ｌｉへ非選択電圧Ｂが
印加され、信号電極Ｓｊへ非書換え電圧Ｇが印加された
とき画素Ａｉｊへかかる電圧波形を示している。
る実効電圧の波形を示し、そのうち、図10 (６) の波形
Ａ−Ｃは、走査電極Ｌｉへ選択電圧Ａが印加され、信号
電極Ｓｊへ書換え暗電圧Ｃが印加されたときに画素Ａｉ
ｊへかかる電圧波形を示し、図10 (７) の波形Ａ−Ｄ
は、走査電極Ｌｉへ選択電圧Ａが印加され、信号電極Ｓ
ｊへ書換え明電圧Ｄが印加されたときに画素Ａｉｊへか
かる電圧波形を示し、図10 (８) の波形Ａ−Ｇは、走査
電極Ｌｉへ選択電圧Ａが印加され、信号電極Ｓｊへ非書
換え電圧Ｇが印加されたとき画素Ａｉｊへかかる電圧波
形を示し、図10 (９) の波形Ｂ−Ｃは、走査電極Ｌｉへ
非選択電圧Ｂが印加され、信号電極Ｓｊへ書換え暗電圧
Ｃが印加されたとき画素Ａｉｊへかかる電圧波形を示
し、図10 (10) の波形Ｂ−Ｄは、走査電極Ｌｉへ非選択
電圧Ｂが印加され、信号電極Ｓｊへ書換え明電圧Ｄが印
加されたとき画素Ａｉｊへかかる電圧波形を示し、図10
(11)の波形Ｂ−Ｇは、走査電極Ｌｉへ非選択電圧Ｂが
印加され、信号電極Ｓｊへ非書換え電圧Ｇが印加された
とき画素Ａｉｊへかかる電圧波形を示している。
【００１２】上記駆動方法によって図32のＦＬＣＤ27の
画素Ａｉｊの表示状態が書換えられる場合、走査電極Ｌ
ｉへは図10（１）の選択電圧Ａが印加され、残りの全部
の走査電極Ｌｋ（ｋ≠ｉ、ｋ＝０〜８）へは図10 (２)
に示す非選択電圧Ｂが印加され、画素Ａｉｊが「暗」の
表示状態に書換えられるときには信号電極Ｓｊへ図10
(３) に示す書換え暗電圧Ｃが印加され、画素Ａｉｊが
「明」の表示状態に書換えられるときには信号電極Ｓｊ
へ図10 (４) に示す書換え明電圧Ｄが印加され、また、
画素Ａｉｊの前のフレームでの「明」の表示状態あるい
は「暗」の表示状態がそのまま維持されればよいときに
は、信号電極Ｓｊへ図10 (５) に示す非書換え電圧Ｇが
印加される。
画素Ａｉｊの表示状態が書換えられる場合、走査電極Ｌ
ｉへは図10（１）の選択電圧Ａが印加され、残りの全部
の走査電極Ｌｋ（ｋ≠ｉ、ｋ＝０〜８）へは図10 (２)
に示す非選択電圧Ｂが印加され、画素Ａｉｊが「暗」の
表示状態に書換えられるときには信号電極Ｓｊへ図10
(３) に示す書換え暗電圧Ｃが印加され、画素Ａｉｊが
「明」の表示状態に書換えられるときには信号電極Ｓｊ
へ図10 (４) に示す書換え明電圧Ｄが印加され、また、
画素Ａｉｊの前のフレームでの「明」の表示状態あるい
は「暗」の表示状態がそのまま維持されればよいときに
は、信号電極Ｓｊへ図10 (５) に示す非書換え電圧Ｇが
印加される。
【００１３】例えば、図32のＦＬＣＤ27において、斜線
を施して示す「暗」の表示状態の各画素Ａｉｊによって
画面に「Ａ」の文字が表示されている状態に、図５に示
すように「Ｅ」の文字を表示するための信号がパーソナ
ルコンピュータ２からコントロール回路25へ入力された
場合、「明」の表示状態から「暗」の表示状態に書換え
られる画素Ａｉｊを書換え暗電圧Ｃに対応付けて符号Ｃ
で表し、「暗」の表示状態から「明」の表示状態に書換
えられる画素Ａｉｊを書換え明電圧Ｄに対応付けて符号
Ｄで表し、「暗」の表示状態のままである画素Ａｉｊを
符号Ｈで示し、「明」の表示状態のままである画素Ａｉ
ｊを符号を付けずに表すと、画面全体の変移状態は図33
に示すようになる。
を施して示す「暗」の表示状態の各画素Ａｉｊによって
画面に「Ａ」の文字が表示されている状態に、図５に示
すように「Ｅ」の文字を表示するための信号がパーソナ
ルコンピュータ２からコントロール回路25へ入力された
場合、「明」の表示状態から「暗」の表示状態に書換え
られる画素Ａｉｊを書換え暗電圧Ｃに対応付けて符号Ｃ
で表し、「暗」の表示状態から「明」の表示状態に書換
えられる画素Ａｉｊを書換え明電圧Ｄに対応付けて符号
Ｄで表し、「暗」の表示状態のままである画素Ａｉｊを
符号Ｈで示し、「明」の表示状態のままである画素Ａｉ
ｊを符号を付けずに表すと、画面全体の変移状態は図33
に示すようになる。
【００１４】上記駆動方法では、走査電極Ｌ０〜Ｌ８の
順に選択電圧Ａを印加し、信号電極Ｓ０〜Ｓ７へは、図
33に示す記号Ｃの位置に対応して書換え暗電圧Ｃを、記
号Ｄの位置に対応して書換え明電圧Ｄを、記号Ｈ及び無
記号の位置に対応して非書換え電圧Ｇを、それぞれ印加
する。例えば、走査電極Ｌ２へ選択電圧Ａを印加してい
る時には、信号電極Ｓ１，Ｓ５へは書換え暗電圧Ｃを、
他の信号電極へは非書換え電圧Ｇを印加し、走査電極Ｌ
３へ選択電圧Ａを印加している時には、信号電極Ｓ５へ
は書換え明電圧Ｄを、他の信号電極へは非書換え電圧Ｇ
を印加する。
順に選択電圧Ａを印加し、信号電極Ｓ０〜Ｓ７へは、図
33に示す記号Ｃの位置に対応して書換え暗電圧Ｃを、記
号Ｄの位置に対応して書換え明電圧Ｄを、記号Ｈ及び無
記号の位置に対応して非書換え電圧Ｇを、それぞれ印加
する。例えば、走査電極Ｌ２へ選択電圧Ａを印加してい
る時には、信号電極Ｓ１，Ｓ５へは書換え暗電圧Ｃを、
他の信号電極へは非書換え電圧Ｇを印加し、走査電極Ｌ
３へ選択電圧Ａを印加している時には、信号電極Ｓ５へ
は書換え明電圧Ｄを、他の信号電極へは非書換え電圧Ｇ
を印加する。
【００１５】この様にすると、図33で記号Ｈ及び無記号
で示す画素には、図10の (８) に示す電圧と (９) 〜
(11) に示す電圧しか印加されず、両者の電圧が画素に
与える光学的影響にそれほど差がないので、ある走査電
極Ｌｉに選択電圧Ａが印加されてから次に同じ走査電極
に選択電圧Ａが印加されるまでの時間、つまり１フレー
ム周期が33.3ｍｓ（30Ｈｚ相当）より長い低速駆動の場
合でも、フリッカを感じることのない表示が可能とな
る。
で示す画素には、図10の (８) に示す電圧と (９) 〜
(11) に示す電圧しか印加されず、両者の電圧が画素に
与える光学的影響にそれほど差がないので、ある走査電
極Ｌｉに選択電圧Ａが印加されてから次に同じ走査電極
に選択電圧Ａが印加されるまでの時間、つまり１フレー
ム周期が33.3ｍｓ（30Ｈｚ相当）より長い低速駆動の場
合でも、フリッカを感じることのない表示が可能とな
る。
【００１６】しかし、ＦＬＣパネルでは完全な双安定な
メモリ状態を得るのは極めて困難であり、通常パネルの
表示領域内でも場所によって暗のメモリ状態が安定な領
域と、明のメモリ状態が安定な領域が混在しており、こ
の配向状態を制御せずＦＬＣパネルの走査電極へ選択電
圧を印加した時に、信号電極へ書換え暗または明電圧を
印加せず非書換え電圧だけを印加し続けていると、画素
は各々が安定なメモリ状態になってしまい、何を表示し
ているか判らなくなるという問題があった。
メモリ状態を得るのは極めて困難であり、通常パネルの
表示領域内でも場所によって暗のメモリ状態が安定な領
域と、明のメモリ状態が安定な領域が混在しており、こ
の配向状態を制御せずＦＬＣパネルの走査電極へ選択電
圧を印加した時に、信号電極へ書換え暗または明電圧を
印加せず非書換え電圧だけを印加し続けていると、画素
は各々が安定なメモリ状態になってしまい、何を表示し
ているか判らなくなるという問題があった。
【００１７】一方で、特開昭63−298286号公報では、全
ての走査電極を例えば隣接する４本の走査電極単位に等
分し、第一のフィールドでその４本の走査電極群のうち
第一の走査電極達へ選択電圧を印加し、第二のフィール
ドでその４本の走査電極群のうち第二の走査電極達へ選
択電圧を印加し、第三のフィールドでその４本の走査電
極群のうち第三の走査電極達へ選択電圧を印加し、第四
のフィールドでその４本の走査電極群のうち最後の走査
電極達へ選択電圧を印加する４：１の飛び越し走査をし
て、そのフィールド周波数を30Ｈｚ以上にすればフリッ
カの目立たない表示が得られる事が示されている。
ての走査電極を例えば隣接する４本の走査電極単位に等
分し、第一のフィールドでその４本の走査電極群のうち
第一の走査電極達へ選択電圧を印加し、第二のフィール
ドでその４本の走査電極群のうち第二の走査電極達へ選
択電圧を印加し、第三のフィールドでその４本の走査電
極群のうち第三の走査電極達へ選択電圧を印加し、第四
のフィールドでその４本の走査電極群のうち最後の走査
電極達へ選択電圧を印加する４：１の飛び越し走査をし
て、そのフィールド周波数を30Ｈｚ以上にすればフリッ
カの目立たない表示が得られる事が示されている。
【００１８】しかし、このＮ：１の飛び越し走査で表示
を書き換える駆動方法では、僅かな表示を書き換えるに
もＮフィールド即ち１フレームかかるという問題があっ
た。そこでＮ：１の飛び越し走査によって、一定本数の
走査電極に選択電圧を印加する毎に、前述した特開昭64
-59389号公報による駆動方法（以下、この駆動方法を図
10の駆動方法という）で、表示に変化のあった画素を含
む一定本数の走査電極へ選択電圧を印加し走査電極上の
画素を書き換えれば、フリッカが目立たず表示内容の変
化の速いＦＬＣＤが得られる事が容易に予想される。
を書き換える駆動方法では、僅かな表示を書き換えるに
もＮフィールド即ち１フレームかかるという問題があっ
た。そこでＮ：１の飛び越し走査によって、一定本数の
走査電極に選択電圧を印加する毎に、前述した特開昭64
-59389号公報による駆動方法（以下、この駆動方法を図
10の駆動方法という）で、表示に変化のあった画素を含
む一定本数の走査電極へ選択電圧を印加し走査電極上の
画素を書き換えれば、フリッカが目立たず表示内容の変
化の速いＦＬＣＤが得られる事が容易に予想される。
【００１９】しかし、図10の駆動方法で画素を書き換え
る前に、Ｎ：１の飛び越し走査によって画素を書き換え
られては、表示内容が数本おきに変化する事になり好ま
しくない。これを避けるためには、Ｎ：１の飛び越し走
査の駆動方法をする目的で走査電極へ選択電圧を印加し
たとき、その走査電極上の画素が次に図10の駆動方法に
より書き換えられる予定か否かによって、書き換えられ
る予定の画素なら、表示データに関係なく信号電極へ非
書換え電圧を印加し、書き換えられない予定の画素な
ら、表示データが暗のとき信号電極へ書換え暗電圧を印
加し、表示データが明のとき信号電極へ書換え明電圧を
印加するようにすればよい。
る前に、Ｎ：１の飛び越し走査によって画素を書き換え
られては、表示内容が数本おきに変化する事になり好ま
しくない。これを避けるためには、Ｎ：１の飛び越し走
査の駆動方法をする目的で走査電極へ選択電圧を印加し
たとき、その走査電極上の画素が次に図10の駆動方法に
より書き換えられる予定か否かによって、書き換えられ
る予定の画素なら、表示データに関係なく信号電極へ非
書換え電圧を印加し、書き換えられない予定の画素な
ら、表示データが暗のとき信号電極へ書換え暗電圧を印
加し、表示データが明のとき信号電極へ書換え明電圧を
印加するようにすればよい。
【００２０】
【発明が解決しようとする課題】しかしながら、このよ
うに書き換え予定のある走査電極だけを選択して画素を
書き換えるようにした表示制御装置では、次にどの走査
電極を図10の駆動方法で書き換えるべきかを知るための
データと、その走査電極を図10の駆動方法で書き換え終
わったかを知るためのデータとの区別が十分でなく、そ
のため走査電極の書き換えを終わる前に再びその走査電
極に入力があると、その画素を書き換える予定が消され
たり、逆にその走査電極を書き換え終わったのにその画
素を書き換える予定がなかなか消えなかったりした。
うに書き換え予定のある走査電極だけを選択して画素を
書き換えるようにした表示制御装置では、次にどの走査
電極を図10の駆動方法で書き換えるべきかを知るための
データと、その走査電極を図10の駆動方法で書き換え終
わったかを知るためのデータとの区別が十分でなく、そ
のため走査電極の書き換えを終わる前に再びその走査電
極に入力があると、その画素を書き換える予定が消され
たり、逆にその走査電極を書き換え終わったのにその画
素を書き換える予定がなかなか消えなかったりした。
【００２１】本発明はこの様な問題点に対してなされた
ものであり、書き換えるべき走査電極を知るためのメモ
リとその走査電極の書き換えの終了を知るためのメモリ
との２つのメモリを持ち、書き換え予定のある走査電極
だけを選択して画素を書き換えるようにした上述の表示
制御方法を実現するのに適した表示制御装置を提供する
ことを目的としている。
ものであり、書き換えるべき走査電極を知るためのメモ
リとその走査電極の書き換えの終了を知るためのメモリ
との２つのメモリを持ち、書き換え予定のある走査電極
だけを選択して画素を書き換えるようにした上述の表示
制御方法を実現するのに適した表示制御装置を提供する
ことを目的としている。
【００２２】
【課題を解決するための手段】この発明は、互いに交差
する方向に配列した複数の走査電極と信号電極との間に
液晶を介在させ、走査電極と信号電極が交差する領域を
画素とし、この画素の状態を変化させることによって各
種の内容を表示する液晶パネルにおいて、画素の状態を
１画素毎に表示データとして記憶する表示データ記憶手
段と、画素に表示させるべき状態と既に表示させた状態
とに変化があるか否かを複数の画素群毎に同異データと
して記憶する同異データ記憶手段と、画素に表示させる
べき状態と既に表示させた状態とに変化があるか否かを
複数の走査電極群毎に識別データとして記憶する識別デ
ータ記憶手段とを備え、識別データ記憶手段は、次にど
の走査電極群を選択すべきかを知るためのデータ選択用
記憶部と、対応する画素の同異データを消去してよいか
否かを知るためのデータ消去用記憶部からなり、データ
選択用記憶部とデータ消去用記憶部は、対応する画素の
状態が変化する毎に表示に変化がある旨の記憶内容に書
換えられ、その後、データ選択用記憶部は、対応する走
査電極群が読み出し開始される時に表示に変化がない旨
の記憶内容に書換えられ、データ消去用記憶部は、対応
する走査電極群の読み出し終了した時にデータ選択用記
憶部と同じ記憶内容に書換えられることを特徴とする液
晶パネルの表示制御装置である。
する方向に配列した複数の走査電極と信号電極との間に
液晶を介在させ、走査電極と信号電極が交差する領域を
画素とし、この画素の状態を変化させることによって各
種の内容を表示する液晶パネルにおいて、画素の状態を
１画素毎に表示データとして記憶する表示データ記憶手
段と、画素に表示させるべき状態と既に表示させた状態
とに変化があるか否かを複数の画素群毎に同異データと
して記憶する同異データ記憶手段と、画素に表示させる
べき状態と既に表示させた状態とに変化があるか否かを
複数の走査電極群毎に識別データとして記憶する識別デ
ータ記憶手段とを備え、識別データ記憶手段は、次にど
の走査電極群を選択すべきかを知るためのデータ選択用
記憶部と、対応する画素の同異データを消去してよいか
否かを知るためのデータ消去用記憶部からなり、データ
選択用記憶部とデータ消去用記憶部は、対応する画素の
状態が変化する毎に表示に変化がある旨の記憶内容に書
換えられ、その後、データ選択用記憶部は、対応する走
査電極群が読み出し開始される時に表示に変化がない旨
の記憶内容に書換えられ、データ消去用記憶部は、対応
する走査電極群の読み出し終了した時にデータ選択用記
憶部と同じ記憶内容に書換えられることを特徴とする液
晶パネルの表示制御装置である。
【００２３】
【作用】この発明によれば、ある走査電極群が選択され
る時に、対応するデータ選択用記憶部の識別データが
「表示に変化無し」の記憶内容に書換えられてから、デ
ータ消去用記憶部がデータ選択用記憶部と同じ記憶内容
に書換えられるまでの間に、その走査電極群に対応する
入力データが再び送られてきた時には、 （１）その入力データに変化したデータが含まれていた
場合、データ選択用記憶部とデータ消去用記憶部との２
つの識別データは「表示に変化有り」の記憶内容に書換
えられ、その走査電極群の選択が終了しても、データ消
去用記憶部の識別データは「表示に変化無し」の記憶内
容に書換えられることはない。
る時に、対応するデータ選択用記憶部の識別データが
「表示に変化無し」の記憶内容に書換えられてから、デ
ータ消去用記憶部がデータ選択用記憶部と同じ記憶内容
に書換えられるまでの間に、その走査電極群に対応する
入力データが再び送られてきた時には、 （１）その入力データに変化したデータが含まれていた
場合、データ選択用記憶部とデータ消去用記憶部との２
つの識別データは「表示に変化有り」の記憶内容に書換
えられ、その走査電極群の選択が終了しても、データ消
去用記憶部の識別データは「表示に変化無し」の記憶内
容に書換えられることはない。
【００２４】（２）その入力データに変化したデータが
含まれていない場合、データ選択用記憶部とデータ消去
用記憶部との２つの識別データの記憶内容は変化せず、
その走査電極群の選択が終了したら、データ消去用記憶
部の識別データは「表示に変化無し」の記憶内容に書換
えられる。
含まれていない場合、データ選択用記憶部とデータ消去
用記憶部との２つの識別データの記憶内容は変化せず、
その走査電極群の選択が終了したら、データ消去用記憶
部の識別データは「表示に変化無し」の記憶内容に書換
えられる。
【００２５】次に、その走査電極に対応する入力データ
が再び送られてきた時、 （１）データ消去用記憶部の識別データが「表示に変化
有り」の記憶内容であれば、記録されている同異データ
と新たな同異データがまとめて（とちらかのデータが
「表示に変化有り」なら「表示に変化有り」のデータ
が）記録される。
が再び送られてきた時、 （１）データ消去用記憶部の識別データが「表示に変化
有り」の記憶内容であれば、記録されている同異データ
と新たな同異データがまとめて（とちらかのデータが
「表示に変化有り」なら「表示に変化有り」のデータ
が）記録される。
【００２６】（２）データ消去用記憶部の識別データが
「表示に変化無し」の記憶内容であれば、記憶されてい
る同異データは消され、新たな同異データが記憶され
る。
「表示に変化無し」の記憶内容であれば、記憶されてい
る同異データは消され、新たな同異データが記憶され
る。
【００２７】これで、ある走査電極群に含まれる同異デ
ータは、その走査電極群の同異データが完全に読み出し
終わるまでは消される事はない。また、その走査電極群
の同異データが完全に読み出し終われば、次にその走査
電極群の変化しないデータが入力された時、その走査電
極群に含まれる同異データは消される。
ータは、その走査電極群の同異データが完全に読み出し
終わるまでは消される事はない。また、その走査電極群
の同異データが完全に読み出し終われば、次にその走査
電極群の変化しないデータが入力された時、その走査電
極群に含まれる同異データは消される。
【００２８】
【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。なお、これによってこの発明が限定される
ものではない。
を詳述する。なお、これによってこの発明が限定される
ものではない。
【００２９】図２は本実施例で使われるＦＬＣパネル１
の概略的な構成を示す断面図であり、走査電極Ｌ及び信
号電極Ｓが各16本になった以外は図31のＦＬＣパネル26
と変わらないのでその説明はここでは省略する。なお、
本実施例のＦＬＣパネル１では配向膜としてポリイミド
をラビング処理して用いており、強誘電性液晶としてメ
ルク社製のＺＬＩ−4237／000 が用いられている。
の概略的な構成を示す断面図であり、走査電極Ｌ及び信
号電極Ｓが各16本になった以外は図31のＦＬＣパネル26
と変わらないのでその説明はここでは省略する。なお、
本実施例のＦＬＣパネル１では配向膜としてポリイミド
をラビング処理して用いており、強誘電性液晶としてメ
ルク社製のＺＬＩ−4237／000 が用いられている。
【００３０】図３は上述した16×16の単純マトリックス
構成のＦＬＣパネル１の走査電極Ｌに走査側駆動回路11
が接続され、信号電極Ｓに信号側駆動回路12が接続され
たＦＬＣＤ４の構成を示す平面図である。走査電極Ｌの
各々は符号Ｌに添字ｉ（ｉ＝０〜Ｆ）を付加して区別
し、信号電極Ｓの各々は符号ｊ（ｊ＝０〜Ｆ）を付加し
て区別している。
構成のＦＬＣパネル１の走査電極Ｌに走査側駆動回路11
が接続され、信号電極Ｓに信号側駆動回路12が接続され
たＦＬＣＤ４の構成を示す平面図である。走査電極Ｌの
各々は符号Ｌに添字ｉ（ｉ＝０〜Ｆ）を付加して区別
し、信号電極Ｓの各々は符号ｊ（ｊ＝０〜Ｆ）を付加し
て区別している。
【００３１】図１は上述のＦＬＣＤ４を用いた表示シス
テムの構成を概略的に示すブロック図である。この表示
システムの構成は、基本的には図30に示した従来の表示
システムと同じであり、画像表示に必要な情報をパーソ
ナルコンピュータ２からＣＲＴディスプレイ３へ出力さ
れている従来例と同じ図４のデジタル信号から得、この
デジタル信号を表示制御装置13でＦＬＣＤ４で画像表示
をさせるための信号に変換し、この変換信号によってＦ
ＬＣＤ４で画像表示が行われる。
テムの構成を概略的に示すブロック図である。この表示
システムの構成は、基本的には図30に示した従来の表示
システムと同じであり、画像表示に必要な情報をパーソ
ナルコンピュータ２からＣＲＴディスプレイ３へ出力さ
れている従来例と同じ図４のデジタル信号から得、この
デジタル信号を表示制御装置13でＦＬＣＤ４で画像表示
をさせるための信号に変換し、この変換信号によってＦ
ＬＣＤ４で画像表示が行われる。
【００３２】図５及び図６は、図４の (３) 及び (５)
に示すこのデジタル信号の表示データＤａｔａをマトリ
ックス状にして示したデータ図である。ところで、この
デジタル信号は９×８画素分しかないが、図３で示した
ＦＬＣパネル１の16×16画素全部でデータを表示でき
る。その理由は、ＦＬＣパネル１の16×16画素は走査電
極Ｌ０〜Ｌ７と信号電極Ｓ０〜Ｓ７からなる表示部分０
と、走査電極Ｌ０〜Ｌ７と信号電極Ｓ８〜ＳＦからなる
表示部分１と、走査電極Ｌ８〜ＬＦと信号電極Ｓ０〜Ｓ
７からなる表示部分２と、走査電極Ｌ８〜ＬＦと信号電
極Ｓ８〜ＳＦからなる表示部分３との４つの表示部分に
仮想的に分割され、図５及び図６に示すように、入力さ
れる９×８画素分のデジタル信号の第０番目の水平走査
区分のデータで、それに続く第１〜第８番目の水平走査
区分のデータが前記表示部分０〜３のどれに対応するか
を指示されているからである。
に示すこのデジタル信号の表示データＤａｔａをマトリ
ックス状にして示したデータ図である。ところで、この
デジタル信号は９×８画素分しかないが、図３で示した
ＦＬＣパネル１の16×16画素全部でデータを表示でき
る。その理由は、ＦＬＣパネル１の16×16画素は走査電
極Ｌ０〜Ｌ７と信号電極Ｓ０〜Ｓ７からなる表示部分０
と、走査電極Ｌ０〜Ｌ７と信号電極Ｓ８〜ＳＦからなる
表示部分１と、走査電極Ｌ８〜ＬＦと信号電極Ｓ０〜Ｓ
７からなる表示部分２と、走査電極Ｌ８〜ＬＦと信号電
極Ｓ８〜ＳＦからなる表示部分３との４つの表示部分に
仮想的に分割され、図５及び図６に示すように、入力さ
れる９×８画素分のデジタル信号の第０番目の水平走査
区分のデータで、それに続く第１〜第８番目の水平走査
区分のデータが前記表示部分０〜３のどれに対応するか
を指示されているからである。
【００３３】即ち、図５及び図６に従って説明すれば、
第０番目の水平走査区分の第３データが「明」（斜線が
ないデータ）で第７データが「明」なら（図５はこれに
相当する）次に続く第１〜第８番目の水平走査区分のデ
ータは表示部分０に対応し、第０番目の水平走査区分の
第３データが「明」で第７データが「暗」（斜線がある
データ）なら次に続く第１〜第８番目の水平走査区分の
データは表示部分１に対応し、第０番目の水平走査区分
の第３データが「暗」で第７データが「明」なら（図６
はこれに相当する）次に続く第１〜第８番目の水平走査
区分のデータは表示部分２に対応し、第０番目の水平走
査区分の第３データが「暗」で第７データが「暗」なら
次に続く第１〜第８番目の水平走査区分のデータは表示
部分３に対応する。
第０番目の水平走査区分の第３データが「明」（斜線が
ないデータ）で第７データが「明」なら（図５はこれに
相当する）次に続く第１〜第８番目の水平走査区分のデ
ータは表示部分０に対応し、第０番目の水平走査区分の
第３データが「明」で第７データが「暗」（斜線がある
データ）なら次に続く第１〜第８番目の水平走査区分の
データは表示部分１に対応し、第０番目の水平走査区分
の第３データが「暗」で第７データが「明」なら（図６
はこれに相当する）次に続く第１〜第８番目の水平走査
区分のデータは表示部分２に対応し、第０番目の水平走
査区分の第３データが「暗」で第７データが「暗」なら
次に続く第１〜第８番目の水平走査区分のデータは表示
部分３に対応する。
【００３４】図７は上述の規則に従って上記９×８のデ
ジタル信号から次にＦＬＣパネル１に表示させるべき表
示データＤＡを記録するための表示メモリの内容を、Ｆ
ＬＣパネル１の１画素１画素に対応して16×16のマトリ
ックス状に示したデータ図である。
ジタル信号から次にＦＬＣパネル１に表示させるべき表
示データＤＡを記録するための表示メモリの内容を、Ｆ
ＬＣパネル１の１画素１画素に対応して16×16のマトリ
ックス状に示したデータ図である。
【００３５】上記表示メモリには、既にＦＬＣＤ４に表
示されている図３に示す「ＡＢＣＤ」のデータが16×16
のマトリックス状に記録されていたが、図５に示す表示
データＤａｔａ「Ｅ」が表示制御装置13へ入力されたこ
とによって、図７に示す「ＥＢＣＤ」のデータが記録さ
れる。この時の表示メモリのデータの変化をＦＬＣパネ
ル１の１画素１画素に対応して16×16のマトリックス状
に示すと（斜線を施して示したデータが変化したデータ
である。）図８のようになる。
示されている図３に示す「ＡＢＣＤ」のデータが16×16
のマトリックス状に記録されていたが、図５に示す表示
データＤａｔａ「Ｅ」が表示制御装置13へ入力されたこ
とによって、図７に示す「ＥＢＣＤ」のデータが記録さ
れる。この時の表示メモリのデータの変化をＦＬＣパネ
ル１の１画素１画素に対応して16×16のマトリックス状
に示すと（斜線を施して示したデータが変化したデータ
である。）図８のようになる。
【００３６】本実施例では、上述の表示メモリのデータ
の変化はＦＬＣＤ４の４画素毎にまとめて（１画素でも
違いがあれば違いがあると）同異メモリへ記録される。
即ち図８の表示メモリのデータの変化は、ＦＬＣパネル
１の画素Ａ00・Ａ01・Ａ10・Ａ11, 画素Ａ02・Ａ03・Ａ
12・Ａ13, ・・・, 画素ＡEE・ＡEF・ＡFE・ＡFFに対応
して４画素毎にまとめられ、同異データＤＦとして図11
の同異メモリのアドレスＡｘ＝00,01,・・・,77 へ記録
される（斜線を施して示したデータが違いがあったデー
タである）。また、上述の表示メモリのデータの変化は
ＦＬＣＤ４の４走査電極毎にまとめて（１画素でも違い
があれば違いがあると）識別メモリへ記録される。即ち
図８の表示メモリのデータの変化は、ＦＬＣパネル１の
走査電極L0〜L3，L4〜L7，L8〜LB，LC〜LFに対応して、
図９の識別メモリのアドレスＡｘ＝０，１, ２, ３のデ
ータ消去用識別データＧＤＦＩ（図９でＩとある側）と
データ選択用識別データＧＤＦＯ（図９でＯとある側）
へ記録される。
の変化はＦＬＣＤ４の４画素毎にまとめて（１画素でも
違いがあれば違いがあると）同異メモリへ記録される。
即ち図８の表示メモリのデータの変化は、ＦＬＣパネル
１の画素Ａ00・Ａ01・Ａ10・Ａ11, 画素Ａ02・Ａ03・Ａ
12・Ａ13, ・・・, 画素ＡEE・ＡEF・ＡFE・ＡFFに対応
して４画素毎にまとめられ、同異データＤＦとして図11
の同異メモリのアドレスＡｘ＝00,01,・・・,77 へ記録
される（斜線を施して示したデータが違いがあったデー
タである）。また、上述の表示メモリのデータの変化は
ＦＬＣＤ４の４走査電極毎にまとめて（１画素でも違い
があれば違いがあると）識別メモリへ記録される。即ち
図８の表示メモリのデータの変化は、ＦＬＣパネル１の
走査電極L0〜L3，L4〜L7，L8〜LB，LC〜LFに対応して、
図９の識別メモリのアドレスＡｘ＝０，１, ２, ３のデ
ータ消去用識別データＧＤＦＩ（図９でＩとある側）と
データ選択用識別データＧＤＦＯ（図９でＯとある側）
へ記録される。
【００３７】図12及び図13は表示制御装置13の構成を概
略的に示すブロック図である。この表示制御装置13は、
パーソナルコンピュータ２からのデジタル信号Ｄａｔａ
・同期信号ＨＤ・ＶＤを受け、それを必要な回路へ入力
データＤｉｎ・同期信号ＩＶＤ・ＩＨＤとして分配する
インタフェース回路14と、上記ＦＬＣパネル１へ次に表
示させるべき表示データＤＡを記録している表示メモリ
回路15と、その表示メモリ回路15のデータの変化ＩＤＦ
を４画素毎にまとめ同異データＤＦとして記録している
同異メモリ回路17と、その表示メモリ回路15のデータの
変化ＩＤＦを４走査電極毎にまとめて識別データＩＧＤ
Ｆ・ＯＧＤＦとして記録している識別メモリ回路16と、
これら３つのメモリ回路15,16,17へ入力データを書き込
むアドレスＩＡＣｘ・ＩＡＳｘを制御する入力制御回路
18と、これら３つのメモリ回路15,16,17からＦＬＣＤ４
へ出力すべきデータのアドレスＯＡＣｘ・ＯＡＳｘ・Ｏ
ＡＧｘを制御する出力制御回路19及びアドレス回路20
と、表示データＤＡと同異データＤＦと駆動モードＨ／
Ｒ−と電圧モードＥ−／Ｗと状態データＤＧＤＦ・ＲＧ
ＤＦとアドレスＯＡＣｘを受け、ＦＬＣＤ４を構成する
走査側駆動回路11及び信号側駆動回路12の動作を制御す
る駆動制御回路21より構成される。
略的に示すブロック図である。この表示制御装置13は、
パーソナルコンピュータ２からのデジタル信号Ｄａｔａ
・同期信号ＨＤ・ＶＤを受け、それを必要な回路へ入力
データＤｉｎ・同期信号ＩＶＤ・ＩＨＤとして分配する
インタフェース回路14と、上記ＦＬＣパネル１へ次に表
示させるべき表示データＤＡを記録している表示メモリ
回路15と、その表示メモリ回路15のデータの変化ＩＤＦ
を４画素毎にまとめ同異データＤＦとして記録している
同異メモリ回路17と、その表示メモリ回路15のデータの
変化ＩＤＦを４走査電極毎にまとめて識別データＩＧＤ
Ｆ・ＯＧＤＦとして記録している識別メモリ回路16と、
これら３つのメモリ回路15,16,17へ入力データを書き込
むアドレスＩＡＣｘ・ＩＡＳｘを制御する入力制御回路
18と、これら３つのメモリ回路15,16,17からＦＬＣＤ４
へ出力すべきデータのアドレスＯＡＣｘ・ＯＡＳｘ・Ｏ
ＡＧｘを制御する出力制御回路19及びアドレス回路20
と、表示データＤＡと同異データＤＦと駆動モードＨ／
Ｒ−と電圧モードＥ−／Ｗと状態データＤＧＤＦ・ＲＧ
ＤＦとアドレスＯＡＣｘを受け、ＦＬＣＤ４を構成する
走査側駆動回路11及び信号側駆動回路12の動作を制御す
る駆動制御回路21より構成される。
【００３８】以下、表示メモリ回路15に図３の「ＡＢＣ
Ｄ」の表示状態が記録されている時にパーソナルコンピ
ュータ２から図５に示すデジタル信号Ｄａｔａと図４に
示す同期信号ＨＤ・ＶＤとクロックＣＬＫがインタフェ
ース回路14へ入力されたものとする。また、飛び越し走
査は４：１で走査電極Ｌ０, Ｌ４, Ｌ８, ＬＣ、Ｌ１,
Ｌ５, Ｌ９, ＬＤ、Ｌ２, Ｌ６, ＬＡ, ＬＥ、Ｌ３, Ｌ
７, ＬＢ, ＬＦの順に行い、１本の走査電極へＮ：１の
飛び越し走査の駆動方法で選択電圧を印加したら、２本
の走査電極へ特開昭64-59389号公報による駆動方法（以
下、この駆動方法を図10の駆動方法という）で選択電圧
を印加するものとして、表示制御回路13の動作を説明す
る。
Ｄ」の表示状態が記録されている時にパーソナルコンピ
ュータ２から図５に示すデジタル信号Ｄａｔａと図４に
示す同期信号ＨＤ・ＶＤとクロックＣＬＫがインタフェ
ース回路14へ入力されたものとする。また、飛び越し走
査は４：１で走査電極Ｌ０, Ｌ４, Ｌ８, ＬＣ、Ｌ１,
Ｌ５, Ｌ９, ＬＤ、Ｌ２, Ｌ６, ＬＡ, ＬＥ、Ｌ３, Ｌ
７, ＬＢ, ＬＦの順に行い、１本の走査電極へＮ：１の
飛び越し走査の駆動方法で選択電圧を印加したら、２本
の走査電極へ特開昭64-59389号公報による駆動方法（以
下、この駆動方法を図10の駆動方法という）で選択電圧
を印加するものとして、表示制御回路13の動作を説明す
る。
【００３９】なお、インタフェース回路14からは、入力
データＤｉｎと同期信号ＩＨＤ・ＩＶＤとクロックＩＣ
Ｋが入力制御回路18へ出力される。
データＤｉｎと同期信号ＩＨＤ・ＩＶＤとクロックＩＣ
Ｋが入力制御回路18へ出力される。
【００４０】図14は入力側の動作を説明するためのもの
であり、図14において、（１）は表示メモリ回路15へ入
力される入力データＤｉｎであり、 (２) はそのデータ
Ｄｉｎが表示メモリ回路15で直／並列変換されたデータ
ＰＤｉｎであり、 (３) は表示メモリ回路15・識別メモ
リ回路16・同異メモリ回路17へ入力される入力行アドレ
スＩＡＣｘであり、 (４) は表示メモリ回路15・同異メ
モリ回路17へ入力される入力列アドレスＩＡＳｘであ
り、 (５) は表示メモリ回路15・識別メモリ回路16・同
異メモリ回路17へ入力される入力側の読み出し制御信号
ＩＲＥ−であり、(６) は制御信号ＩＲＥ−で表示メモ
リ回路15で読み出されたデータＩＲＤＡであり、 (７)
は表示メモリ回路15・識別メモリ回路16・同異メモリ回
路17へ入力される入力側の書込み制御信号ＩＷＥ−であ
り、 (８) はデータＰＤｉｎとデータＩＲＤＡの排他的
論理和（即ち両データの違い）であり、 (９) は識別メ
モリ回路16からデータ消去用識別データＧＤＦＩを読み
出す制御信号ＩＧＲＥ−であり、 (10) は読み出された
データ消去用識別データＩＧＤＦである。
であり、図14において、（１）は表示メモリ回路15へ入
力される入力データＤｉｎであり、 (２) はそのデータ
Ｄｉｎが表示メモリ回路15で直／並列変換されたデータ
ＰＤｉｎであり、 (３) は表示メモリ回路15・識別メモ
リ回路16・同異メモリ回路17へ入力される入力行アドレ
スＩＡＣｘであり、 (４) は表示メモリ回路15・同異メ
モリ回路17へ入力される入力列アドレスＩＡＳｘであ
り、 (５) は表示メモリ回路15・識別メモリ回路16・同
異メモリ回路17へ入力される入力側の読み出し制御信号
ＩＲＥ−であり、(６) は制御信号ＩＲＥ−で表示メモ
リ回路15で読み出されたデータＩＲＤＡであり、 (７)
は表示メモリ回路15・識別メモリ回路16・同異メモリ回
路17へ入力される入力側の書込み制御信号ＩＷＥ−であ
り、 (８) はデータＰＤｉｎとデータＩＲＤＡの排他的
論理和（即ち両データの違い）であり、 (９) は識別メ
モリ回路16からデータ消去用識別データＧＤＦＩを読み
出す制御信号ＩＧＲＥ−であり、 (10) は読み出された
データ消去用識別データＩＧＤＦである。
【００４１】入力制御回路18では、入力データＤｉｎの
第０の水平走査区分の第３データが「明」なので、続く
入力データＤｉｎの第１の水平走査区分がメモリの行ア
ドレスＡＣｘ＝０へ記録され、第２の水平走査区分がメ
モリの行アドレスＡＣｘ＝１へ記録され、以下同様に第
３〜第７の水平走査区分がメモリの対応行アドレスへ記
録され、さらに第８の水平走査区分がメモリの行アドレ
スＡＣｘ＝７へ記録されるように、アドレスＩＡＣｘが
表示メモリ回路15・識別メモリ回路16・同異メモリ回路
17へ出力される。また、入力データＤｉｎの第０の水平
走査区分の第７データが「明」なので、水平同期信号Ｉ
ＨＤに続く入力データＤｉｎの第０・第１データがメモ
リの列アドレスＡＳｘ＝０へ記録され、第２・第３デー
タがメモリの列アドレスＡＳｘ＝１へ記録され、第４・
第５データがメモリの列アドレスＡＳｘ＝２へ記録さ
れ、第６・第７データがメモリの列アドレスＡＳｘ＝３
へ記録されるように、アドレスＩＡＳｘが表示メモリ回
路15・同異メモリ回路17へ出力される。
第０の水平走査区分の第３データが「明」なので、続く
入力データＤｉｎの第１の水平走査区分がメモリの行ア
ドレスＡＣｘ＝０へ記録され、第２の水平走査区分がメ
モリの行アドレスＡＣｘ＝１へ記録され、以下同様に第
３〜第７の水平走査区分がメモリの対応行アドレスへ記
録され、さらに第８の水平走査区分がメモリの行アドレ
スＡＣｘ＝７へ記録されるように、アドレスＩＡＣｘが
表示メモリ回路15・識別メモリ回路16・同異メモリ回路
17へ出力される。また、入力データＤｉｎの第０の水平
走査区分の第７データが「明」なので、水平同期信号Ｉ
ＨＤに続く入力データＤｉｎの第０・第１データがメモ
リの列アドレスＡＳｘ＝０へ記録され、第２・第３デー
タがメモリの列アドレスＡＳｘ＝１へ記録され、第４・
第５データがメモリの列アドレスＡＳｘ＝２へ記録さ
れ、第６・第７データがメモリの列アドレスＡＳｘ＝３
へ記録されるように、アドレスＩＡＳｘが表示メモリ回
路15・同異メモリ回路17へ出力される。
【００４２】表示メモリ回路15では、制御信号ＩＲＥ−
によりメモリのアドレスＩＡＣｘ・アドレスＩＡＳｘで
指定されたアドレスから記憶されていたデータＩＲＤＡ
が読み出され、その後制御信号ＩＷＥ−により入力デー
タＤｉｎが並列化されたデータＰＤｉｎがメモリの同じ
アドレスへ記憶される。また、データＩＲＤＡとデータ
ＰＤｉｎの排他的論理和（データＩＲＤＡとデータＰＤ
ｉｎとの間で変化があったか）の論理和（並列化したデ
ータのどちらかでも変化が有れば変化が有ったと）ＩＤ
Ｆが識別メモリ回路16・同異メモリ回路17へ出力され
る。
によりメモリのアドレスＩＡＣｘ・アドレスＩＡＳｘで
指定されたアドレスから記憶されていたデータＩＲＤＡ
が読み出され、その後制御信号ＩＷＥ−により入力デー
タＤｉｎが並列化されたデータＰＤｉｎがメモリの同じ
アドレスへ記憶される。また、データＩＲＤＡとデータ
ＰＤｉｎの排他的論理和（データＩＲＤＡとデータＰＤ
ｉｎとの間で変化があったか）の論理和（並列化したデ
ータのどちらかでも変化が有れば変化が有ったと）ＩＤ
Ｆが識別メモリ回路16・同異メモリ回路17へ出力され
る。
【００４３】識別メモリ回路16では、制御信号ＩＧＲＥ
−によりアドレスＩＡＣｘ＝０, ４, ８, Ｃの最初にメ
モリからデータ消去用識別データＧＤＦＩが読み出され
同異メモリ回路17へ出力される。また、制御信号ＩＲＥ
−によりアドレスＩＡＣｘ＝０〜３に対応してアドレス
Ａｘ＝０から、アドレスＩＡＣｘ＝４〜７に対応してア
ドレスＡｘ＝１から、アドレスＩＡＣｘ＝８〜Ｂに対応
してアドレスＡｘ＝２から、アドレスＩＡＣｘ＝Ｃ〜Ｆ
に対応してアドレスＡｘ＝３からデータ消去用識別デー
タＧＤＦＩとデータ選択用識別データＧＤＦＯが読み出
される。（つまりこのメモリは２ｂｉｔ構成である。）
また、データ消去用識別データＧＤＦＩとデータ選択用
識別データＧＤＦＯは個別に変移データＩＤＦとの論理
和（どちらかのデータでも「表示に変化有り」なら「表
示に変化有り」と）が取られた後、制御信号ＩＷＥ−に
よりメモリの同じアドレスへ記録される。
−によりアドレスＩＡＣｘ＝０, ４, ８, Ｃの最初にメ
モリからデータ消去用識別データＧＤＦＩが読み出され
同異メモリ回路17へ出力される。また、制御信号ＩＲＥ
−によりアドレスＩＡＣｘ＝０〜３に対応してアドレス
Ａｘ＝０から、アドレスＩＡＣｘ＝４〜７に対応してア
ドレスＡｘ＝１から、アドレスＩＡＣｘ＝８〜Ｂに対応
してアドレスＡｘ＝２から、アドレスＩＡＣｘ＝Ｃ〜Ｆ
に対応してアドレスＡｘ＝３からデータ消去用識別デー
タＧＤＦＩとデータ選択用識別データＧＤＦＯが読み出
される。（つまりこのメモリは２ｂｉｔ構成である。）
また、データ消去用識別データＧＤＦＩとデータ選択用
識別データＧＤＦＯは個別に変移データＩＤＦとの論理
和（どちらかのデータでも「表示に変化有り」なら「表
示に変化有り」と）が取られた後、制御信号ＩＷＥ−に
よりメモリの同じアドレスへ記録される。
【００４４】同異メモリ回路17では、制御信号ＩＲＥ−
によりメモリのアドレスＩＡＣｘ・ＩＡＳｘに対応した
アドレス（アドレスＩＡＣｘ＝０・１に対応してアドレ
スＡＣｘ＝０、アドレスＩＡＣｘ＝２・３に対応してア
ドレスＡＣｘ＝１、…、アドレスＩＡＣｘ＝Ｅ・Ｆに対
応してアドレスＡＣｘ＝７、またアドレスＩＡＳｘ＝０
・１とアドレスＩＡＳｘ＝８・９に対応してアドレスＡ
Ｓｘ＝０、アドレスＩＡＳｘ＝２・３とアドレスＩＡＳ
ｘ＝Ａ・Ｂに対応してアドレスＡＳｘ＝１、アドレスＩ
ＡＳｘ＝４・５とアドレスＩＡＳｘ＝Ｃ・Ｄに対応して
アドレスＡＳｘ＝２、アドレスＩＡＳｘ＝６・７とアド
レスＩＡＳｘ＝Ｅ・Ｆに対応してアドレスＡＳｘ＝３）
から同異データ（このメモリはＩＡＳｘ＝０〜７に対応
するｂｉｔとＩＡＳｘ＝８〜Ｆに対応するｂｉｔの２ｂ
ｉｔ構成である）が読み出され、読み出された同異デー
タとデータ消去用識別データＩＧＤＦとは個別に論理積
（両方のデータが「表示に変化有り」なら「表示に変化
有り」と）が取られた後、変移データＩＤＦと個別に論
理和（どちらかのデータが「表示に変化有り」なら「表
示に変化有り」と）が取られ、制御信号ＩＷＥ−により
メモリの同じアドレスへ個別に同異データとして記録さ
れる。
によりメモリのアドレスＩＡＣｘ・ＩＡＳｘに対応した
アドレス（アドレスＩＡＣｘ＝０・１に対応してアドレ
スＡＣｘ＝０、アドレスＩＡＣｘ＝２・３に対応してア
ドレスＡＣｘ＝１、…、アドレスＩＡＣｘ＝Ｅ・Ｆに対
応してアドレスＡＣｘ＝７、またアドレスＩＡＳｘ＝０
・１とアドレスＩＡＳｘ＝８・９に対応してアドレスＡ
Ｓｘ＝０、アドレスＩＡＳｘ＝２・３とアドレスＩＡＳ
ｘ＝Ａ・Ｂに対応してアドレスＡＳｘ＝１、アドレスＩ
ＡＳｘ＝４・５とアドレスＩＡＳｘ＝Ｃ・Ｄに対応して
アドレスＡＳｘ＝２、アドレスＩＡＳｘ＝６・７とアド
レスＩＡＳｘ＝Ｅ・Ｆに対応してアドレスＡＳｘ＝３）
から同異データ（このメモリはＩＡＳｘ＝０〜７に対応
するｂｉｔとＩＡＳｘ＝８〜Ｆに対応するｂｉｔの２ｂ
ｉｔ構成である）が読み出され、読み出された同異デー
タとデータ消去用識別データＩＧＤＦとは個別に論理積
（両方のデータが「表示に変化有り」なら「表示に変化
有り」と）が取られた後、変移データＩＤＦと個別に論
理和（どちらかのデータが「表示に変化有り」なら「表
示に変化有り」と）が取られ、制御信号ＩＷＥ−により
メモリの同じアドレスへ個別に同異データとして記録さ
れる。
【００４５】以上の動作により、表示メモリ回路15には
図７の「ＥＢＣＤ」のデータが記録され、識別メモリ回
路16には図９のデータが記録され、同異メモリ回路17に
は図11のデータが記録される。
図７の「ＥＢＣＤ」のデータが記録され、識別メモリ回
路16には図９のデータが記録され、同異メモリ回路17に
は図11のデータが記録される。
【００４６】図15は出力側の動作を説明するためのもの
であり、図15において、（１）は出力制御回路19からア
ドレス回路20を通って表示メモリ回路15・同異メモリ回
路17・駆動制御回路21へ入力される出力行アドレスＯＡ
Ｃｘであり、 (２) は出力側制御回路19から駆動制御回
路21へ出力される駆動モード信号Ｈ／Ｒ−であり、
(３) は出力側制御回路19から駆動制御回路21へ出力さ
れる電圧モード信号Ｅ−／Ｗであり、 (４) は識別メモ
リ回路16から駆動制御回路21へ出力されるＮ：１の飛び
越し走査駆動用の状態データＲＧＤＦであり、 (５) は
識別メモリ回路16から駆動制御回路21へ出力される図10
の駆動方法用の状態データＤＧＤＦであり、(６) は表
示メモリ回路15から駆動制御回路21へ出力される表示デ
ータＤＡであり、 (７) は同異メモリ回路17から駆動制
御回路21へ出力される同異データＤＦであり、 (８) は
出力側の動作のパターンを示すものである。
であり、図15において、（１）は出力制御回路19からア
ドレス回路20を通って表示メモリ回路15・同異メモリ回
路17・駆動制御回路21へ入力される出力行アドレスＯＡ
Ｃｘであり、 (２) は出力側制御回路19から駆動制御回
路21へ出力される駆動モード信号Ｈ／Ｒ−であり、
(３) は出力側制御回路19から駆動制御回路21へ出力さ
れる電圧モード信号Ｅ−／Ｗであり、 (４) は識別メモ
リ回路16から駆動制御回路21へ出力されるＮ：１の飛び
越し走査駆動用の状態データＲＧＤＦであり、 (５) は
識別メモリ回路16から駆動制御回路21へ出力される図10
の駆動方法用の状態データＤＧＤＦであり、(６) は表
示メモリ回路15から駆動制御回路21へ出力される表示デ
ータＤＡであり、 (７) は同異メモリ回路17から駆動制
御回路21へ出力される同異データＤＦであり、 (８) は
出力側の動作のパターンを示すものである。
【００４７】図16及び図17は図15の (８) のパターンＡ
１を詳しく説明するための説明図であり、図18及び図19
は図15の (８) のパターンＢ１を詳しく説明するための
説明図であり、図20及び図21は図15の (８) のパターン
Ｃ１を詳しく説明するための説明図であり、図22及び図
23は図15の (８) のパターンＡ２に続くべきパターンＢ
11を詳しく説明するための説明図である。
１を詳しく説明するための説明図であり、図18及び図19
は図15の (８) のパターンＢ１を詳しく説明するための
説明図であり、図20及び図21は図15の (８) のパターン
Ｃ１を詳しく説明するための説明図であり、図22及び図
23は図15の (８) のパターンＡ２に続くべきパターンＢ
11を詳しく説明するための説明図である。
【００４８】図16・図18・図20・図22において、（１）
は出力側制御回路19から表示メモリ回路15と同異メモリ
回路17へ出力される出力列アドレスＯＡＳｘであり、
(２)は出力制御回路19からアドレス回路20を通って識別
メモリ回路16へ出力する出力群アドレスＯＡＧ0.1 を
Ｎ：１の飛び越し走査用のアドレスＲＡＣ2.3 側へ切り
換えるための切り替え信号Ｄ／Ｒ−であり、 (３) は識
別メモリ回路16から読み出したデータ選択用識別データ
ＧＤＦＩをＮ：１の飛び越し走査駆動用の状態データＲ
ＧＤＦとして保持するためのタイミング信号ＲＧＲＰ−
であり、 (４) はどのアドレスのデータ消去用識別デー
タＧＤＦＩの状態をデータ選択用識別データＧＤＦＯの
状態と同じくするかを示す出力群アドレスＯＡＧ0.1 を
アドレスＨＡＣ2.3 側へ切り換えるための切り替え信号
Ｈ−／Ｄであり、 (５) はデータ消去用識別データＧＤ
ＦＩの状態をデータ選択用識別データＧＤＦＯの状態と
同じくするためのタイミングパルスＨＧＷ−であり、
(６) はデータ選択用識別データＧＤＦＯを図10の駆動
方法用の状態データＤＧＤＦとして保持するためのタイ
ミング信号ＤＧＲＰ−であり、 (７) はデータ選択用識
別データＧＤＦＯの状態を「表示に変化無し」の状態へ
書き換えるためのタイミング信号ＤＧＷ−であり、
(８) はＮ：１の飛び越し走査用のアドレスＲＡＣｘを
変化させるためのタイミングパルスＲＣＥであり、
(９) はそのＮ：１の飛び越し走査用のアドレスＲＡＣ
ｘであり、 (10) は出力側制御回路19に入力された識別
メモリ回路16内でデータ選択用識別データＧＤＦＯとし
て表現されている識別データＯＧＤＦを調べるためのア
ドレスＤＡＣ2.3 の変化をタイミングパルスＤＣＧがハ
イの時だけ認めるタイミングパルスＧＣＲ−であり、
(11) はそのアドレスＤＡＣ2.3 を強制的に変化させる
タイミングパルスＤＳＰ−であり、 (12) はタイミング
パルスＤＣＧがハイかローかに依らずそのアドレスＤＡ
Ｃ2.3 の変化を認めるタイミングパルスＤＳＧであり、
(13) はそのアドレスＤＡＣ2.3 であり、 (14) は出力
側制御回路19から駆動制御回路21へ出力される駆動モー
ド信号Ｈ／Ｒ−である。
は出力側制御回路19から表示メモリ回路15と同異メモリ
回路17へ出力される出力列アドレスＯＡＳｘであり、
(２)は出力制御回路19からアドレス回路20を通って識別
メモリ回路16へ出力する出力群アドレスＯＡＧ0.1 を
Ｎ：１の飛び越し走査用のアドレスＲＡＣ2.3 側へ切り
換えるための切り替え信号Ｄ／Ｒ−であり、 (３) は識
別メモリ回路16から読み出したデータ選択用識別データ
ＧＤＦＩをＮ：１の飛び越し走査駆動用の状態データＲ
ＧＤＦとして保持するためのタイミング信号ＲＧＲＰ−
であり、 (４) はどのアドレスのデータ消去用識別デー
タＧＤＦＩの状態をデータ選択用識別データＧＤＦＯの
状態と同じくするかを示す出力群アドレスＯＡＧ0.1 を
アドレスＨＡＣ2.3 側へ切り換えるための切り替え信号
Ｈ−／Ｄであり、 (５) はデータ消去用識別データＧＤ
ＦＩの状態をデータ選択用識別データＧＤＦＯの状態と
同じくするためのタイミングパルスＨＧＷ−であり、
(６) はデータ選択用識別データＧＤＦＯを図10の駆動
方法用の状態データＤＧＤＦとして保持するためのタイ
ミング信号ＤＧＲＰ−であり、 (７) はデータ選択用識
別データＧＤＦＯの状態を「表示に変化無し」の状態へ
書き換えるためのタイミング信号ＤＧＷ−であり、
(８) はＮ：１の飛び越し走査用のアドレスＲＡＣｘを
変化させるためのタイミングパルスＲＣＥであり、
(９) はそのＮ：１の飛び越し走査用のアドレスＲＡＣ
ｘであり、 (10) は出力側制御回路19に入力された識別
メモリ回路16内でデータ選択用識別データＧＤＦＯとし
て表現されている識別データＯＧＤＦを調べるためのア
ドレスＤＡＣ2.3 の変化をタイミングパルスＤＣＧがハ
イの時だけ認めるタイミングパルスＧＣＲ−であり、
(11) はそのアドレスＤＡＣ2.3 を強制的に変化させる
タイミングパルスＤＳＰ−であり、 (12) はタイミング
パルスＤＣＧがハイかローかに依らずそのアドレスＤＡ
Ｃ2.3 の変化を認めるタイミングパルスＤＳＧであり、
(13) はそのアドレスＤＡＣ2.3 であり、 (14) は出力
側制御回路19から駆動制御回路21へ出力される駆動モー
ド信号Ｈ／Ｒ−である。
【００４９】図17・図19・図21・図23において、（１）
は出力側制御回路19から表示メモリ回路15と同異メモリ
回路17へ出力される出力列アドレスＯＡＳｘであり、
(２)は識別データＯＧＤＦを調べるためのアドレスＤＡ
Ｃ2.3 を１走査電極群のデータを読み出し終わるまで保
持するためのタイミングパルスＨＣＫであり、 (３)は
その保持した図10の駆動方法用のアドレスＨＡＣ2.3 で
あり、 (４) は識別メモリ回路16へ入力するために切り
替え信号Ｄ／Ｒ−により（アドレスＲＡＣ2.3とアドレ
スＨＡＣ2.3 を切り替え信号Ｈ−／Ｄにより切り替え
た）アドレスとアドレスＲＡＣ2.3 を切り替えて作った
出力群アドレスＯＡＧ0.1 であり、 (５)は識別メモリ
回路16から入力されるデータ選択用識別データＯＧＤＦ
の状態が「表示に変化無し」の時アドレスＤＡＣ2.3 を
変化させるためのタイミングパルスＤＣＧであり、
(６) は走査電極Ｌ０〜Ｌ３, Ｌ４〜Ｌ７, Ｌ８〜ＬＢ,
ＬＣ〜ＬＦ毎に画素の表示に変化があったか否かを示
すデータ選択用識別データＯＧＤＦであり、 (７) は走
査電極Ｌ０〜Ｌ３, Ｌ４〜Ｌ７, Ｌ８〜ＬＢ, ＬＣ〜Ｌ
Ｆ毎に画素の表示の変化を読み終わったか否かを示すデ
ータ消去用識別データＧＤＦＩであり、 (８) は識別メ
モリ回路16から読み出したＮ：１の飛び越し走査駆動用
の状態データＲＧＤＦであり、 (９) は識別メモリ回路
16から読み出した図10の駆動方法用の状態データＤＧＤ
Ｆであり、 (10) は出力側制御回路19から駆動制御回路
21へ出力される電圧モード信号Ｅ−／Ｗであり、 (11)
は図10の駆動方法用の第一の下位アドレスＤＡＣ０であ
り、 (12) は図10の駆動方法用の第二の下位アドレスＤ
ＡＣ１であり、 (13) はアドレスＨＡＣ2.3 とＤＡＣ0.
1 からなる図10の駆動方法用のアドレスＨＡＣｘであ
り、 (14) は出力制御回路19からアドレス回路20を通っ
て表示メモリ回路15・同異メモリ回路17・駆動制御回路
21へ出力される出力行アドレスＯＡＣｘである。
は出力側制御回路19から表示メモリ回路15と同異メモリ
回路17へ出力される出力列アドレスＯＡＳｘであり、
(２)は識別データＯＧＤＦを調べるためのアドレスＤＡ
Ｃ2.3 を１走査電極群のデータを読み出し終わるまで保
持するためのタイミングパルスＨＣＫであり、 (３)は
その保持した図10の駆動方法用のアドレスＨＡＣ2.3 で
あり、 (４) は識別メモリ回路16へ入力するために切り
替え信号Ｄ／Ｒ−により（アドレスＲＡＣ2.3とアドレ
スＨＡＣ2.3 を切り替え信号Ｈ−／Ｄにより切り替え
た）アドレスとアドレスＲＡＣ2.3 を切り替えて作った
出力群アドレスＯＡＧ0.1 であり、 (５)は識別メモリ
回路16から入力されるデータ選択用識別データＯＧＤＦ
の状態が「表示に変化無し」の時アドレスＤＡＣ2.3 を
変化させるためのタイミングパルスＤＣＧであり、
(６) は走査電極Ｌ０〜Ｌ３, Ｌ４〜Ｌ７, Ｌ８〜ＬＢ,
ＬＣ〜ＬＦ毎に画素の表示に変化があったか否かを示
すデータ選択用識別データＯＧＤＦであり、 (７) は走
査電極Ｌ０〜Ｌ３, Ｌ４〜Ｌ７, Ｌ８〜ＬＢ, ＬＣ〜Ｌ
Ｆ毎に画素の表示の変化を読み終わったか否かを示すデ
ータ消去用識別データＧＤＦＩであり、 (８) は識別メ
モリ回路16から読み出したＮ：１の飛び越し走査駆動用
の状態データＲＧＤＦであり、 (９) は識別メモリ回路
16から読み出した図10の駆動方法用の状態データＤＧＤ
Ｆであり、 (10) は出力側制御回路19から駆動制御回路
21へ出力される電圧モード信号Ｅ−／Ｗであり、 (11)
は図10の駆動方法用の第一の下位アドレスＤＡＣ０であ
り、 (12) は図10の駆動方法用の第二の下位アドレスＤ
ＡＣ１であり、 (13) はアドレスＨＡＣ2.3 とＤＡＣ0.
1 からなる図10の駆動方法用のアドレスＨＡＣｘであ
り、 (14) は出力制御回路19からアドレス回路20を通っ
て表示メモリ回路15・同異メモリ回路17・駆動制御回路
21へ出力される出力行アドレスＯＡＣｘである。
【００５０】そこで、図15のパターンＡ１の（Ａ２の３
パターン前はＢ８という時間間隔で）２〜11パターン前
に、表示メモリ回路15へ図７の「ＥＢＣＤ」のデータ
が、識別メモリ回路16へ図９のデータが、同異メモリ回
路17へ図11のデータが記録されたものとして、以下出力
側の動作の説明を続ける。
パターン前はＢ８という時間間隔で）２〜11パターン前
に、表示メモリ回路15へ図７の「ＥＢＣＤ」のデータ
が、識別メモリ回路16へ図９のデータが、同異メモリ回
路17へ図11のデータが記録されたものとして、以下出力
側の動作の説明を続ける。
【００５１】識別メモリ回路16へ図９のデータが記録さ
れた後、出力群アドレスＯＡＧ0.1＝０を識別メモリ回
路16へ出力しデータ選択用識別データＯＧＤＦを調べる
と「表示に変化有り」なのでアドレスＤＡＣ2.3 ＝０の
まま変化せず、そのまま図16・図17のパターンＡ１の時
間となる。
れた後、出力群アドレスＯＡＧ0.1＝０を識別メモリ回
路16へ出力しデータ選択用識別データＯＧＤＦを調べる
と「表示に変化有り」なのでアドレスＤＡＣ2.3 ＝０の
まま変化せず、そのまま図16・図17のパターンＡ１の時
間となる。
【００５２】以下、図15のパターン（８）に示された各
パターンについて説明する。 （Ａ１）パターンＡ１は図16・図17にある様に、最初に
制御信号ＧＣＲ−をローにしアドレスＤＡＣ2.3 の変化
を禁止する。次にＮ：１の飛び越し走査駆動用のアドレ
スＲＡＣｘをＬＤからＬ２へ変化させ、駆動モードＨ／
Ｒ−をローにしてＮ：１の飛び越し走査駆動である事を
駆動制御回路21へ入力し、出力行アドレスＯＡＣｘ＝Ｌ
２を表示メモリ回路15・同異メモリ回路17・駆動制御回
路21へ入力する（この時アドレスＤＡＣ１＝０とな
る）。
パターンについて説明する。 （Ａ１）パターンＡ１は図16・図17にある様に、最初に
制御信号ＧＣＲ−をローにしアドレスＤＡＣ2.3 の変化
を禁止する。次にＮ：１の飛び越し走査駆動用のアドレ
スＲＡＣｘをＬＤからＬ２へ変化させ、駆動モードＨ／
Ｒ−をローにしてＮ：１の飛び越し走査駆動である事を
駆動制御回路21へ入力し、出力行アドレスＯＡＣｘ＝Ｌ
２を表示メモリ回路15・同異メモリ回路17・駆動制御回
路21へ入力する（この時アドレスＤＡＣ１＝０とな
る）。
【００５３】次にアドレス切り替え信号Ｄ／Ｒ−をロー
にして出力群アドレスＯＡＧ0.1 をアドレスＲＡＣ2.3
側に倒し、Ｇ０（走査電極群Ｇ０は走査電極Ｌ０〜Ｌ３
に対応）を識別メモリ回路16へ入力し、群アドレスＡＧ
0.1 ＝０のデータ選択用識別データＧＤＦＯ（データ消
去用識別データＧＤＦＩを用いる事もできる）を制御信
号ＲＧＲＰ−がローのタイミングで捕らえ、Ｎ：１の飛
び越し走査駆動用の状態データＲＧＤＦとして駆動制御
回路21へ入力する。次にアドレス切り替え信号Ｈ−／Ｄ
をローにして出力群アドレスＯＡＧ0.1 をアドレスＨＡ
Ｃ2.3 側に倒し、Ｇｘ（走査電極群Ｇｘは先に図10の駆
動方法用に選んだＧｘである）を識別メモリ回路16へ入
力し、制御信号ＨＧＷ−がローのタイミングで群アドレ
スＡＧ0.1 ＝Ｇｘのデータ消去用識別データＧＤＦＩの
状態を群アドレスＡＧ0.1 ＝Ｇｘのデータ選択用識別デ
ータＧＤＦＯの状態と同じくする。同時に制御信号ＨＣ
Ｋの立ち上がりでアドレスＤＡＣ2.3 を保持してアドレ
スＨＡＣ2.3 とする。
にして出力群アドレスＯＡＧ0.1 をアドレスＲＡＣ2.3
側に倒し、Ｇ０（走査電極群Ｇ０は走査電極Ｌ０〜Ｌ３
に対応）を識別メモリ回路16へ入力し、群アドレスＡＧ
0.1 ＝０のデータ選択用識別データＧＤＦＯ（データ消
去用識別データＧＤＦＩを用いる事もできる）を制御信
号ＲＧＲＰ−がローのタイミングで捕らえ、Ｎ：１の飛
び越し走査駆動用の状態データＲＧＤＦとして駆動制御
回路21へ入力する。次にアドレス切り替え信号Ｈ−／Ｄ
をローにして出力群アドレスＯＡＧ0.1 をアドレスＨＡ
Ｃ2.3 側に倒し、Ｇｘ（走査電極群Ｇｘは先に図10の駆
動方法用に選んだＧｘである）を識別メモリ回路16へ入
力し、制御信号ＨＧＷ−がローのタイミングで群アドレ
スＡＧ0.1 ＝Ｇｘのデータ消去用識別データＧＤＦＩの
状態を群アドレスＡＧ0.1 ＝Ｇｘのデータ選択用識別デ
ータＧＤＦＯの状態と同じくする。同時に制御信号ＨＣ
Ｋの立ち上がりでアドレスＤＡＣ2.3 を保持してアドレ
スＨＡＣ2.3 とする。
【００５４】次に出力群アドレスＯＡＧ0.1 をアドレス
ＤＡＣ2.3 側に倒しＧ０を識別メモリ回路16へ入力し、
群アドレスＡＧ0.1 ＝０のデータ選択用識別データＧＤ
ＦＯ（データ消去用識別データＧＤＦＩを用いる事もで
きる）を制御信号ＤＧＲＰ−がローのタイミングで捕ら
え図10の駆動方法用の状態データＤＧＤＦとして駆動制
御回路21へ入力する。次いで制御信号ＤＧＷ−のローの
タイミングで群アドレスＡＧ0.1 ＝０のデータ選択用識
別データＧＤＦＯの状態を「表示に変化無し」の状態と
する。
ＤＡＣ2.3 側に倒しＧ０を識別メモリ回路16へ入力し、
群アドレスＡＧ0.1 ＝０のデータ選択用識別データＧＤ
ＦＯ（データ消去用識別データＧＤＦＩを用いる事もで
きる）を制御信号ＤＧＲＰ−がローのタイミングで捕ら
え図10の駆動方法用の状態データＤＧＤＦとして駆動制
御回路21へ入力する。次いで制御信号ＤＧＷ−のローの
タイミングで群アドレスＡＧ0.1 ＝０のデータ選択用識
別データＧＤＦＯの状態を「表示に変化無し」の状態と
する。
【００５５】次いで制御信号ＤＳＰ−によりアドレスＤ
ＡＣ2.3 を０から１に強制的に変化させて、出力群アド
レスＯＡＧ0.1 ＝１を識別メモリ回路16へ入力する。そ
して群アドレスＡＧ0.1 ＝Ｇ１のデータ選択用識別デー
タＧＤＦＯを識別データＯＧＤＦとして出力制御回路19
へ入力し、走査電極群Ｇ１が「表示に変化有り」か「表
示に変化無し」か調べる。このデータ選択用識別データ
ＯＧＤＦが制御信号ＤＣＧがハイの時（制御信号ＤＳＰ
−がローになってから２ＯＡＳｘアドレス期間後に最初
にハイとなる）「表示に変化無し」ならアドレスＤＡＣ
2.3 は１から２に変化するが、ここでは図９のアドレス
ＡＧ0.1 ＝Ｇ１のデータ選択用識別データＧＤＦＯが
「表示に変化有り」なので、アドレスＤＡＣ2.3 は１の
ままとなる。
ＡＣ2.3 を０から１に強制的に変化させて、出力群アド
レスＯＡＧ0.1 ＝１を識別メモリ回路16へ入力する。そ
して群アドレスＡＧ0.1 ＝Ｇ１のデータ選択用識別デー
タＧＤＦＯを識別データＯＧＤＦとして出力制御回路19
へ入力し、走査電極群Ｇ１が「表示に変化有り」か「表
示に変化無し」か調べる。このデータ選択用識別データ
ＯＧＤＦが制御信号ＤＣＧがハイの時（制御信号ＤＳＰ
−がローになってから２ＯＡＳｘアドレス期間後に最初
にハイとなる）「表示に変化無し」ならアドレスＤＡＣ
2.3 は１から２に変化するが、ここでは図９のアドレス
ＡＧ0.1 ＝Ｇ１のデータ選択用識別データＧＤＦＯが
「表示に変化有り」なので、アドレスＤＡＣ2.3 は１の
ままとなる。
【００５６】結局図15にある通り、パターンＡ１では、
出力行アドレスＯＡＣｘ＝Ｌ２がアドレス回路20から、
駆動モードＨ／Ｒ−＝ローと電圧モードＥ−／Ｗ＝ハイ
が出力制御回路19から、ＯＡＳｘ＝０〜７の変化に合わ
せて走査電極Ｌ２の表示データＤＡが表示メモリ回路15
から、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ２
の同異データＤＦが同異メモリ回路17から、Ｎ：１の飛
び越し走査駆動用の走査電極群Ｇ０の状態データＲＧＤ
Ｆと図10の駆動方法用の走査電極群Ｇ０の状態データＤ
ＧＤＦが識別メモリ回路16から、それぞれ駆動制御回路
21へ出力される。
出力行アドレスＯＡＣｘ＝Ｌ２がアドレス回路20から、
駆動モードＨ／Ｒ−＝ローと電圧モードＥ−／Ｗ＝ハイ
が出力制御回路19から、ＯＡＳｘ＝０〜７の変化に合わ
せて走査電極Ｌ２の表示データＤＡが表示メモリ回路15
から、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ２
の同異データＤＦが同異メモリ回路17から、Ｎ：１の飛
び越し走査駆動用の走査電極群Ｇ０の状態データＲＧＤ
Ｆと図10の駆動方法用の走査電極群Ｇ０の状態データＤ
ＧＤＦが識別メモリ回路16から、それぞれ駆動制御回路
21へ出力される。
【００５７】（Ｂ１）パターンＢ１では図18・図19にあ
る様に、最初に駆動モードＨ／Ｒ−はハイとして図10の
駆動である事を駆動制御回路21へ入力し、電圧モードＥ
−／Ｗをローとして駆動制御回路21へ入力し、アドレス
ＤＡＣ０を０とし、アドレスＤＡＣ0.1 とアドレスＨＡ
Ｃ2.3 よりなる図10の駆動用のアドレスＨＡＣｘをＬ０
とし、出力行アドレスＯＡＣｘ＝Ｌ０を表示メモリ回路
15・同異メモリ回路17・駆動制御回路21へ入力する。
る様に、最初に駆動モードＨ／Ｒ−はハイとして図10の
駆動である事を駆動制御回路21へ入力し、電圧モードＥ
−／Ｗをローとして駆動制御回路21へ入力し、アドレス
ＤＡＣ０を０とし、アドレスＤＡＣ0.1 とアドレスＨＡ
Ｃ2.3 よりなる図10の駆動用のアドレスＨＡＣｘをＬ０
とし、出力行アドレスＯＡＣｘ＝Ｌ０を表示メモリ回路
15・同異メモリ回路17・駆動制御回路21へ入力する。
【００５８】その他の信号は変化しないので、結局図15
にある通り、パターンＢ１では、出力行アドレスＯＡＣ
ｘ＝Ｌ０がアドレス回路20から、駆動モードＨ／Ｒ−＝
ハイと電圧モードＥ−／Ｗ＝ローが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ０の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ０の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ０の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンＢ１では、出力行アドレスＯＡＣ
ｘ＝Ｌ０がアドレス回路20から、駆動モードＨ／Ｒ−＝
ハイと電圧モードＥ−／Ｗ＝ローが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ０の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ０の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ０の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【００５９】（Ｂ２）パターンＢ２も図18・図19と同様
に、最初に駆動モードＨ／Ｒ−はハイのまま図10の駆動
である事を駆動制御回路21へ入力し、電圧モードＥ−／
Ｗをローのままとして駆動制御回路21へ入力し、アドレ
スＤＡＣ０を１とし、アドレスＤＡＣ0.1 とアドレスＨ
ＡＣ2.3 よりなる図10の駆動用のアドレスＨＡＣｘをＬ
１とし、出力行アドレスＯＡＣｘ＝Ｌ１を表示メモリ回
路15・同異メモリ回路17・駆動制御回路21へ入力する。
に、最初に駆動モードＨ／Ｒ−はハイのまま図10の駆動
である事を駆動制御回路21へ入力し、電圧モードＥ−／
Ｗをローのままとして駆動制御回路21へ入力し、アドレ
スＤＡＣ０を１とし、アドレスＤＡＣ0.1 とアドレスＨ
ＡＣ2.3 よりなる図10の駆動用のアドレスＨＡＣｘをＬ
１とし、出力行アドレスＯＡＣｘ＝Ｌ１を表示メモリ回
路15・同異メモリ回路17・駆動制御回路21へ入力する。
【００６０】その他の信号は変化しないので、結局図15
にある通り、パターンＢ２では、出力行アドレスＯＡＣ
ｘ＝Ｌ１がアドレス回路20から、駆動モードＨ／Ｒ−＝
ハイと電圧モードＥ−／Ｗ＝ローが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ１の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ１の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ０の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンＢ２では、出力行アドレスＯＡＣ
ｘ＝Ｌ１がアドレス回路20から、駆動モードＨ／Ｒ−＝
ハイと電圧モードＥ−／Ｗ＝ローが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ１の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ１の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ０の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【００６１】（Ｂ３）パターンＢ３も図18・図19と同様
に、最初に駆動モードＨ／Ｒ−をローにしてＮ：１の飛
び越し走査駆動である事を駆動制御回路21へ入力し、電
圧モードＥ−／Ｗをローのままとして駆動制御回路21へ
入力し、Ｎ：１の飛び越し走査駆動用のアドレスＲＡＣ
ｘ＝Ｌ２を出力行アドレスＯＡＣｘとして表示メモリ回
路15・同異メモリ回路17・駆動制御回路21へ入力する。
に、最初に駆動モードＨ／Ｒ−をローにしてＮ：１の飛
び越し走査駆動である事を駆動制御回路21へ入力し、電
圧モードＥ−／Ｗをローのままとして駆動制御回路21へ
入力し、Ｎ：１の飛び越し走査駆動用のアドレスＲＡＣ
ｘ＝Ｌ２を出力行アドレスＯＡＣｘとして表示メモリ回
路15・同異メモリ回路17・駆動制御回路21へ入力する。
【００６２】その他の信号は変化しないので、結局図15
にある通り、パターンＢ３では、出力行アドレスＯＡＣ
ｘ＝Ｌ２がアドレス回路20から、駆動モードＨ／Ｒ−＝
ローと電圧モードＥ−／Ｗ＝ローが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ２の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ２の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ０の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンＢ３では、出力行アドレスＯＡＣ
ｘ＝Ｌ２がアドレス回路20から、駆動モードＨ／Ｒ−＝
ローと電圧モードＥ−／Ｗ＝ローが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ２の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ２の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ０の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【００６３】（Ｂ４）パターンＢ４も図18・図19と同様
に、最初に駆動モードＨ／Ｒ−はハイとして図10の駆動
である事を駆動制御回路21へ入力し、電圧モードＥ−／
Ｗをハイとして駆動制御回路21へ入力し、アドレスＤＡ
Ｃ０を０とし、アドレスＤＡＣ0.1 とアドレスＨＡＣ2.
3 よりなる図10の駆動用のアドレスＨＡＣｘをＬ０と
し、出力行アドレスＯＡＣｘ＝Ｌ０を表示メモリ回路15
・同異メモリ回路17・駆動制御回路21へ入力する。
に、最初に駆動モードＨ／Ｒ−はハイとして図10の駆動
である事を駆動制御回路21へ入力し、電圧モードＥ−／
Ｗをハイとして駆動制御回路21へ入力し、アドレスＤＡ
Ｃ０を０とし、アドレスＤＡＣ0.1 とアドレスＨＡＣ2.
3 よりなる図10の駆動用のアドレスＨＡＣｘをＬ０と
し、出力行アドレスＯＡＣｘ＝Ｌ０を表示メモリ回路15
・同異メモリ回路17・駆動制御回路21へ入力する。
【００６４】その他の信号は変化しないので、結局図15
にある通り、パターンＢ４では、出力行アドレスＯＡＣ
ｘ＝Ｌ０がアドレス回路20から、駆動モードＨ／Ｒ−＝
ハイと電圧モードＥ−／Ｗ＝ハイが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ０の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ０の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ０の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンＢ４では、出力行アドレスＯＡＣ
ｘ＝Ｌ０がアドレス回路20から、駆動モードＨ／Ｒ−＝
ハイと電圧モードＥ−／Ｗ＝ハイが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ０の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ０の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ０の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【００６５】（Ｂ５）パターンＢ５も図18・図19と同様
に、最初に駆動モードＨ／Ｒ−はハイのまま図10の駆動
である事を駆動制御回路21へ入力し、電圧モードＥ−／
Ｗをハイのままとして駆動制御回路21へ入力し、アドレ
スＤＡＣ０を０とし、アドレスＤＡＣ0.1 とアドレスＨ
ＡＣ2.3 よりなる図10の駆動方法用のアドレスＨＡＣｘ
をＬ１とし、出力行アドレスＯＡＣｘ＝Ｌ１を表示メモ
リ回路15・同異メモリ回路17・駆動制御回路21へ入力す
る。
に、最初に駆動モードＨ／Ｒ−はハイのまま図10の駆動
である事を駆動制御回路21へ入力し、電圧モードＥ−／
Ｗをハイのままとして駆動制御回路21へ入力し、アドレ
スＤＡＣ０を０とし、アドレスＤＡＣ0.1 とアドレスＨ
ＡＣ2.3 よりなる図10の駆動方法用のアドレスＨＡＣｘ
をＬ１とし、出力行アドレスＯＡＣｘ＝Ｌ１を表示メモ
リ回路15・同異メモリ回路17・駆動制御回路21へ入力す
る。
【００６６】その他の信号は変化しないので、結局図15
にある通り、パターンＢ５では、出力行アドレスＯＡＣ
ｘ＝Ｌ１がアドレス回路20から、駆動モードＨ／Ｒ−＝
ハイと電圧モードＥ−／Ｗ＝ハイが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ１の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ１の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ０の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンＢ５では、出力行アドレスＯＡＣ
ｘ＝Ｌ１がアドレス回路20から、駆動モードＨ／Ｒ−＝
ハイと電圧モードＥ−／Ｗ＝ハイが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ１の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ１の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ０の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【００６７】（Ｃ１）パターンＣ１は図20・図21にある
様に、最初に制御信号ＧＣＲ−をローにしアドレスＤＡ
Ｃ2.3 の変化を禁止する。次にＮ：１の飛び越し走査駆
動用のアドレスＲＡＣｘをＬ２からＬ６へ変化させ、駆
動モードＨ／Ｒ−をローにしてＮ：１の飛び越し走査駆
動である事を駆動制御回路21へ入力し、出力行アドレス
ＯＡＣｘ＝Ｌ６を表示メモリ回路15・同異メモリ回路17
・駆動制御回路21へ入力する（この時アドレスＤＡＣ１
＝１となる）。
様に、最初に制御信号ＧＣＲ−をローにしアドレスＤＡ
Ｃ2.3 の変化を禁止する。次にＮ：１の飛び越し走査駆
動用のアドレスＲＡＣｘをＬ２からＬ６へ変化させ、駆
動モードＨ／Ｒ−をローにしてＮ：１の飛び越し走査駆
動である事を駆動制御回路21へ入力し、出力行アドレス
ＯＡＣｘ＝Ｌ６を表示メモリ回路15・同異メモリ回路17
・駆動制御回路21へ入力する（この時アドレスＤＡＣ１
＝１となる）。
【００６８】次にアドレス切り替え信号Ｄ／Ｒ−をロー
にし、出力群アドレスＯＡＧ0.1 をアドレスＲＡＣ2.3
側に倒し、Ｇ１（走査電極群Ｇ１は走査電極Ｌ４〜Ｌ７
に対応）を識別メモリ回路16へ入力し、群アドレスＡＧ
0.1 ＝１のデータ選択用識別データＧＤＦＯを制御信号
ＲＧＲＰ−がローのタイミングで捕らえ、Ｎ：１の飛び
越し走査駆動用の状態データＲＧＤＦとして駆動制御回
路21へ入力する。
にし、出力群アドレスＯＡＧ0.1 をアドレスＲＡＣ2.3
側に倒し、Ｇ１（走査電極群Ｇ１は走査電極Ｌ４〜Ｌ７
に対応）を識別メモリ回路16へ入力し、群アドレスＡＧ
0.1 ＝１のデータ選択用識別データＧＤＦＯを制御信号
ＲＧＲＰ−がローのタイミングで捕らえ、Ｎ：１の飛び
越し走査駆動用の状態データＲＧＤＦとして駆動制御回
路21へ入力する。
【００６９】その後、制御信号ＤＳＧをハイとし、制御
信号ＤＣＧがローかハイかに関係なく走査電極群Ｇ１の
データ選択用識別データＯＧＤＦが「表示に変化有り」
か「表示に変化無し」か調べる。もし「表示に変化無
し」なら、アドレスＤＡＣ2.3は１から２に変化する
が、ここでは図９のアドレスＡＧ0.1 ＝Ｇ１のデータ選
択用識別データＧＤＦＯが「表示に変化有り」なのでア
ドレスＤＡＣ2.3 は１のままとなる。
信号ＤＣＧがローかハイかに関係なく走査電極群Ｇ１の
データ選択用識別データＯＧＤＦが「表示に変化有り」
か「表示に変化無し」か調べる。もし「表示に変化無
し」なら、アドレスＤＡＣ2.3は１から２に変化する
が、ここでは図９のアドレスＡＧ0.1 ＝Ｇ１のデータ選
択用識別データＧＤＦＯが「表示に変化有り」なのでア
ドレスＤＡＣ2.3 は１のままとなる。
【００７０】その他の信号は変化しないので、結局図15
にある通り、パターンＣ１では、出力行アドレスＯＡＣ
ｘ＝Ｌ６がアドレス回路20から、駆動モードＨ／Ｒ−＝
ローと電圧モードＥ−／Ｗ＝ハイが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ６の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ６の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ１の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンＣ１では、出力行アドレスＯＡＣ
ｘ＝Ｌ６がアドレス回路20から、駆動モードＨ／Ｒ−＝
ローと電圧モードＥ−／Ｗ＝ハイが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ６の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ６の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ１の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【００７１】（Ｂ６）パターンＢ６も図18・図19と同様
に、最初に駆動モードＨ／Ｒ−をハイとして図10の駆動
である事を駆動制御回路21へ入力し、電圧モードＥ−／
Ｗをローとして駆動制御回路21へ入力し、アドレスＤＡ
Ｃ０を０とし、アドレスＤＡＣ0.1 とアドレスＨＡＣ2.
3 よりなる図10の駆動方法用のアドレスＨＡＣｘをＬ２
とし、出力行アドレスＯＡＣｘ＝Ｌ２を表示メモリ回路
15・同異メモリ回路17・駆動制御回路21へ入力する。
に、最初に駆動モードＨ／Ｒ−をハイとして図10の駆動
である事を駆動制御回路21へ入力し、電圧モードＥ−／
Ｗをローとして駆動制御回路21へ入力し、アドレスＤＡ
Ｃ０を０とし、アドレスＤＡＣ0.1 とアドレスＨＡＣ2.
3 よりなる図10の駆動方法用のアドレスＨＡＣｘをＬ２
とし、出力行アドレスＯＡＣｘ＝Ｌ２を表示メモリ回路
15・同異メモリ回路17・駆動制御回路21へ入力する。
【００７２】その他の信号は変化しないので、結局図15
にある通り、パターンＢ６では、出力行アドレスＯＡＣ
ｘ＝Ｌ２がアドレス回路20から、駆動モードＨ／Ｒ−＝
ハイと電圧モードＥ−／Ｗ＝ローが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ２の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ２の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ１の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンＢ６では、出力行アドレスＯＡＣ
ｘ＝Ｌ２がアドレス回路20から、駆動モードＨ／Ｒ−＝
ハイと電圧モードＥ−／Ｗ＝ローが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ２の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ２の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ１の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【００７３】（Ｂ７）パターンＢ７も図18・図19と同様
に、最初に駆動モードＨ／Ｒ−はハイのまま図10の駆動
である事を駆動制御回路21へ入力し、電圧モードＥ−／
Ｗをローのままとして駆動制御回路21へ入力し、アドレ
スＤＡＣ０を１とし、アドレスＤＡＣ0.1 とアドレスＨ
ＡＣ2.3 よりなる図10の駆動方法用のアドレスＨＡＣｘ
をＬ３とし、出力行アドレスＯＡＣｘ＝Ｌ３を表示メモ
リ回路15・同異メモリ回路17・駆動制御回路21へ入力す
る。
に、最初に駆動モードＨ／Ｒ−はハイのまま図10の駆動
である事を駆動制御回路21へ入力し、電圧モードＥ−／
Ｗをローのままとして駆動制御回路21へ入力し、アドレ
スＤＡＣ０を１とし、アドレスＤＡＣ0.1 とアドレスＨ
ＡＣ2.3 よりなる図10の駆動方法用のアドレスＨＡＣｘ
をＬ３とし、出力行アドレスＯＡＣｘ＝Ｌ３を表示メモ
リ回路15・同異メモリ回路17・駆動制御回路21へ入力す
る。
【００７４】その他の信号は変化しないので、結局図15
にある通り、パターンＢ７では、出力行アドレスＯＡＣ
ｘ＝Ｌ３がアドレス回路20から、駆動モードＨ／Ｒ−＝
ハイと電圧モードＥ−／Ｗ＝ローが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ３の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ３の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ１の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンＢ７では、出力行アドレスＯＡＣ
ｘ＝Ｌ３がアドレス回路20から、駆動モードＨ／Ｒ−＝
ハイと電圧モードＥ−／Ｗ＝ローが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ３の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ３の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ１の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【００７５】（Ｂ８）パターンＢ８も図18・図19と同様
に、最初に駆動モードＨ／Ｒ−をローにしてＮ：１の飛
び越し走査駆動である事を駆動制御回路21へ入力し、電
圧モードＥ−／Ｗをローのままとして駆動制御回路21へ
入力し、Ｎ：１の飛び越し走査駆動用のアドレスＲＡＣ
ｘ＝Ｌ６を出力行アドレスＯＡＣｘとして、表示メモリ
回路15・同異メモリ回路17・駆動制御回路21へ入力す
る。
に、最初に駆動モードＨ／Ｒ−をローにしてＮ：１の飛
び越し走査駆動である事を駆動制御回路21へ入力し、電
圧モードＥ−／Ｗをローのままとして駆動制御回路21へ
入力し、Ｎ：１の飛び越し走査駆動用のアドレスＲＡＣ
ｘ＝Ｌ６を出力行アドレスＯＡＣｘとして、表示メモリ
回路15・同異メモリ回路17・駆動制御回路21へ入力す
る。
【００７６】その他の信号は変化しないので、結局図15
にある通り、パターンＢ８では、出力行アドレスＯＡＣ
ｘ＝Ｌ６がアドレス回路20から、駆動モードＨ／Ｒ−＝
ローと電圧モードＥ−／Ｗ＝ローが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ６の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ６の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ１の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンＢ８では、出力行アドレスＯＡＣ
ｘ＝Ｌ６がアドレス回路20から、駆動モードＨ／Ｒ−＝
ローと電圧モードＥ−／Ｗ＝ローが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ６の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ６の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ１の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【００７７】（Ｂ９）パターンＢ９も図18・図19と同様
に、最初に駆動モードＨ／Ｒ−はハイとして図10の駆動
である事を駆動制御回路21へ入力し、電圧モードＥ−／
Ｗをハイとして駆動制御回路21へ入力し、アドレスＤＡ
Ｃ０を０とし、アドレスＤＡＣ0.1 とアドレスＨＡＣ2.
3 よりなる図10の駆動方法用のアドレスＨＡＣｘをＬ２
とし、出力行アドレスＯＡＣｘ＝Ｌ２を表示メモリ回路
15・同異メモリ回路17・駆動制御回路21へ入力する。
に、最初に駆動モードＨ／Ｒ−はハイとして図10の駆動
である事を駆動制御回路21へ入力し、電圧モードＥ−／
Ｗをハイとして駆動制御回路21へ入力し、アドレスＤＡ
Ｃ０を０とし、アドレスＤＡＣ0.1 とアドレスＨＡＣ2.
3 よりなる図10の駆動方法用のアドレスＨＡＣｘをＬ２
とし、出力行アドレスＯＡＣｘ＝Ｌ２を表示メモリ回路
15・同異メモリ回路17・駆動制御回路21へ入力する。
【００７８】その他の信号は変化しないので、結局図15
にある通り、パターンＢ９では、出力行アドレスＯＡＣ
ｘ＝Ｌ２がアドレス回路20から、駆動モードＨ／Ｒ−＝
ハイと電圧モードＥ−／Ｗ＝ハイが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ２の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ２の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ１の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンＢ９では、出力行アドレスＯＡＣ
ｘ＝Ｌ２がアドレス回路20から、駆動モードＨ／Ｒ−＝
ハイと電圧モードＥ−／Ｗ＝ハイが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ２の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ２の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ１の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【００７９】（Ｂ10）パターンＢ10も図18・図19と同様
に、最初に駆動モードＨ／Ｒ−はハイのまま図10の駆動
である事を駆動制御回路21へ入力し、電圧モードＥ−／
Ｗをハイのままとして駆動制御回路21へ入力し、アドレ
スＤＡＣ０を１とし、アドレスＤＡＣ0.1 とアドレスＨ
ＡＣ2.3 よりなる図10の駆動方法用のアドレスＨＡＣｘ
をＬ３とし、出力行アドレスＯＡＣｘ＝Ｌ３を表示メモ
リ回路15・同異メモリ回路17・駆動制御回路21へ入力す
る。
に、最初に駆動モードＨ／Ｒ−はハイのまま図10の駆動
である事を駆動制御回路21へ入力し、電圧モードＥ−／
Ｗをハイのままとして駆動制御回路21へ入力し、アドレ
スＤＡＣ０を１とし、アドレスＤＡＣ0.1 とアドレスＨ
ＡＣ2.3 よりなる図10の駆動方法用のアドレスＨＡＣｘ
をＬ３とし、出力行アドレスＯＡＣｘ＝Ｌ３を表示メモ
リ回路15・同異メモリ回路17・駆動制御回路21へ入力す
る。
【００８０】その他の信号は変化しないので、結局図15
にある通り、パターンＢ10では、出力行アドレスＯＡＣ
ｘ＝Ｌ３がアドレス回路20から、駆動モードＨ／Ｒ−＝
ハイと電圧モードＥ−／Ｗ＝ハイが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ３の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ３の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ１の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
にある通り、パターンＢ10では、出力行アドレスＯＡＣ
ｘ＝Ｌ３がアドレス回路20から、駆動モードＨ／Ｒ−＝
ハイと電圧モードＥ−／Ｗ＝ハイが出力制御回路19か
ら、ＯＡＳｘ＝０〜７の変化に合わせて走査電極Ｌ３の
表示データＤＡが表示メモリ回路15から、ＯＡＳｘ＝０
〜７の変化に合わせて走査電極Ｌ３の同異データＤＦが
同異メモリ回路17から、Ｎ：１の飛び越し走査駆動用の
走査電極群Ｇ１の状態データＲＧＤＦと図10の駆動方法
用の走査電極群Ｇ０の状態データＤＧＤＦが識別メモリ
回路16から、それぞれ駆動制御回路21へ出力される。
【００８１】（Ａ２）パターンＡ２は図16・図17と同様
に、最初に制御信号ＧＣＲ−をローにしアドレスＤＡＣ
2.3 の変化を禁止する。次にＮ：１の飛び越し走査駆動
用のアドレスＲＡＣｘをＬ６からＬＡへ変化させ、駆動
モードＨ／Ｒ−をローにしてＮ：１の飛び越し走査駆動
である事を駆動制御回路21へ入力し、出力行アドレスＯ
ＡＣｘ＝ＬＡを表示メモリ回路15・同異メモリ回路17・
駆動制御回路21へ入力する（この時にアドレスＤＡＣ１
を０とする）。
に、最初に制御信号ＧＣＲ−をローにしアドレスＤＡＣ
2.3 の変化を禁止する。次にＮ：１の飛び越し走査駆動
用のアドレスＲＡＣｘをＬ６からＬＡへ変化させ、駆動
モードＨ／Ｒ−をローにしてＮ：１の飛び越し走査駆動
である事を駆動制御回路21へ入力し、出力行アドレスＯ
ＡＣｘ＝ＬＡを表示メモリ回路15・同異メモリ回路17・
駆動制御回路21へ入力する（この時にアドレスＤＡＣ１
を０とする）。
【００８２】次にアドレス切り替え信号Ｄ／Ｒ−をロー
にし、出力群アドレスＯＡＧ0.1 をアドレスＲＡＣ2.3
側に倒し、Ｇ２（走査電極群Ｇ２は走査電極Ｌ８〜ＬＢ
に対応）を識別メモリ回路16へ入力し、群アドレスＡＧ
0.1 ＝Ｇ２のデータ選択用識別データＧＤＦＯを制御信
号ＲＧＲＰ−がローのタイミングで捕らえ、Ｎ：１の飛
び越し走査駆動用の状態データＲＧＤＦとして駆動制御
回路21へ入力する。
にし、出力群アドレスＯＡＧ0.1 をアドレスＲＡＣ2.3
側に倒し、Ｇ２（走査電極群Ｇ２は走査電極Ｌ８〜ＬＢ
に対応）を識別メモリ回路16へ入力し、群アドレスＡＧ
0.1 ＝Ｇ２のデータ選択用識別データＧＤＦＯを制御信
号ＲＧＲＰ−がローのタイミングで捕らえ、Ｎ：１の飛
び越し走査駆動用の状態データＲＧＤＦとして駆動制御
回路21へ入力する。
【００８３】次にアドレス切り替え信号Ｈ−／Ｄをロー
にして、出力群アドレスＯＡＧ0.1をアドレスＨＡＣ2.3
側に倒し、Ｇ０を識別メモリ回路16へ入力し、制御信
号ＨＧＷ−がローのタイミングで群アドレスＡＧ0.1 ＝
Ｇ０のデータ消去用識別データＧＤＦＩの状態を群アド
レスＡＧ0.1 ＝Ｇ０のデータ選択用識別データＧＤＦＯ
の状態と同じくし、制御信号ＨＣＫの立ち上がりでアド
レスＤＡＣ2.3 を保持して、アドレスＨＡＣ2.3 とす
る。
にして、出力群アドレスＯＡＧ0.1をアドレスＨＡＣ2.3
側に倒し、Ｇ０を識別メモリ回路16へ入力し、制御信
号ＨＧＷ−がローのタイミングで群アドレスＡＧ0.1 ＝
Ｇ０のデータ消去用識別データＧＤＦＩの状態を群アド
レスＡＧ0.1 ＝Ｇ０のデータ選択用識別データＧＤＦＯ
の状態と同じくし、制御信号ＨＣＫの立ち上がりでアド
レスＤＡＣ2.3 を保持して、アドレスＨＡＣ2.3 とす
る。
【００８４】次に出力群アドレスＯＡＧ0.1 をアドレス
ＤＡＣ2.3 側に倒し、Ｇ１を識別メモリ回路16へ入力
し、群アドレスＡＧ0.1 ＝Ｇ１のデータ選択用識別デー
タＧＤＦＯを制御信号ＤＧＲＰ−がローのタイミングで
捕らえ、図10の駆動方法用の状態データＤＧＤＦとして
駆動制御回路21へ入力する。
ＤＡＣ2.3 側に倒し、Ｇ１を識別メモリ回路16へ入力
し、群アドレスＡＧ0.1 ＝Ｇ１のデータ選択用識別デー
タＧＤＦＯを制御信号ＤＧＲＰ−がローのタイミングで
捕らえ、図10の駆動方法用の状態データＤＧＤＦとして
駆動制御回路21へ入力する。
【００８５】次いで制御信号ＤＧＷ−のローのタイミン
グで群アドレスＡＧ0.1 ＝Ｇ１のデータ選択用識別デー
タＧＤＦＯの状態を「表示に変化無し」の状態とする。
次いで制御信号ＤＳＰ−によりアドレスＤＡＣ2.3 を１
から２に変化させて、出力群アドレスＯＡＧ0.1 ＝Ｇ２
を識別メモリ回路16へ入力し、群アドレスＡＧ0.1 ＝Ｇ
２のデータ選択用識別データＧＤＦＯを識別データＯＧ
ＤＦとして出力制御回路19へ入力し、走査電極群Ｇ２が
「表示に変化有り」か「表示に変化無し」か調べる。
グで群アドレスＡＧ0.1 ＝Ｇ１のデータ選択用識別デー
タＧＤＦＯの状態を「表示に変化無し」の状態とする。
次いで制御信号ＤＳＰ−によりアドレスＤＡＣ2.3 を１
から２に変化させて、出力群アドレスＯＡＧ0.1 ＝Ｇ２
を識別メモリ回路16へ入力し、群アドレスＡＧ0.1 ＝Ｇ
２のデータ選択用識別データＧＤＦＯを識別データＯＧ
ＤＦとして出力制御回路19へ入力し、走査電極群Ｇ２が
「表示に変化有り」か「表示に変化無し」か調べる。
【００８６】このデータ選択用識別データＯＧＤＦが制
御信号ＤＣＧがハイの時（制御信号ＤＳＰ−がローにな
ってから２ＯＡＳｘアドレス期間後に最初にハイとな
る）「表示に変化有り」ならアドレスＤＡＣ2.3 は２の
ままとなるが、図９のアドレスＡＧ0.1 ＝Ｇ２のデータ
選択用識別データＧＤＦＯが「表示に変化無し」なの
で、アドレスＤＡＣ2.3 は２から３へ変化し、再び２Ｏ
ＡＳｘアドレス期間後に制御信号ＤＣＧはハイとなるは
ずである（この部分はパターンＢ11の期間に含まれてい
る）。
御信号ＤＣＧがハイの時（制御信号ＤＳＰ−がローにな
ってから２ＯＡＳｘアドレス期間後に最初にハイとな
る）「表示に変化有り」ならアドレスＤＡＣ2.3 は２の
ままとなるが、図９のアドレスＡＧ0.1 ＝Ｇ２のデータ
選択用識別データＧＤＦＯが「表示に変化無し」なの
で、アドレスＤＡＣ2.3 は２から３へ変化し、再び２Ｏ
ＡＳｘアドレス期間後に制御信号ＤＣＧはハイとなるは
ずである（この部分はパターンＢ11の期間に含まれてい
る）。
【００８７】結局図15にある通り、パターンＡ２では、
出力行アドレスＯＡＣｘ＝ＬＡがアドレス回路20から、
駆動モードＨ／Ｒ−＝ローと電圧モードＥ−／Ｗ＝ハイ
が出力制御回路19から、ＯＡＳｘ＝０〜７の変化に合わ
せて走査電極ＬＡの表示データＤＡが表示メモリ回路15
から、ＯＡＳｘ＝０〜７の変化に合わせて走査電極ＬＡ
の同異データＤＦが同異メモリ回路17から、Ｎ：１の飛
び越し走査駆動用の走査電極群Ｇ２の状態データＲＧＤ
Ｆと図10の駆動方法用の走査電極群Ｇ１の状態データＤ
ＧＤＦが識別メモリ回路16から、それぞれ駆動制御回路
21へ出力される。
出力行アドレスＯＡＣｘ＝ＬＡがアドレス回路20から、
駆動モードＨ／Ｒ−＝ローと電圧モードＥ−／Ｗ＝ハイ
が出力制御回路19から、ＯＡＳｘ＝０〜７の変化に合わ
せて走査電極ＬＡの表示データＤＡが表示メモリ回路15
から、ＯＡＳｘ＝０〜７の変化に合わせて走査電極ＬＡ
の同異データＤＦが同異メモリ回路17から、Ｎ：１の飛
び越し走査駆動用の走査電極群Ｇ２の状態データＲＧＤ
Ｆと図10の駆動方法用の走査電極群Ｇ１の状態データＤ
ＧＤＦが識別メモリ回路16から、それぞれ駆動制御回路
21へ出力される。
【００８８】（Ｂ11）パターンＢ11では図22・図23にあ
る様に、最初にパターンＡ２で予定したアドレスＤＡＣ
2.3 の２から３への変化があり、出力群アドレスＯＡＧ
0.1＝Ｇ３が識別メモリ回路16へ入力される。次に駆動
モードＨ／Ｒ−をハイとして図10の駆動である事を駆動
制御回路21へ入力し、電圧モードＥ−／Ｗをローとして
駆動制御回路21へ入力し、アドレスＤＡＣ0.1 とアドレ
スＨＡＣ2.3 よりなる図10の駆動方法用のアドレスＨＡ
ＣｘをＬ４とし、出力行アドレスＯＡＣｘ＝Ｌ４を表示
メモリ回路15・同異メモリ回路17・駆動制御回路21へ入
力する。
る様に、最初にパターンＡ２で予定したアドレスＤＡＣ
2.3 の２から３への変化があり、出力群アドレスＯＡＧ
0.1＝Ｇ３が識別メモリ回路16へ入力される。次に駆動
モードＨ／Ｒ−をハイとして図10の駆動である事を駆動
制御回路21へ入力し、電圧モードＥ−／Ｗをローとして
駆動制御回路21へ入力し、アドレスＤＡＣ0.1 とアドレ
スＨＡＣ2.3 よりなる図10の駆動方法用のアドレスＨＡ
ＣｘをＬ４とし、出力行アドレスＯＡＣｘ＝Ｌ４を表示
メモリ回路15・同異メモリ回路17・駆動制御回路21へ入
力する。
【００８９】次に群アドレスＡＧ0.1 ＝Ｇ３のデータ選
択用識別データＧＤＦＯを識別データＯＧＤＦとして出
力制御回路19へ入力し、走査電極群Ｇ３が「表示に変化
有り」か「表示に変化無し」か調べる。このデータ選択
用識別データＯＧＤＦが制御信号ＤＣＧがハイの時（ア
ドレスＤＡＣ2.3 が変化した後２ＯＡＳｘアドレス期間
後に再びハイとなる）「表示に変化有り」ならアドレス
ＤＡＣ2.3 は３のままとなるが、図９のアドレスＡＧ0.
1 ＝Ｇ３のデータ選択用識別データＧＤＦＯが「表示に
変化無し」なのでアドレスＤＡＣ2.3 は３から０へ変化
し、出力群アドレスＯＡＧ0.1 ＝０が識別メモリ回路16
へ入力される。
択用識別データＧＤＦＯを識別データＯＧＤＦとして出
力制御回路19へ入力し、走査電極群Ｇ３が「表示に変化
有り」か「表示に変化無し」か調べる。このデータ選択
用識別データＯＧＤＦが制御信号ＤＣＧがハイの時（ア
ドレスＤＡＣ2.3 が変化した後２ＯＡＳｘアドレス期間
後に再びハイとなる）「表示に変化有り」ならアドレス
ＤＡＣ2.3 は３のままとなるが、図９のアドレスＡＧ0.
1 ＝Ｇ３のデータ選択用識別データＧＤＦＯが「表示に
変化無し」なのでアドレスＤＡＣ2.3 は３から０へ変化
し、出力群アドレスＯＡＧ0.1 ＝０が識別メモリ回路16
へ入力される。
【００９０】次に群アドレスＡＧ0.1 ＝Ｇ０のデータ選
択用識別データＧＤＦＯを識別データＯＧＤＦとして出
力制御回路19へ入力し、制御信号ＤＣＧがハイの時に走
査電極群Ｇ０が「表示に変化有り」か「表示に変化無
し」か調べる。図９のアドレスＡＧ0.1 ＝Ｇ０は「表示
に変化有り」であるが、先にパターンＡ１でデータ選択
用識別データＧＤＦＯを「表示に変化無し」に戻してい
るので、アドレスＡＧ0.1 ＝Ｇ０のデータ選択用識別デ
ータＧＤＦＯは「表示に変化無し」であり、アドレスＤ
ＡＣ2.3 は０から１へ変化し、出力群アドレスＯＡＧ0.
1 ＝１が識別メモリ回路16へ入力される。
択用識別データＧＤＦＯを識別データＯＧＤＦとして出
力制御回路19へ入力し、制御信号ＤＣＧがハイの時に走
査電極群Ｇ０が「表示に変化有り」か「表示に変化無
し」か調べる。図９のアドレスＡＧ0.1 ＝Ｇ０は「表示
に変化有り」であるが、先にパターンＡ１でデータ選択
用識別データＧＤＦＯを「表示に変化無し」に戻してい
るので、アドレスＡＧ0.1 ＝Ｇ０のデータ選択用識別デ
ータＧＤＦＯは「表示に変化無し」であり、アドレスＤ
ＡＣ2.3 は０から１へ変化し、出力群アドレスＯＡＧ0.
1 ＝１が識別メモリ回路16へ入力される。
【００９１】次に群アドレスＡＧ0.1 ＝Ｇ１のデータ選
択用識別データＧＤＦＯを識別データＯＧＤＦとして出
力制御回路19へ入力し、制御信号ＤＣＧがハイの時に走
査電極群Ｇ１が「表示に変化有り」か「表示に変化無
し」か調べる。図９のアドレスＡＧ0.1 ＝Ｇ１は「表示
に変化有り」であるが、先にパターンＡ２でデータ選択
用識別データＧＤＦＯを「表示に変化無し」に戻してい
るので、アドレスＡＧ0.1 ＝Ｇ１の識別データＧＤＦＯ
は「表示に変化無し」であり、アドレスＤＡＣ2.3 は１
から２へ変化し、出力群アドレスＯＡＧ0.1 ＝Ｇ２が識
別メモリ回路16へ入力される。以下、この動作はパター
ンＢで続き、パターンＣの制御信号ＤＣＥ＝ローで中断
されるが、制御信号ＤＳＧ＝ハイで再開され、パターン
Ａの制御信号ＤＣＥ＝ローで終了する。
択用識別データＧＤＦＯを識別データＯＧＤＦとして出
力制御回路19へ入力し、制御信号ＤＣＧがハイの時に走
査電極群Ｇ１が「表示に変化有り」か「表示に変化無
し」か調べる。図９のアドレスＡＧ0.1 ＝Ｇ１は「表示
に変化有り」であるが、先にパターンＡ２でデータ選択
用識別データＧＤＦＯを「表示に変化無し」に戻してい
るので、アドレスＡＧ0.1 ＝Ｇ１の識別データＧＤＦＯ
は「表示に変化無し」であり、アドレスＤＡＣ2.3 は１
から２へ変化し、出力群アドレスＯＡＧ0.1 ＝Ｇ２が識
別メモリ回路16へ入力される。以下、この動作はパター
ンＢで続き、パターンＣの制御信号ＤＣＥ＝ローで中断
されるが、制御信号ＤＳＧ＝ハイで再開され、パターン
Ａの制御信号ＤＣＥ＝ローで終了する。
【００９２】この様にパターンＡが１回、パターンＢが
５回、パターンＣが１回、パターンＢが５回を１サイク
ルとして、この表示制御装置13は動作する。これらの出
力パターンの動作が行われている間も、パーソナルコン
ピュータ２からは図５や図６のデータＤａｔａが送られ
てくるが、表示メモリ回路15の記録内容に変化のない限
り以上の出力側の動作は妨げられない。
５回、パターンＣが１回、パターンＢが５回を１サイク
ルとして、この表示制御装置13は動作する。これらの出
力パターンの動作が行われている間も、パーソナルコン
ピュータ２からは図５や図６のデータＤａｔａが送られ
てくるが、表示メモリ回路15の記録内容に変化のない限
り以上の出力側の動作は妨げられない。
【００９３】本実施例では、駆動制御回路21から走査側
駆動回路11と信号側駆動回路12へ出力される電圧の組み
合わせとして、図24と図25に示す電圧波形の組み合わせ
を用いる。
駆動回路11と信号側駆動回路12へ出力される電圧の組み
合わせとして、図24と図25に示す電圧波形の組み合わせ
を用いる。
【００９４】図24（１）に示す波形は走査電極Ｌへ印加
され、その走査電極Ｌ上の画素の表示状態を「暗」の輝
度状態へ書き換えられるようにするための選択電圧Ａの
波形であり、図24 (２) に示す波形はその他の走査電極
Ｌへ印加され、その走査電極Ｌ上の画素の表示状態を書
き換えないための非選択電圧Ｂの波形である。図24
(３) に示す波形は信号電極Ｓへ印加され、選択電圧Ａ
が印加されている走査電極Ｌ上の画素の表示状態を
「暗」の輝度状態に書き換えるための書換え暗電圧Ｃの
波形であり、図24 (４) に示す波形は信号電極Ｓへ印加
され、選択電圧Ａが印加されている走査電極Ｌ上の画素
の表示状態を書き換えないための非書換え電圧Ｇの波形
である。
され、その走査電極Ｌ上の画素の表示状態を「暗」の輝
度状態へ書き換えられるようにするための選択電圧Ａの
波形であり、図24 (２) に示す波形はその他の走査電極
Ｌへ印加され、その走査電極Ｌ上の画素の表示状態を書
き換えないための非選択電圧Ｂの波形である。図24
(３) に示す波形は信号電極Ｓへ印加され、選択電圧Ａ
が印加されている走査電極Ｌ上の画素の表示状態を
「暗」の輝度状態に書き換えるための書換え暗電圧Ｃの
波形であり、図24 (４) に示す波形は信号電極Ｓへ印加
され、選択電圧Ａが印加されている走査電極Ｌ上の画素
の表示状態を書き換えないための非書換え電圧Ｇの波形
である。
【００９５】図24の (５) 〜 (８) は画素Ａｉｊにかか
る実効電圧の波形を示し、そのうち、図24（５）の波形
Ａ−Ｃは走査電極Ｌｉへ選択電圧Ａが印加され、信号電
極Ｓｊへ書換え暗電圧Ｃが印加されたとき画素Ａｉｊへ
かかる電圧波形を示し、図24(６) の波形Ａ−Ｇは走査
電極Ｌｉへ選択電圧Ａが印加され、信号電極Ｓｊへ非書
換え電圧Ｇが印加されたとき画素Ａｉｊへかかる電圧波
形を示し、図24 (７)の波形Ｂ−Ｃは走査電極Ｌｉへ非
選択電圧Ｂが印加され、信号電極Ｓｊへ書換え暗電圧Ｃ
が印加されたとき画素Ａｉｊへかかる電圧波形を示し、
図24 (８) の波形Ｂ−Ｇは走査電極Ｌｉへ非選択電圧Ｂ
が印加され、信号電極Ｓｊへ非書換え電圧Ｇが印加され
たとき画素Ａｉｊへかかる電圧波形を示している。
る実効電圧の波形を示し、そのうち、図24（５）の波形
Ａ−Ｃは走査電極Ｌｉへ選択電圧Ａが印加され、信号電
極Ｓｊへ書換え暗電圧Ｃが印加されたとき画素Ａｉｊへ
かかる電圧波形を示し、図24(６) の波形Ａ−Ｇは走査
電極Ｌｉへ選択電圧Ａが印加され、信号電極Ｓｊへ非書
換え電圧Ｇが印加されたとき画素Ａｉｊへかかる電圧波
形を示し、図24 (７)の波形Ｂ−Ｃは走査電極Ｌｉへ非
選択電圧Ｂが印加され、信号電極Ｓｊへ書換え暗電圧Ｃ
が印加されたとき画素Ａｉｊへかかる電圧波形を示し、
図24 (８) の波形Ｂ−Ｇは走査電極Ｌｉへ非選択電圧Ｂ
が印加され、信号電極Ｓｊへ非書換え電圧Ｇが印加され
たとき画素Ａｉｊへかかる電圧波形を示している。
【００９６】図25（１）に示す波形は走査電極Ｌへ印加
され、その走査電極Ｌ上の画素の表示状態を「明」の輝
度状態へ書き換えられるようにするための選択電圧Ｅの
波形であり、図25 (２) に示す波形はその他の走査電極
Ｌへ印加され、その走査電極Ｌ上の画素の表示状態を書
き換えないための非選択電圧Ｆの波形である。図25
(３) に示す波形は信号電極Ｓへ印加され、選択電圧Ｅ
が印加されている走査電極Ｌ上の画素の表示状態を
「明」の輝度状態に書き換えるための書換え明電圧Ｄの
波形であり、図25 (４) に示す波形は信号電極Ｓへ印加
され、選択電圧Ｅが印加されている走査電極Ｌ上の画素
の表示状態を書き換えないための非書換え電圧Ｈの波形
である。
され、その走査電極Ｌ上の画素の表示状態を「明」の輝
度状態へ書き換えられるようにするための選択電圧Ｅの
波形であり、図25 (２) に示す波形はその他の走査電極
Ｌへ印加され、その走査電極Ｌ上の画素の表示状態を書
き換えないための非選択電圧Ｆの波形である。図25
(３) に示す波形は信号電極Ｓへ印加され、選択電圧Ｅ
が印加されている走査電極Ｌ上の画素の表示状態を
「明」の輝度状態に書き換えるための書換え明電圧Ｄの
波形であり、図25 (４) に示す波形は信号電極Ｓへ印加
され、選択電圧Ｅが印加されている走査電極Ｌ上の画素
の表示状態を書き換えないための非書換え電圧Ｈの波形
である。
【００９７】図25の (５) 〜 (８) は画素Ａｉｊにかか
る実効電圧の波形を示し、そのうち、図25（５）の波形
Ｅ−Ｄは走査電極Ｌｉへ選択電圧Ｅが印加され、信号電
極Ｓｊへ書換え明電圧Ｄが印加されたとき画素Ａｉｊへ
かかる電圧波形を示し、図25(６) の波形Ｅ−Ｈは走査
電極Ｌｉへ選択電圧Ｅが印加され、信号電極Ｓｊへ非書
換え電圧Ｈが印加されたとき画素Ａｉｊへかかる電圧波
形を示し、図25 (７)の波形Ｆ−Ｄは走査電極Ｌｉへ非
選択電圧Ｆが印加され、信号電極Ｓｊへ書換え明電圧Ｄ
が印加されたとき画素Ａｉｊへかかる電圧波形を示し、
図25 (８) の波形Ｆ−Ｈは走査電極Ｌｉへ非選択電圧Ｆ
が印加され、信号電極Ｓｊへ非書換え電圧Ｈが印加され
たとき画素Ａｉｊへかかる電圧波形を示している。
る実効電圧の波形を示し、そのうち、図25（５）の波形
Ｅ−Ｄは走査電極Ｌｉへ選択電圧Ｅが印加され、信号電
極Ｓｊへ書換え明電圧Ｄが印加されたとき画素Ａｉｊへ
かかる電圧波形を示し、図25(６) の波形Ｅ−Ｈは走査
電極Ｌｉへ選択電圧Ｅが印加され、信号電極Ｓｊへ非書
換え電圧Ｈが印加されたとき画素Ａｉｊへかかる電圧波
形を示し、図25 (７)の波形Ｆ−Ｄは走査電極Ｌｉへ非
選択電圧Ｆが印加され、信号電極Ｓｊへ書換え明電圧Ｄ
が印加されたとき画素Ａｉｊへかかる電圧波形を示し、
図25 (８) の波形Ｆ−Ｈは走査電極Ｌｉへ非選択電圧Ｆ
が印加され、信号電極Ｓｊへ非書換え電圧Ｈが印加され
たとき画素Ａｉｊへかかる電圧波形を示している。
【００９８】また、本実施例では、駆動制御回路21は図
15の駆動モードＨ／Ｒ−，電圧モードＥ−／Ｗ，表示デ
ータＤＡ，同異データＤＦ，Ｎ：１の飛び越し走査駆動
用の状態データＲＧＤＦと図10の駆動方法用の状態デー
タＤＧＤＦ等により、以下のデータＤＡＴＡと電圧の組
み合わせを走査側駆動回路11と信号側駆動回路12へ出力
する。
15の駆動モードＨ／Ｒ−，電圧モードＥ−／Ｗ，表示デ
ータＤＡ，同異データＤＦ，Ｎ：１の飛び越し走査駆動
用の状態データＲＧＤＦと図10の駆動方法用の状態デー
タＤＧＤＦ等により、以下のデータＤＡＴＡと電圧の組
み合わせを走査側駆動回路11と信号側駆動回路12へ出力
する。
【００９９】（Ａ１）駆動モードＨ／Ｒ−＝ローで電圧
モードＥ−／Ｗ＝ハイの時、データＤＡＴＡはＮ：１の
飛び越し走査駆動で図25の電圧の組み合わせ用のデータ
である。即ち、表示データＤＡが「明」で、かつ同異デ
ータＤＦが「変化なし」、または表示データＤＡが
「明」で、かつ状態データＲＧＤＦが「変化なし」な
ら、図25 (３) のＶＳＤに対応するデータＤＡＴＡを、
それ以外なら図25 (４) のＶＳＨに対応するデータＤＡ
ＴＡを、それぞれ信号側駆動回路12へ出力する。
モードＥ−／Ｗ＝ハイの時、データＤＡＴＡはＮ：１の
飛び越し走査駆動で図25の電圧の組み合わせ用のデータ
である。即ち、表示データＤＡが「明」で、かつ同異デ
ータＤＦが「変化なし」、または表示データＤＡが
「明」で、かつ状態データＲＧＤＦが「変化なし」な
ら、図25 (３) のＶＳＤに対応するデータＤＡＴＡを、
それ以外なら図25 (４) のＶＳＨに対応するデータＤＡ
ＴＡを、それぞれ信号側駆動回路12へ出力する。
【０１００】（Ｂ１）駆動モードＨ／Ｒ−＝ハイで電圧
モードＥ−／Ｗ＝ローの時、データＤＡＴＡは図10の駆
動で図24の電圧の組み合わせ用のデータである。即ち、
表示データＤＡが「暗」で、かつ同異データＤＦが「変
化あり」で、かつ状態データＤＧＤＦが「変化あり」な
ら、図24（３）のＶＳＣに対応するデータＤＡＴＡを、
それ以外なら図24 (４) のＶＳＧに対応するデータＤＡ
ＴＡを、それぞれ信号側駆動回路12へ出力する。
モードＥ−／Ｗ＝ローの時、データＤＡＴＡは図10の駆
動で図24の電圧の組み合わせ用のデータである。即ち、
表示データＤＡが「暗」で、かつ同異データＤＦが「変
化あり」で、かつ状態データＤＧＤＦが「変化あり」な
ら、図24（３）のＶＳＣに対応するデータＤＡＴＡを、
それ以外なら図24 (４) のＶＳＧに対応するデータＤＡ
ＴＡを、それぞれ信号側駆動回路12へ出力する。
【０１０１】（Ｂ３）駆動モードＨ／Ｒ−＝ローで電圧
モードＥ−／Ｗ＝ローの時、データＤＡＴＡはＮ：１の
飛び越し走査駆動で図24の電圧の組み合わせ用のデータ
である。即ち、表示データＤＡが「暗」で、かつ同異デ
ータＤＦが「変化なし」、または表示データＤＡが
「暗」で、かつ状態データＲＧＤＦが「変化なし」な
ら、図24 (３) のＶＳＣに対応するデータＤＡＴＡを、
それ以外なら図24 (４) のＶＳＧに対応するデータＤＡ
ＴＡを、それぞれ信号側駆動回路12へ出力する。
モードＥ−／Ｗ＝ローの時、データＤＡＴＡはＮ：１の
飛び越し走査駆動で図24の電圧の組み合わせ用のデータ
である。即ち、表示データＤＡが「暗」で、かつ同異デ
ータＤＦが「変化なし」、または表示データＤＡが
「暗」で、かつ状態データＲＧＤＦが「変化なし」な
ら、図24 (３) のＶＳＣに対応するデータＤＡＴＡを、
それ以外なら図24 (４) のＶＳＧに対応するデータＤＡ
ＴＡを、それぞれ信号側駆動回路12へ出力する。
【０１０２】（Ｂ４）駆動モードＨ／Ｒ−＝ハイで電圧
モードＥ−／Ｗ＝ハイの時、データＤＡＴＡは図10の駆
動で図25の電圧の組み合わせ用のデータである。即ち、
表示データＤＡが「明」で、かつ同異データＤＦが「変
化あり」で、かつ状態データＤＧＤＦが「変化あり」な
ら、図25 (３) のＶＳＤに対応するデータＤＡＴＡを、
それ以外なら図25 (４) のＶＳＨに対応するデータＤＡ
ＴＡを、それぞれ信号側駆動回路12へ出力する。
モードＥ−／Ｗ＝ハイの時、データＤＡＴＡは図10の駆
動で図25の電圧の組み合わせ用のデータである。即ち、
表示データＤＡが「明」で、かつ同異データＤＦが「変
化あり」で、かつ状態データＤＧＤＦが「変化あり」な
ら、図25 (３) のＶＳＤに対応するデータＤＡＴＡを、
それ以外なら図25 (４) のＶＳＨに対応するデータＤＡ
ＴＡを、それぞれ信号側駆動回路12へ出力する。
【０１０３】この様にして出力されたデータＤＡＴＡ
は、信号側駆動回路12の図示しないシフトレジスタにク
ロックＸＣＬＫで転送され、駆動制御回路21から出力さ
れるラッチパルスＬＰのタイミングで信号側駆動回路12
の図示しない別のレジスタへ転送され保持される。
は、信号側駆動回路12の図示しないシフトレジスタにク
ロックＸＣＬＫで転送され、駆動制御回路21から出力さ
れるラッチパルスＬＰのタイミングで信号側駆動回路12
の図示しない別のレジスタへ転送され保持される。
【０１０４】この保持されたデータＤＡＴＡがパターン
Ａ１かパターンＢ４の時、駆動制御回路21から、図25の
電圧の組み合わせが走査側駆動回路11のＶＣ０端子及び
ＶＣ１端子と、信号側駆動回路12のＶＳ０端子及びＶＳ
１端子へ出力され、この保持されたデータＤＡＴＡがパ
ターンＢ１かパターンＢ３の時、駆動制御回路21から、
図24の電圧の組み合わせが走査側駆動回路11のＶＣ０端
子及びＶＣ１端子と、信号駆動回路12のＶＳ０端子及び
ＶＳ１端子へ出力される。また、この保持されたデータ
ＤＡＴＡが走査電極Ｌｘ（例えばＬ０）に対応する時、
同じ走査電極Ｌｘに対応するアドレスＡｘ（例えばＬ
０）が、駆動制御回路21から、クロックＹＣＬＫにより
走査側駆動回路11に転送され保持される。
Ａ１かパターンＢ４の時、駆動制御回路21から、図25の
電圧の組み合わせが走査側駆動回路11のＶＣ０端子及び
ＶＣ１端子と、信号側駆動回路12のＶＳ０端子及びＶＳ
１端子へ出力され、この保持されたデータＤＡＴＡがパ
ターンＢ１かパターンＢ３の時、駆動制御回路21から、
図24の電圧の組み合わせが走査側駆動回路11のＶＣ０端
子及びＶＣ１端子と、信号駆動回路12のＶＳ０端子及び
ＶＳ１端子へ出力される。また、この保持されたデータ
ＤＡＴＡが走査電極Ｌｘ（例えばＬ０）に対応する時、
同じ走査電極Ｌｘに対応するアドレスＡｘ（例えばＬ
０）が、駆動制御回路21から、クロックＹＣＬＫにより
走査側駆動回路11に転送され保持される。
【０１０５】この結果、走査電極Ｌ０，Ｌ１，Ｌ２、信
号電極Ｓ１，Ｓ２，Ｓ５、画素Ａ11，Ａ21，Ａ22，Ａ25
にかかる電圧を示したのが図26である。図26において、
（１）は走査電極Ｌ０への印加電圧波形、 (２) は走査
電極Ｌ１への印加電圧波形、(３) は走査電極Ｌ２への
印加電圧波形、 (４) は信号電極Ｓ１への印加電圧波
形、 (５) は信号電極Ｓ２への印加電圧波形、 (６) は
信号電極Ｓ５への印加電圧波形、 (７) は画素Ａ11へ印
加される実効電圧波形、 (８) は画素Ａ21へ印加される
実効電圧波形、 (９) は画素Ａ22へ印加される実効電圧
波形、 (10) は画素Ａ25へ印加される実効電圧波形であ
る。
号電極Ｓ１，Ｓ２，Ｓ５、画素Ａ11，Ａ21，Ａ22，Ａ25
にかかる電圧を示したのが図26である。図26において、
（１）は走査電極Ｌ０への印加電圧波形、 (２) は走査
電極Ｌ１への印加電圧波形、(３) は走査電極Ｌ２への
印加電圧波形、 (４) は信号電極Ｓ１への印加電圧波
形、 (５) は信号電極Ｓ２への印加電圧波形、 (６) は
信号電極Ｓ５への印加電圧波形、 (７) は画素Ａ11へ印
加される実効電圧波形、 (８) は画素Ａ21へ印加される
実効電圧波形、 (９) は画素Ａ22へ印加される実効電圧
波形、 (10) は画素Ａ25へ印加される実効電圧波形であ
る。
【０１０６】本実施例においては、走査電極群を４本の
走査電極で構成したが、一般には２〜32本の走査電極で
１つの走査電極群を構成することができる。また、１つ
の走査電極群を構成する走査電極を図10の駆動方法で駆
動する間に２本の走査電極をＮ：１の飛び越し走査の方
法で駆動したが、一般には１つの走査電極群を構成する
走査電極を図10の駆動方法で駆動する間に１〜16本の走
査電極をＮ：１の飛び越し走査の方法で駆動することが
できる。
走査電極で構成したが、一般には２〜32本の走査電極で
１つの走査電極群を構成することができる。また、１つ
の走査電極群を構成する走査電極を図10の駆動方法で駆
動する間に２本の走査電極をＮ：１の飛び越し走査の方
法で駆動したが、一般には１つの走査電極群を構成する
走査電極を図10の駆動方法で駆動する間に１〜16本の走
査電極をＮ：１の飛び越し走査の方法で駆動することが
できる。
【０１０７】また、Ｎ：１の飛び越し走査の駆動方法
で、特定の走査電極を図24の電圧の組み合わせで駆動し
た後、図10の駆動方法で、次の走査電極を図24の電圧の
組み合わせで駆動するか、図25の電圧の組み合わせで駆
動するかは、ＦＬＣパネルの表示状態を見ながら決めれ
ば良いので、その順番は本実施例の順番に限定されるも
のではない。
で、特定の走査電極を図24の電圧の組み合わせで駆動し
た後、図10の駆動方法で、次の走査電極を図24の電圧の
組み合わせで駆動するか、図25の電圧の組み合わせで駆
動するかは、ＦＬＣパネルの表示状態を見ながら決めれ
ば良いので、その順番は本実施例の順番に限定されるも
のではない。
【０１０８】実際に1024×1024の画素を持つＦＬＣパネ
ルを使い、走査側駆動回路30を、信号側駆動回路12と同
じデータＹＩがクロックＹＣＬＫで動作する図示しない
シフトレジスタへ転送され、タイミングパルスＹＰで図
示しないラッチへ保持され、各走査電極に対応したその
保持されたデータが「０」か「１」かで各走査電極へ電
圧ＶＣ０かＶＣ１が印加される構成とした図34のＦＬＣ
Ｄ31（1024×1024の画素を持つＦＬＣパネル１を図示す
ることが実際上不可能であるため、図34は16×16の画素
を持つＦＬＣパネル１を図示している。）を用いて、同
一の走査電極の４画素毎に１bit の割合で同異メモリを
構成し、４本の走査電極で１つの走査電極群を構成し、
１つの走査電極群を構成する２本の走査電極を図10の駆
動方法で駆動する毎に、１本の走査電極を１６：１の飛
び越し走査の方法で駆動するように構成したのが、図35
のコントロール回路32である。
ルを使い、走査側駆動回路30を、信号側駆動回路12と同
じデータＹＩがクロックＹＣＬＫで動作する図示しない
シフトレジスタへ転送され、タイミングパルスＹＰで図
示しないラッチへ保持され、各走査電極に対応したその
保持されたデータが「０」か「１」かで各走査電極へ電
圧ＶＣ０かＶＣ１が印加される構成とした図34のＦＬＣ
Ｄ31（1024×1024の画素を持つＦＬＣパネル１を図示す
ることが実際上不可能であるため、図34は16×16の画素
を持つＦＬＣパネル１を図示している。）を用いて、同
一の走査電極の４画素毎に１bit の割合で同異メモリを
構成し、４本の走査電極で１つの走査電極群を構成し、
１つの走査電極群を構成する２本の走査電極を図10の駆
動方法で駆動する毎に、１本の走査電極を１６：１の飛
び越し走査の方法で駆動するように構成したのが、図35
のコントロール回路32である。
【０１０９】図35のコントロール回路32は、図11及び図
12のコントロール回路13のインタフェース回路14や図11
及び図12でも図示されていないクロック発生及び分配回
路が省略されており、アドレス回路20が表示メモリ回路
35や識別メモリ回路36や同異メモリ回路37に吸収されて
いるが、基本的にはコントロール回路13と同一の構成で
ある。即ち、表示メモリ回路35と、識別メモリ回路36
と、同異メモリ回路37と、これら３メモリ回路の入力側
の動作を制御する入力制御回路33と、これら３メモリ回
路の出力側の動作を制御する出力制御回路34と、ＦＬＣ
Ｄ31の走査側駆動回路30と信号側駆動回路12の動作を制
御する駆動制御回路38より構成される。
12のコントロール回路13のインタフェース回路14や図11
及び図12でも図示されていないクロック発生及び分配回
路が省略されており、アドレス回路20が表示メモリ回路
35や識別メモリ回路36や同異メモリ回路37に吸収されて
いるが、基本的にはコントロール回路13と同一の構成で
ある。即ち、表示メモリ回路35と、識別メモリ回路36
と、同異メモリ回路37と、これら３メモリ回路の入力側
の動作を制御する入力制御回路33と、これら３メモリ回
路の出力側の動作を制御する出力制御回路34と、ＦＬＣ
Ｄ31の走査側駆動回路30と信号側駆動回路12の動作を制
御する駆動制御回路38より構成される。
【０１１０】入力制御回路33は図36のように、３メモリ
回路の読み出しと書き込みを制御する為の信号を発生さ
せる入出力信号回路39と、入力列アドレスを発生させる
入力水平アドレス回路40と、入力行アドレスを発生させ
る入力垂直アドレス回路41より構成される。
回路の読み出しと書き込みを制御する為の信号を発生さ
せる入出力信号回路39と、入力列アドレスを発生させる
入力水平アドレス回路40と、入力行アドレスを発生させ
る入力垂直アドレス回路41より構成される。
【０１１１】出力制御回路34は図37に示すように、３メ
モリ回路の読み出しを制御する為の信号を発生させる出
力行検出回路42と、出力列アドレスを発生させる出力水
平アドレス回路43と、出力行アドレスと出力群アドレス
を発生させる出力垂直アドレス回路44より構成される。
モリ回路の読み出しを制御する為の信号を発生させる出
力行検出回路42と、出力列アドレスを発生させる出力水
平アドレス回路43と、出力行アドレスと出力群アドレス
を発生させる出力垂直アドレス回路44より構成される。
【０１１２】表示メモリ回路35は図38に示す通り、入力
側アドレスと出力側アドレスを切り替える表示アドレス
回路45と、ＳＲＡＭ46と、入力制御回路33に従いＳＲＡ
Ｍ46へデータを読み書きする表示入力回路47と、出力制
御回路34に従い表示入力回路47から送られてきたデータ
を表示データＤＡとして出力する表示出力回路48より構
成される。
側アドレスと出力側アドレスを切り替える表示アドレス
回路45と、ＳＲＡＭ46と、入力制御回路33に従いＳＲＡ
Ｍ46へデータを読み書きする表示入力回路47と、出力制
御回路34に従い表示入力回路47から送られてきたデータ
を表示データＤＡとして出力する表示出力回路48より構
成される。
【０１１３】識別メモリ回路36は図39に示す通り、入力
側アドレスと出力側アドレスを切り替える識別アドレス
回路49と、ＳＲＡＭ50と、入力制御回路33に従いＳＲＡ
Ｍ50へ識別データＧＤＦＩ・ＧＤＦＯを読み書きし識別
データＩＧＤＦを出力する識別入力回路51と、出力制御
回路34に従い識別入力回路51から送られてきたデータを
識別データＯＧＤＦや状態データＤＧＤＦ・ＲＧＤＦと
して出力する識別出力回路48より構成される。
側アドレスと出力側アドレスを切り替える識別アドレス
回路49と、ＳＲＡＭ50と、入力制御回路33に従いＳＲＡ
Ｍ50へ識別データＧＤＦＩ・ＧＤＦＯを読み書きし識別
データＩＧＤＦを出力する識別入力回路51と、出力制御
回路34に従い識別入力回路51から送られてきたデータを
識別データＯＧＤＦや状態データＤＧＤＦ・ＲＧＤＦと
して出力する識別出力回路48より構成される。
【０１１４】同異メモリ回路37は図40に示す通り、入力
側アドレスと出力側アドレスを切り替える同異アドレス
回路53と、ＳＲＡＭ54と、入力制御回路33に従いＳＲＡ
Ｍ54へデータを読み書きする同異入力回路55と、出力制
御回路34に従い同異入力回路55から送られてきたデータ
を同異データＤＦとして出力する同異出力回路56より構
成される。
側アドレスと出力側アドレスを切り替える同異アドレス
回路53と、ＳＲＡＭ54と、入力制御回路33に従いＳＲＡ
Ｍ54へデータを読み書きする同異入力回路55と、出力制
御回路34に従い同異入力回路55から送られてきたデータ
を同異データＤＦとして出力する同異出力回路56より構
成される。
【０１１５】駆動制御回路38は図41に示す通り、データ
ＤＡＴＡ・ＹＩやタイミングパルスＬＰ・ＹＰやクロッ
クＹＣＬＫを出力する駆動信号回路57と、電圧の組み合
わせを記録してあるＲＯＭ58と、電圧ＶＣ０・ＶＣ１・
ＶＳ０・ＶＳ１を発生させる駆動電圧回路59より構成さ
れる。
ＤＡＴＡ・ＹＩやタイミングパルスＬＰ・ＹＰやクロッ
クＹＣＬＫを出力する駆動信号回路57と、電圧の組み合
わせを記録してあるＲＯＭ58と、電圧ＶＣ０・ＶＣ１・
ＶＳ０・ＶＳ１を発生させる駆動電圧回路59より構成さ
れる。
【０１１６】入出力信号回路39の具体的な構成は図42に
示す通りである。即ち、入出力信号回路39は４個のＤタ
イプフリップフロップ（以下ＤＦＦと略記する）101a〜
101dと、２個のカウントイネーブル機能付ＤＦＦ（以下
ＥＮＡ−ＤＦＦと略記する）102a・102bと、１個のカウ
ンタ103 と、10個のＡＮＤゲート104a〜104jと、３個の
ＯＲゲート105a〜105cと、１個のＮＡＮＤゲート106
と、７個のＮＯＴゲート107a〜107gから構成されてい
る。
示す通りである。即ち、入出力信号回路39は４個のＤタ
イプフリップフロップ（以下ＤＦＦと略記する）101a〜
101dと、２個のカウントイネーブル機能付ＤＦＦ（以下
ＥＮＡ−ＤＦＦと略記する）102a・102bと、１個のカウ
ンタ103 と、10個のＡＮＤゲート104a〜104jと、３個の
ＯＲゲート105a〜105cと、１個のＮＡＮＤゲート106
と、７個のＮＯＴゲート107a〜107gから構成されてい
る。
【０１１７】入力水平アドレス回路40の具体的な構成は
図43に示す通りである。即ち、入力水平アドレス回路40
は１個のＤＦＦ108 と、２個のカウントイネーブル機能
付シフトレジスタ109a・109bと、２個のＮＡＮＤゲート
110a・110bと、１個のＮＯＲゲート111 と、２個のカウ
ンタ112a・112bと、３個のＮＯＴゲート113a〜113cから
構成されている。
図43に示す通りである。即ち、入力水平アドレス回路40
は１個のＤＦＦ108 と、２個のカウントイネーブル機能
付シフトレジスタ109a・109bと、２個のＮＡＮＤゲート
110a・110bと、１個のＮＯＲゲート111 と、２個のカウ
ンタ112a・112bと、３個のＮＯＴゲート113a〜113cから
構成されている。
【０１１８】入力垂直アドレス回路41の具体的な構成は
図44に示す通りである。即ち、入力垂直アドレス回路41
は３個のＤＦＦ114a〜114cと、４個のＡＮＤゲート115a
〜115dと、１個のＮＯＲゲート116 と、４個のＮＯＴゲ
ート117a〜117dと、３個のカウンタ118a〜118cから構成
されている。
図44に示す通りである。即ち、入力垂直アドレス回路41
は３個のＤＦＦ114a〜114cと、４個のＡＮＤゲート115a
〜115dと、１個のＮＯＲゲート116 と、４個のＮＯＴゲ
ート117a〜117dと、３個のカウンタ118a〜118cから構成
されている。
【０１１９】出力水平アドレス回路43の具体的な構成は
図45に示す通りである。即ち、１個のＤ−ＦＦ119 と、
１個のＥＮＡ−ＤＦＦ120 と、１個のＡＮＤゲート121
と、１個のＮＯＲゲート122 と、１個のＮＡＮＤゲート
123 と、３個のカウンタ124a〜124cから構成されてい
る。
図45に示す通りである。即ち、１個のＤ−ＦＦ119 と、
１個のＥＮＡ−ＤＦＦ120 と、１個のＡＮＤゲート121
と、１個のＮＯＲゲート122 と、１個のＮＡＮＤゲート
123 と、３個のカウンタ124a〜124cから構成されてい
る。
【０１２０】出力行検出回路42の具体的な構成は図46に
示す通りである。即ち、11個のＮＡＮＤゲート125a〜12
5kと、４個のＡＮＤゲート126a〜126dと、１個のＮＯＲ
ゲート127 と、２個のＯＲゲート128a・128bと、５個の
ＮＯＴゲート129a〜129eと、７個のカウンタ130a〜130g
と、１個の２端子セレクタ131 から構成されている。
示す通りである。即ち、11個のＮＡＮＤゲート125a〜12
5kと、４個のＡＮＤゲート126a〜126dと、１個のＮＯＲ
ゲート127 と、２個のＯＲゲート128a・128bと、５個の
ＮＯＴゲート129a〜129eと、７個のカウンタ130a〜130g
と、１個の２端子セレクタ131 から構成されている。
【０１２１】出力垂直アドレス回路44は図47と図48に具
体的に示す回路より構成される。即ち、４個のＮＡＮＤ
ゲート132a〜132dと、２個のＮＯＴゲート133a・133b
と、５個のカウンタ134a〜134eと、２個のＥＮＡ−ＤＦ
Ｆ135a・135bと、２個の２端子セレクタ136a・136bと、
４個の４端子セレクタ137a〜137dから構成されている。
体的に示す回路より構成される。即ち、４個のＮＡＮＤ
ゲート132a〜132dと、２個のＮＯＴゲート133a・133b
と、５個のカウンタ134a〜134eと、２個のＥＮＡ−ＤＦ
Ｆ135a・135bと、２個の２端子セレクタ136a・136bと、
４個の４端子セレクタ137a〜137dから構成されている。
【０１２２】表示入力回路47は図49に具体的に示す回路
４個より構成される。即ち、４個のＮＯＴゲート147a〜
147dと、１個のＮＯＲゲート148 と、２個のＯＲゲート
149a・149bと、４個の排他的論理和ゲート150a〜150d
と、１個のＮＡＮＤゲート151と、１個のシフトレジス
タ152 と、２個のＤＦＦ153a・153bと、３個のＥＮＡ−
ＤＦＦ154a〜154cから構成された回路を４個並列に使っ
て構成されている。
４個より構成される。即ち、４個のＮＯＴゲート147a〜
147dと、１個のＮＯＲゲート148 と、２個のＯＲゲート
149a・149bと、４個の排他的論理和ゲート150a〜150d
と、１個のＮＡＮＤゲート151と、１個のシフトレジス
タ152 と、２個のＤＦＦ153a・153bと、３個のＥＮＡ−
ＤＦＦ154a〜154cから構成された回路を４個並列に使っ
て構成されている。
【０１２３】表示出力回路48の具体的な構成は図50に示
す通りである。即ち、１個のＮＯＴゲート156 と、１個
のＤＦＦ157 と、２個のロード機能付シフトレジスタ15
8a・158bから構成されている。
す通りである。即ち、１個のＮＯＴゲート156 と、１個
のＤＦＦ157 と、２個のロード機能付シフトレジスタ15
8a・158bから構成されている。
【０１２４】識別入力回路51の具体的な構成は図51に示
す通りである。即ち、５個のＯＲゲート159a〜159eと、
２個のＮＯＲゲート160a・160bと、１個のＡＮＤゲート
161と、４個の３値出力バッファ162a〜162dと、２個の
ＮＯＴゲート163a・163bと、２個のＤＦＦ164a・164b
と、３個のＥＮＡ−ＤＦＦ165a〜165cと、１個の２端子
セレクタ166 から構成されている。
す通りである。即ち、５個のＯＲゲート159a〜159eと、
２個のＮＯＲゲート160a・160bと、１個のＡＮＤゲート
161と、４個の３値出力バッファ162a〜162dと、２個の
ＮＯＴゲート163a・163bと、２個のＤＦＦ164a・164b
と、３個のＥＮＡ−ＤＦＦ165a〜165cと、１個の２端子
セレクタ166 から構成されている。
【０１２５】識別出力回路52の具体的な構成は図52に示
す通りである。即ち、２個のＡＮＤゲート167a・167b
と、１個のＮＯＴゲート168 と、１個のＤＦＦ169 と、
３個のＥＮＡ−ＤＦＦ170a〜170cから構成されている。
す通りである。即ち、２個のＡＮＤゲート167a・167b
と、１個のＮＯＴゲート168 と、１個のＤＦＦ169 と、
３個のＥＮＡ−ＤＦＦ170a〜170cから構成されている。
【０１２６】同異入力回路55の具体的な構成は図53に示
す回路２個より構成されている。即ち、12個のＮＡＮＤ
ゲート171a〜171lと、１個のＮＯＲゲート172 と、４個
のＮＯＴゲート173a〜173dと、２個のＯＲゲート174a・
174bと、２個のＤＦＦ175a・175bと、２個のＥＮＡ−Ｄ
ＦＦ176a・176bと、１個の３値出力バッファ177 から構
成された回路を２個並列に使って構成されている。
す回路２個より構成されている。即ち、12個のＮＡＮＤ
ゲート171a〜171lと、１個のＮＯＲゲート172 と、４個
のＮＯＴゲート173a〜173dと、２個のＯＲゲート174a・
174bと、２個のＤＦＦ175a・175bと、２個のＥＮＡ−Ｄ
ＦＦ176a・176bと、１個の３値出力バッファ177 から構
成された回路を２個並列に使って構成されている。
【０１２７】同異出力回路56の具体的な構成は図54に示
す通りである。即ち、４個のＮＯＴゲート178a〜178d
と、１個のＤＦＦ179 と、２個のＥＮＡ−ＤＦＦ180a・
180bと、１個のカウンタ181 と、１個の２端子セレクタ
182 と、１個の４端子セレクタ183 から構成されてい
る。
す通りである。即ち、４個のＮＯＴゲート178a〜178d
と、１個のＤＦＦ179 と、２個のＥＮＡ−ＤＦＦ180a・
180bと、１個のカウンタ181 と、１個の２端子セレクタ
182 と、１個の４端子セレクタ183 から構成されてい
る。
【０１２８】駆動制御回路38の動作は駆動制御回路21の
動作の説明で詳しく述べたし、駆動信号回路57と駆動電
圧回路59は単純な構成なので、ここではあえて具体的な
構成は示さない。ただ、出力行アドレスから選択データ
ＹＩを作るのは、出力行アドレスの補数をカウンタにロ
ードし、ある値を出力すれば良いことだけは述べてお
く。
動作の説明で詳しく述べたし、駆動信号回路57と駆動電
圧回路59は単純な構成なので、ここではあえて具体的な
構成は示さない。ただ、出力行アドレスから選択データ
ＹＩを作るのは、出力行アドレスの補数をカウンタにロ
ードし、ある値を出力すれば良いことだけは述べてお
く。
【０１２９】なお、コントロール回路32でＩＨＰＥとＩ
ＧＨＥとした信号の論理積がコントロール回路13の信号
ＩＧＲＥであるとか、コントロール回路13でＨＧＷとＤ
ＧＷとした信号の論理和がコントロール回路32の信号Ｄ
ＧＷＥであるとか、コントロール回路13のＤＣＧとＤＳ
Ｇの論理和が出力行検出回路42の信号ＤＧであるとか、
コントロール回路32のＤＧＲＰはコントロール回路13の
ＨＣＫを兼ねているとか云う本質的でない点で、コント
ロール回路32とコントロール回路13は違いがある。
ＧＨＥとした信号の論理積がコントロール回路13の信号
ＩＧＲＥであるとか、コントロール回路13でＨＧＷとＤ
ＧＷとした信号の論理和がコントロール回路32の信号Ｄ
ＧＷＥであるとか、コントロール回路13のＤＣＧとＤＳ
Ｇの論理和が出力行検出回路42の信号ＤＧであるとか、
コントロール回路32のＤＧＲＰはコントロール回路13の
ＨＣＫを兼ねているとか云う本質的でない点で、コント
ロール回路32とコントロール回路13は違いがある。
【０１３０】以上に説明したコントロール回路32を使
い、１６：１の飛び越し走査の駆動方法で１本の走査電
極を図25の電圧の組み合わせで駆動した後、図10の駆動
方法を用いて次の走査電極を図24の電圧の組み合わせで
駆動したら、１走査電極当たり400μsecの時間がかかっ
たのに、フリッカの目立たない画像が得られた。
い、１６：１の飛び越し走査の駆動方法で１本の走査電
極を図25の電圧の組み合わせで駆動した後、図10の駆動
方法を用いて次の走査電極を図24の電圧の組み合わせで
駆動したら、１走査電極当たり400μsecの時間がかかっ
たのに、フリッカの目立たない画像が得られた。
【０１３１】図27は本発明の表示制御装置13の特徴的な
動作の一例を示すタイミングチャートである。図27にお
いて、（１）は表示メモリ回路15へ入力される入力デー
タＤｉｎであり、 (２) は表示メモリ回路15・識別メモ
リ回路16・同異メモリ回路17へ入力される入力行アドレ
スＩＡＣｘであり、 (３) は表示メモリ回路15・識別メ
モリ回路16・同異メモリ回路17へ入力される入力側の書
き込み制御信号ＩＷＥ−であり、 (４) は識別メモリ回
路16からデータ消去用識別データＩＧＤＦを読み出す制
御信号ＩＧＲＥ−であり、 (５) はその識別データＩＧ
ＤＦであり、 (６) は識別メモリ回路16の群アドレスＧ
０に記録されているデータ選択用識別データＧＤＦＯ
（０）であり、 (７) は識別メモリ回路16の群アドレス
Ｇ０に記録されているデータ選択用識別データＧＤＦＩ
（０）であり、 (８) は出力制御回路19からアドレス回
路20を通って表示メモリ回路15・同異メモリ回路17・駆
動制御回路21へ入力される出力行アドレスＯＡＣｘであ
り、 (９) は識別メモリ回路16から駆動制御回路21へ出
力される図10の駆動方法用の状態データＤＧＤＦであ
る。
動作の一例を示すタイミングチャートである。図27にお
いて、（１）は表示メモリ回路15へ入力される入力デー
タＤｉｎであり、 (２) は表示メモリ回路15・識別メモ
リ回路16・同異メモリ回路17へ入力される入力行アドレ
スＩＡＣｘであり、 (３) は表示メモリ回路15・識別メ
モリ回路16・同異メモリ回路17へ入力される入力側の書
き込み制御信号ＩＷＥ−であり、 (４) は識別メモリ回
路16からデータ消去用識別データＩＧＤＦを読み出す制
御信号ＩＧＲＥ−であり、 (５) はその識別データＩＧ
ＤＦであり、 (６) は識別メモリ回路16の群アドレスＧ
０に記録されているデータ選択用識別データＧＤＦＯ
（０）であり、 (７) は識別メモリ回路16の群アドレス
Ｇ０に記録されているデータ選択用識別データＧＤＦＩ
（０）であり、 (８) は出力制御回路19からアドレス回
路20を通って表示メモリ回路15・同異メモリ回路17・駆
動制御回路21へ入力される出力行アドレスＯＡＣｘであ
り、 (９) は識別メモリ回路16から駆動制御回路21へ出
力される図10の駆動方法用の状態データＤＧＤＦであ
る。
【０１３２】図27では表示メモリ回路15に図７の表示
「ＥＢＣＤ」が記録されており、識別メモリ回路16に図
９のデータが記録されており、同異メモリ回路17に図11
のデータが記録されており、走査電極群Ｇ０を図10の駆
動方法のために読み出している間に、入力データＤｉｎ
が「Ｅ」から再び「Ａ」へ変化した場合を示している。
以下、この動作について説明する。
「ＥＢＣＤ」が記録されており、識別メモリ回路16に図
９のデータが記録されており、同異メモリ回路17に図11
のデータが記録されており、走査電極群Ｇ０を図10の駆
動方法のために読み出している間に、入力データＤｉｎ
が「Ｅ」から再び「Ａ」へ変化した場合を示している。
以下、この動作について説明する。
【０１３３】（１）走査電極群Ｇ０に含まれる走査電極
Ｌ０〜Ｌ３を図10の駆動方法のために読み出す前に、識
別メモリ回路16の走査電極群Ｇ０に対応するデータ選択
用識別データＧＤＦＯ（０）はローに戻されている。
Ｌ０〜Ｌ３を図10の駆動方法のために読み出す前に、識
別メモリ回路16の走査電極群Ｇ０に対応するデータ選択
用識別データＧＤＦＯ（０）はローに戻されている。
【０１３４】（２）入力行アドレスＩＡＣｘ＝０のとき
入力データＤｉｎはまだ変化していないので、走査電極
群Ｇ０に対応するデータ選択用識別データＧＤＦＯ
（０）はローのままである。
入力データＤｉｎはまだ変化していないので、走査電極
群Ｇ０に対応するデータ選択用識別データＧＤＦＯ
（０）はローのままである。
【０１３５】（３）入力行アドレスＩＡＣｘ＝１のとき
入力データＤｉｎが変化しているので、走査電極群Ｇ０
に対応するデータ選択用識別データＧＤＦＯ（０）は再
びハイに書き込まれる。
入力データＤｉｎが変化しているので、走査電極群Ｇ０
に対応するデータ選択用識別データＧＤＦＯ（０）は再
びハイに書き込まれる。
【０１３６】（４）走査電極Ｌ３に対応するデータを図
10の駆動方法のために読み出し終わったので、出力行ア
ドレスＯＡＣｘ＝３の後、走査電極群Ｇ０に対応するデ
ータ消去用識別データＧＤＦＩ（０）はデータ選択用識
別データＧＤＦＯ（０）と同じ状態に戻される。
10の駆動方法のために読み出し終わったので、出力行ア
ドレスＯＡＣｘ＝３の後、走査電極群Ｇ０に対応するデ
ータ消去用識別データＧＤＦＩ（０）はデータ選択用識
別データＧＤＦＯ（０）と同じ状態に戻される。
【０１３７】（５）出力行アドレスＯＡＣｘ＝Ｒ２の最
初に、走査電極群Ｇ０に対応するデータ選択用識別デー
タＧＤＦＯ（０）はローへ書き込まれる。 （６）入力行アドレスＩＡＣｘ＝３のとき入力データＤ
ｉｎが変化しているので、走査電極群Ｇ０に対応するデ
ータ選択用識別データＧＤＦＯ（０）は再びハイに書き
込まれる。
初に、走査電極群Ｇ０に対応するデータ選択用識別デー
タＧＤＦＯ（０）はローへ書き込まれる。 （６）入力行アドレスＩＡＣｘ＝３のとき入力データＤ
ｉｎが変化しているので、走査電極群Ｇ０に対応するデ
ータ選択用識別データＧＤＦＯ（０）は再びハイに書き
込まれる。
【０１３８】即ち、（２）のＩＡＣｘ＝０の時、仮にデ
ータ選択用識別データＧＤＦＯ（０）からデータ消去用
識別データＩＧＤＦを作ったなら、データ消去用識別デ
ータＩＧＤＦ＝「表示に変化無し」なので、同異メモリ
回路17の走査電極Ｌ０に対応する同異データは「表示に
変化無し」となる。この場合、走査電極Ｌ０のデータは
読み出し終っているので問題はないが、ＯＡＣｘ＝３の
データはまだ読み出し終っていない。その為、同異メモ
リ回路17の走査電極Ｌ３に対応する変化のデータが読み
出される前に消えてしまう。
ータ選択用識別データＧＤＦＯ（０）からデータ消去用
識別データＩＧＤＦを作ったなら、データ消去用識別デ
ータＩＧＤＦ＝「表示に変化無し」なので、同異メモリ
回路17の走査電極Ｌ０に対応する同異データは「表示に
変化無し」となる。この場合、走査電極Ｌ０のデータは
読み出し終っているので問題はないが、ＯＡＣｘ＝３の
データはまだ読み出し終っていない。その為、同異メモ
リ回路17の走査電極Ｌ３に対応する変化のデータが読み
出される前に消えてしまう。
【０１３９】そこで、データ消去用識別データＧＤＦＩ
（０）から識別データＩＧＤＦを作るようにすれば、同
異データＤＦが読み出される前に消えてしまう危険がな
くなるし、走査電極群Ｇ０に対応するデータを完全に読
み出し終わった後は、同異メモリ回路17の走査電極群Ｇ
０に対応するデータは「表示に変化無し」に戻される。
（０）から識別データＩＧＤＦを作るようにすれば、同
異データＤＦが読み出される前に消えてしまう危険がな
くなるし、走査電極群Ｇ０に対応するデータを完全に読
み出し終わった後は、同異メモリ回路17の走査電極群Ｇ
０に対応するデータは「表示に変化無し」に戻される。
【０１４０】識別メモリ回路16を図９の構成にすると、
ある走査電極群Ｇｘに含まれる表示データが常に変化し
ている時、１走査電極を書き換えるのに必要な時間によ
っては、その走査電極群Ｇｘのデータ消去用識別データ
ＧＤＦＩ（Ｘ）が常に「表示に変化有り」となる可能性
もある。この場合、同異メモリ回路17のデータは「表示
に変化無し」に戻すことができない。
ある走査電極群Ｇｘに含まれる表示データが常に変化し
ている時、１走査電極を書き換えるのに必要な時間によ
っては、その走査電極群Ｇｘのデータ消去用識別データ
ＧＤＦＩ（Ｘ）が常に「表示に変化有り」となる可能性
もある。この場合、同異メモリ回路17のデータは「表示
に変化無し」に戻すことができない。
【０１４１】そこで、図28の様に、走査電極４本に１つ
の走査電極群Ｇｘを対応させ、２本の走査電極毎に状態
データＩ０とＯ０，Ｉ１とＯ１を対応させ、表示データ
の変化を記録するときは走査電極Ｌ０とＬ１は群アドレ
スＡＧ０の状態データＩ０とＯ０へ、走査電極Ｌ２とＬ
３は群アドレスＡＧ０の状態データＩ１とＯ１へと記録
すれば、データ選択用識別データＯＧＤＦを作るときは
状態データＩ０とＩ１の論理和（どちらかでも「表示に
変化有り」なら「表示に変化有り」と）を使えるし、図
15のパターンＡ１で状態データＯ０を「表示に変化無
し」にし、パターンＣ１で状態データＩ０を状態データ
Ｏ０の状態と同じくし、状態データＯ１を「表示に変化
無し」にし、パターンＡ２で状態データＩ１を状態デー
タＯ１の状態と同じくする事もできる。即ち、識別メモ
リ回路16を図28の構成とすると、同異メモリ回路17のデ
ータが「表示に変化無し」に戻る確率は、識別メモリ回
路16を図９の構成にした場合より増える。
の走査電極群Ｇｘを対応させ、２本の走査電極毎に状態
データＩ０とＯ０，Ｉ１とＯ１を対応させ、表示データ
の変化を記録するときは走査電極Ｌ０とＬ１は群アドレ
スＡＧ０の状態データＩ０とＯ０へ、走査電極Ｌ２とＬ
３は群アドレスＡＧ０の状態データＩ１とＯ１へと記録
すれば、データ選択用識別データＯＧＤＦを作るときは
状態データＩ０とＩ１の論理和（どちらかでも「表示に
変化有り」なら「表示に変化有り」と）を使えるし、図
15のパターンＡ１で状態データＯ０を「表示に変化無
し」にし、パターンＣ１で状態データＩ０を状態データ
Ｏ０の状態と同じくし、状態データＯ１を「表示に変化
無し」にし、パターンＡ２で状態データＩ１を状態デー
タＯ１の状態と同じくする事もできる。即ち、識別メモ
リ回路16を図28の構成とすると、同異メモリ回路17のデ
ータが「表示に変化無し」に戻る確率は、識別メモリ回
路16を図９の構成にした場合より増える。
【０１４２】また、同様に図29の様に走査電極４本に１
つの走査電極群Ｇｘを対応させ、２本の走査電極毎にア
ドレスＡＳｘ＝０〜７とアドレスＡＳｘ＝８〜Ｆを区別
し、状態データＩ00とＯ00，Ｉ01とＯ01，Ｉ10とＯ10，
Ｉ11とＯ11を対応させる事もできる。この場合、識別メ
モリ回路16を図29の構成とすると、同異メモリ回路17の
データが「表示に変化無し」に戻る確率は、識別メモリ
回路16を図28の構成にした場合より更に増える。
つの走査電極群Ｇｘを対応させ、２本の走査電極毎にア
ドレスＡＳｘ＝０〜７とアドレスＡＳｘ＝８〜Ｆを区別
し、状態データＩ00とＯ00，Ｉ01とＯ01，Ｉ10とＯ10，
Ｉ11とＯ11を対応させる事もできる。この場合、識別メ
モリ回路16を図29の構成とすると、同異メモリ回路17の
データが「表示に変化無し」に戻る確率は、識別メモリ
回路16を図28の構成にした場合より更に増える。
【０１４３】
【発明の効果】この発明によれば、識別データとして、
データ選択用とデータ消去用の２種類の識別データを持
たせるようにしたので、書き換え予定のある走査電極を
選択して画素を書き換えるようにした液晶パネルの表示
制御装置において、表示の変化を完全に読み出さない限
り、表示の変化を示すデータが消える事がないようにす
ることができる。
データ選択用とデータ消去用の２種類の識別データを持
たせるようにしたので、書き換え予定のある走査電極を
選択して画素を書き換えるようにした液晶パネルの表示
制御装置において、表示の変化を完全に読み出さない限
り、表示の変化を示すデータが消える事がないようにす
ることができる。
【図１】本発明の一実施例の表示システムの概略的な構
成を示すブロック図。
成を示すブロック図。
【図２】実施例で用いられるＦＬＣパネルの概略的な構
成を示す断面図。
成を示す断面図。
【図３】実施例の表示システムに用いられるＦＬＣＤの
構成を示す平面図。
構成を示す平面図。
【図４】実施例の表示システムにおいてパーソナルコン
ピュータからの出力信号を示す波形図。
ピュータからの出力信号を示す波形図。
【図５】液晶パネルのデジタル信号の表示データをマト
リックス状にして示した説明図。
リックス状にして示した説明図。
【図６】液晶パネルのデジタル信号の表示データをマト
リックス状にして示した説明図。
リックス状にして示した説明図。
【図７】表示メモリのデータをＦＬＣパネルの画素に対
応させてマトリクス状に示した説明図。
応させてマトリクス状に示した説明図。
【図８】表示メモリのデータの変化をＦＬＣパネルの画
素に対応させてマトリクス状に示した説明図。
素に対応させてマトリクス状に示した説明図。
【図９】表示システムに含まれる識別メモリ回路のデー
タをマトリックス状に示す説明図。
タをマトリックス状に示す説明図。
【図１０】特開昭64-59389号公報に示されたＦＬＣパネ
ルの駆動に用いられる各印加電圧の波形を示す波形図。
ルの駆動に用いられる各印加電圧の波形を示す波形図。
【図１１】図10で示した表示システムに含まれる同異メ
モリ回路のデータをマトリックス状に示す説明図。
モリ回路のデータをマトリックス状に示す説明図。
【図１２】実施例の表示制御回路の概略的な構成を示す
ブロック図。
ブロック図。
【図１３】実施例の表示制御回路の概略的な構成を示す
ブロック図。
ブロック図。
【図１４】実施例の表示制御回路の入力側の動作を説明
するためのタイミングチャート。
するためのタイミングチャート。
【図１５】実施例の表示制御回路の出力側の動作を説明
するためのタイミングチャート。
するためのタイミングチャート。
【図１６】図１５で示した（８）のパターンＡ１を詳細
に説明するためのタイミングチャート。
に説明するためのタイミングチャート。
【図１７】図１５で示した（８）のパターンＡ１を詳細
に説明するためのタイミングチャート。
に説明するためのタイミングチャート。
【図１８】図１５で示した（８）のパターンＢ１を詳細
に説明するためのタイミングチャート。
に説明するためのタイミングチャート。
【図１９】図１５で示した（８）のパターンＢ１を詳細
に説明するためのタイミングチャート。
に説明するためのタイミングチャート。
【図２０】図１５で示した（８）のパターンＣ１を詳細
に説明するためのタイミングチャート。
に説明するためのタイミングチャート。
【図２１】図１５で示した（８）のパターンＣ１を詳細
に説明するためのタイミングチャート。
に説明するためのタイミングチャート。
【図２２】図１５で示した（８）のパターンＡ２に続く
べきパターンＢ11を詳細に説明するためのタイミングチ
ャート。
べきパターンＢ11を詳細に説明するためのタイミングチ
ャート。
【図２３】図１５で示した（８）のパターンＡ２に続く
べきパターンＢ11を詳細に説明するためのタイミングチ
ャート。
べきパターンＢ11を詳細に説明するためのタイミングチ
ャート。
【図２４】実施例で用いられる印加電圧の波形を示す波
形図。
形図。
【図２５】実施例で用いられる印加電圧の波形を示す波
形図。
形図。
【図２６】実施例の走査電極、信号電極及び画素に印加
される電圧の波形を示す波形図。
される電圧の波形を示す波形図。
【図２７】本発明による表示制御装置の特徴的な動作の
一例を示すタイミングチャート。
一例を示すタイミングチャート。
【図２８】識別メモリ回路の他の構成例を示す説明図。
【図２９】識別メモリ回路の他の構成例を示す説明図。
【図３０】従来の表示システムの概略的な構成を示すブ
ロック図。
ロック図。
【図３１】従来の表示システムのＦＬＣＤで用いられる
ＦＬＣパネルの概略的な構成を示す断面図。
ＦＬＣパネルの概略的な構成を示す断面図。
【図３２】従来の表示システムに用いられるＦＬＣＤに
「Ａ」の文字を表示した状態を示す説明図。
「Ａ」の文字を表示した状態を示す説明図。
【図３３】従来のＦＬＣパネルの画素の表示状態の変化
を記号で示した概念図。
を記号で示した概念図。
【図３４】実施例の1024×1024画素の表示システムに用
いられるＦＬＣＤの構成を示す平面図。
いられるＦＬＣＤの構成を示す平面図。
【図３５】実施例の1024×1024画素のＦＬＣＤ用の表示
制御回路の概略的な構成を示すブロック図。
制御回路の概略的な構成を示すブロック図。
【図３６】実施例の1024×1024画素のＦＬＣＤ用の入力
制御回路の概略的な構成を示すブロック図。
制御回路の概略的な構成を示すブロック図。
【図３７】実施例の1024×1024画素のＦＬＣＤ用の出力
制御回路の概略的な構成を示すブロック図。
制御回路の概略的な構成を示すブロック図。
【図３８】実施例の1024×1024画素のＦＬＣＤ用の表示
メモリ回路の概略的な構成を示すブロック図。
メモリ回路の概略的な構成を示すブロック図。
【図３９】実施例の1024×1024画素のＦＬＣＤ用の識別
メモリ回路の概略的な構成を示すブロック図。
メモリ回路の概略的な構成を示すブロック図。
【図４０】実施例の1024×1024画素のＦＬＣＤ用の同異
メモリ回路の概略的な構成を示すブロック図。
メモリ回路の概略的な構成を示すブロック図。
【図４１】実施例の1024×1024画素のＦＬＣＤ用の駆動
制御回路の概略的な構成を示すブロック図。
制御回路の概略的な構成を示すブロック図。
【図４２】実施例の1024×1024画素のＦＬＣＤ用の入出
力信号回路の具体的な構成を示す回路図。
力信号回路の具体的な構成を示す回路図。
【図４３】実施例の1024×1024画素のＦＬＣＤ用の入力
水平アドレス回路の具体的な構成を示す回路図。
水平アドレス回路の具体的な構成を示す回路図。
【図４４】実施例の1024×1024画素のＦＬＣＤ用の入力
垂直アドレス回路の具体的な構成を示す回路図。
垂直アドレス回路の具体的な構成を示す回路図。
【図４５】実施例の1024×1024画素のＦＬＣＤ用の出力
水平アドレス回路の具体的な構成を示す回路図。
水平アドレス回路の具体的な構成を示す回路図。
【図４６】実施例の1024×1024画素のＦＬＣＤ用の出力
行検出回路の具体的な構成を示す回路図。
行検出回路の具体的な構成を示す回路図。
【図４７】実施例の1024×1024画素のＦＬＣＤ用の出力
垂直アドレス回路の具体的な構成を示す回路図。
垂直アドレス回路の具体的な構成を示す回路図。
【図４８】実施例の1024×1024画素のＦＬＣＤ用の出力
垂直アドレス回路の具体的な構成を示す回路図。
垂直アドレス回路の具体的な構成を示す回路図。
【図４９】実施例の1024×1024画素のＦＬＣＤ用の表示
入力回路の具体的な構成を示す回路図。
入力回路の具体的な構成を示す回路図。
【図５０】実施例の1024×1024画素のＦＬＣＤ用の表示
出力回路の具体的な構成を示す回路図。
出力回路の具体的な構成を示す回路図。
【図５１】実施例の1024×1024画素のＦＬＣＤ用の識別
入力回路の具体的な構成を示す回路図。
入力回路の具体的な構成を示す回路図。
【図５２】実施例の1024×1024画素のＦＬＣＤ用の識別
出力回路の具体的な構成を示す回路図。
出力回路の具体的な構成を示す回路図。
【図５３】実施例の1024×1024画素のＦＬＣＤ用の同異
入力回路の具体的な構成を示す回路図。
入力回路の具体的な構成を示す回路図。
【図５４】実施例の1024×1024画素のＦＬＣＤ用の同異
出力回路の具体的な構成を示す回路図。
出力回路の具体的な構成を示す回路図。
１ ＦＬＣパネル ２ パーソナルコンピュータ ３ ＣＲＴ ４，２７，３１ ＦＬＣＤ ５ ガラス ６ 絶縁膜 ７ 配向膜 ８ 封止剤 ９ ＦＬＣ １０ 偏光板 １１ 走査側駆動回路 １２ 信号側駆動回路 １３ コントロール回路 １４ インタフェース回路 １５ 表示メモリ回路 １６ 群メモリ回路 １７ 同異メモリ回路 １８ 入力制御回路 １９ 出力制御回路 ２０ アドレス回路 ２１ 駆動制御回路 ２２ 電導電極 ２３ 高誘電性絶縁膜 ２４ 画素電極 ２５ コントロール回路 ２６ ＦＬＣパネル ２８，３０ 走査側駆動回路 ２９ 信号側駆動回路 ３２ コントロール回路 ３３ 入力制御回路 ３４ 出力制御回路 ３５ 表示メモリ回路 ３６ 識別メモリ回路 ３７ 同異メモリ回路 ３８ 駆動制御回路 ３９ 入出力信号回路 ４０ 入力水平アドレス回路 ４１ 入力垂直アドレス回路 ４２ 出力行検出回路 ４３ 出力水平アドレス回路 ４４ 出力垂直アドレス回路 ４５ 表示アドレス回路 ４６，５０，５４ ＳＲＡＭ ４７ 表示入力回路 ４８ 表示出力回路 ４９ 識別アドレス回路 ５１ 識別入力回路 ５２ 識別出力回路 ５３ 同異アドレス回路 ５５ 同異入力回路 ５６ 同異出力回路 ５７ 駆動信号回路 ５８ ＲＯＭ ５９ 駆動電圧回路 Ｌ 走査電極 Ｓ 信号電極
Claims (1)
- 【請求項１】 互いに交差する方向に配列した複数の走
査電極と信号電極との間に液晶を介在させ、走査電極と
信号電極が交差する領域を画素とし、この画素の状態を
変化させることによって各種の内容を表示する液晶パネ
ルにおいて、画素の状態を１画素毎に表示データとして
記憶する表示データ記憶手段と、 画素に表示させるべき状態と既に表示させた状態とに変
化があるか否かを複数の画素群毎に同異データとして記
憶する同異データ記憶手段と、 画素に表示させるべき状態と既に表示させた状態とに変
化があるか否かを複数の走査電極群毎に識別データとし
て記憶する識別データ記憶手段とを備え、 識別データ記憶手段は、次にどの走査電極群を選択すべ
きかを知るためのデータ選択用記憶部と、対応する画素
の同異データを消去してよいか否かを知るためのデータ
消去用記憶部からなり、 データ選択用記憶部とデータ消去用記憶部は、対応する
画素の状態が変化する毎に表示に変化がある旨の記憶内
容に書換えられ、その後、データ選択用記憶部は、対応
する走査電極群が読み出し開始される時に表示に変化が
ない旨の記憶内容に書換えられ、データ消去用記憶部
は、対応する走査電極群の読み出し終了した時にデータ
選択用記憶部と同じ記憶内容に書換えられることを特徴
とする液晶パネルの表示制御装置。
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|---|---|---|---|
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