JP3240869B2 - 同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ディジタル信号の再
生系において同期信号の検出と欠落時の保護を行うとと
もに、不要な信号を適切に排除する同期回路に関する。

【０００２】

【背景技術】ディジタル信号の再生系，例えば、ディジ
タル記録されたディスクやテープの再生装置，あるいは
ディジタル伝送路の受信側装置においては、ディジタル
信号再生のための同期信号の検出や保護のために同期回
路が用いられる。このような同期回路としては、例えば
特公平５−７４１４７号公報に開示されたものがある
が、以下に示すような要求が可能な限り満たされる必要
がある。

【０００３】（1）疑似信号パターンの排除：同期信号
の位置（タイミング）でないのに同期信号パターンが疑
似的に検出された場合は、その疑似パターンを排除した
い。 （2）同期信号抜けの補間：本来同期信号が存在する位
置で同期信号パターンが検出されなかった場合は、同期
信号パターンを補間して保護したい。

【０００４】図５には、従来の同期回路の一例が示され
ている。また、図６には、同回路のタイミングチャート
が示されている。入力端子ＴＡには、例えば同期パター
ンを含むディジタル信号の再生データが供給され、図６
（A）に示す検出パターンが同期パターン検出回路１０
０から出力される。同期パターン検出回路１００では、
入力信号中の同期信号パターンがタイミングの如何にか
かわらず全て検出され、判断回路１０２に供給される。
初期状態では、同期パターン検出回路１００の検出結果
が判断回路１０２を経てそのまま出力端子ＴＣから出力
されるとともに、カウンタ１０４のリセット信号とな
る。

【０００５】他方の入力端子ＴＢには再生クロックパル
スが入力されており、これがカウンタ１０４に供給され
ている。カウンタ１０４では、判断回路１０２から入力
されたリセット信号により制御されて、再生クロックパ
ルスが計数されている。予測範囲生成回路１０６では、
カウンタ１０４のカウント値から同期信号が存在すると
予測される範囲，すなわち予測範囲が図６（B）のよう
に生成され、判断回路１０２に供給される。予測位置生
成回路１０８では、カウンタ１０４のカウント値から同
期信号が存在すると予測される位置，すなわち予測位置
が図６（C）のように生成され、判断回路１０２に供給
する。

【０００６】判断回路１０２では、入力された検出信
号，予測範囲，予測位置から、以下のような判断が行わ
れる。 （1）予測範囲内で同期パターンが検出されれば、検出
同期パターンをそのまま出力端子ＴＣから出力する。例
えば、図６の矢印ＦＡの部分が対応する。 （2）予測範囲内で同期パターンが検出されなければ、
予測位置で同期パターンを補間し、補間同期信号として
出力する。図６の矢印ＦＢの部分が対応する。 （3）予測範囲外で検出された同期パターンは疑似同期
信号と判断し、これを排除して出力しない。図６の矢印
ＦＣの部分が対応する。 （4）予測範囲外で同期パターンが検出されなければ、
何もしない。図６の矢印ＦＡの部分が対応する。

【０００７】判断回路１０２から出力された同期信号は
カウンタ１０４にも供給され、そのリセット信号とな
る。図６（D）には、以上のようにして得られた同期信
号列が示されており、同図（E）には、カウンタ１０４
の動作が示されている。なお、以上のような同期回路の
動作は、同期パターンが周期的に複数回検出されるなど
の判断基準に基づいて初期引込状態から遷移した後の動
作である。予測範囲内で同期パターンが検出されない状
態が複数回連続するなどの判断があれば、再度初期引込
状態に遷移する。

【０００８】

【発明が解決しようとする課題】ところで、ディジタル
データの再生時には、いわゆるビットスリップ，すなわ
ち、何らかの外乱によって同期パターンの間隔が記録時
と変わってしまう事態が生ずることがある。同期パター
ンの予測範囲が広いほど大きなビットスリップに対応で
きる。しかし、あまり広すぎると、逆に疑似同期パター
ンを排除する効果が劣化するというトレードオフの関係
がある。

【０００９】前記背景技術では、このような予測範囲を
越える大きさのビットスリップが生じた場合に不都合が
生ずる。図７には、そのような場合のタイミングチャー
トが示されている。同図（A）に示すように、時刻Ｔ1，
Ｔ2間に同図（B）の予測範囲を越えるビットスリップが
生じている。このような場合、時刻Ｔ2以降における同
図（B）の予測範囲に対して検出パターンがずれてしま
うので、このときの検出パターンはすべて疑似同期パタ
ーンと判断されてしまい、排除されてしまう。

【００１０】従って、最終的な同期信号出力は、時刻Ｔ
1以前で検出された同期パターンに基づく予測位置で誤
って補間されたものとなる。同図（D）に矢印ＦＤで示
す部分の同期信号が、誤って補間されたものである。こ
のような状態は、再度引込状態に遷移するまで続き、そ
の間、正しい同期信号を出力することができない。この
ため、その間の同期信号に対応するデータブロックがす
べてエラーとなり、再生動作に対する影響は非常に大き
なものとなる。

【００１１】この発明は、以上の点に着目したもので、
その目的は、ビットスリップ量が大きい場合でも、速や
かにスリップした位置に同期引込みを行うことができる
同期回路を提供することである。

【００１２】他の目的は、回路負担を軽減しつつ、ビッ
トスリップ量が大きい場合でも、速やかにスリップした
位置に同期引込みを行うことができる同期回路を提供す
ることである。

【００１３】

【課題を解決するための手段と作用】前記目的を達成す
るため、この発明は、ディジタル信号から同期パターン
を検出する同期パターン検出手段と、クロックパルスを
カウントするカウンタと、前記カウンタにおけるカウン
ト値に基づいて同期パターンの予測位置を設定する予測
位置設定手段と、前記カウンタにおけるカウント値に基
づいて同期パターンの予測範囲を設定する予測範囲設定
手段と、前記カウンタが出力するカウント値を保持する
保持手段と、前記同期パターン検出手段で検出した同期
パターンと、前記カウンタが出力するカウント値と、前
記予測位置設定手段が設定する同期パターンの予測位置
と、前記予測範囲設定手段が設定する同期パターンの予
測範囲と、前記保持手段が保持しているカウント値とを
参照して同期信号を出力し、この同期信号により前記カ
ウンタをリセットさせる同期信号出力手段とを備え、前
記予測範囲設定手段が設定した予測範囲内で同期パター
ンが検出された場合には、同期パターンが検出されたタ
イミングで同期信号を出力する一方、前記予測範囲設定
手段が設定した予測範囲内で同期パターンが検出されな
かった場合には、前記予測位置設定手段が設定したタイ
ミングで同期信号を出力し、更に、前記予測範囲設定手
段が設定した予測範囲外で同期パターンが検出された場
合には、前記カウンタのカウント値と前記保持手段が保
持しているカウント値とを比較し、両カウント値が一致
していればそのタイミングで同期信号を出力する一方、
両カウント値が一致していなければそのタイミングで前
記カウンタのカウント値を前記保持手段で保持させるよ
うにしたことを特徴とする。

【００１４】本発明によれば、カウンタが出力するカウ
ント値を保持する保持手段を設け、これに保持されてい
るカウント値と、前記カウンタが出力するカウント値と
を比較して、ビットスリップが生じた後の同期状態が監
視される。

【００１５】本発明の主要な態様には、次のようなもの
がある。固定長のブロック毎に同期信号を含んだディジ
タル入力信号を受けて同期パターンを検出する同期パタ
ーン検出回路と、同期信号位置基準で同期制御され、ク
ロックパルスを計算するカウンタと、このカウンタ値か
ら同期信号の予測位置及び予測範囲を設定し、前記同期
パターン検出回路の出力が予測範囲内にあればそのまま
出力し、予測範囲外であれば排除し、また予測範囲内で
同期パターン検出回路からの同期保護回路に対し、上記
判断ロジックにて排除された検出同期パターンの位置に
おけるカウンタ値を記憶しておくレジスタを設け、排除
された同期パターンの位置で隨時前記レジスタ値とカウ
ント値とを比較する方法で周期性を監視し、排除された
同期パターンのうち周期性が充たされたと判断される同
期パターン検出器出力については、これを有効にするよ
うな回路手段を付加したことを特徴とする同期回路。

【００１６】

【００１７】

【００１８】この発明の前記及び他の目的，特徴，利点
は、次の詳細な説明及び添付図面から明瞭になろう。

【００１９】

【好ましい実施例の説明】この発明には数多くの実施例
が有り得るが、ここでは適切な数の実施例を示し、詳細
に説明する。なお、前記背景技術に対応する構成部分に
は、同一の符号を用いることとする。

【００２０】＜実施例１＞最初に、図１及び図２を参照
しながら実施例１について説明する。図１には、実施例
１の構成が示されている。本実施例は、基本的には、前
記背景技術の回路を２系統備えた構成となっている。入
力端子ＴＡは同期パターン検出回路１００に接続されて
おり、その出力側は、２入力のＡＮＤゲート１０，１２
の入力側に接続されている。ＡＮＤゲート１０の出力側
は、判断回路１４，カウンタ１６，予測位置生成回路１
８，予測範囲生成回路２０を含む検出保護部２２に接続
されている。ＡＮＤゲート１２の出力側は、判断回路２
４，カウンタ２６，予測位置生成回路２８，予測範囲生
成回路３０を含む検出保護部３２に接続されている。

【００２１】判断回路１４，２４の出力側は、検出保護
部２２，３２の出力をそれぞれの検出状態に応じて選択
する調停回路３４に接続されている。この調停回路３４
の出力側は、調停回路３４によって選択される側の予測
範囲生成回路の出力を選択するセレクタ３６と出力端子
ＴＣにそれぞれ接続されている。予測範囲生成回路２０
の出力側はそのままセレクタ３６に接続されており、予
測範囲生成回路３０の出力側は、インバータ３８を介し
てセレクタ３６に接続されている。

【００２２】セレクタ３６の出力側は、ＡＮＤゲート１
０，１２の入力側にそれぞれ接続されている。それらの
うち、ＡＮＤゲート１２側は反転入力となっており、こ
れにより、セレクタ３６の出力に応じて同期パターン検
出回路１００の出力がマスクされるようになっている。

【００２３】次に、各部の基本的な動作を説明する。ま
ず、調停回路３４で検出保護部２２の同期信号出力が選
択されているものとする。このとき、セレクタ３６で
は、検出保護部２２側の予測範囲生成回路２０側が選択
されている。従って、検出保護部２２には、同期信号検
出回路１００の出力のうち、予測範囲生成回路２０の出
力でマスクされた同期パターンが入力される。それ以外
の位置で検出された同期パターンは、検出保護部３２に
入力される。

【００２４】逆に、調停回路３４で検出保護部３２の同
期信号出力が選択されているものとすると、セレクタ３
６では、検出保護部３２側の予測範囲生成回路３０側が
選択されており、これがインバータ３８による反転の
後、ＡＮＤゲート１０，１２に出力されている。従っ
て、検出保護部３２には、同期パターン検出回路１００
の出力のうち、予測範囲生成回路３２の出力でマスクさ
れたものが入力される。それ以外の位置で検出された同
期パターンは、検出保護部２２に入力される。このよう
に、ＡＮＤゲート１０，１２及びセレクタ３６の作用に
よって、検出同期パターンは、いずれかのどちらかの検
出保護部２２，３２に相補的に振り分けられることとな
る。

【００２５】次に、各検出保護部２２，３２の動作は基
本的に前記背景技術と同様である。しかし、判断回路１
４，２４は、それぞれの検出状態を調停回路３４に知ら
せる構成となっている。例えば、 予測範囲で同期パターンが検出されていれば、論理値
の「Ｈ」， 予測範囲で同期パターンが検出されなければ、論理値
の「Ｌ」， それ以外はホールド， という具合に検出状態を示す信号が生成され、調停回路
３４に出力される。

【００２６】次に、調停回路３４では、これら検出状態
信号を受けて、例えば、 検出保護部２２，３２のどちらか一方の検出状態が論
理値の「Ｈ」ならば、その「Ｈ」を出力している側の検
出保護部の同期信号を選択して出力する， それ以外の場合は現在選択している側の検出保護部の
同期信号を選択して出力する， という具合に動作し、同時にセレクタ３６用の制御信号
も生成される。

【００２７】次に、図２のタイミングチャートを参照し
ながら前記実施例１の動作を説明する。なお、検出保護
部２２側の予測位置をＰＡ，予測範囲をＷＡ，検出状態
をＤＡ，同期信号出力をＳＡとし、検出保護部３２側の
予測位置をＰＢ，予測範囲をＷＢ，検出状態をＤＢ，同
期信号出力をＳＢとする。最初、調停回路３４によって
検出保護部２２側が選択されていると仮定する（図２，
時刻Ｔa以降）。このため、予測範囲ＷＡ内に存在する
検出同期パターンは検出保護部２２側に入力され、ＷＡ
以外に存在する検出同期パターンは検出保護部３２側に
入力される。図示の例では、同図の時刻Ｔbまでは、検
出保護部２２の予測範囲ＷＡ内に良好に同期信号が検出
されている（図２（A），（B）参照）。

【００２８】その後、ビットスリップが生じ、時刻Ｔc
では予測範囲ＷＡ内で同期パターンが検出されなかった
とする。すると、判断回路１４によってその時刻Ｔcで
同期パターンが補間され（図２（D）参照）、同時に検
出状態ＤＡが論理値の「Ｌ」となる（図２（E）参
照）。同期パターンの補間はその後も続けられ、同期信
号ＳＡが出力される（図２（D）参照）。

【００２９】次に、時刻Ｔdでは、予測範囲ＷＡ外に同
期パターンが存在するようになる。このため、時刻Ｔd
の同期パターンは、ＡＮＤゲート１２を介して検出保護
部３２側に入力される。この同期パターンが判断回路２
４から出力されると（図２（H）参照）、カウンタ２６
がここで初めてリセットされ、以後、予測位置生成回路
２８，予測範囲生成回路３０が動作を開始する（図２
（F），（G）参照）。

【００３０】すると、時刻Ｔfで予測範囲ＷＢ中に同期
パターンが入るようになり、これが判断回路２４で検出
されて同期信号ＳＢの出力となるとともに（図２（H）
参照）、検出状態ＤＢが「Ｈ」になる（図２（I）参
照）。これが調停回路３４に供給されると、調停回路３
４が検出保護部３２側に切り換えられる。このため、時
刻Ｔf以降は、判断回路１４に代わって判断回路２４の
出力同期信号ＳＢが、出力端子ＴＣから出力されること
となる（図２（J）参照）。

【００３１】以後は、検出保護部３２の予測範囲ＷＢ内
に良好に同期パターンが検出されているので（図２
（A），（F）参照）、それらが出力端子ＴＣから出力さ
れるようになる。以下、同様の手続で検出保護部２２及
び３２の同期信号ＳＡ，ＳＢが適宜切り換えられて出力
される。

【００３２】このように、実施例１の作用は、一方の検
出保護部によって同期検出が慣性動作にあるとき、他方
の検出保護部を用いて同期引込み動作を行っていること
に相当する。このため、ビットスリップによって同期パ
ターンタイミング（時刻位置）が大きくずれても、その
ずれたタイミングに速やかにロックさせることが可能に
なる。図２の例では、時刻Ｔfの位置の同期信号から復
帰できている。

【００３３】＜実施例２＞次に、図３及び図４を参照し
ながら実施例２について説明する。前記実施例は、検出
保護部を２系統設けたが、この実施例２は１系統とし、
回路構成を簡略化して実施例１と同様の効果を得ようと
するものである。図３には構成が示されており、同期パ
ターン検出回路１００，カウンタ１０４，予測範囲生成
回路１０６，予測位置生成回路１０８は、前記背景技術
と同様である。

【００３４】ただし、判断回路５０にはレジスタ５２，
比較器５４が設けられており、以下に示すように、前記
背景技術における判断回路１０２と異なる判断動作を行
う。 （1）予測範囲内で同期パターンが検出されれば、検出
同期パターンをそのまま出力端子ＴＣから出力する。 （2）予測範囲内で同期パターンが検出されなければ、
予測位置で同期パターンを補間し、補間同期信号として
出力する。

【００３５】（3A）予測範囲外で検出された同期パター
ンは、そのときのカウンタ１０４のカウンタ値とレジス
タ５２の値が等しければそのまま同期信号として出力す
る。 （3B）しかし、カウンタ１０４のカウンタ値とレジスタ
５２の値が異なれば、疑似同期パターンと判断し、これ
を排除して出力しない。 （4）予測範囲外で同期パターンが検出されなければ、
何もしない。 このように、（1），（2），（4）は背景技術と同様で
あるが、（3A），（3B）の動作は異なり、予測範囲外で
検出された同期パターンに対する判断が細分化されてい
る。

【００３６】判断回路５０からは、レジスタ５２に対す
るセット及びクリアの制御信号も、以下のようにして生
成出力される。 （1）同期パターン検出回路１００の出力が予測範囲外
で得られたと判断されたときは、セット信号をレジスタ
５２に出力する。 （2）同期パターン検出回路１００の出力がそのまま出
力されるときは、クリア信号をレジスタ５２に出力す
る。 なお、それら以外では、レジスタ５２の値はホールドさ
れる。

【００３７】カウンタ１０４の値とレジスタ５２の値は
比較器５４に入力されており、比較器５４では両者が比
較されるようになっている。そして、その一致検出結果
が判断回路５０に供給されている。

【００３８】次に、実施例２の動作を図４のタイミング
チャートを参照しながら説明する。同図の時刻Ｔa〜Ｔb
に示すように、予測範囲内で同期パターンが検出されて
いる場合は、見かけ上前記背景技術と同様である（同図
（A），（B），（D）参照）。ここで、ビットスリップ
が生じたとすると、時刻Ｔcでは予測範囲内で同期パタ
ーンは検出されない。このため、判断回路５０では、予
測位置のタイミングで同期パターンが補間される（同図
（C），（D）参照）。

【００３９】また、ビットスリップが生じたため、予測
範囲外である時刻Ｔdのタイミングで同期パターンが検
出される。このため、判断回路５０では、その時点での
カウンタ１０４のカウント値がレジスタ５２にセットさ
れる。図示の例では、同図（E）に示すように、時刻Ｔd
のカウント値はＣaとなっている。これが、レジスタ５
２にセットされる。

【００４０】次に、時刻Ｔeでは、時刻Ｔcと同様に予測
範囲内で同期パターンが検出されないので、判断回路５
０によって同期パターンが補間される（同図（A），
（B），（D）参照）。また、判断回路５０からのクリア
信号出力は行われないので、レジスタ５２の値はそのま
ま保持される。その後時刻Ｔfでは、再度予測範囲外で
同期パターンが検出される。このため、判断回路５０で
は、その時点における比較器５４の出力が参照される。

【００４１】ところで、比較器５４では、レジスタ５２
の値とカウンタ１０４の値が比較されている。レジスタ
５２の値は時刻Ｔdにおけるカウンタ１０４のカウント
値であるから、両者が一致するということは、時刻Ｔf
におけるカウンタ１０４のカウント値が時刻Ｔdにおけ
るカウンタ１０４のカウント値と一致することを意味す
る。同図（E）に示すように、カウンタ１０４は、判断
回路５０の同期信号出力によってリセットされており、
通常は同期信号の周期でカウント動作を繰り返してい
る。従って、時刻ＴdとＴfでカウンタ１０４の値が等し
くなるということは、それら時刻の間隔が同期信号の周
期Ｗckに一致していることになる。このような点からす
ると、レジスタ５２及び比較回路５４によって、ビット
スリップ後の同期信号の周期状態が検出されていること
になる。

【００４２】このため、ビットスリップ後の同期パター
ンの周期が所定の値Ｗckとなっていれば、比較器５４の
出力が一致し、出力がアクティブとなってその旨が判断
回路５０に入力される。判断回路５０では、この時刻Ｔ
fの時点における同期パターンがそのまま出力されると
同時に（同図（D）参照）、カウンタ１０４がリセット
される。これによりカウンタ１０４，予測範囲生成回路
１０６，予測位置生成回路１０８が、時刻Ｔfを基準と
して動作するようになり（同図（B），（C），（E）参
照）、同期引込み動作が行われることとなる。また、判
断回路５０によってレジスタ５２もクリアされ、次のビ
ットスリップの発生に備えることとなる。

【００４３】なお、時刻Ｔfの時点でカウンタ値とレジ
スタ値が一致していなければ、更なるビットスリップが
発生して同期パターンの周期が乱れていると判断できる
ので、その時点におけるカウンタ１０４のカウント値が
改めてレジスタ５２にセットされ、次回の同期パターン
検出に備えられる。以後、上述した手続が繰り返されて
同期保護が行われる。

【００４４】このように、実施例２によれば、実施例１
のように検出保護部を１セット追加必要がなく、レジス
タ５２と比較器５４を使用することで実施例１とほぼ同
等の効果を得ることができ、回路負担が大幅に軽減され
る。また、コスト的にも有利となる。

【００４５】＜他の実施例＞この発明は、以上の開示に
基づいて多様に改変することが可能であり、例えば次の
ようなものがある。

【００４６】（1）実施例１では、検出保護部を２組用
いたが、その個数を更に増やせば、現在選択されている
検出保護部の予測範囲外に位置するより多くの同期パタ
ーンを対象とした引込み動作を独立に行うことが可能に
なる。

【００４７】（2）また実施例１は、各検出保護部にて
同期パターン検出状態を出力し、調停回路によってそれ
らに応じた出力の切替えを行うことを特徴とするもので
あるが、検出状態の生成手段，調停回路における出力選
択の手段も、何ら前記実施例に限定されるものではな
い。例えば、各検出保護部において、「予測範囲内でＮ
回連続して同期パターンが検出されている。」，「予測
範囲内でＭ回連続して同期パターンが検出されていな
い。」などの情報を用いて検出状態のプライオリティを
生成し、調停回路でそのプライオリティに応じて出力を
選択するように構成してもよい。なお前記実施例１は、
Ｍ＝Ｎ＝１の場合であると考えることができる。

【００４８】（3）前記実施例２においても、レジスタ
５２の個数を増やせば、予測範囲外に位置するより多く
の同期パターンを対象とした引き込み動作を独立に行う
ことが可能になる。

【００４９】（4）また、実施例２では、予測範囲外で
検出された同期信号を有効なものとして出力するための
条件として、その位置におけるカウンタ値とレジスタ値
の完全な一致しか見ていない。すなわち、その間のビッ
トスリップは認めていない。しかし、図３中の比較器を
減算器で構成し、前記判断回路５０の判断基準（3A），
（3B）を、

【００５０】（3a）予測範囲外で検出された同期パタ
ーンは、減算器の出力が±ｎ（ｎはあらかじめ設定され
る任意の整数値）の範囲にあればそのまま出力する。 （3b）予測範囲外で検出された同期パターンは、減算
器の出力が±ｎの範囲になければ、疑似同期信号と判断
し、これを排除して出力しない。 という具合に変更すれば、予測範囲外で検出された同期
信号に対し、±ｎの予測範囲を設けることが可能であ
る。すなわち、±ｎのビットスリップに対応可能とな
る。

【００５１】（5）また、上記実施例２では、予測範囲
外で得られた同期パターンを、その時点におけるカウン
タ値とレジスタ値とが一致したら、即座に有効にする構
成としたが、複数回の一致をみて初めて有効にするよう
な構成にしてもよい。更に、予測範囲外で検出された同
期パターンを有効として出力する際に、「予測範囲内で
Ｎ回連続して同期パターンが得られていない」などの制
約条件を付加するようにしてもよい。

【００５２】

【発明の効果】以上説明したように、この発明によれ
ば、カウンタが出力するカウント値を保持する保持手段
を設け、これに保持されているカウント値と、前記カウ
ンタが出力するカウント値とを比較して、ビットスリッ
プが生じた後の同期状態を監視することとしたので、回
路負担を軽減しつつ、ビットスリップ後の位置に速やか
に同期引き込みを行うことができる。

【００５３】

【図面の簡単な説明】

【図１】実施例１の構成を示すブロック図である。

【図２】実施例１の動作を示すタイミングチャートであ
る。

【図３】実施例２の構成を示すブロック図である。

【図４】実施例２の動作を示すタイミングチャートであ
る。

【図５】背景技術の構成を示すブロック図である。

【図６】背景技術の動作を示すタイミングチャートであ
る。

【図７】ビットスリップ発生時の様子を示すタイミング
チャートである。

【符号の説明】

１０，１２…ＡＮＤゲート １４，２４，５０…判断回路 １６，２６，１０４…カウンタ １８，２８，１０８…予測位置生成回路 ２０，３０，１０６…予測範囲生成回路 ２２，３２…検出保護部 ３４…調停回路 ３６…セレクタ ３８…インバータ ５２…レジスタ ５４…比較器 １００…同期パターン検出回路 Ｃa…カウント値 Ｔ1，Ｔ2，Ｔ〜aＴf…時刻 Ｗck…周期

フロントページの続き (56)参考文献 特開 昭59−161144（ＪＰ，Ａ) 特開 平４−137937（ＪＰ，Ａ) 特開 平５−260036（ＪＰ，Ａ) 特開 平６−350592（ＪＰ，Ａ) 特開 昭58−220227（ＪＰ，Ａ) 特開 昭60−245334（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11B 20/10 G11B 20/14 H04L 7/00 - 7/10

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 ディジタル信号から同期パターンを検出
   する同期パターン検出手段と、 クロックパルスを カウントするカウンタと、 前記 カウンタにおけるカウント値に基づいて同期パター
   ンの予測位置を設定する予測位置設定手段と、 前記 カウンタにおけるカウント値に基づいて同期パター
   ンの予測範囲を設定する予測範囲設定手段と、 前記カウンタが出力するカウント値を保持する保持手段
   と、 前記同期パターン検出手段で検出した同期パターンと、
   前記カウンタが出力するカウント値と、前記予測位置設
   定手段が設定する同期パターンの予測位置と、前記予測
   範囲設定手段が設定する同期パターンの予測範囲と、前
   記保持手段が保持しているカウント値とを参照して同期
   信号を出力し、この同期信号により前記カウンタをリセ
   ットさせる同期信号出力手段とを備え、 前記予測範囲設定手段が設定した予測範囲内で同期パタ
   ーンが検出された場合には、同期パターンが検出された
   タイミングで同期信号を出力する一方、前記予測範囲設
   定手段が設定した予測範囲内で同期パターンが検出され
   なかった場合には、前記予測位置設定手段が設定したタ
   イミングで同期信号を出力し、 更に、前記予測範囲設定手段が設定した予測範囲外で同
   期パターンが検出された場合には、前記カウンタのカウ
   ント値と前記保持手段が保持しているカウント値とを比
   較し、両カウント値が一致していればそのタイミングで
   同期信号を出力する一方、両カウント値が一致していな
   ければそのタイミングで前記カウンタのカウント値を前
   記保持手段で保持させるようにしたことを特徴とする 同
   期回路。