JP3223127B2 - パルパルス発生器及びこれを用いたクロマ信号記録回路 - Google Patents
パルパルス発生器及びこれを用いたクロマ信号記録回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＰＡＬ方式の家庭
用ＶＴＲに使用されるパルパルス発生器及びこれを用い
たクロマ信号記録回路に関するもので、特に、パルパル
スをＩＣ内部で作成できるようにするとともに、クロマ
信号記録回路に内蔵されるＡＰＣ（自動位相制御）ルー
プの改良を計り記録クロマ信号のＰＭ（位相変調）特性
やＡＭ（振幅変調）特性を改良したクロマ信号記録回路
に関する。
用ＶＴＲに使用されるパルパルス発生器及びこれを用い
たクロマ信号記録回路に関するもので、特に、パルパル
スをＩＣ内部で作成できるようにするとともに、クロマ
信号記録回路に内蔵されるＡＰＣ（自動位相制御）ルー
プの改良を計り記録クロマ信号のＰＭ（位相変調）特性
やＡＭ（振幅変調）特性を改良したクロマ信号記録回路
に関する。
【０００２】
【従来の技術】ＰＡＬ方式のＴＶ放送信号は、伝送系で
発生する信号の歪みを視覚上見えにくくするため、色差
信号のＲ−Ｙ成分を１Ｈ（水平同期信号周期）毎に反転
している。バースト信号は、このＲ−Ｙ成分の極性を識
別するため、位相が１Ｈ毎に＋４５度、−４５度に切換
られている。
発生する信号の歪みを視覚上見えにくくするため、色差
信号のＲ−Ｙ成分を１Ｈ（水平同期信号周期）毎に反転
している。バースト信号は、このＲ−Ｙ成分の極性を識
別するため、位相が１Ｈ毎に＋４５度、−４５度に切換
られている。
【０００３】家庭用のＶＴＲでは映像信号の記録時にク
ロマ信号は、周波数変換して記録している。この周波数
変換用に記録クロマ信号中のバースト信号の位相に同期
して発振するＶＸＯ（クリスタルを発振子とする電圧制
御発振器）が必要となる。この該ＶＸＯは、ＰＡＬ方式
のＴＶ放送信号を記録する際には上述の１Ｈ毎に反転す
るバースト信号に位相同期する必要がある。
ロマ信号は、周波数変換して記録している。この周波数
変換用に記録クロマ信号中のバースト信号の位相に同期
して発振するＶＸＯ（クリスタルを発振子とする電圧制
御発振器）が必要となる。この該ＶＸＯは、ＰＡＬ方式
のＴＶ放送信号を記録する際には上述の１Ｈ毎に反転す
るバースト信号に位相同期する必要がある。
【０００４】図２は、そのようなＰＡＬ方式の映像信号
の記録回路を示す。図２の入力端子（１）にはＰＡＬ方
式の映像信号が印加される。ＬＰＦ（２）は、映像信号
から輝度信号成分のみを抽出する。ＢＰＦ（３）は、映
像信号からクロマ信号成分（色信号成分）のみを抽出す
る。ＬＰＦ（２）からの輝度信号成分は、輝度信号処理
回路（４）で記録処理に必要なＦＭ変調等が行われる。
輝度信号処理回路（４）の出力信号は、加算回路（５）
に印加される。
の記録回路を示す。図２の入力端子（１）にはＰＡＬ方
式の映像信号が印加される。ＬＰＦ（２）は、映像信号
から輝度信号成分のみを抽出する。ＢＰＦ（３）は、映
像信号からクロマ信号成分（色信号成分）のみを抽出す
る。ＬＰＦ（２）からの輝度信号成分は、輝度信号処理
回路（４）で記録処理に必要なＦＭ変調等が行われる。
輝度信号処理回路（４）の出力信号は、加算回路（５）
に印加される。
【０００５】ＢＰＦ（３）からのクロマ信号成分は、Ａ
ＣＣ回路（６）でレベルが一定に揃えられる。ＡＣＣ回
路（６）の出力信号は、クロマ信号処理回路（７）で記
録処理に必要な周波数変換等が行われる。クロマ信号処
理回路（７）の出力信号も加算回路（５）に印加され、
輝度信号処理回路（４）の出力信号と加算される。加算
された信号は、ＶＴＲのヘッド（８）に供給される。
ＣＣ回路（６）でレベルが一定に揃えられる。ＡＣＣ回
路（６）の出力信号は、クロマ信号処理回路（７）で記
録処理に必要な周波数変換等が行われる。クロマ信号処
理回路（７）の出力信号も加算回路（５）に印加され、
輝度信号処理回路（４）の出力信号と加算される。加算
された信号は、ＶＴＲのヘッド（８）に供給される。
【０００６】クロマ信号処理回路（７）の一部を構成す
るＡＰＣループの動作について説明する。端子（９）に
は輝度信号処理回路（４）から水平同期信号が印加され
る。該水平同期信号に基づいてＢＧＰ（バーストゲート
パルス）発生回路（１０）からはＢＧＰが発生する。Ａ
ＣＣ回路（６）からのクロマ信号は、バーストゲート回
路（１１）に印加されＢＧＰ期間のみ出力信号を発生す
る。
るＡＰＣループの動作について説明する。端子（９）に
は輝度信号処理回路（４）から水平同期信号が印加され
る。該水平同期信号に基づいてＢＧＰ（バーストゲート
パルス）発生回路（１０）からはＢＧＰが発生する。Ａ
ＣＣ回路（６）からのクロマ信号は、バーストゲート回
路（１１）に印加されＢＧＰ期間のみ出力信号を発生す
る。
【０００７】このため、バーストゲート回路（１１）か
らはバースト信号が１Ｈ周期で発生する。一方、ＶＸＯ
（１２）は、バースト信号周波数で発振しており、連続
波をＡＰＣ検波回路（１３）に印加している。ＡＰＣ検
波回路（１３）は、バースト信号が到来した時のみ検波
出力信号を発生する。該検波出力信号は、平滑回路（１
４）で平滑されて直流電圧に変換されてＶＸＯ（１２）
に印加される。これにより、ＶＸＯ（１２）は記録され
るバースト信号の位相に同期して発振することとなる。
従って、ＶＸＯ（１２）の発振出力信号をクロマ信号
処理回路（７）の周波数変換に利用することができる。
らはバースト信号が１Ｈ周期で発生する。一方、ＶＸＯ
（１２）は、バースト信号周波数で発振しており、連続
波をＡＰＣ検波回路（１３）に印加している。ＡＰＣ検
波回路（１３）は、バースト信号が到来した時のみ検波
出力信号を発生する。該検波出力信号は、平滑回路（１
４）で平滑されて直流電圧に変換されてＶＸＯ（１２）
に印加される。これにより、ＶＸＯ（１２）は記録され
るバースト信号の位相に同期して発振することとなる。
従って、ＶＸＯ（１２）の発振出力信号をクロマ信号
処理回路（７）の周波数変換に利用することができる。
【０００８】
【発明が解決しようとする課題】図２のＶＸＯ（１２）
は、平滑回路（１４）により長い時間の平均値で制御さ
れる。安定状態でのＶＸＯ（１２）の発振出力信号と、
バーストゲート回路（１１）からのバースト信号との位
相関係を図３のベクトル図に示す。図３のＢ１は、第１
バースト信号を示し、Ｂ２は、第２バースト信号を示
す。このＢ１とＢ２が１Ｈ毎にＡＰＣ検波回路（１３）
に印加される。これに対して、ＶＸＯ（１２）の発振出
力信号（ＶＸＯ）は、単一連続波であるので、ＡＰＣ動
作の結果、最終的にはＢ１とＢ２の中間の位相に位置す
るようになる。
は、平滑回路（１４）により長い時間の平均値で制御さ
れる。安定状態でのＶＸＯ（１２）の発振出力信号と、
バーストゲート回路（１１）からのバースト信号との位
相関係を図３のベクトル図に示す。図３のＢ１は、第１
バースト信号を示し、Ｂ２は、第２バースト信号を示
す。このＢ１とＢ２が１Ｈ毎にＡＰＣ検波回路（１３）
に印加される。これに対して、ＶＸＯ（１２）の発振出
力信号（ＶＸＯ）は、単一連続波であるので、ＡＰＣ動
作の結果、最終的にはＢ１とＢ２の中間の位相に位置す
るようになる。
【０００９】図４は、Ｂ１とＢ２を横軸を時間としてＡ
ＰＣエラー出力信号をベクトル表示している。図４
（ａ）はＢ１を、図４（ｂ）はＢ２を示す。いま、ＶＸ
Ｏ（１２）の発振出力信号の初期位相が、Ｂ１に一致し
ており１Ｈ毎に１０度づつづれて（周波数差により発
生）いくとする。すると、Ｂ１の最初の信号は、位相ず
れが０度となる。次の１ＨではＢ２となるがその位相差
は、９０度＋１０度＝１００度となる。その次の１Ｈで
はＢ１となるが０＋２０度＝２０度なる。更に、次では
９０度＋３０度＝１２０度となる。このようにして、Ａ
ＰＣエラー出力信号は図４（ａ）及び（ｂ）のベクトル
で表示される。そして、この図４（ａ）及び（ｂ）のベ
クトルが平滑回路（１４）で加算され、平均値によりＶ
ＸＯ（１２）の発振出力信号を制御する。
ＰＣエラー出力信号をベクトル表示している。図４
（ａ）はＢ１を、図４（ｂ）はＢ２を示す。いま、ＶＸ
Ｏ（１２）の発振出力信号の初期位相が、Ｂ１に一致し
ており１Ｈ毎に１０度づつづれて（周波数差により発
生）いくとする。すると、Ｂ１の最初の信号は、位相ず
れが０度となる。次の１ＨではＢ２となるがその位相差
は、９０度＋１０度＝１００度となる。その次の１Ｈで
はＢ１となるが０＋２０度＝２０度なる。更に、次では
９０度＋３０度＝１２０度となる。このようにして、Ａ
ＰＣエラー出力信号は図４（ａ）及び（ｂ）のベクトル
で表示される。そして、この図４（ａ）及び（ｂ）のベ
クトルが平滑回路（１４）で加算され、平均値によりＶ
ＸＯ（１２）の発振出力信号を制御する。
【００１０】しかしながら、図４（ａ）及び（ｂ）のベ
クトルで制御を行うと、ＶＸＯ（１２）は、１Ｈ毎に９
０度異なる位相軸で制御されるため記録クロマ信号のＰ
Ｍ（位相変調）特性やＡＭ（振幅変調）特性が悪化して
しまう、という欠点があった。又、家庭用のＶＴＲにお
いて、ＯＳＤ（オンスクリーンデイスプレイ）を行う場
合がある。ＯＳＤとは例えばＴＶ受像機に表示する記録
映像信号中に「ＲＥＣ」などの表示を行う場合に必要と
なる。この際には、ＯＳＤ用ＩＣに表示する信号の周期
がＢ１であるかＢ２であるかの情報を伝える必要があ
る。このようなパルスを「パルパルス」と称する。この
パルパルスは、図２のＡＰＣ検波回路（１３）の検波出
力信号に基づいて作られる。
クトルで制御を行うと、ＶＸＯ（１２）は、１Ｈ毎に９
０度異なる位相軸で制御されるため記録クロマ信号のＰ
Ｍ（位相変調）特性やＡＭ（振幅変調）特性が悪化して
しまう、という欠点があった。又、家庭用のＶＴＲにお
いて、ＯＳＤ（オンスクリーンデイスプレイ）を行う場
合がある。ＯＳＤとは例えばＴＶ受像機に表示する記録
映像信号中に「ＲＥＣ」などの表示を行う場合に必要と
なる。この際には、ＯＳＤ用ＩＣに表示する信号の周期
がＢ１であるかＢ２であるかの情報を伝える必要があ
る。このようなパルスを「パルパルス」と称する。この
パルパルスは、図２のＡＰＣ検波回路（１３）の検波出
力信号に基づいて作られる。
【００１１】図５は、パルパルス発生器を示す。ＡＰＣ
検波回路（１３）の検波出力信号は、アンプ（１５）で
増幅され、fH/2共振回路（１６）でfH/2の周波数が共振
される。fH/2の周波数の共振信号は、コンパレータ（１
７）とＤ−ＦＦ（Ｄ型フリップフロップ）（１８）を介
して出力端子（１９）に発生する。このため、図５のパ
ルパルス発生器によれば、出力端子（１９）にパルパル
スが得られる。
検波回路（１３）の検波出力信号は、アンプ（１５）で
増幅され、fH/2共振回路（１６）でfH/2の周波数が共振
される。fH/2の周波数の共振信号は、コンパレータ（１
７）とＤ−ＦＦ（Ｄ型フリップフロップ）（１８）を介
して出力端子（１９）に発生する。このため、図５のパ
ルパルス発生器によれば、出力端子（１９）にパルパル
スが得られる。
【００１２】しかしながら、図５のパルパルス発生器は
ＩＣ化に適さない、という問題があった。即ち、fH/2共
振回路（１６）ではＩＣ化に不適なコイルやコンデンサ
が含まれている。このため、ＩＣ化に適したパルパルス
発生器が希求されていた。
ＩＣ化に適さない、という問題があった。即ち、fH/2共
振回路（１６）ではＩＣ化に不適なコイルやコンデンサ
が含まれている。このため、ＩＣ化に適したパルパルス
発生器が希求されていた。
【００１３】
【課題を解決するための手段】本発明は、上述の点に鑑
みなされたもので、ＰＡＬ方式の記録クロマ信号中のバ
ースト信号の位相に同期して発振する電圧制御発振器
と、該電圧制御発振器の発振出力信号とバースト信号と
の位相差を検出するＩＤ検出回路と、水平同期信号の分
周を行う分周回路と、前記ＩＤ検出回路の検出出力信号
に応じて該分周回路の複数の出力信号を選択的に出力す
る選択回路とを備え、該選択回路からパルパルスを得る
ようにしたことを特徴とする。これにより、ＩＣ化に適
したパルパルス発生器が得られる。
みなされたもので、ＰＡＬ方式の記録クロマ信号中のバ
ースト信号の位相に同期して発振する電圧制御発振器
と、該電圧制御発振器の発振出力信号とバースト信号と
の位相差を検出するＩＤ検出回路と、水平同期信号の分
周を行う分周回路と、前記ＩＤ検出回路の検出出力信号
に応じて該分周回路の複数の出力信号を選択的に出力す
る選択回路とを備え、該選択回路からパルパルスを得る
ようにしたことを特徴とする。これにより、ＩＣ化に適
したパルパルス発生器が得られる。
【００１４】又、本発明は、上述の点に鑑みなされたも
ので、ＰＡＬ方式の記録クロマ信号中のバースト信号の
位相に同期させて電圧制御発振器を発振させ、該電圧制
御発振器の発振出力信号に応じてクロマ信号の記録処理
を行うようにしたクロマ信号記録回路であって、記録ク
ロマ信号中のバースト信号を抽出するバーストゲート回
路と、バースト信号周波数の整数倍の周波数を中心周波
数として発振する電圧制御発振器と、該電圧制御発振器
の発振出力信号を移相し、互いの位相差が９０度である
２つの発振出力信号を発生する移相回路と、該移相回路
の２つの発振出力信号を選択的に切り換えるスイッチ
と、該スイッチからの発振出力信号と前記バーストゲー
ト回路からのバースト信号とを位相比較し、その位相差
に応じて前記電圧制御発振器の発振周波数を制御するＡ
ＰＣ検波回路と、該ＡＰＣ検波回路の出力信号を２水平
同期信号周期で発生させる制御回路と、前記スイッチか
らの発振出力信号と前記バーストゲート回路からのバー
スト信号との位相差を検出するＩＤ検出回路とを備え、
該ＩＤ検出回路の出力信号に応じて前記制御回路を動作
させたことを特徴とする。これにより、ＡＰＣループの
改良が計られ記録クロマ信号のＰＭ特性やＡＭ特性が改
良されたクロマ信号記録回路が得られる。
ので、ＰＡＬ方式の記録クロマ信号中のバースト信号の
位相に同期させて電圧制御発振器を発振させ、該電圧制
御発振器の発振出力信号に応じてクロマ信号の記録処理
を行うようにしたクロマ信号記録回路であって、記録ク
ロマ信号中のバースト信号を抽出するバーストゲート回
路と、バースト信号周波数の整数倍の周波数を中心周波
数として発振する電圧制御発振器と、該電圧制御発振器
の発振出力信号を移相し、互いの位相差が９０度である
２つの発振出力信号を発生する移相回路と、該移相回路
の２つの発振出力信号を選択的に切り換えるスイッチ
と、該スイッチからの発振出力信号と前記バーストゲー
ト回路からのバースト信号とを位相比較し、その位相差
に応じて前記電圧制御発振器の発振周波数を制御するＡ
ＰＣ検波回路と、該ＡＰＣ検波回路の出力信号を２水平
同期信号周期で発生させる制御回路と、前記スイッチか
らの発振出力信号と前記バーストゲート回路からのバー
スト信号との位相差を検出するＩＤ検出回路とを備え、
該ＩＤ検出回路の出力信号に応じて前記制御回路を動作
させたことを特徴とする。これにより、ＡＰＣループの
改良が計られ記録クロマ信号のＰＭ特性やＡＭ特性が改
良されたクロマ信号記録回路が得られる。
【００１５】
【発明の実施の形態】図１は、本発明のクロマ信号記録
回路を示すもので、（２０）は電圧制御発振器（１２）
の発振出力信号を移相し、互いの位相差が９０度である
２つの発振出力信号を発生する移相回路、（２１）は移
相回路（２０）の２つの発振出力信号を選択的に切り換
える第１スイッチ、（２２）は第１スイッチ（２１）か
らの発振出力信号と前記バーストゲート回路（１１）か
らのバースト信号とを位相比較し、その位相差に応じて
前記電圧制御発振器（１２）の発振周波数を制御するＡ
ＰＣ検波回路、（２３）は第１スイッチ（２１）からの
発振出力信号と前記バーストゲート回路（１１）からの
バースト信号との位相差を検出するＩＤ検出回路、（２
４）は水平同期信号の分周を行う分周回路として動作す
るＤ−ＦＦ、（２５）はＩＤ検出回路（２３）の出力信
号を保持する保持回路として動作するＤ−ＦＦ、（２
６）はＤ−ＦＦ（２５）の出力信号に応じてＤ−ＦＦの
出力信号と反転信号とを選択的に出力する選択回路、
（２７）はＢＧＰ発生回路（１０）からのバーストゲー
トパルスが前記バーストゲート回路（１１）に２水平同
期信号周期で印加されるようにする第２スイッチであ
る。尚、ＶＸＯ（１２）と移相回路（２０）との間には
分周器が必要となるが省略してある。パルパルス発生器
は、Ｄ−ＦＦ（２４）（２５）と選択回路（２６）から
構成される。
回路を示すもので、（２０）は電圧制御発振器（１２）
の発振出力信号を移相し、互いの位相差が９０度である
２つの発振出力信号を発生する移相回路、（２１）は移
相回路（２０）の２つの発振出力信号を選択的に切り換
える第１スイッチ、（２２）は第１スイッチ（２１）か
らの発振出力信号と前記バーストゲート回路（１１）か
らのバースト信号とを位相比較し、その位相差に応じて
前記電圧制御発振器（１２）の発振周波数を制御するＡ
ＰＣ検波回路、（２３）は第１スイッチ（２１）からの
発振出力信号と前記バーストゲート回路（１１）からの
バースト信号との位相差を検出するＩＤ検出回路、（２
４）は水平同期信号の分周を行う分周回路として動作す
るＤ−ＦＦ、（２５）はＩＤ検出回路（２３）の出力信
号を保持する保持回路として動作するＤ−ＦＦ、（２
６）はＤ−ＦＦ（２５）の出力信号に応じてＤ−ＦＦの
出力信号と反転信号とを選択的に出力する選択回路、
（２７）はＢＧＰ発生回路（１０）からのバーストゲー
トパルスが前記バーストゲート回路（１１）に２水平同
期信号周期で印加されるようにする第２スイッチであ
る。尚、ＶＸＯ（１２）と移相回路（２０）との間には
分周器が必要となるが省略してある。パルパルス発生器
は、Ｄ−ＦＦ（２４）（２５）と選択回路（２６）から
構成される。
【００１６】図１において、図２と同一の部品について
は同一の符号を付し、説明を省略する。本発明では、Ｖ
ＸＯ（１２）の出力信号も到来するバースト信号と同様
に０度と９０度の移相を行わせている。そして、この移
相後の信号とバースト信号とを位相比較することで同一
軸上で連続的に位相比較できるようにしている。図１の
移相回路（２０）により、ＶＸＯ（１２）の出力信号位
相をバースト信号位相に一致させられる。位相が一致す
れば、ＡＰＣ検波回路（２２）の検波出力信号が安定す
るので、記録クロマ信号のＰＭ特性やＡＭ特性が悪化す
ることがない。
は同一の符号を付し、説明を省略する。本発明では、Ｖ
ＸＯ（１２）の出力信号も到来するバースト信号と同様
に０度と９０度の移相を行わせている。そして、この移
相後の信号とバースト信号とを位相比較することで同一
軸上で連続的に位相比較できるようにしている。図１の
移相回路（２０）により、ＶＸＯ（１２）の出力信号位
相をバースト信号位相に一致させられる。位相が一致す
れば、ＡＰＣ検波回路（２２）の検波出力信号が安定す
るので、記録クロマ信号のＰＭ特性やＡＭ特性が悪化す
ることがない。
【００１７】即ち、初期状態において、第１スイッチ
（２１）は、ａ又はｂの状態になっている。この、第１
スイッチ（２１）からの信号を図６（ｄ）に示す。図６
（ｄ）の信号は周波数がｆｓｃの連続波でありＩＤ検出
回路（２３）に印加される。一方、バーストゲート回路
（１１）からは図６（ｅ）のバースト信号がＩＤ検出回
路（２３）に印加される。ＩＤ検出回路（２３）は、２
つの信号の位相が９０度ずれていると「Ｈ」レベルの信
号（図６（ｆ２））を発生し、一致していると「Ｌ」レ
ベルの信号（図６（ｆ１））を発生する。ＩＤ検出回路
（２３）の応答感度は、ＡＰＣ検波回路（２２）と平滑
回路（１４）のそれに比べて高く設定されている。
（２１）は、ａ又はｂの状態になっている。この、第１
スイッチ（２１）からの信号を図６（ｄ）に示す。図６
（ｄ）の信号は周波数がｆｓｃの連続波でありＩＤ検出
回路（２３）に印加される。一方、バーストゲート回路
（１１）からは図６（ｅ）のバースト信号がＩＤ検出回
路（２３）に印加される。ＩＤ検出回路（２３）は、２
つの信号の位相が９０度ずれていると「Ｈ」レベルの信
号（図６（ｆ２））を発生し、一致していると「Ｌ」レ
ベルの信号（図６（ｆ１））を発生する。ＩＤ検出回路
（２３）の応答感度は、ＡＰＣ検波回路（２２）と平滑
回路（１４）のそれに比べて高く設定されている。
【００１８】一方、端子（９）からの図６に示す水平同
期信号は、Ｄ−ＦＦ（２４）に印加され、端子（２８）
には図６（ｂ）の信号が、端子（２９）には図６（ｃ）
の信号が発生する。今、位相が一致しておりＩＤ検出回
路（２３）が「Ｌ」レベルの信号（図６（ｆ１））を発
生しているとすると、Ｄ−ＦＦ（２５）の出力信号は図
６（ｇ１）のようになる。すると、選択回路（２６）は
図示の状態を維持するので選択回路（２６）からは図６
（ｈ１）（＝図６（ｃ））の信号が発生する。この信号
がパルパルスとなる。該パルパルスは、ＯＳＤ回路（３
０）にバースト情報を伝えるパルスとして伝達される。
また、パルパルスは第１スイッチ（２１）の切換信号と
しても利用される。この場合には位相が一致しているの
で第１スイッチ（２１）の位置は変わらない。
期信号は、Ｄ−ＦＦ（２４）に印加され、端子（２８）
には図６（ｂ）の信号が、端子（２９）には図６（ｃ）
の信号が発生する。今、位相が一致しておりＩＤ検出回
路（２３）が「Ｌ」レベルの信号（図６（ｆ１））を発
生しているとすると、Ｄ−ＦＦ（２５）の出力信号は図
６（ｇ１）のようになる。すると、選択回路（２６）は
図示の状態を維持するので選択回路（２６）からは図６
（ｈ１）（＝図６（ｃ））の信号が発生する。この信号
がパルパルスとなる。該パルパルスは、ＯＳＤ回路（３
０）にバースト情報を伝えるパルスとして伝達される。
また、パルパルスは第１スイッチ（２１）の切換信号と
しても利用される。この場合には位相が一致しているの
で第１スイッチ（２１）の位置は変わらない。
【００１９】次に、位相が不一致でありＩＤ検出回路
（２３）が「Ｈ」レベルの信号（図６（ｆ２））を発生
しているとすると、Ｄ−ＦＦ（２５）の出力信号は図６
（ｇ２）のように「Ｈ」レベルとなる。すると、選択回
路（２６）は図示の状態から反転するので選択回路（２
６）からは図６（ｈ２）（＝図６（ｂ））の信号が発生
する。この信号がパルパルスとなる。該パルパルスもＯ
ＳＤ回路（３０）にバースト情報を伝えるパルスとして
伝達される。また、パルパルスは第１スイッチ（２１）
の位置を反対側に切り換える。このため、移相回路（２
０）の出力信号は、ＶＸＯ（１２）の出力信号と同一の
軸上で位相検波されることが可能となる。
（２３）が「Ｈ」レベルの信号（図６（ｆ２））を発生
しているとすると、Ｄ−ＦＦ（２５）の出力信号は図６
（ｇ２）のように「Ｈ」レベルとなる。すると、選択回
路（２６）は図示の状態から反転するので選択回路（２
６）からは図６（ｈ２）（＝図６（ｂ））の信号が発生
する。この信号がパルパルスとなる。該パルパルスもＯ
ＳＤ回路（３０）にバースト情報を伝えるパルスとして
伝達される。また、パルパルスは第１スイッチ（２１）
の位置を反対側に切り換える。このため、移相回路（２
０）の出力信号は、ＶＸＯ（１２）の出力信号と同一の
軸上で位相検波されることが可能となる。
【００２０】その様子を図７を用いて説明する。ＶＸＯ
（１２）の２つの発振出力信号ＶＸＯ１、ＶＸＯ２と、
バーストゲート回路（１１）からのバースト信号Ｂ１、
Ｂ２との位相関係を図７のベクトル図に示す。図７のＢ
１は、第１バースト信号を示し、Ｂ２は、第２バースト
信号を示す。このＢ１とＢ２が１Ｈ毎にＡＰＣ検波回路
（２２）に印加される。これに対して、ＶＸＯ（１２）
の発振出力信号ＶＸＯ１、ＶＸＯ２も移相回路（２０）
の働きにより１Ｈ毎に９０度ずれて印加されるので、そ
の位相関係は互いに９０度ずれている。そして、２つの
信号の位相関係が一致すると、図７の状態になる。
（１２）の２つの発振出力信号ＶＸＯ１、ＶＸＯ２と、
バーストゲート回路（１１）からのバースト信号Ｂ１、
Ｂ２との位相関係を図７のベクトル図に示す。図７のＢ
１は、第１バースト信号を示し、Ｂ２は、第２バースト
信号を示す。このＢ１とＢ２が１Ｈ毎にＡＰＣ検波回路
（２２）に印加される。これに対して、ＶＸＯ（１２）
の発振出力信号ＶＸＯ１、ＶＸＯ２も移相回路（２０）
の働きにより１Ｈ毎に９０度ずれて印加されるので、そ
の位相関係は互いに９０度ずれている。そして、２つの
信号の位相関係が一致すると、図７の状態になる。
【００２１】この状態になれば、ＡＰＣ検波回路（２
２）からＡＭ成分やＰＭ成分の原因となる信号が発生す
ることはない。又、パルパルスは、ＢＧＰの制御にも使
用される。通常であればＢＧＰ発生回路（１０）からの
ＢＧＰは１Ｈ周期でバーストゲート回路（１１）に印加
されるがパルパルスを使用することにより２Ｈ周期で印
加できる。
２）からＡＭ成分やＰＭ成分の原因となる信号が発生す
ることはない。又、パルパルスは、ＢＧＰの制御にも使
用される。通常であればＢＧＰ発生回路（１０）からの
ＢＧＰは１Ｈ周期でバーストゲート回路（１１）に印加
されるがパルパルスを使用することにより２Ｈ周期で印
加できる。
【００２２】即ち、図６（ｈ１）のパルスの「Ｈ」期間
と「Ｌ」期間で第２スイッチ（２７）を開閉すれば２Ｈ
周期でＢＧＰがバーストゲート回路（１１）に印加され
る。従って、図１の回路によれば、ＶＸＯ（１２）の出
力信号を移相した後の信号とバースト信号とを同一軸上
で連続的に位相比較できるとともにパルパルスをＩＣ内
部で作成できる。図１の回路は、大容量のコンデンサと
発振子を除き全てＩＣ化されている。
と「Ｌ」期間で第２スイッチ（２７）を開閉すれば２Ｈ
周期でＢＧＰがバーストゲート回路（１１）に印加され
る。従って、図１の回路によれば、ＶＸＯ（１２）の出
力信号を移相した後の信号とバースト信号とを同一軸上
で連続的に位相比較できるとともにパルパルスをＩＣ内
部で作成できる。図１の回路は、大容量のコンデンサと
発振子を除き全てＩＣ化されている。
【００２３】図８は、ＡＰＣ検波回路（２２）の具体回
路例を示す。第１スイッチ（２１）からの発振出力信号
は端子（３１）に印加される。バーストゲート回路（１
１）からのバースト信号は端子（３２）に印加される。
両信号は、位相比較器（３３）で位相比較される。両信
号の位相差が９０度でトランジスタ（３４）（３５）の
コレクタ電流が等しくなり前の値を保持する。この状態
が位相一致状態である。
路例を示す。第１スイッチ（２１）からの発振出力信号
は端子（３１）に印加される。バーストゲート回路（１
１）からのバースト信号は端子（３２）に印加される。
両信号は、位相比較器（３３）で位相比較される。両信
号の位相差が９０度でトランジスタ（３４）（３５）の
コレクタ電流が等しくなり前の値を保持する。この状態
が位相一致状態である。
【００２４】両信号の位相差が９０度からづれると、ト
ランジスタ（３４）（３５）のコレクタ電流が等しくな
くなり、平滑回路（１４）への充電もしくは放電が行わ
れる。このため、端子（３６）には位相差に応じた電圧
が得られる。図９は、ＩＤ検出回路（２３）の具体回路
例を示す。第１スイッチ（２１）からの発振出力信号は
端子（３７）に印加される。バーストゲート回路（１
１）からのバースト信号は端子（３８）に印加される。
両信号は、位相比較器（３９）で位相比較される。端子
（３７）（３８）の両信号の位相差が９０度でトランジ
スタ（４０）に最大電流が流れ端子（４１）が「Ｈ」レ
ベルとなる。又、両信号の位相差が９０度からづれる
と、端子（４１）の電圧が低下し「Ｌ」レベルとなる。
このレベル変化により、端子（４２）に位相一致で
「Ｌ」レベル、位相不一致で「Ｈ」レベルのＩＤ信号が
得られる。
ランジスタ（３４）（３５）のコレクタ電流が等しくな
くなり、平滑回路（１４）への充電もしくは放電が行わ
れる。このため、端子（３６）には位相差に応じた電圧
が得られる。図９は、ＩＤ検出回路（２３）の具体回路
例を示す。第１スイッチ（２１）からの発振出力信号は
端子（３７）に印加される。バーストゲート回路（１
１）からのバースト信号は端子（３８）に印加される。
両信号は、位相比較器（３９）で位相比較される。端子
（３７）（３８）の両信号の位相差が９０度でトランジ
スタ（４０）に最大電流が流れ端子（４１）が「Ｈ」レ
ベルとなる。又、両信号の位相差が９０度からづれる
と、端子（４１）の電圧が低下し「Ｌ」レベルとなる。
このレベル変化により、端子（４２）に位相一致で
「Ｌ」レベル、位相不一致で「Ｈ」レベルのＩＤ信号が
得られる。
【００２５】
【発明の効果】以上述べた如く、本発明によれば、ＰＡ
Ｌ方式のクロマ信号記録回路に内蔵されるＡＰＣ自動位
相制御ループにおいて、ＶＸＯの出力信号を移相し選択
回路た後の信号とバースト信号とを同一軸上で連続的に
位相比較できるようにしたので、記録クロマ信号のＰＭ
特性やＡＭ特性を改善できる。
Ｌ方式のクロマ信号記録回路に内蔵されるＡＰＣ自動位
相制御ループにおいて、ＶＸＯの出力信号を移相し選択
回路た後の信号とバースト信号とを同一軸上で連続的に
位相比較できるようにしたので、記録クロマ信号のＰＭ
特性やＡＭ特性を改善できる。
【００２６】特に本発明によれば、ＩＤ検出回路と水平
同期信号に基づいてパルパルスが作成できるので、ＩＣ
化に適したパルパルス発生器が得られる、という利点を
有する。
同期信号に基づいてパルパルスが作成できるので、ＩＣ
化に適したパルパルス発生器が得られる、という利点を
有する。
【図１】本発明のパルパルス発生器及びこれを用いたク
ロマ信号記録回路を示す回路図である。
ロマ信号記録回路を示す回路図である。
【図２】従来のクロマ信号記録回路を示す回路図であ
る。
る。
【図３】図２の説明に供するためのベクトル図である。
【図４】図２の説明に供するためのベクトル図である。
【図５】従来のパルパルス発生回路を示す回路図であ
る。
る。
【図６】図１の説明に供するための波形図である。
【図７】図１の説明に供するためのベクトル図である。
【図８】図１のＡＰＣ検波回路（２２）の具体回路例を
示す回路図である。
示す回路図である。
【図９】図１のＩＤ検出回路（２３）の具体回路例を示
す回路図である。
す回路図である。
（１１） バーストゲート回路 （１２） ＶＸＯ （２２） ＡＰＣ検波回路 （２３） ＩＤ検出回路 （２４） Ｄ−ＦＦ （２５） Ｄ−ＦＦ （２６） 選択回路
Claims (3)
- 【請求項１】 ＰＡＬ方式の記録クロマ信号中のバース
ト信号の位相に同期して発振する電圧制御発振器と、 該電圧制御発振器の発振出力信号とバースト信号との位
相差を検出するＩＤ検出回路と、 水平同期信号の分周を行う分周回路と、 前記ＩＤ検出回路の検出出力信号に応じて該分周回路の
複数の出力信号を選択的に出力する選択回路とを備え、
該選択回路からパルパルスを得るようにしたことを特徴
とするパルパルス発生器。 - 【請求項２】 ＰＡＬ方式の記録クロマ信号中のバース
ト信号の位相に同期させて電圧制御発振器を発振させ、
該電圧制御発振器の発振出力信号に応じてクロマ信号の
記録処理を行うようにしたクロマ信号記録回路であっ
て、 記録クロマ信号中のバースト信号を抽出するバーストゲ
ート回路と、 バースト信号周波数の整数倍の周波数を中心周波数とし
て発振する電圧制御発振器と、 該電圧制御発振器の発振出力信号を移相し、互いの位相
差が９０度である２つの発振出力信号を発生する移相回
路と、 該移相回路の２つの発振出力信号を選択的に切り換える
スイッチと、 該スイッチからの発振出力信号と前記バーストゲート回
路からのバースト信号とを位相比較し、その位相差に応
じて前記電圧制御発振器の発振周波数を制御するＡＰＣ
検波回路と、 該ＡＰＣ検波回路の出力信号を２水平同期信号周期で発
生させる制御回路と、 前記スイッチからの発振出力信号と前記バーストゲート
回路からのバースト信号との位相差を検出するＩＤ検出
回路とを備え、該ＩＤ検出回路の出力信号に応じて前記
制御回路を動作させたことを特徴とするクロマ信号記録
回路。 - 【請求項３】 ＰＡＬ方式の記録クロマ信号中のバース
ト信号の位相に同期させて電圧制御発振器を発振させ、
該電圧制御発振器の発振出力信号に応じてクロマ信号の
記録処理を行うようにしたクロマ信号記録回路であっ
て、 記録クロマ信号中のバースト信号を抽出するバーストゲ
ート回路と、 バースト信号周波数の整数倍の周波数を中心周波数とし
て発振する電圧制御発振器と、 該電圧制御発振器の発振出力信号を移相し、互いの位相
差が９０度である２つの発振出力信号を発生する移相回
路と、 該移相回路の２つの発振出力信号を選択的に切り換える
第１スイッチと、 該第１スイッチからの発振出力信号と前記バーストゲー
ト回路からのバースト信号とを位相比較し、その位相差
に応じて前記電圧制御発振器の発振周波数を制御するＡ
ＰＣ検波回路と、 前記第１スイッチからの発振出力信号と前記バーストゲ
ート回路からのバースト信号との位相差を検出するＩＤ
検出回路と、 バーストゲートパルスを前記バーストゲート回路に印加
するＢＧＰ発生回路と、 前記ＩＤ検出回路の出力信号に応じて該ＢＧＰ発生回路
からのバーストゲートパルスが前記バーストゲート回路
に２水平同期信号周期で印加されるようにする第２スイ
ッチとを備えることを特徴とするクロマ信号記録回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04405697A JP3223127B2 (ja) | 1997-02-27 | 1997-02-27 | パルパルス発生器及びこれを用いたクロマ信号記録回路 |
| EP98301382A EP0862337A3 (en) | 1997-02-27 | 1998-02-25 | PAL pulse generator and chroma signal recording circuit |
| KR1019980006083A KR100276543B1 (ko) | 1997-02-27 | 1998-02-26 | Pal 펄스 발생기 및 이를 이용한 크로마 신호 기록 처리회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04405697A JP3223127B2 (ja) | 1997-02-27 | 1997-02-27 | パルパルス発生器及びこれを用いたクロマ信号記録回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10243418A JPH10243418A (ja) | 1998-09-11 |
| JP3223127B2 true JP3223127B2 (ja) | 2001-10-29 |
Family
ID=12680966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04405697A Expired - Fee Related JP3223127B2 (ja) | 1997-02-27 | 1997-02-27 | パルパルス発生器及びこれを用いたクロマ信号記録回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0862337A3 (ja) |
| JP (1) | JP3223127B2 (ja) |
| KR (1) | KR100276543B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4656915B2 (ja) * | 2003-11-10 | 2011-03-23 | パナソニック株式会社 | カラー信号復調装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS585631B2 (ja) * | 1976-07-26 | 1983-02-01 | 日本テレビジヨン工業株式会社 | パルパルス信号発生装置 |
| FR2471712A1 (fr) * | 1979-12-14 | 1981-06-19 | Radiotechnique | Magnetoscope apte a enregistrer et a reproduire sans manipulations specifiques prealables des signaux a video-frequences codes indifferemment en pal ou en secam |
| JPS6174489A (ja) * | 1984-09-20 | 1986-04-16 | Victor Co Of Japan Ltd | 同期結合回路 |
| KR0165279B1 (ko) * | 1992-11-27 | 1999-03-20 | 김광호 | 저역변환 색신호 처리장치 |
-
1997
- 1997-02-27 JP JP04405697A patent/JP3223127B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-25 EP EP98301382A patent/EP0862337A3/en not_active Withdrawn
- 1998-02-26 KR KR1019980006083A patent/KR100276543B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100276543B1 (ko) | 2000-12-15 |
| KR19980071740A (ko) | 1998-10-26 |
| EP0862337A2 (en) | 1998-09-02 |
| JPH10243418A (ja) | 1998-09-11 |
| EP0862337A3 (en) | 2000-04-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |