JP3216635B2 - ディスプレイ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、水平偏向コイルに
流すノコギリ波電流を発生させる水平偏向回路を備えた
ディスプレイ装置に関し、特に、この水平偏向回路の出
力トランジスタの保護を好適にするための改良を施した
ディスプレイ装置に関する。
流すノコギリ波電流を発生させる水平偏向回路を備えた
ディスプレイ装置に関し、特に、この水平偏向回路の出
力トランジスタの保護を好適にするための改良を施した
ディスプレイ装置に関する。
【０００２】
【従来の技術】従来の水平偏向回路は、「ＮＨＫカラ−
テレビ受信技術」（日本放送協会編昭和６３年４月出版
第２４版）Ｐ１３８〜１４４に示されたように、図２
のような構成となっていた。図２において、１はドライ
ブ回路、２は出力トランジスタ、３はダンパダイオー
ド、４は共振コンデンサ、５は水平偏向コイル、６はＳ
字コンデンサ、７は出力トランス、８はブラウン管、で
ある。また、出力トランス７は、１次巻線７１、２次巻
線７２、整流ダイオード７３、平滑コンデンサ７４より
構成されており、１次巻線７１の一端は、出力電源（以
下、第２の電源とよぶ）ＥBに接続されている。図２の
水平偏向回路では、出力トランジスタ２として、パワー
ＭＯＳＦＥＴを使用している。パワーＭＯＳＦＥＴはバ
イポーラ型トランジスタに比べ、ドライブ回路が簡単な
構成となる利点がある。また、最近では、出力トランジ
スタ２として使用可能な性能を有したＩＧＢＴ（Insula
tedGate Bipolar Transistor）も発表されており、図２
に示した回路にも適用できる。ＩＧＢＴは、ドライブ回
路の構成が簡単であり、オン抵抗がパワーＭＯＳＦＥＴ
よりも小さいという利点がある。なお、水平偏向回路の
基本動作は、パワーＭＯＳＦＥＴを使用した場合もＩＧ
ＢＴを使用した場合も、バイポーラ型トランジスタを使
用した場合と同じである。
テレビ受信技術」（日本放送協会編昭和６３年４月出版
第２４版）Ｐ１３８〜１４４に示されたように、図２
のような構成となっていた。図２において、１はドライ
ブ回路、２は出力トランジスタ、３はダンパダイオー
ド、４は共振コンデンサ、５は水平偏向コイル、６はＳ
字コンデンサ、７は出力トランス、８はブラウン管、で
ある。また、出力トランス７は、１次巻線７１、２次巻
線７２、整流ダイオード７３、平滑コンデンサ７４より
構成されており、１次巻線７１の一端は、出力電源（以
下、第２の電源とよぶ）ＥBに接続されている。図２の
水平偏向回路では、出力トランジスタ２として、パワー
ＭＯＳＦＥＴを使用している。パワーＭＯＳＦＥＴはバ
イポーラ型トランジスタに比べ、ドライブ回路が簡単な
構成となる利点がある。また、最近では、出力トランジ
スタ２として使用可能な性能を有したＩＧＢＴ（Insula
tedGate Bipolar Transistor）も発表されており、図２
に示した回路にも適用できる。ＩＧＢＴは、ドライブ回
路の構成が簡単であり、オン抵抗がパワーＭＯＳＦＥＴ
よりも小さいという利点がある。なお、水平偏向回路の
基本動作は、パワーＭＯＳＦＥＴを使用した場合もＩＧ
ＢＴを使用した場合も、バイポーラ型トランジスタを使
用した場合と同じである。
【０００３】
【発明が解決しようとする課題】上記図２の水平偏向回
路において、出力トランジスタ２のオン期間に、出力ト
ランジスタ２のドレインからソースに流れる（ＩＧＢＴ
の場合はコレクタからエミッタに流れる）電流は、ノコ
ギリ波形である。このノコギリ波形の傾きは、出力トラ
ンス７の１次側インピーダンスの逆数と水平偏向コイル
のインピーダンスの逆数との和に比例する。しかし、ブ
ラウン管８の管内放電などの異常動作時には、（この
時、出力トランス７の２次側が一時的に短絡状態とな
り、）出力トランス７の１次側インピーダンスが小さく
なり、出力トランジスタ２に非常に大きな電流が流れる
ことがある。出力トランジスタ２としてＩＧＢＴを使用
した場合も同様であり、異常動作により、出力トランス
７の１次側インピーダンスが一時的に小さくなると、Ｉ
ＧＢＴのコレクタからエミッタに大きな電流が流れる。
路において、出力トランジスタ２のオン期間に、出力ト
ランジスタ２のドレインからソースに流れる（ＩＧＢＴ
の場合はコレクタからエミッタに流れる）電流は、ノコ
ギリ波形である。このノコギリ波形の傾きは、出力トラ
ンス７の１次側インピーダンスの逆数と水平偏向コイル
のインピーダンスの逆数との和に比例する。しかし、ブ
ラウン管８の管内放電などの異常動作時には、（この
時、出力トランス７の２次側が一時的に短絡状態とな
り、）出力トランス７の１次側インピーダンスが小さく
なり、出力トランジスタ２に非常に大きな電流が流れる
ことがある。出力トランジスタ２としてＩＧＢＴを使用
した場合も同様であり、異常動作により、出力トランス
７の１次側インピーダンスが一時的に小さくなると、Ｉ
ＧＢＴのコレクタからエミッタに大きな電流が流れる。
【０００４】この際、出力トランジスタ２が破壊される
場合もある。
場合もある。
【０００５】本発明の目的は、このようなブラウン管の
管内放電等の異常動作時において、出力トランジスタ２
に過大な電流が流れ、破壊されるのをより好適に防止す
ることにある。
管内放電等の異常動作時において、出力トランジスタ２
に過大な電流が流れ、破壊されるのをより好適に防止す
ることにある。
【０００６】
【課題を解決する為の手段】上記目的を達成するため
の、本発明に係るディスプレイ装置は、ドライブパルス
を出力するドライブ回路と、該ドライブ回路から出力さ
れたドライブパルスが印加され、該ドライブパルスによ
りオン／オフされる出力トランジスタと、該出力トラン
ジスタと並列接続され、該出力トランジスタのオン／オ
フ動作により得られた偏向波形が印加される水平偏向コ
イルと、該水平偏向コイルと並列接続され、高圧を発生
する出力トランスとを備えた水平偏向・高圧回路を有す
るディスプレイ装置において、前記水平偏向・高圧回路
は、更に、前記出力トランスから発生された高圧を検出
する検出手段を備え、該検出手段により検出された高圧
に基づき前記ドライブパルスのパルス幅を制御するよう
に構成され、前記出力トランジスタはＦＥＴであって、
該ＦＥＴのソース端子とアース間に抵抗を接続し、前記
ディスプレイの異常動作時に、該抵抗によって上昇する
前記ＦＥＴのゲート電位を所定電位以下に抑えるための
電圧制限手段を設けたことを特徴とするものである。
の、本発明に係るディスプレイ装置は、ドライブパルス
を出力するドライブ回路と、該ドライブ回路から出力さ
れたドライブパルスが印加され、該ドライブパルスによ
りオン／オフされる出力トランジスタと、該出力トラン
ジスタと並列接続され、該出力トランジスタのオン／オ
フ動作により得られた偏向波形が印加される水平偏向コ
イルと、該水平偏向コイルと並列接続され、高圧を発生
する出力トランスとを備えた水平偏向・高圧回路を有す
るディスプレイ装置において、前記水平偏向・高圧回路
は、更に、前記出力トランスから発生された高圧を検出
する検出手段を備え、該検出手段により検出された高圧
に基づき前記ドライブパルスのパルス幅を制御するよう
に構成され、前記出力トランジスタはＦＥＴであって、
該ＦＥＴのソース端子とアース間に抵抗を接続し、前記
ディスプレイの異常動作時に、該抵抗によって上昇する
前記ＦＥＴのゲート電位を所定電位以下に抑えるための
電圧制限手段を設けたことを特徴とするものである。
【０００７】このような構成によれば、ＦＥＴのドレイ
ンからソースに大きな電流が流れると、上記抵抗によっ
て出力トランジスタのソース電位が上昇し、ゲート・ソ
ース間の電位差が小さくなり、出力トランジスタをオフ
するように働く。そのため、出力トランジスタに過大な
電流が流れるのを阻止することができる。このときに、
ソース電位が上昇するとゲート・ソース間の容量成分に
より、ゲート電位も上昇し、出力トランジスタが瞬時に
はオフしないことがある。そこで、本発明ではこのゲー
ト電位を所定電圧以下に抑える電圧制限手段を設けてい
るので、ゲート電位が一定電圧以上上昇するのを防ぎ、
出力トランジスタを瞬時にオフすることができる。
ンからソースに大きな電流が流れると、上記抵抗によっ
て出力トランジスタのソース電位が上昇し、ゲート・ソ
ース間の電位差が小さくなり、出力トランジスタをオフ
するように働く。そのため、出力トランジスタに過大な
電流が流れるのを阻止することができる。このときに、
ソース電位が上昇するとゲート・ソース間の容量成分に
より、ゲート電位も上昇し、出力トランジスタが瞬時に
はオフしないことがある。そこで、本発明ではこのゲー
ト電位を所定電圧以下に抑える電圧制限手段を設けてい
るので、ゲート電位が一定電圧以上上昇するのを防ぎ、
出力トランジスタを瞬時にオフすることができる。
【０００８】
【発明の実施の形態】本発明の実施の形態を図１に示
す。図１において、１はドライブ回路、２は出力トラン
ジスタ、３はダンパダイオード、４は共振コンデンサ、
５は水平偏向コイル、６はＳ字コンデンサ、７は出力ト
ランス、８はブラウン管、である。出力トランス７は、
１次巻線７１、２次巻線７２、整流ダイオード７３、平
滑コンデンサ７４より構成されており、１次巻線７１の
一端は、第２の電源ＥB に接続されている。図１の水平
偏向回路では、出力トランジスタ２として、パワーＭＯ
ＳＦＥＴを使用している。図１の実施例では、出力トラ
ンジスタ２のソース端子とアースとの間に、抵抗９０が
挿入されていることが特徴である。図１の水平偏向回路
の定常動作時は、ドライブ回路１から出力トランジスタ
２のゲート端子に矩形波形電圧が印加されており、この
ゲート電圧が低い時は出力トランジスタ２はオフ状態
に、ゲート電圧が高い時は出力トランジスタ２はオン状
態になる。出力トランジスタ２がオフ状態に出力トラン
ジスタ２のドレインからソースに流れる電流はほぼ０で
あり、出力トランジスタ２がオン状態にトランジスタ２
のドレインからソースに流れる電流はノコギリ波形とな
っている。このノコギリ波形の傾きは、出力トランス７
の１次側インピーダンスの逆数と水平偏向コイル５のイ
ンピーダンスの逆数との和に比例する。ここで、ブラウ
ン管８の管内放電等により、出力トランス７のインピー
ダンスが小さくなると、出力トランジスタ２のドレイン
からソースに大きな電流が流れる。この時、抵抗９０の
働きによりソース電位が上昇し、出力トランジスタ２の
ゲート・ソース間電圧ＶGSが減少し、出力トランジスタ
２に流れる電流を減少させる。この結果、ブラウン管８
の管内放電等の異常動作時にも、出力トランジスタ２に
は一定電流以上は流れないようにできる。
す。図１において、１はドライブ回路、２は出力トラン
ジスタ、３はダンパダイオード、４は共振コンデンサ、
５は水平偏向コイル、６はＳ字コンデンサ、７は出力ト
ランス、８はブラウン管、である。出力トランス７は、
１次巻線７１、２次巻線７２、整流ダイオード７３、平
滑コンデンサ７４より構成されており、１次巻線７１の
一端は、第２の電源ＥB に接続されている。図１の水平
偏向回路では、出力トランジスタ２として、パワーＭＯ
ＳＦＥＴを使用している。図１の実施例では、出力トラ
ンジスタ２のソース端子とアースとの間に、抵抗９０が
挿入されていることが特徴である。図１の水平偏向回路
の定常動作時は、ドライブ回路１から出力トランジスタ
２のゲート端子に矩形波形電圧が印加されており、この
ゲート電圧が低い時は出力トランジスタ２はオフ状態
に、ゲート電圧が高い時は出力トランジスタ２はオン状
態になる。出力トランジスタ２がオフ状態に出力トラン
ジスタ２のドレインからソースに流れる電流はほぼ０で
あり、出力トランジスタ２がオン状態にトランジスタ２
のドレインからソースに流れる電流はノコギリ波形とな
っている。このノコギリ波形の傾きは、出力トランス７
の１次側インピーダンスの逆数と水平偏向コイル５のイ
ンピーダンスの逆数との和に比例する。ここで、ブラウ
ン管８の管内放電等により、出力トランス７のインピー
ダンスが小さくなると、出力トランジスタ２のドレイン
からソースに大きな電流が流れる。この時、抵抗９０の
働きによりソース電位が上昇し、出力トランジスタ２の
ゲート・ソース間電圧ＶGSが減少し、出力トランジスタ
２に流れる電流を減少させる。この結果、ブラウン管８
の管内放電等の異常動作時にも、出力トランジスタ２に
は一定電流以上は流れないようにできる。
【０００９】この図１の実施の形態において、出力トラ
ンジスタ２のソース電位が急速に上昇すると、出力トラ
ンジスタ２のゲート・ソース間の容量成分により、ゲー
ト電位も上昇し、ゲート・ソース間電圧ＶGSが十分小さ
くなる前に過大な電流が流れることがある。図３は、こ
のような現象を防ぐ手段を示した実施の形態である。図
３のこの実施の形態は、出力トランジスタのゲート端子
と第１の電源ＥH との間にダイオード９１が付加されて
いることが特徴である。ダイオード９１の働きにより、
出力トランジスタ２のゲート電位は一定電位ＥH以上に
は上昇しない。そのため、図３の水平偏向回路では、出
力トランジスタ２のソース電位が急速に上昇すると、ゲ
ート・ソース間電圧ＶGSも急速に小さくなり、出力トラ
ンジスタ２には一定電流以上は流れないようにできる。
ンジスタ２のソース電位が急速に上昇すると、出力トラ
ンジスタ２のゲート・ソース間の容量成分により、ゲー
ト電位も上昇し、ゲート・ソース間電圧ＶGSが十分小さ
くなる前に過大な電流が流れることがある。図３は、こ
のような現象を防ぐ手段を示した実施の形態である。図
３のこの実施の形態は、出力トランジスタのゲート端子
と第１の電源ＥH との間にダイオード９１が付加されて
いることが特徴である。ダイオード９１の働きにより、
出力トランジスタ２のゲート電位は一定電位ＥH以上に
は上昇しない。そのため、図３の水平偏向回路では、出
力トランジスタ２のソース電位が急速に上昇すると、ゲ
ート・ソース間電圧ＶGSも急速に小さくなり、出力トラ
ンジスタ２には一定電流以上は流れないようにできる。
【００１０】図４は本発明の別の実施の形態である。こ
の実施の形態は、電流制限手段９２が付加されているこ
とが特徴である。ブラウン管８の管内放電等により、出
力トランス７の１次側インピーダンスが小さくなると、
第２の電源ＥBから出力トランス７の１次巻線７１を流
れ、出力トランジスタ２のドレインからソースに流れ、
アースに流れ込む電流に対するインピーダンスも小さく
なる。本発明の第３の手段は、この際にも、出力トラン
ジスタに過大な電流が流れないように、上記の電流が流
れる経路に電流制限手段を挿入したものである。図４の
実施例では出力トランジスタ２のドレインと出力トラン
ス７の１次巻線７１との間に電流制限手段９２として抵
抗を挿入したものである。この電流制限手段９２の働き
により、異常動作時にも出力トランジスタ２に過大な電
流が流れるのを防ぐことができる。電流制限手段９２を
挿入する位置は、出力トランジスタ２のドレイン端子で
ある必要はなく、例えば、出力トランジスタ２のソース
端子とアースとの間や、出力トランス７の１次巻線７１
の一端に接続しても良い。また、電流制限手段は抵抗に
限らず、インダクタンスや、半導体からなる回路でも良
い。
の実施の形態は、電流制限手段９２が付加されているこ
とが特徴である。ブラウン管８の管内放電等により、出
力トランス７の１次側インピーダンスが小さくなると、
第２の電源ＥBから出力トランス７の１次巻線７１を流
れ、出力トランジスタ２のドレインからソースに流れ、
アースに流れ込む電流に対するインピーダンスも小さく
なる。本発明の第３の手段は、この際にも、出力トラン
ジスタに過大な電流が流れないように、上記の電流が流
れる経路に電流制限手段を挿入したものである。図４の
実施例では出力トランジスタ２のドレインと出力トラン
ス７の１次巻線７１との間に電流制限手段９２として抵
抗を挿入したものである。この電流制限手段９２の働き
により、異常動作時にも出力トランジスタ２に過大な電
流が流れるのを防ぐことができる。電流制限手段９２を
挿入する位置は、出力トランジスタ２のドレイン端子で
ある必要はなく、例えば、出力トランジスタ２のソース
端子とアースとの間や、出力トランス７の１次巻線７１
の一端に接続しても良い。また、電流制限手段は抵抗に
限らず、インダクタンスや、半導体からなる回路でも良
い。
【００１１】図５は本発明の更に別の実施の形態であ
り、出力トランス７の１次巻線７１の一端に電流制限手
段９２としてインダクタンスを付加したものである。こ
のインダクタンスは、出力トランス７の１次側インピー
ダンスが急激に小さくなった際に、１次巻線７１から出
力トランジスタ２に瞬間電流が流れるのを防ぐように働
くため、出力トランジスタ２に過大な電流が流れるのを
防ぐことができる。また、以上の実施例は、水平偏向コ
イルに流す水平偏向電流と、ブラウン管のアノード端子
に印加する高圧電圧とを一つの回路で発生させる、水平
偏向・高圧一体型回路を例に説明したが、水平偏向電流
を発生させる水平偏向回路と高圧電圧を発生させる高圧
発生回路とが別々の回路となっている水平偏向・高圧分
離型回路にも適応できる。
り、出力トランス７の１次巻線７１の一端に電流制限手
段９２としてインダクタンスを付加したものである。こ
のインダクタンスは、出力トランス７の１次側インピー
ダンスが急激に小さくなった際に、１次巻線７１から出
力トランジスタ２に瞬間電流が流れるのを防ぐように働
くため、出力トランジスタ２に過大な電流が流れるのを
防ぐことができる。また、以上の実施例は、水平偏向コ
イルに流す水平偏向電流と、ブラウン管のアノード端子
に印加する高圧電圧とを一つの回路で発生させる、水平
偏向・高圧一体型回路を例に説明したが、水平偏向電流
を発生させる水平偏向回路と高圧電圧を発生させる高圧
発生回路とが別々の回路となっている水平偏向・高圧分
離型回路にも適応できる。
【００１２】図６は本発明の更に別の実施の形態とし
て、高圧発生回路の出力トランス７の１次巻線７１と第
２の電源ＥBとの間に、半導体と抵抗から構成される電
流制限手段９２を挿入したものである。図６の電流制限
手段９２は、トランジスタ９２１，９２２、抵抗９２
３，９２４，９２５より構成される。第２の電源ＥB か
ら出力トランス７に大きな電流が流れると抵抗９２３の
両端に発生する電圧が大きくなる。抵抗９２３の両端の
電圧が大きくなると、トランジスタ９２２のベース・エ
ミッタ間電圧が大きくなり、トランジスタ９２２が導通
する。トランジスタ９２２が導通すると、トランジスタ
９２１のベース・エミッタ間電圧が小さくなり、トラン
ジスタ９２１をオフするように働く。こうして、第２の
電源ＥB から出力トランス７に大きな電流が流れのを防
ぐことができる。この結果、ブラウン管８の管内放電等
の異常動作時に、出力トランジスタ２に過大な電流が流
れるのを防止できる。
て、高圧発生回路の出力トランス７の１次巻線７１と第
２の電源ＥBとの間に、半導体と抵抗から構成される電
流制限手段９２を挿入したものである。図６の電流制限
手段９２は、トランジスタ９２１，９２２、抵抗９２
３，９２４，９２５より構成される。第２の電源ＥB か
ら出力トランス７に大きな電流が流れると抵抗９２３の
両端に発生する電圧が大きくなる。抵抗９２３の両端の
電圧が大きくなると、トランジスタ９２２のベース・エ
ミッタ間電圧が大きくなり、トランジスタ９２２が導通
する。トランジスタ９２２が導通すると、トランジスタ
９２１のベース・エミッタ間電圧が小さくなり、トラン
ジスタ９２１をオフするように働く。こうして、第２の
電源ＥB から出力トランス７に大きな電流が流れのを防
ぐことができる。この結果、ブラウン管８の管内放電等
の異常動作時に、出力トランジスタ２に過大な電流が流
れるのを防止できる。
【００１３】以上の説明は、出力トランジスタとして、
パワーＭＯＳＦＥＴを使用した場合について説明した
が、ＩＧＢＴを使用した場合も、全く同様である。以
下、図７を用いて、ＩＧＢＴを使用した場合について述
べる。図７は、水平偏向回路の出力トランジスタとし
て、ＩＧＢＴを使用した図である。図７の回路の基本動
作は、図１の回路と同様である。ＩＧＢＴは、パワーＭ
ＯＳＦＥＴに比べオン抵抗が小さいため、出力トランジ
スタに流れる異常動作時の電流がより大きくなる傾向に
ある。図７の回路において、ブラウン管８の管内放電等
の異常動作時に出力トランジスタ２のコレクタからエミ
ッタに大きな電流が流れると、エミッタ端子とア−スと
の間に接続された抵抗９０の働きにより、エミッタ端子
の電位が上昇する。エミッタ端子の電位が上昇すると、
出力トランジスタのゲート・エミッタ間電圧ＶGEが小さ
くなり、出力トランジスタに流れる電流を減少させるよ
うに働く。このように、図１の場合と同様に、ブラウン
管８の管内放電等の異常動作時にも、出力トランジスタ
２には一定電流以上は流れないようにできる。さらに、
図３中に示したダイオ−ド９１を、図７に示した回路に
適用することにより、図３に示した本発明の第２の手段
の実施例と同様の効果を上げることができる。また、出
力トランジスタとしてＩＧＢＴを使用した水平偏向回路
において、本発明の第３の手段を実施できるのは、図
４，図５，図６の実施例と同様である。
パワーＭＯＳＦＥＴを使用した場合について説明した
が、ＩＧＢＴを使用した場合も、全く同様である。以
下、図７を用いて、ＩＧＢＴを使用した場合について述
べる。図７は、水平偏向回路の出力トランジスタとし
て、ＩＧＢＴを使用した図である。図７の回路の基本動
作は、図１の回路と同様である。ＩＧＢＴは、パワーＭ
ＯＳＦＥＴに比べオン抵抗が小さいため、出力トランジ
スタに流れる異常動作時の電流がより大きくなる傾向に
ある。図７の回路において、ブラウン管８の管内放電等
の異常動作時に出力トランジスタ２のコレクタからエミ
ッタに大きな電流が流れると、エミッタ端子とア−スと
の間に接続された抵抗９０の働きにより、エミッタ端子
の電位が上昇する。エミッタ端子の電位が上昇すると、
出力トランジスタのゲート・エミッタ間電圧ＶGEが小さ
くなり、出力トランジスタに流れる電流を減少させるよ
うに働く。このように、図１の場合と同様に、ブラウン
管８の管内放電等の異常動作時にも、出力トランジスタ
２には一定電流以上は流れないようにできる。さらに、
図３中に示したダイオ−ド９１を、図７に示した回路に
適用することにより、図３に示した本発明の第２の手段
の実施例と同様の効果を上げることができる。また、出
力トランジスタとしてＩＧＢＴを使用した水平偏向回路
において、本発明の第３の手段を実施できるのは、図
４，図５，図６の実施例と同様である。
【００１４】次に、図８を用いて、本発明の応用例につ
いて述べる。図８は、パルス幅制御方式の高圧発生回路
を示している。図８中、１１はパルス幅制御回路、７
５，７６は高圧検出抵抗、１２は抵抗、１３はコンデン
サを示している。この回路では、パルス幅制御回路１１
の働きにより、出力トランス７からブラウン管８へ出力
される高圧電圧を、高圧検出抵抗７５，７６によって検
出し、この高圧電圧が一定になるようにドライブ回路１
を介して、出力トランジスタ２へ供給するドライブパル
スの幅を制御している。図８中、抵抗１２、コンデンサ
１３からなる直列回路は、出力トランジスタ２のドレイ
ンに発生するリンギング電圧を抑制する働きをしている
（場合によっては、削除可能）。図８に示した回路で
は、出力トランジスタ２のソ−ス端子とア−スとの間に
接続された抵抗９０の働きにより、ブラウン管８の管内
放電等の異常動作時にも、出力トランジスタ２には一定
電流以上は流れないようにできる。さらに、図３中に示
したダイオ−ド９１を、図８に示した回路に適用するこ
とにより、図３に示した本発明の第２の手段の実施例と
同様の効果を上げることができる。また、本発明の別の
実施の形態（図４，図５，図６参照）で述べた、電流制
限手段９２を、図８中の抵抗９０の代わりに用いた場合
でも、本発明の第３の手段の実施例と同様の効果を上げ
ることができる。また、本発明は、出力トランジスタに
バイポーラ型トランジスタを使用した場合についても同
様に実施できる。
いて述べる。図８は、パルス幅制御方式の高圧発生回路
を示している。図８中、１１はパルス幅制御回路、７
５，７６は高圧検出抵抗、１２は抵抗、１３はコンデン
サを示している。この回路では、パルス幅制御回路１１
の働きにより、出力トランス７からブラウン管８へ出力
される高圧電圧を、高圧検出抵抗７５，７６によって検
出し、この高圧電圧が一定になるようにドライブ回路１
を介して、出力トランジスタ２へ供給するドライブパル
スの幅を制御している。図８中、抵抗１２、コンデンサ
１３からなる直列回路は、出力トランジスタ２のドレイ
ンに発生するリンギング電圧を抑制する働きをしている
（場合によっては、削除可能）。図８に示した回路で
は、出力トランジスタ２のソ−ス端子とア−スとの間に
接続された抵抗９０の働きにより、ブラウン管８の管内
放電等の異常動作時にも、出力トランジスタ２には一定
電流以上は流れないようにできる。さらに、図３中に示
したダイオ−ド９１を、図８に示した回路に適用するこ
とにより、図３に示した本発明の第２の手段の実施例と
同様の効果を上げることができる。また、本発明の別の
実施の形態（図４，図５，図６参照）で述べた、電流制
限手段９２を、図８中の抵抗９０の代わりに用いた場合
でも、本発明の第３の手段の実施例と同様の効果を上げ
ることができる。また、本発明は、出力トランジスタに
バイポーラ型トランジスタを使用した場合についても同
様に実施できる。
【００１５】
【発明の効果】本発明によれば、ブラウン管の管内放電
などの異常動作時に出力トランスの１次側インピーダン
スが小さくなった際にも、出力トランジスタに過大な電
流が流れるのを阻止し、出力トランジスタが破壊される
のを防ぐことができる。
などの異常動作時に出力トランスの１次側インピーダン
スが小さくなった際にも、出力トランジスタに過大な電
流が流れるのを阻止し、出力トランジスタが破壊される
のを防ぐことができる。
【図１】本発明の一実施の形態を示す図である。
【図２】出力トランジスタとしてパワーＭＯＳＦＥＴを
用いた水平偏向回路の従来例を示す図である。
用いた水平偏向回路の従来例を示す図である。
【図３】本発明の一実施の形態を示す図である。
【図４】本発明の別の実施の形態を示す図である。
【図５】本発明の更に別の実施の形態を示す図である。
【図６】本発明の更に別の実施の形態を示す図である。
【図７】図１に示した本発明の一実施形態において、出
力トランジスタとしてＩＧＢＴを用いた例を示す図であ
る。
力トランジスタとしてＩＧＢＴを用いた例を示す図であ
る。
【図８】本発明の応用例を示す図である。
１…ドライブ回路、２…出力トランジスタ、３…ダンパ
ダイオード、４…共振コンデンサ、５…水平偏向コイ
ル、６…Ｓ字コンデンサ、７…出力トランス、８…ブラ
ウン管、１１…パルス幅制御回路。
ダイオード、４…共振コンデンサ、５…水平偏向コイ
ル、６…Ｓ字コンデンサ、７…出力トランス、８…ブラ
ウン管、１１…パルス幅制御回路。
フロントページの続き (72)発明者 秋山 幸男 横浜市戸塚区吉田町292番地株式会社 日立製作所 横浜工場内 (72)発明者 大木 雅史 横浜市戸塚区吉田町292番地株式会社 日立製作所 映像メディア研究所内 (56)参考文献 特開 平５−145779（ＪＰ，Ａ) 特開 昭61−238177（ＪＰ，Ａ) 実開 昭64−28064（ＪＰ，Ｕ) 実開 昭49−821（ＪＰ，Ｕ) 実開 昭50−144529（ＪＰ，Ｕ) 特公 昭51−44618（ＪＰ，Ｂ２) 特公 昭51−44620（ＪＰ，Ｂ２) 実公 昭48−22568（ＪＰ，Ｙ２) 実公 昭52−48657（ＪＰ，Ｙ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 3/16 H04N 3/18
Claims (4)
- 【請求項１】ドライブパルスを出力するドライブ回路
と、該ドライブ回路から出力されたドライブパルスが印
加され、該ドライブパルスによりオン／オフされる出力
トランジスタと、該出力トランジスタと並列接続され、
該出力トランジスタのオン／オフ動作により得られた偏
向波形が印加される水平偏向コイルと、該水平偏向コイ
ルと並列接続され、高圧を発生する出力トランスとを備
えた水平偏向・高圧回路を有するディスプレイ装置にお
いて、前記水平偏向・高圧回路は、更に、前記出力トランスか
ら発生された高圧を検出する検出手段を備え、該検出手
段により検出された高圧に基づき前記ドライブパルスの
パルス幅を制御するように構成され、 前記出力トランジスタはＦＥＴであって、該ＦＥＴのソ
ース端子とアース間に抵抗を接続し、前記ディスプレイ
の異常動作時に、該抵抗によって上昇する前記ＦＥＴの
ゲート電位を所定電位以下に抑えるための電圧制限手段
を設けたことを特徴とするディスプレイ装置。 - 【請求項２】前記ＦＥＴは、パワーＭＯＳＦＥＴである
請求項１に記載のディスプレイ装置。 - 【請求項３】前記電圧制限手段は、前記ＦＥＴのゲート
端子にそのアノード端子が接続されたダイオードである
請求項１に記載のディスプレイ装置。 - 【請求項４】前記ダイオードのカソード端子に、前記所
定電位を与えるための電源(ＥH)を接続したことを特徴
とする請求項３に記載のディスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24270699A JP3216635B2 (ja) | 1999-08-30 | 1999-08-30 | ディスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24270699A JP3216635B2 (ja) | 1999-08-30 | 1999-08-30 | ディスプレイ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30592291A Division JP3094582B2 (ja) | 1991-11-21 | 1991-11-21 | ディスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000106632A JP2000106632A (ja) | 2000-04-11 |
| JP3216635B2 true JP3216635B2 (ja) | 2001-10-09 |
Family
ID=17093045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24270699A Expired - Fee Related JP3216635B2 (ja) | 1999-08-30 | 1999-08-30 | ディスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3216635B2 (ja) |
-
1999
- 1999-08-30 JP JP24270699A patent/JP3216635B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000106632A (ja) | 2000-04-11 |
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