JP3214321B2

JP3214321B2 - 薄膜トランジスタ及びその製造方法

Info

Publication number: JP3214321B2
Application number: JP30981195A
Authority: JP
Inventors: 享治松原
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 1995-11-03
Filing date: 1995-11-03
Publication date: 2001-10-02
Anticipated expiration: 2015-11-03
Also published as: JPH09129894A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばアクティブ
マトリックス型表示装置のスイッチング素子として用い
られる薄膜トランジスタ及びその製造方法に関し、更に
詳細には、セルフアライン技術によりフォト回数を減少
させ、パターン合わせマージンの低減による素子の微細
化と製造工程の簡略化とを図った薄膜トランジスタ及び
その製造方法に関する。

【０００２】

【従来の技術】従来から、液晶等の表示材料を利用した
アクティブマトリックス型の表示装置においては、各画
素のスイッチング素子として薄膜トランジスタが使用さ
れている。このような薄膜トランジスタについては、例
えば特開昭６３−２２４２５８号公報等に記載されてい
る。

【０００３】従来の薄膜トランジスタは、図９に示す構
造を有している。即ち、透明なガラス基板５０上の一部
に所定形状のゲート電極５１が配置され、このゲート電
極５１はゲート絶縁膜５２により覆われている。そし
て、このゲート絶縁膜５２上にチャネル部５３が形成さ
れており、このチャネル部５３は、ゲート電極５１の両
側に所定寸法（Ｓ₃ ）はみ出している。そして、チャネ
ル部５３の上部にゲート電極５１より少し小さいチャネ
ルストッパ部５４が設けられている。そして、チャネル
部５３のうちチャネルストッパ部５４に覆われない部分
と、チャネルストッパ部５４の両端の所定寸法（Ｓ₂ ）
部分と、チャネル部５３の外側の所定寸法（Ｓ₁ ）部分
とを覆うソース・ドレイン部５５が形成されている。そ
してその上にソース・ドレイン電極５６が設けられてい
る。

【０００４】かかる構造において、ゲート電極５１はモ
リブデン（Ｍｏ）等の金属又は多結晶シリコン（Ｓｉ）
であり、ゲート絶縁膜５２は窒化シリコン（ＳｉＮ_X ）
又は酸化シリコン（ＳｉＯ_X ）である。そして、チャネ
ル部５３とソース・ドレイン部５５とは、共にアモルフ
ァスシリコン又は多結晶シリコンであるが、チャネル部
５３には低濃度の不純物がドープされており、ソース・
ドレイン部５５には高濃度の不純物（チャネル部５３の
不純物と同じｐｎ極性のもの）がドープされている。ソ
ース・ドレイン電極５６はアルミニウム（Ａｌ）等の金
属である。チャネルストッパ部５４は窒化シリコンであ
る。

【０００５】この薄膜トランジスタでは、チャネル部５
３が低不純物濃度であるため高抵抗なので、通常時はソ
ース部５５・ドレイン部５５間の導通はオフである。し
かしゲート電極５１に電圧Ｖ_g を印加するとその電界効
果によりチャネル部５３内のキャリア濃度が高くなるの
で抵抗値が下がり、ついにはソース部５５・ドレイン部
５５間の導通がオンになる。このオン反転が起きるゲー
ト電圧Ｖ_g が閾値電圧Ｖ_thである。閾値電圧Ｖ_thは、チ
ャネル部５３の不純物濃度により決定される。なお、図
９から明らかなように、チャネル部５３とソース・ドレ
イン部５５とのコンタクトは、チャネル部５３の上面で
とられている。

【０００６】この薄膜トランジスタは、概略、図１０の
ようなフローにより製造される。即ち、最初にガラス基
板５０上に所定形状のゲート電極５１を形成する
（ａ）。そして、ＣＶＤ（化学気相蒸着法）によりゲー
ト絶縁膜５２を形成し（ｂ）、このゲート電極５１及び
ゲート絶縁膜５２上にチャネル部５３を形成する
（ｃ）。次に、このチャネル部５３上にチャネルストッ
パ部５４をプラズマＣＶＤにより形成する（ｄ）。この
チャネルストッパ部５４は、続くソース・ドレイン加工
の際のエッチングストッパとなるものである。そして、
チャネル部５３を所定形状にエッチング加工して
（ｅ）、その上に所定形状のソース・ドレイン部５５を
形成し（ｆ）、更にその上に所定形状のソース・ドレイ
ン電極５６を形成する（ｇ）。ソース・ドレイン部５５
やソース・ドレイン電極５６を所定形状にエッチング加
工する際に、チャネルストッパ部５４により、チャネル
部５３がエッチングされることが防がれる。

【０００７】上記の構造及び製造方法による薄膜トラン
ジスタにおいて、ソース・ドレイン部５５のチャネル部
５３の外側へのはみ出しＳ₁ は、素子の動作上不可欠な
ものではないが、チャネル部５３の加工工程とソース・
ドレイン部５５の加工工程とで露光パターンを合わせる
ためのマージンとして０．３μｍ程度必要なものであ
る。また、チャネル部５３のゲート電極５１の外側への
はみ出しＳ₃ は、ソース・ドレイン部５５とチャネル部
５３とのコンタクトをとる役割を有しており、そのため
には０．２μｍ程度が必要であるが、ここでは、ゲート
電極５１の加工工程とチャネル部５３の加工工程とで露
光パターンを合わせるためのマージンを考慮し、これよ
り大きい０．４μｍ程度をとっている。

【０００８】

【発明が解決しようとする課題】しかしながら、前記従
来の技術には、以下のような問題点があった。

【０００９】即ち、Ｓ₁ のような本来の動作上は不要な
合わせマージンを要する。また、チャネル部５３とソー
ス・ドレイン部５５とのコンタクトをチャネル部５３の
上面でとっているのでＳ₃ のマージンを必要とし、そし
てパターン合わせの余裕のためにこれを本来必要なサイ
ズより大きく確保する必要がある。このために薄膜トラ
ンジスタのサイズが大きくなってしまう。従って、基板
面積に対し薄膜トランジスタが占める割合が大きく、液
晶面積を稼げないのである。このことが、表示装置の画
質の向上に対する障害となっていた。

【００１０】また、その製造過程に５回のフォトリソグ
ラフィを含んでおり、それぞれ異なるパターンマスクを
用いるため、製造工程が複雑でマスクコストも嵩む。こ
のフォトリソグラフィの回数の多さは、パターンの合わ
せマージンを多く要することを意味し、前記した素子サ
イズの問題の原因でもある。

【００１１】本発明は、このような問題点を解決するた
めになされたものであり、チャネル部とソース・ドレイ
ン部とのコンタクトをチャネル部の側壁でとることと
し、また必要なパターン合わせマージンを減少させて素
子サイズを減少させた薄膜トランジスタと、簡易な工程
でその薄膜トランジスタを製造する方法とを提供するこ
とを目的とする。

【００１２】

【課題を解決するための手段】この目的を達成するため
請求項１に係る発明は、ゲート電極と、このゲート電極
に対置させられた低不純物濃度半導体のチャネル部と、
前記ゲート電極とこのチャネル部とを互いに絶縁するゲ
ート絶縁膜と、前記チャネル部の両端に設けられた高不
純物濃度半導体のソース部及びドレイン部とを有し、ゲ
ート電極への電圧印加によるチャネル部の電界効果でソ
ース部とドレイン部との間の導通状態が調整される薄膜
トランジスタであって、前記チャネル部と前記ゲート電
極とが同一の形状であり、前記ソース部及びドレイン部
が、前記チャネル部の側壁に接して設けられていること
を特徴とする。

【００１３】この薄膜トランジスタでは、チャネル部の
不純物濃度が低いために通常時はその部分がソース部及
びドレイン部と比較して高抵抗であるが、ゲート電極に
電圧Ｖ_g を印加すると、その電界効果によりチャネル部
のキャリア濃度が変化してその部分の抵抗も変化する。
そして、電圧Ｖ_g が閾値電圧Ｖ_thに達するとソース部と
ドレイン部との間の導通がオフからオンへ、あるいはオ
ンからオフへと反転する。ここで、チャネル部とソース
・ドレイン部とのコンタクトはチャネル部の主として側
壁でとられる。このため、チャネル部を、ゲート電極と
同一の形状にでき余計なマージンを要しない。

【００１４】この発明において、「チャネル部とゲート
電極とが同一の形状である」とは、必ずしも厳密に同一
形状であることを要求するものではなく、ゲート電極に
電圧を印加したときにその電界効果がチャネル部の両側
壁に及ぶものであればよい。例えば、チャネル部とゲー
ト電極とが、フォトリソグラフィにおいて同一のパター
ンマスクによりパターニングされてエッチング加工され
たものである場合には、ここにいう「同一の形状」に含
まれる。また、「不純物濃度」とは、電界効果を受けて
いない状態でのキャリア濃度に寄与する有効な不純物の
濃度である。従って、チャネル部の低不純物濃度半導体
は、高不純物濃度半導体に不活性化処理を施したもので
もよい。

【００１５】請求項１に係る発明の薄膜トランジスタは
さらに、前記チャネル部の上部に設けられたチャネルス
トッパを有し、前記ソース部及びドレイン部の上端の高
さがこのチャネルストッパの上端の高さ以下であること
をも特徴とする。

【００１６】このためこの薄膜トランジスタでは、ソー
ス・ドレイン部が、チャネルストッパの上端より高くな
ることはないので、薄膜トランジスタの上下方向のサイ
ズが小さい。

【００１７】請求項２に係る発明は、薄膜トランジスタ
の製造方法であって、基板上にゲート膜を成膜しこれを
フォトリソグラフィとエッチングとにより所定形状に加
工してゲート電極とするゲート電極形成工程と、前記基
板及び前記ゲート電極上にゲート絶縁膜を成膜して前記
ゲート電極を覆うゲート絶縁膜形成工程と、前記ゲート
絶縁膜上に低不純物濃度半導体のチャネル膜を成膜しこ
れをフォトリソグラフィとエッチングとにより前記ゲー
ト電極上の部分のみを残すように加工してチャネル部と
するチャネル部形成工程と、前記ゲート絶縁膜及び前記
チャネル部上に高不純物濃度半導体のソースドレイン膜
を成膜しこれをエッチングにより前記チャネル部の側壁
に接する部分のみを残すように加工してソース部及びド
レイン部とするソースドレイン部形成工程とを含み、前
記ソースドレイン部形成工程は、異方性ドライエッチン
グによりソースドレイン膜を加工することを特徴とす
る。

【００１８】この製造方法によれば、はじめにゲート電
極形成工程により基板上に所定形状のゲート電極が形成
される。このゲート電極の形成は、基板上にゲート電極
の材質のベタ膜（ゲート膜）を成膜しこれをフォトリソ
グラフィとエッチングとにより所定形状に加工して行わ
れる。このゲート電極は、電圧を印加されることによ
り、後に形成されるチャネル部に電界効果を及ぼすもの
である。続いて、所定形状のゲート電極が形成された基
板上に、ゲート絶縁膜形成工程によりゲート絶縁膜が成
膜される。これにより、ゲート電極はゲート絶縁膜に覆
われ、後に形成されるチャネル部と絶縁される。次に、
チャネル部形成工程によりゲート絶縁膜上にチャネル部
が形成される。このチャネル部の形成は、ゲート絶縁膜
上にチャネル部の材質である低不純物濃度半導体のベタ
膜（チャネル膜）を成膜しこれをフォトリソグラフィと
エッチングとにより加工して行われる。この加工では、
チャネル膜のうちゲート電極上の部分のみを残してチャ
ネル部とし、他の部分は除去する。このチャネル部は、
低不純物濃度の半導体であり通常時は高抵抗であるが、
ゲート電極に電極が印加されるとその電界効果によりキ
ャリア濃度が上昇して抵抗値が下がるものである。

【００１９】そして、ソースドレイン部形成工程により
チャネル部の側壁に接するソース部及びドレイン部が形
成される。このソース部及びドレイン部の形成は、ゲー
ト絶縁膜及びチャネル部上にソース部及びドレイン部の
材質である高不純物濃度半導体のベタ膜（ソースドレイ
ン膜）を成膜しこれを異方性ドライエッチングにより加
工して行われる。この成膜の際、既に形成されているチ
ャネル部の側壁効果により側壁に対して横方向にも成膜
が進むため、その部分のソースドレイン膜の上下方向の
膜厚は他の部分より厚くなる。そして異方性ドライエッ
チングの際、チャネル部上の部分でソースドレイン膜が
切断されるまで上方からエッチングを行う。すると、膜
厚の厚い両側壁近傍部分にソースドレイン膜が残る。こ
の残ったソースドレイン膜のそれぞれがチャネル部の側
壁に接しており、ソース部及びドレイン部となる。かく
して、薄膜トランジスタが製造される。

【００２０】なお、この製造方法において、チャネル部
形成工程とソースドレイン部形成工程との間に、チャネ
ルストッパ形成工程をおくことが望ましい。チャネルス
トッパ形成工程は、ソースドレイン部形成工程でのエッ
チングの際にチャネル部を保護するための保護膜である
チャネルストッパをチャネル部上に形成する工程であ
る。

【００２１】チャネルストッパ形成工程では、ゲート絶
縁膜及びチャネル部上にチャネルストッパの材質のベタ
膜を成膜しこれをフォトリソグラフィとエッチングとに
より所定形状に加工してチャネルストッパの形成が行わ
れる。この加工では、成膜したベタ膜のうちチャネル部
上のチャネル部より小さい部分のみを残してチャネルス
トッパとし、他の部分は除去する。従ってチャネル部の
側壁にはチャネルストッパは存在せず、チャネル部とソ
ース部及びドレイン部とのコンタクトが確保されてい
る。

【００２２】また、請求項１の場合と同様に、「不純物
濃度」とは、電界効果を受けていない状態でのキャリア
濃度に寄与する有効な不純物の濃度である。従って、チ
ャネル部形成工程での低不純物濃度半導体の成膜は、高
不純物濃度半導体を成膜しこれに不活性化処理を施すこ
とによってもよい。

【００２３】請求項３に係る発明は、請求項２に記載す
る薄膜トランジスタの製造方法であって、前記ゲート電
極形成工程と前記チャネル部形成工程とで同一のパター
ンマスクによりパターニングを行うことを特徴とする。

【００２４】この製造方法によれば、チャネル部形成工
程のフォトリソグラフィの際のパターンマスクとして、
ゲート電極形成工程のフォトリソグラフィの際のものと
同一のものを使用する。このためチャネル部が、ゲート
電極と実質的に同一の形状に形成される。従って、ゲー
ト電極に電圧を印加したときの電界効果がチャネル部の
両側壁を含めた全体に及び、チャネル部とソース部及び
ドレイン部とのコンタクトが確実にとられる。

【００２５】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。本実施の形態に係る薄膜ト
ランジスタは、液晶表示装置のスイッチング素子として
用いるため、透明なガラス基板上に形成したものであ
り、マトリックス状に多数配置されている。ただし便宜
上、図面には１つの薄膜トランジスタのみを示す。

【００２６】図１に、本実施の形態に係る薄膜トランジ
スタの断面構成を示す。この薄膜トランジスタは、ガラ
ス基板５０上に形成されたゲート電極１１と、このゲー
ト電極１１を覆うゲート絶縁膜１２と、このゲート絶縁
膜１２上であってゲート電極１１の上方に位置するチャ
ネル部１３と、このチャネル部１３上に設けられたチャ
ネルストッパ１４と、チャネル部１３及びチャネルスト
ッパ１４の両側壁に接して設けられたソース部及びドレ
イン部１５、１５と、このソース部及びドレイン部１
５、１５上に設けられたソース電極及びドレイン電極１
６、１６とを有している。そして、この薄膜トランジス
タ全体は、保護膜１７により覆われている。

【００２７】ゲート電極１１は、電圧を印加されること
によりチャネル部１３に電界効果を起こさせるものであ
って、モリブデン（Ｍｏ）金属をスパッタ法又はＣＶＤ
法で成膜してフォトリソグラフィとエッチングとにより
所定形状に加工してなるものである。ゲート電極１１の
材質としては、Ｍｏのほか、導電性でありスパッタ法又
はＣＶＤ法のいずれかで成膜可能で加工可能なものであ
れば何でもよい。このようなものとしては、アルミニウ
ム（Ａｌ）、タングステン（Ｗ）、クロム（Ｃｒ）、タ
ンタル（Ｔａ）、鉄（Ｆｅ）、等の金属や、高不純物濃
度の多結晶シリコン（Ｓｉ）が挙げられる。また、本実
施の形態が液晶表示装置に用いるものであることから、
透明導電体である酸化インジウム−酸化錫（ＩＴＯ）を
用いることも考えられる。ゲート電極１１の形状は、例
えば、厚さ２００ｎｍ、ゲート長２．０μｍである。

【００２８】ゲート絶縁膜１２は、ゲート電極１１とチ
ャネル部１３及びソース・ドレイン部１５、１５とを絶
縁するための膜である。ゲート絶縁膜１２の材質は窒化
シリコン（ＳｉＮ_X ）であり、プラズマＣＶＤで成膜し
たものである。材質としてはこの他、酸化シリコン（Ｓ
ｉＯ_X ）やポリイミド等でもよく、また製法もプラズマ
ＣＶＤ以外のＣＶＤやスパッタ法でもよい。あるいは、
スピンコータで形成したＳＯＧ膜でもよい。ゲート絶縁
膜１２の厚さは、例えば、２００ｎｍである。

【００２９】チャネル部１３は、ゲート電極１１への印
加電圧（ゲート電圧）Ｖ_g の電界効果による抵抗変化で
薄膜トランジスタのオンオフを司るものである。チャネ
ル部１３の材質は、ＣＶＤ法で作成したアモルファスシ
リコンであって、低不純物濃度のものである。この不純
物は、シリコンにキャリア（自由電子又はホール）を与
えるドーパントであって、ｎ形（自由電子）のものとし
てリン（Ｐ）、砒素（Ａｓ）等や、ｐ形（ホール）のも
のとして硼素（Ｂ）、ガリウム（Ｇａ）等がある。この
不純物は、成膜時に含有させてもよく、また成膜後に熱
拡散等により導入してもよい。また、高濃度の不純物を
含有させておいてイオン注入等により不活性化して有効
な不純物の濃度を低下させたものでもよい。あるいは、
不純物を導入しない真性半導体としてもよい。また、ア
モルファスシリコンの代わりに多結晶シリコンとしても
よい。

【００３０】このチャネル部１３は、まずベタ膜を形成
しこれをフォトリソグラフィとエッチングとにより所定
形状に加工して形成されるものである。このフォトリソ
グラフィにおいて、ゲート電極１１を形成するときのも
のと同一のパターンマスクを用いる。従って、チャネル
部１３は、ゲート電極１１と同一のパターンである。ま
た、チャネル部１３の厚さは、例えば、２００ｎｍであ
る。

【００３１】チャネルストッパ１４は、ソース・ドレイ
ン部１５、１５の加工のためのエッチングの際にチャネ
ル部１３までもエッチングされてしまうのを防ぐための
保護膜である。チャネルストッパ１４の材質は、プラズ
マＣＶＤで成膜した窒化シリコンである。この他、ソー
ス・ドレイン部１５、１５のエッチングに耐えるもので
あれば酸化シリコン等でもよく、また製法もプラズマＣ
ＶＤ以外のＣＶＤやスパッタ法でもよい。このチャネル
ストッパ１４は、チャネル部１３より少し小さい形状に
加工されており、チャネル部１３の側壁には接していな
い。チャネルストッパ１４の厚さは、例えば、１５０ｎ
ｍである。

【００３２】ソース部及びドレイン部１５、１５は、薄
膜トランジスタオン時のチャネル部１３のコンタクト抵
抗を低減するためのものである。その材質は、不純物を
高濃度に含有させた多結晶シリコンである。不純物は、
チャネル部１３で説明したものと同様のものである。こ
のソース部及びドレイン部１５、１５は、チャネル部１
３及びチャネルストッパ１４の側壁に接しており、その
上端部の高さはチャネルストッパ１４の上面の高さと同
一である。また、図中左右方向の長さは、２００ｎｍ程
度である。かかるソース部及びドレイン部１５、１５
は、まずベタ膜を形成しこれをドライエッチングするこ
とにより、フォトリソグラフィを用いないセルフアライ
ンで形成される。多結晶シリコンの代わりにアモルファ
スシリコンや、チタンシリサイド（ＴｉＳｉ）又はタン
グステンシリサイド（ＷＳｉ）を用いてもよい。

【００３３】ソース電極及びドレイン電極１６、１６
は、ソース部及びドレイン部１５、１５と周辺回路との
コンタクトをとるための配線である。その材質はアルミ
ニウムであり、スパッタ法又はＣＶＤ法で成膜されエッ
チング加工されたものである。材質としてはこの他、ゲ
ート電極１１の場合と同様、導電性でありスパッタ法又
はＣＶＤ法のいずれかで成膜可能で加工可能なものであ
れば何でもよく、モリブデン、タングステン、クロム、
タンタル、鉄、高不純物濃度の多結晶シリコン、ＩＴＯ
等が使用可能である。成膜時の厚さは、８００ｎｍ程度
である。

【００３４】保護膜１７は、上記の構成の薄膜トランジ
スタを外界から遮断し保護するための不動態皮膜であ
る。その材質は窒化シリコンであり、プラズマＣＶＤ法
で成膜されたものである。材質としてはこの他、酸化シ
リコンやポリイミド等でもよく、また製法もプラズマＣ
ＶＤ以外のＣＶＤやスパッタ法でもよい。あるいは、ス
ピンコータで形成したＳＯＧ膜でもよい。

【００３５】上記の構成の薄膜トランジスタは、チャネ
ル部１３において不純物濃度が低いので、通常状態、即
ちゲート電極１１に電圧が印加されていない状態ではチ
ャネル部１３のキャリア濃度が低く抵抗値が高い。この
ため、ソース部１５とドレイン部１５との間の導通がチ
ャネル部１３によりオフされている。従って、ソース電
極１６とドレイン電極１６との間に電圧が印加されても
電流は流れない。

【００３６】しかしゲート電極１１に電圧Ｖ_gが印加さ
れると、その電圧Ｖ_gによる電界がゲート絶縁膜１２を
通してチャネル部１３に作用し、電界効果によりチャネ
ル部１３のキャリア濃度が増加してチャネル部１３の抵
抗が減少する。そして電圧Ｖ_gが閾値電圧Ｖ_thに達する
と、ソース部１５とドレイン部１５との間の導通がオン
になる。この状態では、ソース電極１６とドレイン電極
１６との間に電圧が印加されるとそこに電流が流れる。
この閾値電圧Ｖ_thは、チャネル部１３の有効な不純物濃
度とゲート絶縁膜１２の膜厚とに依存する。

【００３７】そしてこの薄膜トランジスタでは、チャネ
ル部１３とソース部及びドレイン部１５、１５とのコン
タクトがチャネル部１３の側壁でとられているので、ゲ
ート電極１１とチャネル部１３とが同一の形状であって
もトランジスタオン時のソース部１５とドレイン部１５
との間の導通が確実にとられる。また、ソース部及びド
レイン部１５、１５の左右長が小さいので薄膜トランジ
スタの素子サイズも小さい。また、ソース部及びドレイ
ン部１５、１５の上端がチャネルストッパ１４の上面よ
り上方に出ていないので、上下方向（基板５０の厚み方
向）のサイズも小さく、平坦度が高い。

【００３８】続いて、上記の構成を有する薄膜トランジ
スタの製造方法を、図２〜図７を用いて説明する。

【００３９】まず、ガラス基板５０上にゲート電極１１
を形成する。このゲート電極１１の形成について図２に
より説明する。ゲート電極１１の形成は、まず、よく洗
浄した透明なガラス基板５０（図２（ａ））上にスパッ
タ法でモリブデン金属のゲート膜１１ａを２００ｎｍの
膜厚で成膜する（図２（ｂ））。そして、これをフォト
リソグラフィとエッチングで所定形状に加工してゲート
電極１１とする（図２（ｃ））。即ち、パターンマスク
を用いてゲート膜１１ａ上に、形成しようとするゲート
電極１１と同一形状のレジストパターンを形成し、そし
て臭化水素（ＨＢｒ）−塩素（Ｃｌ₂ ）混合ガスで上方
からイオンエッチングをかけてレジストパターンのない
部分のゲート膜１１ａを除去し、残ったゲート膜１１ａ
をゲート電極１１とする。

【００４０】このゲート電極１１は、モリブデン金属の
他、成膜及びエッチングが可能で導電性のある材質なら
何でもよく、アルミニウム、タングステン、クロム、タ
ンタル、鉄、等の金属や、高不純物濃度の多結晶又はア
モルファスシリコン、ＩＴＯが挙げられる。また成膜方
法は、スパッタ法ばかりでなくＣＶＤ法で成膜可能なも
のはＣＶＤ法で成膜してもよい。また、モリブデン以外
の材質とした場合は、エッチングガスもそれに応じたも
のとする。

【００４１】その後、ガラス基板５０及びゲート電極１
１上にゲート絶縁膜１２を成膜する。即ち、ゲート電極
１１の形成がなされたガラス基板５０上にプラズマＣＶ
Ｄで窒化シリコンを２００ｎｍ程度成膜すると（図
３）、ゲート電極１１がゲート絶縁膜１２に覆われる。
これにより、ゲート電極１１と後に形成されるチャネル
部１３等とが絶縁される。ゲート絶縁膜１２の成膜は、
窒化シリコンの他、酸化シリコンやポリイミド等の膜を
成膜してもよく、また製法もプラズマＣＶＤ以外のＣＶ
Ｄやスパッタ法でもよい。あるいは、スピンコータでＳ
ＯＧ膜を形成してもよい。

【００４２】その後、ゲート絶縁膜１２上にチャネル部
１３を形成する。このチャネル部１３の形成について図
４により説明する。チャネル部１３の形成は、まず、ゲ
ート絶縁膜１２上に減圧ＣＶＤでアモルファスシリコン
のチャネル膜１３ａを２００ｎｍの膜厚で成膜する（図
４（ａ））。アモルファスシリコンの代わりに多結晶シ
リコンとしてもよい。このチャネル膜１３ａは、不純物
の導入を行わない真性半導体のままでもよく、また、低
濃度であれば不純物を導入してもよい。この不純物は、
ｎ形のものとしてリン、砒素等や、ｐ形のものとして硼
素、ガリウム等がある。この不純物は、成膜時に含有さ
せてもよく、また成膜後に拡散等により導入してもよ
い。また、高濃度の不純物を含有させておいてイオン注
入等により不活性化して有効な不純物の濃度を低下させ
てもよい。

【００４３】そして、これをフォトリソグラフィとエッ
チングでゲート電極１１と同一の形状に加工してチャネ
ル部１３とする（図４（ｂ））。即ち、ゲート電極１１
の形成の際に用いたのと同じパターンマスクを用いてチ
ャネル膜１３ａ上に、ゲート電極１１と同一形状のレジ
ストパターンを形成し、そして臭化水素−塩素混合ガス
で上方からイオンエッチングをかけてレジストパターン
のない部分のチャネル膜１３ａを除去し、残ったチャネ
ル膜１３ａをチャネル部１３とする。かくして、ゲート
電極１１と同一形状のチャネル部１３が形成される。

【００４４】その後、チャネル部１３上にチャネルスト
ッパ１４を形成する。このチャネルストッパ１４の形成
について図５により説明する。チャネルストッパ１４の
形成は、まず、チャネル部１３及びゲート絶縁膜１２上
にプラズマＣＶＤで窒化シリコンのチャネルストッパ膜
１４ａを１５０ｎｍの膜厚で成膜する（図５（ａ））。
このチャネルストッパ膜１４ａの材質は、後のソース部
及びドレイン部１５、１５の加工の際のエッチングに耐
えるものであればよく、窒化シリコンの他に酸化シリコ
ンでもよい。またその成膜方法も、プラズマＣＶＤ以外
のＣＶＤやスパッタ法でもよい。

【００４５】そして、これをフォトリソグラフィとエッ
チングでチャネル部１３より少し小さい形状に加工して
チャネルストッパ１４とする（図５（ｂ））。即ち、パ
ターンマスクを用いてチャネルストッパ膜１４ａ上に、
形成しようとするチャネルストッパ１４と同一形状のレ
ジストパターンを形成し、そして４フッ化メタン（ＣＦ
₄ ）−３フッ化メタン（ＣＨＦ₃ ）混合ガスで上方から
イオンエッチングをかけてレジストパターンのない部分
のチャネルストッパ膜１４ａを除去し、残ったチャネル
ストッパ膜１４ａをチャネルストッパ１４とする。

【００４６】このときに用いられるパターンマスクは、
ゲート電極１１やチャネル部１３を加工するときに用い
たものとは異なるものである。加工されたチャネルスト
ッパ１４は、チャネル部１３の上面に位置してチャネル
部１３より少し小さく、チャネルストッパ１４の端部と
チャネル部１３の端部との間には両側にそれぞれ、パタ
ーン合わせのための余白がある。従って、チャネルスト
ッパ１４は、チャネル部１３の側壁とは接していない。

【００４７】その後、チャネル部１３及びチャネルスト
ッパ１４の側壁に接してソース部及びドレイン部１５、
１５を形成する。このソース部及びドレイン部１５、１
５の形成について図６により説明する。まず、チャネル
ストッパ１４、チャネル部１３及びゲート絶縁膜１２上
に減圧ＣＶＤで多結晶シリコンのソース・ドレイン膜１
５ａを２００ｎｍの膜厚で成膜する（図６（ａ））。多
結晶シリコンの代わりにアモルファスシリコンやチタン
シリサイド、タングステンシリサイドとしてもよい。ま
た成膜方法も、ＣＶＤの代わりにスパッタ法を用いても
よい。

【００４８】この成膜は、ガラス基板５０の厚み方向ば
かりでなく、チャネル部１３及びチャネルストッパ１４
の側壁に対しては横方向にも進行する。従って、この側
壁近傍部分の上下方向の膜厚Ｔ₂ は、２００ｎｍよりか
なり大きくなる。一方、チャネルストッパ１４上の箇所
の膜厚Ｔ₁ や側壁から遠い箇所の膜厚Ｔ₃ は、側壁の影
響を受けないので２００ｎｍとなる。

【００４９】そしてこのソース・ドレイン膜１５ａに
は、導電性付与のために高濃度の不純物を含有させる。
この不純物は、ｎ形のものとしてリン、砒素等や、ｐ形
のものとして硼素、ガリウム等がある。ソース・ドレイ
ン膜１５ａへの不純物の導入は、イオン注入、固相拡
散、気相拡散のいずれかの後アニールして活性化するこ
とにより行う。あるいは、成膜時にガス成分の調整によ
り含有させてもよい。

【００５０】このソース・ドレイン膜１５ａをエッチン
グ加工してソース部及びドレイン部１５、１５とする。
このエッチングは、フォトリソグラフィを用いず、レジ
ストパターンのない状態で行う。この状態で臭化水素−
塩素混合ガスで上方からイオンエッチングをかけ、チャ
ネルストッパ１４上の箇所や側壁から遠い箇所のソース
・ドレイン膜１５ａがなくなるまでエッチングを行う。
すると、膜厚の厚い（Ｔ₁ ）側壁近傍部分のソース・ド
レイン膜１５ａが残り、ソース部及びドレイン部１５、
１５となる（図６（ｂ））。即ち、セルフアラインによ
りソース部及びドレイン部１５、１５が形成される。こ
のときのエッチング条件は、ソース・ドレイン膜１５ａ
だけでなくチャネル部１３をも腐食しうる条件である
が、チャネル部１３はチャネルストッパ１４に覆われて
いて腐食性ガスに接触しないので実際にはエッチングさ
れない。

【００５１】このソース部及びドレイン部１５、１５
は、上端部の高さがチャネルストッパ１４の上面の高さ
と同一であり、またその図中横方向の幅ｗは、約２００
〜３００ｎｍ程度である。この幅ｗは、ソース・ドレイ
ン膜１５ａの成膜時の膜厚Ｔ₁により制御される。ソー
ス部及びドレイン部１５、１５とチャネル部１３とのコ
ンタクトは、主としてチャネル部１３でとられる。

【００５２】その後、ソース部及びドレイン部１５、１
５上にソース電極及びドレイン電極１６、１６を形成す
る。このソース電極及びドレイン電極１６、１６の形成
について図７により説明する。まず、チャネルストッパ
１４、ソース部及びドレイン部１５、１５及びゲート絶
縁膜１２上にスパッタ法でアルミニウム金属の電極膜１
６ａを８００ｎｍの膜厚で成膜する（図７（ａ））。ア
ルミニウム金属の代わりにモリブデン、タングステン、
クロム、タンタル、鉄、等の金属や、高不純物濃度の多
結晶又はアモルファスシリコン、ＩＴＯを用いてもよ
い。また成膜方法は、スパッタ法ばかりでなくＣＶＤ法
で成膜可能なものはＣＶＤ法で成膜してもよい。

【００５３】そして、この電極膜１６ａをフォトリソグ
ラフィとエッチングで所定の形状に加工してソース電極
及びドレイン電極１６、１６とする（図７（ｂ））。即
ち、パターンマスクを用いて電極膜１６ａ上に、形成し
ようとするソース電極及びドレイン電極１６、１６と同
一形状のレジストパターンを形成し、そして３塩化ボロ
ン（ＢＣｌ₃ ）−塩素混合ガスで上方からイオンエッチ
ングをかけてレジストパターンのない部分の電極膜１６
ａを除去し、残った電極膜１６ａをソース電極及びドレ
イン電極１６、１６とする。ただし、電極膜１６ａの材
質をアルミニウム以外のものとした場合にはエッチング
ガスをそれに応じたものとする。

【００５４】このときに用いられるパターンマスクは、
ゲート電極１１及びチャネル部１３を加工するときに用
いたものとも、チャネルストッパ１４を加工するときに
用いたものとも異なるものである。加工されたソース電
極及びドレイン電極１６、１６は、ソース部及びドレイ
ン部１５、１５を覆っており、チャネルストッパ１４上
及びゲート絶縁膜１２上に少しオーバーラップしてい
る。このオーバーラップは、パターン合わせのマージン
である。

【００５５】その後、保護膜１７を形成して全体を覆う
と図１に示す薄膜トランジスタとなる。保護膜１７は、
プラズマＣＶＤで窒化シリコンを成膜して形成する。材
質は窒化シリコン以外に酸化シリコンやポリイミド等で
もよく、またプラズマＣＶＤ以外のＣＶＤやスパッタ法
で成膜してもよい。あるいは、スピンコータでＳＯＧ膜
を形成してもよい。

【００５６】以上説明した製造方法は、概略、図８のよ
うにまとめられる。即ち、ゲート電極１１を形成する工
程と（Ｓ１）、ゲート絶縁膜１２を形成する工程と（Ｓ
２）、ゲート電極１１の形成と同一のパターンマスクを
用いてチャネル部１３を形成する工程と（Ｓ３）、チャ
ネルストッパ１４を形成する工程と（Ｓ４）、フォトリ
ソグラフィを用いずにセルフアラインでソース・ドレイ
ン部１５を形成する工程と（Ｓ５）、ソース・ドレイン
電極１６を形成する工程と（Ｓ６）、を含んでいる。

【００５７】以上詳細に説明したように、本実施の形態
に係る製造方法によれば、ゲート電極１１の形成とチャ
ネル部１３の形成とで同一のパターンマスクでパターニ
ングしてチャネル部１３とゲート電極１１とを同一の形
状に形成し、そして、ソース・ドレイン部１５の形成を
フォトリソグラフィを用いずにセルフアラインで行うこ
ととしたので、少ない工程数で薄膜トランジスタを製造
でき、マスクの枚数も少なくて済む。

【００５８】そして、その製造方法で製造された薄膜ト
ランジスタは、チャネル部１３がゲート電極１１と同一
の形状に形成され、ソース・ドレイン部１５がセルフア
ラインで形成されているので、ソース・ドレイン部１５
にはパターン合わせのマージンが不要で、ソース・ドレ
イン部１５の面内寸法（図６中ｗ）が小さくて済む。ま
た、ソース・ドレイン部１５とチャネル部１３とのコン
タクトがチャネル部１３の側壁でとられるので、図９の
Ｓ₃ のようなマージンが不要である。従って、薄膜トラ
ンジスタの寸法が著しく小さい。このため、ガラス基板
５０の全面積に占める薄膜トランジスタの面積の割合が
減少し、表示装置としての画面輝度を向上させることが
できる。また、ソース・ドレイン部１５がチャネルスト
ッパ１４の上面より突出していないので、薄膜トランジ
スタの上下方向のサイズもコンパクトで平坦度が高い。

【００５９】以上実施の形態について説明したが、上記
実施の形態は本発明を何ら限定するものではなく、特に
実施の形態中の種々の数値類は単なる例示に過ぎない。
従って本発明は、その趣旨を逸脱しない範囲で種々の設
計変更ができることはいうまでもない。例えば、上記実
施の形態ではガラス基板５０上に薄膜トランジスタを形
成することとしたが、ガラス基板５０の代わりに石英や
サファイア等の基板を用いてもよい。また、表示装置以
外の薄膜トランジスタにも適用でき、例えば、３次元集
積回路の２段目以降のトランジスタの形成に適用するこ
とが考えられる。また、薄膜トランジスタはエンハンス
メント型のものとして説明したが、ディプレッション型
のものであってもよい。

【００６０】

【発明の効果】以上の説明から明かなように、本発明に
よれば、チャネル部とソース・ドレイン部とのコンタク
トをチャネル部の側壁でとり、また必要なパターン合わ
せマージンを減少させて素子サイズを減少させた薄膜ト
ランジスタが提供され、そして、簡易な工程でその薄膜
トランジスタを製造する方法が提供されている。

【図面の簡単な説明】

【図１】本実施の形態に係る薄膜トランジスタの構造断
面図である。

【図２】ゲート電極の形成工程を説明する図である。

【図３】ゲート絶縁膜を成膜した状態を示す図である。

【図４】チャネル部の形成工程を説明する図である。

【図５】チャネルストッパの形成工程を説明する図であ
る。

【図６】ソース・ドレイン部の形成工程を説明する図で
ある。

【図７】ソース・ドレイン電極の形成工程を説明する図
である。

【図８】本実施の形態に係る薄膜トランジスタの製造方
法の概略を説明する図である。

【図９】従来の薄膜トランジスタの構造断面図である。

【図１０】従来の薄膜トランジスタの製造方法の概略を
説明する図である。

【符号の説明】

１１ゲート電極１２ゲート絶縁膜１３チャネル部１４チャネルストッパ１５ソース部及びドレイン部

Claims

(57)【特許請求の範囲】

【請求項１】ゲート電極と、このゲート電極に対置さ
せられた低不純物濃度半導体のチャネル部と、前記ゲー
ト電極とこのチャネル部とを互いに絶縁するゲート絶縁
膜と、前記チャネル部の両端に設けられた高不純物濃度
半導体のソース部及びドレイン部とを有し、ゲート電極
への電圧印加によるチャネル部の電界効果でソース部と
ドレイン部との間の導通状態が調整される薄膜トランジ
スタにおいて、前記チャネル部と前記ゲート電極とが同一の形状であ
り、前記ソース部及びドレイン部が、前記チャネル部の側壁
に接して設けられており、前記チャネル部の上部に設けられたチャネルストッパを
有し、前記ソース部及びドレイン部の上端の高さがこのチャネ
ルストッパの上端の高さ以下であることを特徴とする薄
膜トランジスタ。
【請求項２】薄膜トランジスタの製造方法において、基板上にゲート膜を成膜しこれをフォトリソグラフィと
エッチングとにより所定形状に加工してゲート電極とす
るゲート電極形成工程と、前記基板及び前記ゲート電極上にゲート絶縁膜を成膜し
て前記ゲート電極を覆うゲート絶縁膜形成工程と、前記ゲート絶縁膜上に低不純物濃度半導体のチャネル膜
を成膜しこれをフォトリソグラフィとエッチングとによ
り前記ゲート電極上の部分のみを残すように加工してチ
ャネル部とするチャネル部形成工程と、前記ゲート絶縁膜及び前記チャネル部上に高不純物濃度
半導体のソースドレイン膜を成膜しこれをエッチングに
より前記チャネル部の側壁に接する部分のみを残すよう
に加工してソース部及びドレイン部とするソースドレイ
ン部形成工程とを含み、前記ソースドレイン部形成工程は、異方性ドライエッチ
ングによりソースドレイン膜を加工することを特徴とす
る薄膜トランジスタの製造方法。
【請求項３】請求項２に記載する薄膜トランジスタの
製造方法において、前記ゲート電極形成工程と前記チャネル部形成工程とで
同一のパターンマスクによりパターニングを行うことを
特徴とする薄膜トランジスタの製造方法。