JP5514474B2 - 薄膜トランジスタの作製方法、不揮発性半導体記憶素子の作製方法 - Google Patents
薄膜トランジスタの作製方法、不揮発性半導体記憶素子の作製方法 Download PDFInfo
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Description
本発明は、薄膜のパターン形成方法に関する。また、薄膜トランジスタ及びその作製方法と、不揮発性半導体記憶素子の作製方法に関する。
半導体素子、プリント基板及び印刷版などの作製には、フォトリソグラフィ法が広く用いられている。フォトリソグラフィ法により、例えば、ガラス基板上に薄膜トランジスタを作製することができる。このような薄膜トランジスタは、アクティブマトリクス型の表示装置（液晶表示装置又はＥＬ表示装置）に適用することができる。または、フォトリソグラフィ法により、フローティングゲートを有する記憶素子などを作製することもできる（例えば、特許文献１を参照）。
ガラス基板上の薄膜トランジスタを構成する各層は、次に説明する工程により作製することが一般的である。すなわち、ガラス基板上に薄膜を形成し、該薄膜上にレジストを塗布し、フォトリソグラフィ法を用いて所定の形状を有するレジストマスクを形成し、前記薄膜をエッチングすることで所定のパターンを形成し、前記レジストマスクを剥離などにより除去することで作製することができる。このようなフォトリソグラフィ法を用いるに際して、フォトマスクの枚数を少なくすることは、コスト削減の観点から非常に重要である（例えば、特許文献２を参照）。
本発明の一態様は、フォトリソグラフィ法において、フォトマスクの枚数を少なくすることを課題とする。
本発明の一態様は、所定のパターン形状を有する第１の層を形成し、該第１の層を形成したフォトマスクを用いて第２の層を形成することを特徴とするパターン形成方法である。
本発明の一態様は、前記パターン形成方法を応用した、薄膜トランジスタの作製方法である。
本発明の一態様は、前記パターン形成方法を応用した、不揮発性半導体記憶素子の作製方法である。
フォトリソグラフィ法におけるフォトマスクの枚数を少なくすることができる。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。また、便宜上、絶縁層は上面図には表さない場合がある。
（実施の形態１）
本実施の形態は、本発明の一態様である、パターンの形成方法について説明する。
本実施の形態は、本発明の一態様である、パターンの形成方法について説明する。
本発明の一態様であるパターンの形成方法は、第１の膜を形成し、前記第１の膜上にレジストを塗布してフォトリソグラフィ法により第１のレジストマスクを形成し、前記第１のレジストマスクを介して前記第１の膜をエッチングして第１の層を形成し、前記第１のレジストマスクを除去し、前記第１の層を覆って第２の膜を形成し、前記第２の膜上にレジストを塗布してフォトリソグラフィ法により第２のレジストマスクを形成し、前記第２のレジストマスクを縮小させて第３のレジストマスクを形成し、前記第３のレジストマスクを介して前記第２の膜をエッチングして第２の層を形成し、前記第３のレジストマスクを除去し、前記第２のレジストマスクは、前記第１のレジストマスクと同一のフォトマスクにより形成することを特徴とする。
本発明の一態様であるパターンの形成方法は、第１の膜を形成し、前記第１の膜上にレジストを塗布してフォトリソグラフィ法により第１のレジストマスクを形成し、前記第１のレジストマスクを介して前記第１の膜をエッチングして第１の層を形成し、前記第１のレジストマスクを除去し、前記第１の層上に第２の膜と第３の膜を形成し、前記第３の膜上にレジストを塗布してフォトリソグラフィ法により第２のレジストマスクを形成し、前記第２のレジストマスクを縮小させて第３のレジストマスクを形成し、前記第３のレジストマスクを介して前記第３の膜をエッチングして第３の層を形成し、前記第３のレジストマスクを除去し、前記第２のレジストマスクは、前記第１のレジストマスクと同一のフォトマスクにより形成することを特徴とする。
本発明の一態様であるパターンの形成方法は、第１の膜と第２の膜を形成し、前記第２の膜上にレジストを塗布してフォトリソグラフィ法により第１のレジストマスクを形成し、前記第１のレジストマスクを介して前記第１の膜と前記第２の膜をエッチングして第１の層を形成し、前記第１のレジストマスクを縮小させて第２のレジストマスクを形成し、前記第２のレジストマスクを介して前記第２の膜をエッチングして第２の層を形成し、前記第２のレジストマスクを除去することを特徴とする。
本発明の一態様であるパターンの形成方法は、第１の膜を形成し、前記第１の膜上にレジストを塗布してフォトリソグラフィ法により第１のレジストマスクを形成し、前記第１のレジストマスクを介して前記第１の膜をエッチングして第１の層を形成し、前記第１のレジストマスクを除去し、前記第１の層を覆って第２の膜を形成し、前記第２の膜上にレジストを塗布してフォトリソグラフィ法により第２のレジストマスクを形成し、前記第２のレジストマスクを縮小させて第３のレジストマスクを形成し、前記第３のレジストマスクを介して前記第２の膜をエッチングして第２の層を形成し、前記第３のレジストマスクを除去し、前記第２の層を覆って第３の膜と第４の膜を形成し、前記第４の膜上にレジストを塗布してフォトリソグラフィ法により第４のレジストマスクを形成し、前記第４のレジストマスクを介して前記第３の膜と前記第４の膜をエッチングし、第３の層を形成し、前記第４のレジストマスクを縮小させて第５のレジストマスクを形成し、前記第５のレジストマスクを介して前記第４の膜をエッチングして第４の層を形成し、前記第５のレジストマスクを除去し、前記第１のレジストマスク、前記第２のレジストマスク、及び前記第４のレジストマスクは同一のフォトマスクにより形成されていることを特徴とする。
上記構成のパターンの形成方法において、前記縮小により形成される前記レジストマスクは、前記縮小により部分毎に分離されて孤立した複数の部分となることが好ましい。
なお、本実施の形態において、「膜」とは、材料が堆積などにより形成されたものをいい、エッチングなどによりパターンが形成されていないものをいう。「層」とは、所望のパターンに形成された膜をいう。「エッチングされた膜」とは、膜がエッチングされて形成されたものであって、未だ所望のパターンに形成されていないものをいう。
ここでは、実施の形態の一例として、図１に示す積層体のパターンを形成する方法について説明する。
まず、第１の膜１０１を形成し、第１の膜１０１上にレジストを塗布し、フォトリソグラフィ法により第１のレジストマスク１０２を形成する（図２）。
次に、第１のレジストマスク１０２を介して第１の膜１０１をエッチングし、第１の層１０３を形成する。その後、第１のレジストマスク１０２を除去する（図３）。
次に、第１の層１０３を上に第２の膜１０４を形成し、第２の膜１０４上にレジストを塗布し、フォトリソグラフィ法により第２のレジストマスク１０５を形成する（図４）。ここで、第２のレジストマスク１０５は、第１のレジストマスク１０２と同一のフォトマスクまたは同一形状のフォトマスクにより形成する。
次に、第２のレジストマスク１０５を縮小（後退）させて第３のレジストマスク１０６（縮小レジストマスク）を形成する（図５）。第２のレジストマスク１０５を縮小（後退）させる手段として、例えば、アッシング処理、酸素プラズマ処理、オゾン水による処理などを挙げることができるが、これらに限定されない。
次に、第３のレジストマスク１０６を介して第２の膜１０４をエッチングし、第２の層１０７を形成する。その後、第３のレジストマスク１０６を除去する。このように、１枚のフォトマスクにより上面形状の異なる二つの層を形成することができる（図１）。
次に、本実施の形態の一例として、図１に示す積層体のパターンを形成する方法であって、上記の形成方法とは異なるものについて説明する。
まず、第１の膜１１１と第２の膜１１２を形成し、第２の膜１１２上にレジストを塗布し、フォトリソグラフィ法により第１のレジストマスク１１３を形成する（図６）。
次に、第１のレジストマスク１１３を介して第１の膜１１１と第２の膜１１２をエッチングし、第１の層１０３とエッチングされた第２の膜１１４を形成する（図７）。
次に、第１のレジストマスク１１３を縮小（後退）させて第２のレジストマスク１１５（縮小レジストマスク）を形成する（図８）。縮小（後退）させる手段としては、例えば、アッシング処理、酸素プラズマ処理、オゾン水による処理などを挙げることができるが、これらに限定されない。
次に、第２のレジストマスク１１５を介してエッチングされた第２の膜１１４をエッチングし、第２の層１０７を形成する。その後、第２のレジストマスク１１５を除去する。このように、１枚のフォトマスクにより上面形状の異なる二つの層を形成することができる（図１）。
次に、本実施の形態の一例として、図９に示す積層体のパターンを形成する方法について説明する。
まず、第１の膜１０１を形成し、第１の膜１０１上にレジストを塗布し、フォトリソグラフィ法により第１のレジストマスク１０２を形成する（図２）。
次に、第１のレジストマスク１０２を介して第１の膜１０１をエッチングし、第１の層１０３を形成する。その後、第１のレジストマスク１０２を除去する（図３）。
次に、第１の層１０３を上に第２の膜１２１と第３の膜１２２を形成し、第３の膜１２２上にレジストを塗布し、フォトリソグラフィ法により第２のレジストマスク１２３を形成する（図１０）。ここで、第２のレジストマスク１２３は、第１のレジストマスク１０２と同一のフォトマスクまたは同一形状のフォトマスクにより形成する。
次に、第２のレジストマスク１２３を縮小（後退）させて第３のレジストマスク１２４（縮小レジストマスク）を形成する（図１１）。第２のレジストマスク１２３を縮小（後退）させる手段としては、例えば、アッシング処理、酸素プラズマ処理、オゾン水による処理などを挙げることができるが、これらに限定されない。
次に、第３のレジストマスク１２４を介して第３の膜１２２をエッチングし、第２の層１２５を形成する。その後、第３のレジストマスク１２４を除去する。このように、１枚のフォトマスクにより上面形状の異なる二つの層を形成することができる（図９）。
上記したパターン形成方法では、パターン形成される層が二つの場合についてのみ説明したが、これに限定されない。更に多くの層を１枚のフォトマスクにより形成してもよい。ここでは、本実施の形態の一例として、１枚のフォトマスクにより複数の層を有する積層体のパターンを形成する方法について説明する（図１２）。
まず、図１に示すように上記したいずれかの方法により、基板１００上に第１の層１０３と第２の層１０７を形成し、第２の層１０７上に第３の膜１３１と第４の膜１３２を形成し、第４の膜１３２上にレジストを塗布し、フォトリソグラフィ法により第４のレジストマスク１３３を形成する（図１３）。ここで、第４のレジストマスク１３３は、第１のレジストマスク１０２と同一のフォトマスクまたは同一形状のフォトマスクにより形成する。
次に、第４のレジストマスク１３３を介して第３の膜１３１と第４の膜１３２をエッチングし、第３の層１３４とエッチングされた第４の膜１３５を形成する（図１４）。
次に、第４のレジストマスク１３３を縮小（後退）させて、第５のレジストマスク１３６（縮小レジストマスク）を形成する（図１５）。第４のレジストマスク１３３を縮小（後退）させる手段としては、例えば、アッシング処理、酸素プラズマ処理、オゾン水による処理などを挙げることができるが、これらに限定されない。
次に、第５のレジストマスク１３６を介してエッチングされた第４の膜１３５をエッチングし、第４の層を形成する。その後、縮小（後退）レジストマスク（第５のレジストマスク）を除去する。このように、１枚のフォトマスクにより上面形状の異なる複数の層を形成することができる（図１２）。
図１６乃至図１８は、上記したパターン形成方法において、孤立した部分（例えば、図１における第２の層１０７）がマトリクス状に形成される様子を示す。
図１６は図９に対応し、図１７は図１０に対応し、図１８は図１１に対応する。すなわち、図９をマトリクス状に配置したものが図１６に相当し、図１０をマトリクス状に配置したものが図１７に相当し、図１１をマトリクス状に配置したものが図１８に相当する。
図１６乃至図１８に示すように、孤立した部分（例えば、図１における第２の層）がマトリクス状に形成される場合に隣り合う孤立した部分を分離することができる
以上、本実施の形態にて説明したように、１枚のフォトマスクを用いて上面形状の異なる複数の層を形成することができる。
（実施の形態２）
本実施の形態は、本発明の一態様である、薄膜トランジスタの作製方法について説明する。
本実施の形態は、本発明の一態様である、薄膜トランジスタの作製方法について説明する。
本発明の一態様である薄膜トランジスタの作製方法は、第１の導電膜を形成し、前記第１の導電膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて前記第１の導電膜をエッチングすることで第１の導電層を形成し、前記第１の導電層を覆って第１の絶縁膜と、半導体膜と、不純物半導体膜と、を積層して形成し、前記不純物半導体膜上に第２のレジストマスクを形成し、前記２のレジストマスクを縮小させて第３のレジストマスクを形成し、前記第３のレジストマスクを用いて前記半導体膜と前記不純物半導体膜をエッチングし、前記エッチングされた前記半導体膜と前記不純物半導体膜を覆って第２の導電層を形成し、前記エッチングされた前記バッファ膜と、前記不純物半導体膜と、をエッチングすることでバッファ層と、不純物半導体層と、を形成し、前記第１のレジストマスクと前記第２のレジストマスクは同一のフォトマスクまたは同一形状のフォトマスクにより形成することを特徴とする。
本発明の一態様である薄膜トランジスタの作製方法は、第１の導電膜を形成し、前記第１の導電膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて前記第１の導電膜をエッチングすることで第１の導電層を形成し、前記第１の導電層を覆って第１の絶縁膜と半導体膜を積層して形成し、前記半導体膜上に第２のレジストマスクを形成し、前記２のレジストマスクを縮小させて第３のレジストマスクを形成し、前記第３のレジストマスクを用いて前記半導体膜をエッチングし、前記エッチングされた前記半導体膜を覆って不純物半導体膜と第２の導電膜を形成し、前記エッチングされた前記半導体膜と前記不純物半導体膜をエッチングすることで半導体層と不純物半導体層を形成し、前記第１のレジストマスクと前記第２のレジストマスクは同一のフォトマスクまたは同一形状のフォトマスクにより形成することを特徴とする。
上記構成の薄膜トランジスタの作製方法において、第１の導電層により構成されるゲート配線のパターンにスリットを設けることが好ましい。スリットを設けることで、ゲート配線の幅が制限されず、電気的特性が良好な薄膜トランジスタを作製することができる。
本発明の一態様である、薄膜トランジスタの作製方法について以下に説明する。
まず、基板２００上に第１の導電膜２０２を形成する（図１９を参照）。第１の導電膜２０２は、導電性材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。
次に、第１の導電膜２０２上に第１のレジスト２０４を塗布して（図１９を参照）フォトリソグラフィ法により第１のレジストマスク２０６を形成する（図２０を参照）。
次に、第１のレジストマスク２０６を介して第１の導電膜２０２をエッチングして第１の導電層２０８を形成する（図２１を参照）。ここで、エッチングにはドライエッチングまたはウエットエッチングを用いることができるが、ドライエッチングを用いることが好ましい。一般に、ドライエッチングのほうが加工精度に優れているため、断線させることなくゲート配線を形成することができるからである。なお、エッチャントまたはエッチングガスは第１の導電膜２０２の材料に応じて適宜選択すればよい。その後、第１のレジストマスク２０６を除去する。
次に、第１の導電層２０８を覆って第１の絶縁膜２１０を形成する（図２２を参照）。第１の絶縁膜２１０は、絶縁性材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。
次に、第１の絶縁膜２１０上に半導体膜２１２を形成する（図２２を参照）。半導体膜２１２は、半導体材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。
次に、半導体膜２１２上に不純物半導体膜２１４を形成する（図２２を参照）。不純物半導体膜２１４は、一導電性を付与する不純物元素を含む半導体材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。
なお、不純物半導体膜２１４は、半導体膜と半導体膜上に設けられる配線層とをオーミック接触させるために設けるものであり、不要な場合には設けなくてよい。
次に、不純物半導体膜２１４上に第２のレジスト２１６を塗布して（図２２を参照）フォトリソグラフィ法により第２のレジストマスク２１８を形成する（図２３を参照）。第２のレジスト２１６は、第１のレジスト２０４と同様の材料及び方法により形成することができる。第２のレジストマスク２１８は、第１のレジストマスク２０６と同一のフォトマスクまたは同一形状のフォトマスクにより形成することができる。
次に、第２のレジストマスク２１８を縮小させて第３のレジストマスク２２０を形成する（図２４を参照）。ここで、第２のレジストマスク２１８を縮小させるには、酸素を含むプラズマ（例えば、酸素プラズマまたは水プラズマ）を用いたアッシング処理またはオゾン水による処理により行うことができる。第３のレジストマスク２２０は、素子毎に分離されて形成される。
ここで、第２のレジストマスク２１８の最小幅をＷｇｌとし、基板２００の表面と平行な方向における第２のレジストマスク２１８の縮小量をＷａｓとすると、Ｗｇｌは概ねＷａｓの２倍に等しくなる。または、ＷｇｌをＷａｓの概ね２倍よりも小さくすると、第３のレジストマスク２２０をより容易に、素子毎に分離することができる。
また、第２のレジストマスク２１８の厚さによっては、第３のレジストマスク２２０が隣り合う素子間で分離されない虞がある。そのため、酸素を含むプラズマを用いたアッシング処理による場合には基板面に垂直な方向にバイアス電圧をかけることが好ましい。基板面に垂直な方向にバイアス電圧をかけると、アッシングが第２のレジストマスク２１８の厚さ方向に優先的に進行し、第３のレジストマスク２２０を素子毎に確実に分離することができる。
次に、第３のレジストマスク２２０を介して半導体膜２１２及び不純物半導体膜２１４をエッチングして、半導体層２２２及び不純物半導体層２２４を形成する（図２５を参照）。ここで、エッチングにはドライエッチングまたはウエットエッチングを用いることができ、エッチャントまたはエッチングガスは半導体膜２１２の材料に応じて適宜選択すればよい。その後、第３のレジストマスク２２０を除去する。
以上説明したように、第１の導電膜２０２と半導体膜２１２（不純物半導体膜２１４を含む）のエッチングを、同一のフォトマスクまたは同一形状のフォトマスクにより形成したレジストマスクによって行うことができる。
続いて、半導体層２２２及び不純物半導体層２２４を覆って第２の導電膜を形成し、第２の導電膜上に第４のレジストマスクを形成し、第４のレジストマスクを介して第２の導電膜をエッチングすることで第２の導電層２２６を形成する（図２６を参照）。第２の導電層２２６は、少なくともソース電極及びドレイン電極とソース配線を構成する。このように、薄膜トランジスタを作製することができる。
更には、上記のように作製した薄膜トランジスタを覆って、第２の導電層２２６と重畳する位置に開口部を有する保護層２２８を形成し、保護層２２８上に第３の導電層２３０を形成することで、表示装置の画素トランジスタを作製することができる（図２７を参照）。
本発明の一態様であって、上記したものとは異なる薄膜トランジスタの作製方法について以下に説明する。
まず、上記の説明と同様に、基板２００上に第１の導電膜２０２を形成する（図１９を参照）。第１の導電膜２０２は、導電性材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。次に、第１の導電膜２０２上に第１のレジスト２０４を塗布して（図１９を参照）フォトリソグラフィ法により第１のレジストマスク２０６を形成する（図２０を参照）。次に、第１のレジストマスク２０６を介して第１の導電膜２０２をエッチングして第１の導電層２０８を形成する（図２１を参照）。ここで、エッチングにはドライエッチングまたはウエットエッチングを用いることができるが、ドライエッチングを用いることが好ましい。一般に、ドライエッチングのほうが加工精度に優れているため、断線させることなくゲート配線を形成することができるからである。なお、エッチャントまたはエッチングガスは第１の導電膜２０２の材料に応じて適宜選択すればよい。その後、第１のレジストマスク２０６を除去する。
次に、第１の導電層２０８を覆って第１の絶縁膜２４０を形成する（図２８を参照）。第１の絶縁膜２４０は、絶縁性材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。
次に、第１の絶縁膜２４０上に半導体膜２４２を形成する（図２８を参照）。半導体膜２４２は、半導体材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。
次に、半導体膜２４２上に第２のレジスト２４６を塗布して（図２８を参照）フォトリソグラフィ法により第２のレジストマスク２４８を形成する（図２９を参照）。第２のレジスト２４６は、第１のレジスト２０４と同様の材料及び方法により形成することができる。第２のレジストマスク２４８は、第１のレジストマスク２０６と同一のフォトマスクまたは同一形状のフォトマスクにより形成することができる。
次に、第２のレジストマスク２４８を縮小させて第３のレジストマスク２５０を形成する（図３０を参照）。ここで、第２のレジストマスク２４８を縮小させるには、酸素を含むプラズマ（例えば、酸素プラズマまたは水プラズマ）を用いたアッシング処理またはオゾン水による処理により行うことができる。第３のレジストマスク２５０は、素子毎に分離されて形成される。
ここで、第２のレジストマスク２４８の最小幅をＷｇｌとし、基板２００の表面と平行な方向における第２のレジストマスク２４８の縮小量をＷａｓとすると、Ｗｇｌは概ねＷａｓの２倍に等しくなる。または、ＷｇｌをＷａｓの概ね２倍よりも小さくすると、第３のレジストマスク２５０をより容易に、素子毎に分離することができる。
また、第２のレジストマスク２４８の厚さによっては、第３のレジストマスク２５０が隣り合う素子間で分離されない虞がある。そのため、酸素を含むプラズマを用いたアッシング処理による場合には基板面に垂直な方向にバイアス電圧をかけることが好ましい。基板面に垂直な方向にバイアス電圧をかけると、アッシングが第２のレジストマスク２４８の厚さ方向に優先的に進行し、第３のレジストマスク２５０を素子毎に確実に分離することができる。
次に、第３のレジストマスク２５０を介して半導体膜２４２をエッチングして、半導体層２５２を形成する（図３１を参照）。ここで、エッチングにはドライエッチングまたはウエットエッチングを用いることができ、エッチャントまたはエッチングガスは半導体膜２４２の材料に応じて適宜選択すればよい。その後、第３のレジストマスク２５０を除去する。
以上説明したように、第１の導電膜２０２と半導体膜２４２のエッチングを、同一のフォトマスクまたは同一形状のフォトマスクにより形成したレジストマスクによって行うことができる。
続いて、半導体層２５２を覆って不純物半導体膜と第２の導電膜を形成し、第２の導電膜上に第４のレジストマスクを形成し、第４のレジストマスクを介して不純物半導体膜と第２の導電膜をエッチングすることで不純物半導体層２５４と第２の導電層２５６を形成する（図３２を参照）。不純物半導体膜は、一導電性を付与する不純物元素を含む半導体材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。第２の導電層２５６は、少なくともソース電極及びドレイン電極とソース配線を構成する。このように、薄膜トランジスタを作製することができる。
更には、上記のように作製した薄膜トランジスタを覆って、第２の導電層２５６と重畳する位置に開口部を有する保護層２５８を形成し、保護層２５８上に第３の導電層２６０を形成することで、表示装置の画素トランジスタを作製することができる（図３３を参照）。
本発明の一態様であって、上記したものとは異なる薄膜トランジスタの作製方法について以下に説明する。ここでは、幅Ｗｇｌｓのゲート配線が複数設けられることで、ゲート配線のトータルの幅Ｗｇｌが拡大される。これは、一または複数のスリットが設けられたゲート配線と呼ぶこともできる。
まず、基板２００Ｓ上に第１の導電膜を形成する。第１の導電膜は、導電性材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。次に、第１の導電膜上に第１のレジストを塗布してフォトリソグラフィ法により第１のレジストマスク２０６Ｓを形成する。次に、第１のレジストマスク２０６Ｓを介して第１の導電膜をエッチングして第１の導電層２０８Ｓを形成する（図３４を参照）。ここで、エッチングにはドライエッチングまたはウエットエッチングを用いることができるが、ドライエッチングを用いることが好ましい。一般に、ドライエッチングのほうが加工精度に優れているため、断線させることなくゲート配線を形成することができるからである。なお、エッチャントまたはエッチングガスは第１の導電膜の材料に応じて適宜選択すればよい。その後、第１のレジストマスク２０６Ｓを除去する。
ここで、第１のレジストマスク２０６Ｓにはスリットを設ける（図３４を参照）。
次に、第１の導電層２０８Ｓを覆って第１の絶縁膜２１０Ｓを形成する（図３５を参照）。第１の絶縁膜２１０Ｓは、絶縁性材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。次に、第１の絶縁膜２１０Ｓ上に半導体膜２１２Ｓを形成する（図３５を参照）。半導体膜２１２は、半導体材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。次に、半導体膜２１２Ｓ上に不純物半導体膜２１４Ｓを形成する（図３５を参照）。不純物半導体膜２１４Ｓは、一導電性を付与する不純物元素を含む半導体材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。なお、不純物半導体膜２１４Ｓは、半導体膜と半導体膜上に設けられる配線層とをオーミック接触させるために設けるものであり、不要な場合には設けなくてよい。次に、不純物半導体膜２１４Ｓ上に第２のレジスト２１６Ｓを塗布してフォトリソグラフィ法により第２のレジストマスク２１８Ｓを形成する（図３６を参照）。第２のレジストは、第１のレジストと同様の材料及び方法により形成することができる。第２のレジストマスク２１８Ｓは、第１のレジストマスク２０６Ｓと同一のフォトマスクまたは同一形状のフォトマスクにより形成することができる。
次に、第２のレジストマスク２１８Ｓを縮小させて第３のレジストマスク２２０Ｓを形成する（図３７を参照）。ここで、第２のレジストマスク２１８Ｓを縮小させるには、酸素を含むプラズマ（例えば、酸素プラズマまたは水プラズマ）を用いたアッシング処理またはオゾン水による処理により行うことができる。第３のレジストマスク２２０Ｓは、素子毎に分離されて形成される。
ここで、第２のレジストマスク２１８Ｓの最小幅をＷｇｌｓとし、基板２００Ｓの表面と平行な方向における第２のレジストマスク２１８Ｓの縮小量をＷａｓとすると、Ｗｇｌｓは概ねＷａｓの２倍に等しくなる。または、ＷｇｌｓをＷａｓの概ね２倍よりも小さくすると、第３のレジストマスク２２０Ｓをより容易に、素子毎に分離することができる。
なお、本実施の形態においては、第２のレジストマスク２１８Ｓにスリットが設けられているため、上記の縮小工程において、アッシング処理の酸素プラズマに曝されるレジストの表面積またはオゾン水に接触する面積が広く、縮小工程が進みやすい。そのため、第２のレジストマスク２１８Ｓの幅が特に制限されない。そのため、ゲート配線のトータルの幅が特に制限されない。
また、第２のレジストマスク２１８Ｓの厚さによっては、第３のレジストマスク２２０Ｓが隣り合う素子間で分離されない虞がある。そのため、酸素を含むプラズマを用いたアッシング処理による場合には基板面に垂直な方向にバイアス電圧をかけることが好ましい。基板面に垂直な方向にバイアス電圧をかけると、アッシングが第２のレジストマスク２１８Ｓの厚さ方向に優先的に進行し、第３のレジストマスク２２０Ｓを素子毎に確実に分離することができる。
次に、第３のレジストマスク２２０Ｓを介して半導体膜２１２Ｓ及び不純物半導体膜２１４Ｓをエッチングして、半導体層２２２Ｓ及び不純物半導体層２２４Ｓを形成する（図３８を参照）。ここで、エッチングにはドライエッチングまたはウエットエッチングを用いることができ、エッチャントまたはエッチングガスは半導体膜２１２Ｓの材料に応じて適宜選択すればよい。その後、第３のレジストマスク２２０Ｓを除去する。
以上説明したように、第１の導電膜と半導体膜２１２Ｓ（不純物半導体膜２１４Ｓを含む）のエッチングを、同一のフォトマスクまたは同一形状のフォトマスクにより形成したレジストマスクによって行うことができる。
続いて、半導体層２２２Ｓ及び不純物半導体層２２４Ｓを覆って第２の導電膜を形成し、第２の導電膜上に第４のレジストマスクを形成し、第４のレジストマスクを介して第２の導電膜をエッチングすることで第２の導電層２２６Ｓを形成する（図３９を参照）。第２の導電層２２６Ｓは、少なくともソース電極及びドレイン電極とソース配線を構成する。このように、薄膜トランジスタを作製することができる。
更には、上記のように作製した薄膜トランジスタを覆って、第２の導電層２２６Ｓと重畳する位置に開口部を有する保護層２２８Ｓを形成し、保護層２２８Ｓ上に第３の導電層２３０Ｓを形成することで、表示装置の画素トランジスタを作製することができる（図２７を参照）。
上記のように作製した薄膜トランジスタは、ゲート配線の幅に制限がなく、ゲート配線のトータルの幅を拡大することができる。従って、ゲート配線のトータルの断面積を拡大することができ、配線抵抗の増大を抑制することができる。
本実施の形態は、上記説明に限定されない。本発明の一態様であって、上記したものとは異なる薄膜トランジスタの作製方法について以下に説明する。
まず、基板２００Ｓ上に第１の導電膜を形成する。第１の導電膜は、導電性材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。次に、第１の導電膜上に第１のレジストを塗布してフォトリソグラフィ法により第１のレジストマスク２０６Ｓを形成する。次に、第１のレジストマスク２０６Ｓを介して第１の導電膜をエッチングして第１の導電層２０８Ｓを形成する（図３４を参照）。ここで、エッチングにはドライエッチングまたはウエットエッチングを用いることができるが、ドライエッチングを用いることが好ましい。一般に、ドライエッチングのほうが加工精度に優れているため、断線させることなくゲート配線を形成することができるからである。なお、エッチャントまたはエッチングガスは第１の導電膜の材料に応じて適宜選択すればよい。その後、第１のレジストマスク２０６Ｓを除去する。
ここで、第１のレジストマスク２０６Ｓにはスリットを設ける（図３４を参照）。
次に、第１の導電層２０８Ｓを覆って第１の絶縁膜２４０Ｓを形成する（図４１を参照）。第１の絶縁膜２４０Ｓは、絶縁性材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。
次に、第１の絶縁膜２４０Ｓ上に半導体膜２４２Ｓを形成する（図４１を参照）。半導体膜２４２Ｓは、半導体材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。
次に、半導体膜２４２Ｓ上に第２のレジスト２４６Ｓを塗布して（図４１を参照）フォトリソグラフィ法により第２のレジストマスク２４８Ｓを形成する（図４２を参照）。第２のレジスト２４６Ｓは、第１のレジストと同様の材料及び方法により形成することができる。第２のレジストマスク２４８Ｓは、第１のレジストマスク２０６Ｓと同一のフォトマスクまたは同一形状のフォトマスクにより形成することができる。
次に、第２のレジストマスク２４８Ｓを縮小させて第３のレジストマスク２５０Ｓを形成する（図４３を参照）。ここで、第２のレジストマスク２４８Ｓを縮小させるには、酸素を含むプラズマ（例えば、酸素プラズマまたは水プラズマ）を用いたアッシング処理またはオゾン水による処理により行うことができる。第３のレジストマスク２５０Ｓは、素子毎に分離されて形成される。
ここで、第２のレジストマスク２４８Ｓの最小幅をＷｇｌｓとし、基板２００Ｓの表面と平行な方向における第２のレジストマスク２４８Ｓの縮小量をＷａｓとすると、Ｗｇｌは概ねＷａｓの２倍に等しくなる。または、ＷｇｌｓをＷａｓの概ね２倍よりも小さくすると、第３のレジストマスク２５０Ｓをより容易に、素子毎に分離することができる。
また、第２のレジストマスク２４８Ｓの厚さによっては、第３のレジストマスク２５０Ｓが隣り合う素子間で分離されない虞がある。そのため、酸素を含むプラズマを用いたアッシング処理による場合には基板面に垂直な方向にバイアス電圧をかけることが好ましい。基板面に垂直な方向にバイアス電圧をかけると、アッシングが第２のレジストマスク２４８Ｓの厚さ方向に優先的に進行し、第３のレジストマスク２５０Ｓを素子毎に確実に分離することができる。
次に、第３のレジストマスク２５０Ｓを介して半導体膜２４２Ｓをエッチングして、半導体層２５２Ｓを形成する（図４４を参照）。ここで、エッチングにはドライエッチングまたはウエットエッチングを用いることができ、エッチャントまたはエッチングガスは半導体膜２４２Ｓの材料に応じて適宜選択すればよい。その後、第３のレジストマスク２５０Ｓを除去する。
以上説明したように、第１の導電膜と半導体膜２４２Ｓのエッチングを、同一のフォトマスクまたは同一形状のフォトマスクにより形成したレジストマスクによって行うことができる。
続いて、半導体層２５２Ｓを覆って不純物半導体膜と第２の導電膜を形成し、第２の導電膜上に第４のレジストマスクを形成し、第４のレジストマスクを介して不純物半導体膜と第２の導電膜をエッチングすることで不純物半導体層２５４Ｓと第２の導電層２５６Ｓを形成する（図４５を参照）。不純物半導体膜は、一導電性を付与する不純物元素を含む半導体材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。第２の導電層２５６Ｓは、少なくともソース電極及びドレイン電極とソース配線を構成する。このように、薄膜トランジスタを作製することができる。
更には、上記のように作製した薄膜トランジスタを覆って、第２の導電層２５６Ｓと重畳する位置に開口部を有する保護層２５８Ｓを形成し、保護層２５８Ｓ上に第３の導電層２６０Ｓを形成することで、表示装置の画素トランジスタを作製することができる（図４６を参照）。
上記のように作製した薄膜トランジスタは、ゲート配線の幅に制限がなく、ゲート配線のトータルの幅を拡大することができる。従って、ゲート配線のトータルの断面積を拡大することができ、配線抵抗の増大を抑制することができる。
（実施の形態３）
本実施の形態は、本発明の一態様である、薄膜トランジスタの作製方法について説明する。本実施の形態では、チャネル形成領域に結晶性半導体（結晶性を有する半導体を含む）を配したボトムゲート型薄膜トランジスタについて説明する。
本実施の形態は、本発明の一態様である、薄膜トランジスタの作製方法について説明する。本実施の形態では、チャネル形成領域に結晶性半導体（結晶性を有する半導体を含む）を配したボトムゲート型薄膜トランジスタについて説明する。
チャネル形成領域に結晶性半導体または結晶粒を含む半導体を配したボトムゲート型薄膜トランジスタでは、結晶性半導体膜または結晶粒を含む半導体膜上にバッファとなる低移動度の半導体膜（例えば、非晶質半導体膜）を設けてバックチャネル部におけるリーク電流を低下させるとよい。そして、光リーク電流を低減するために結晶性半導体層を外光から遮光できるよう、半導体層と重畳してゲート電極を設けることが更に好ましい。しかし、結晶性半導体層と配線層が接触する部分がゲート電極と重畳すると、半導体層と配線層が接触する部分を介してリーク電流が生じ、オフ電流を増大させる原因となる。半導体層を外光から遮光するための手段の一つとして、半導体層と重畳する遮光層を設け、結晶性半導体層と配線層が接触する部分とゲート電極を重畳させない構造にすることで、光リーク電流が小さく、且つオフ電流も小さい薄膜トランジスタを作製することができると考えられる。
なお、ここで配線層とは、ソース電極及びドレイン電極と、ソース配線と、を構成する導電層をいう。
本発明の一態様は、半導体層と重畳する遮光層を設け、半導体層と配線層が接触する部分とゲート電極を重畳させない構造の薄膜トランジスタを、フォトマスクの枚数を増加させることなく作製することを課題の一とする。
本発明の一態様である薄膜トランジスタは、遮光層と、少なくとも前記遮光層の上面を覆って設けられた第１の絶縁層と、前記第１の絶縁層上に設けられた第１の導電層と、前記第１の導電層を覆って設けられた第２の絶縁層と、前記第２の絶縁層上に設けられ、少なくとも一部が第１の導電層と重畳し、全面が前記遮光層と重畳する結晶性半導体層を含む半導体層と、前記半導体層上の一部に設けられた不純物半導体層と、前記不純物半導体層と一部が接し、且つ前記結晶性半導体層と一部が接して設けられた第２の導電層と、を有し、前記結晶性半導体層と前記第２の導電層が接する部分は、前記遮光層と重畳し、且つ前記第１の導電層と重畳しない領域に配されていることを特徴とする。
本発明の一態様である薄膜トランジスタの作製方法は、遮光膜を形成し、前記遮光膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて前記遮光膜をエッチングすることで遮光層を形成し、前記遮光層を覆って第１の絶縁膜と第１の導電層を形成し、前記第１の導電層を覆って第２の絶縁膜と、結晶性半導体膜と、バッファ膜と、不純物半導体膜と、をこの順に積層して形成し、前記不純物半導体膜上に第２のレジストマスクを形成し、前記２のレジストマスクを縮小させて第３のレジストマスクを形成し、前記第３のレジストマスクを用いて前記結晶性半導体膜と、前記バッファ膜と、前記不純物半導体膜と、をエッチングし、前記エッチングされた前記結晶性半導体膜と、前記バッファ膜と、前記不純物半導体膜と、を覆って第２の導電層を形成し、前記エッチングされた前記バッファ膜と、前記不純物半導体膜と、をエッチングすることでバッファ層と、不純物半導体層と、を形成し、前記第１のレジストマスクと前記第２のレジストマスクは同一のフォトマスクまたは同一形状のフォトマスクにより形成することを特徴とする。
上記構成の薄膜トランジスタは、前記遮光層の側面と前記半導体層の側面との距離が等しく、または前記遮光層の側面と前記第１の導電層の側面との距離が等しいことが好ましい。
本発明の一態様である薄膜トランジスタの作製方法は、遮光膜を形成し、前記遮光膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて前記遮光膜をエッチングすることで遮光層を形成し、前記遮光層を覆って第１の絶縁膜と第１の導電膜を形成し、前記第１の導電膜上に第２のレジストマスクを形成し、前記第２のレジストマスクを用いて前記第１の導電膜をエッチングすることで第１の導電層を形成し、前記第１の導電層を覆って第２の絶縁膜と、結晶性半導体膜と、バッファ膜と、不純物半導体膜と、をこの順に積層して形成し、前記不純物半導体膜上に第３のレジストマスクを形成し、前記３のレジストマスクを縮小させて第４のレジストマスクを形成し、前記第４のレジストマスクを用いて前記結晶性半導体膜と、前記バッファ膜と、前記不純物半導体膜と、をエッチングし、前記エッチングされた前記結晶性半導体膜と、前記バッファ膜と、前記不純物半導体膜と、を覆って第２の導電層を形成し、前記エッチングされた前記バッファ膜と、前記不純物半導体膜と、をエッチングすることでバッファ層と、不純物半導体層と、を形成し、前記第１のレジストマスクと前記第３のレジストマスクは同一のフォトマスクまたは同一形状のフォトマスクにより形成することを特徴とする。
上記構成の薄膜トランジスタの作製方法において、前記遮光膜を形成するに際して第１の絶縁膜を形成し、前記第１の絶縁膜上に第１のレジストマスクを形成してもよい。
本発明の一態様である、薄膜トランジスタとその作製方法について以下に説明する。
図４７に示す薄膜トランジスタは、基板３００上に設けられた遮光層３０２と、少なくとも遮光層３０２の上面を覆って設けられた第１の絶縁層（第１の絶縁膜３０４）と、第１の絶縁層（第１の絶縁膜３０４）上に設けられた第１の導電層３０６と、第１の導電層３０６を覆って設けられた第２の絶縁層（第２の絶縁膜３０８）と、第２の絶縁層（第２の絶縁膜３０８）上に設けられ、少なくとも一部が第１の導電層３０６と重畳し、全面が遮光層３０２と重畳する半導体層３１０とバッファ層３１２が積層された半導体層と、バッファ層３１２上の一部に設けられた不純物半導体層３１４と、不純物半導体層３１４と一部が接し、且つ半導体層３１０と一部が接して設けられた第２の導電層３１６と、を有し、半導体層３１０と第２の導電層３１６が接する部分は、遮光層３０２と重畳し、且つ第１の導電層３０６と重畳しない領域に配されている。なお、半導体層３１０は、結晶性半導体により設けられている。以下に、図４７に示す薄膜トランジスタの作製方法の一例を示す。
まず、基板３００上に遮光膜３２２を形成する（図４８）。遮光膜３２２は、遮光可能な材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。遮光可能な材料としては、例えばクロムを主成分とする材料またはカーボンブラックを含有する樹脂等が挙げられるが、カーボンブラックを含有する樹脂は後の工程に耐えうる程度の耐熱性を有さない場合が多いため、クロムを主成分とする材料の膜を用いることが好ましい。クロムを主成分とする材料としては、例えば、クロム、酸化クロム、窒化クロムまたはフッ化クロム等が挙げられる。ここでは、クロムを用いるものとする。
次に、遮光膜３２２上に第１のレジストを塗布してフォトリソグラフィ法により第１のレジストマスク３２４を形成する（図４８（Ａ））。
次に、第１のレジストマスク３２４を介して遮光膜３２２をエッチングして遮光層３０２を形成する（図４８（Ｂ））。ここで、エッチングにはドライエッチングまたはウエットエッチングを用いることができるが、ドライエッチングを用いることが好ましい。一般に、ドライエッチングのほうが加工精度に優れているためである。なお、エッチャントまたはエッチングガスは遮光膜３２２の材料に応じて適宜選択すればよい。例えば、遮光膜３２２をクロムにより形成した場合には、ドライエッチングのエッチングガスには塩素を用いることができ、ウエットエッチングのエッチャントにはフッ酸、塩酸、硫酸、フッ硝酸を用いることができる。または、エッチャントとして室温よりも高温（５０℃〜１００℃、好ましくは６０〜７５℃）にした王水を用いてもよい。その後、第１のレジストマスク３２４を除去する。
次に、遮光層３０２を覆って第１の絶縁膜を形成する（図４８（Ｂ））。第１の絶縁膜３０４は、絶縁性材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。
次に、第１の絶縁膜３０４上に第１の導電膜３２６を形成する（図４８（Ｂ））。第１の導電膜３２６は、導電性材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。
次に、第１の導電膜３２６上に第２のレジストを塗布してフォトリソグラフィ法により第２のレジストマスク３２８を形成する（図４８（Ｂ））。ここで、第２のレジストマスク３２８の形成には、第１のレジストマスク３２４と異なるフォトマスクを用いる。
次に、第２のレジストマスク３２８を介して第１の導電膜３２６をエッチングして第１の導電層３０６を形成する（図４８（Ｃ））。ここで、エッチングにはドライエッチングまたはウエットエッチングを用いることができるが、ドライエッチングを用いることが好ましい。一般に、ドライエッチングのほうが加工精度に優れているためである。なお、エッチャントまたはエッチングガスは第１の導電膜３２６の材料に応じて適宜選択すればよい。その後、第２のレジストマスク３２８を除去する。
次に、第１の導電層３０６を覆って第２の絶縁膜３０８を形成する（図４９（Ｄ））。第２の絶縁膜３０８は、絶縁性材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。
次に、第２の絶縁膜３０８上に半導体膜３３０とバッファ膜３３２を形成する（図４９（Ｄ））。半導体膜３３０は、半導体材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。なお、バッファ膜３３２は、不要な場合には設けなくてもよい。
ここで、好ましくは、半導体膜３３０はキャリア移動度の高い半導体膜とし、バッファ膜３３２は半導体膜３３０よりもキャリア移動度の低い半導体膜とする。例えば、半導体膜３３０は結晶粒を含む半導体膜とし、バッファ膜３３２は非晶質半導体膜とする。または、半導体膜３３０は結晶性半導体膜とし、バッファ膜３３２は結晶粒を含む半導体膜とする。半導体膜３３０をキャリア移動度の高い半導体により形成することで、薄膜トランジスタの電界効果移動度を向上させることができる。
結晶性半導体膜としては、多結晶半導体膜または微結晶半導体膜を挙げることができるが、結晶化工程が不要な結晶性半導体を用いることが好ましい。そのため、微結晶半導体膜を用いることが好ましい。
微結晶半導体膜は、シリコンを含む堆積性気体（例えば、モノシラン）と、水素とを反応室内にて混合し、グロー放電プラズマを用いてプラズマＣＶＤ法により形成することができる。ここで、シリコンを含む堆積性気体の流量に対して、水素の流量を５０〜２００倍として希釈するとよい。ここで、グロー放電プラズマの生成は、例えば、１ＭＨｚから２０ＭＨｚ（例えば、１３．５６ＭＨｚ）の高周波電力、または２０ＭＨｚより大きく１２０ＭＨｚ程度まで（例えば、２７．１２ＭＨｚまたは６０ＭＨｚ）の高周波電力を印加することで行うことができる。
結晶粒を含む半導体膜は、下地（ここでは、第２の絶縁膜３０８）に結晶核の生成を抑制する元素を存在させた状態で、微結晶半導体膜と同様の条件を用いて形成すればよい。ここで、結晶核の生成を抑制する元素として、例えば窒素が挙げられる。
非晶質半導体膜は、シリコンを含む堆積性気体（例えば、モノシランまたはジシラン）と、水素とを反応室内にて混合し、プラズマＣＶＤ法により形成することができる。ここで、シリコンを含む堆積性気体の流量に対して、水素の流量を０〜５０倍、好ましくは０〜１０倍として希釈するとよい。
上記のように形成した半導体膜３３０とバッファ膜３３２を用いることで、電界効果移動度が高い薄膜トランジスタを作製することができる。また、オン電流が高く、オフ電流が低く、Ｓ値が小さい薄膜トランジスタを作製することができる。
次に、バッファ膜３３２上に不純物半導体膜３３４を形成する（図４９（Ｄ））。不純物半導体膜３３４は、一導電性を付与する不純物元素を含む半導体材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。ここで、不純物半導体膜３３４の結晶性は特に限定されない。そのため、例えば上記した微結晶半導体膜または非晶質半導体膜の形成に用いるガスに一導電性を付与する不純物元素（例えば、リンまたはボロン）を含ませればよい。
なお、不純物半導体膜３３４は半導体膜３３０またはバッファ膜３３２と、これらの上に設けられる第２の導電層と、をオーミック接触させるために設けるものであり、不要な場合には設けなくてよい。
次に、不純物半導体膜３３４上に第３のレジストを塗布してフォトリソグラフィ法により第３のレジストマスク３３６を形成する（図４９（Ｄ））。第３のレジストは、第１のレジストと同様の材料及び方法により形成することができる。第３のレジストマスク３３６は、第１のレジストマスク３２４と同一のフォトマスクまたは同一形状のフォトマスクにより形成することができる。
次に、第３のレジストマスク３３６を縮小させて第４のレジストマスク３３８を形成する（図４９（Ｅ））。ここで、第３のレジストマスク３３６を縮小させるには、酸素を含むプラズマ（例えば、酸素プラズマまたは水プラズマ）を用いたアッシング処理またはオゾン水による処理により行うことができる。第４のレジストマスク３３８は、素子毎に分離されて形成される。
ここで、第３のレジストマスク３３６の最小幅をＷｇｌとし、基板３００の表面と平行な方向における第３のレジストマスク３３６の縮小量をＷａｓとすると、Ｗｇｌは概ねＷａｓの２倍に等しく、または、ＷｇｌをＷａｓの概ね２倍よりも小さくすると、第３のレジストマスク３３６をより容易に、素子毎に分離することができる。
また、第３のレジストマスク３３６の厚さによっては、第４のレジストマスク３３８が隣り合う素子間で分離されない虞がある。そのため、酸素を含むプラズマを用いたアッシング処理による場合には基板面に垂直な方向にバイアス電圧をかけることが好ましい。基板面に垂直な方向にバイアス電圧をかけると、アッシングが第３のレジストマスク３３６の厚さ方向に優先的に進行し、第４のレジストマスク３３８を素子毎に確実に分離することができる。
次に、第４のレジストマスク３３８を介して半導体膜３３０、バッファ膜３３２及び不純物半導体膜３３４をエッチングして、半導体層３１０、エッチングされたバッファ膜３４０及びエッチングされた不純物半導体膜３４２を形成する（図４９（Ｆ））。ここで、エッチングにはドライエッチングまたはウエットエッチングを用いることができ、エッチャントまたはエッチングガスは半導体膜３３０、バッファ膜３３２及び不純物半導体膜３３４の材料に応じて適宜選択すればよい。その後、第４のレジストマスク３３８を除去する。
以上説明したように、遮光膜３２２と半導体膜３３０（バッファ膜３３２及び不純物半導体膜３３４を含む。）のエッチングを、同一のフォトマスクまたは同一形状のフォトマスクにより形成したレジストマスクによって行うことができる。
続いて、半導体層３１０、エッチングされたバッファ膜３４０及びエッチングされた不純物半導体膜３４２を覆って第２の導電膜３４４を形成し、第２の導電膜３４４上に第５のレジストマスク３４６を形成する（図４９（Ｇ））。そして、第５のレジストマスク３４６を介して第２の導電膜３４４をエッチングすることで第２の導電層３１６を形成する（図４９（Ｈ））。第２の導電層３１６は、少なくともソース電極及びドレイン電極とソース配線を構成する。
次に、エッチングされたバッファ膜３４０とエッチングされた不純物半導体膜３４２をエッチングすることで、バッファ層３１２及び不純物半導体層３１４を形成する（図４９（Ｉ））。このように、薄膜トランジスタを作製することができる。
更には、上記のように作製した薄膜トランジスタを覆って、第２の導電層３１６と重畳する位置に開口部を有する保護層３１８を形成し、保護層３１８上に第３の導電層３２０を形成することで、表示装置の画素トランジスタを作製することができる（図４７）。
なお、遮光層３０２を導電性材料により形成した場合（すなわち、遮光膜３２２を導電性材料により形成した場合）には、遮光層３０２の電位が浮動電位となることで、薄膜トランジスタの動作に影響を及ぼす虞がある。そのため、遮光層３０２と第１の導電層３０６により構成されるゲート電極またはゲート配線とを、第３の導電層３２０を介してコンタクトさせるとよい。
なお、遮光層３０２の電位はゲートの電位ではなく、共通電位と等しくしてもよい。遮光層３０２の電位を共通電位とする場合には、遮光層３０２と容量電極または容量線とをコンタクトさせるとよい。
以上、本実施の形態にて説明したように、１枚のフォトマスクを用いて遮光層と半導体層を形成することができる。
ただし、上記の説明に限定されず、例えば、１枚のフォトマスクを用いて、遮光層と第１の導電層を形成してもよい。
まず、上記説明したものと同様に、基板３５０上に遮光膜３７２を形成する（図５２（Ａ））。遮光膜３７２は、遮光可能な材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。次に、遮光膜３７２上に第１のレジストを塗布してフォトリソグラフィ法により第１のレジストマスク３７４を形成する（図５２（Ａ））。次に、第１のレジストマスク３７４を介して遮光膜３７２をエッチングして遮光層３５２を形成する（図５２（Ｂ））。ここで、エッチングにはドライエッチングまたはウエットエッチングを用いることができるが、ドライエッチングを用いることが好ましい。一般に、ドライエッチングのほうが加工精度に優れているためである。なお、エッチャントまたはエッチングガスは遮光膜３７２の材料に応じて適宜選択すればよい。その後、第１のレジストマスク３７４を除去する。
次に、遮光層３５２を覆って第１の絶縁膜３５４を形成する（図５２（Ｂ））。第１の絶縁膜３５４は、絶縁性材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。そして、第１の絶縁膜３５４上に第１の導電膜３７６を形成する（図５２（Ｂ））。第１の導電膜３７６は、導電性材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。
次に、第１の導電膜３７６上に第２のレジストを塗布してフォトリソグラフィ法により第２のレジストマスク３７８を形成する（図５２（Ｂ））。ここで、第２のレジストマスク３７８は、第１のレジストマスク３７４と同一のフォトマスクまたは同一形状のフォトマスクにより形成することができる。
次に、第２のレジストマスク３７８を縮小させて第３のレジストマスク３８０を形成する（図５２（Ｃ））。ここで、第２のレジストマスク３７８を縮小させるには、酸素を含むプラズマ（例えば、酸素プラズマまたは水プラズマ）を用いたアッシング処理またはオゾン水による処理により行うことができる。
ここで、第２のレジストマスク３７８の最小幅をＷｇｌとし、基板３００の表面と平行な方向における第３のレジストマスク３８０の縮小量をＷａｓとすると、Ｗｇｌは概ねＷａｓの２倍よりも大きくする。ここでは、第３のレジストマスク３８０を介してエッチングする第１の導電膜３７６がゲート配線を構成するため、素子毎に分離されないようにパターンの形成を行う必要があるからである。
このように、遮光層３５２と、第１の導電層３５６により構成されるゲート電極及びゲート配線を同一のフォトマスクまたは同一形状のフォトマスクにより形成することも可能である。
次に、第３のレジストマスク３８０を介して第１の導電膜３７６をエッチングして、第１の導電層３５６を形成する（図５３（Ｄ））。ここで、エッチングにはドライエッチングまたはウエットエッチングを用いることができ、エッチャントまたはエッチングガスは第１の導電膜３７６の材料に応じて適宜選択すればよい。その後、第３のレジストマスク３８０を除去する。
次に、第１の導電層３５６を覆って第２の絶縁膜３５８を形成する（図５３（Ｅ））。第２の絶縁膜３５８は、絶縁性材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。
次に、第２の絶縁膜３５８上に半導体膜３８２とバッファ膜３８４を形成する（図５３（Ｅ））。半導体膜３８２は、半導体材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。なお、バッファ膜３８４は、不要な場合には設けなくてもよい。
ここで、半導体膜３８２はキャリア移動度の高い半導体膜とし、バッファ膜３８４は半導体膜３８２よりもキャリア移動度の低い半導体膜とすることが好ましい。例えば、半導体膜３８２は結晶粒を含む半導体膜とし、バッファ膜３８４は非晶質半導体膜とする。または、半導体膜３８２は結晶性半導体膜とし、バッファ膜３８４は結晶粒を含む半導体膜とする。半導体膜３８２をキャリア移動度の高い半導体により形成することで、キャリア移動度を向上させることができる。また、オン電流が高く、オフ電流が低く、Ｓ値が小さい薄膜トランジスタを作製することができる。
次に、バッファ膜３８４上に不純物半導体膜３８６を形成する（図５３（Ｅ））。不純物半導体膜３８６は、一導電性を付与する不純物元素を含む半導体材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。ここで、不純物半導体膜３８６の結晶性は特に限定されない。そのため、例えば上記した微結晶半導体膜または非晶質半導体膜の形成に用いるガスに一導電性を付与する不純物元素（例えば、リンまたはボロン）を含ませて形成すればよい。
なお、不純物半導体膜３８６は半導体膜３８２またはバッファ膜３８４と、これらの上に設けられる第２の導電層と、をオーミック接触させるために設けるものであり、不要な場合には設けなくてよい。
次に、不純物半導体膜３８６上に第４のレジストを塗布してフォトリソグラフィ法により第４のレジストマスク３８８を形成する（図５３（Ｅ））。第４のレジストは、第１のレジストと同様の材料及び方法により形成することができる。
次に、第４のレジストマスク３８８を介して半導体膜３８２、バッファ膜３８４及び不純物半導体膜３８６をエッチングして、半導体層３６０、エッチングされたバッファ膜３９０及びエッチングされた不純物半導体膜３９２を形成する（図５３（Ｆ））。ここで、エッチングにはドライエッチングまたはウエットエッチングを用いることができ、エッチャントまたはエッチングガスは半導体膜３８２などの材料に応じて適宜選択すればよい。その後、第４のレジストマスク３８８を除去する。
続いて、半導体層３６０、エッチングされたバッファ膜３９０及びエッチングされた不純物半導体膜３９２を覆って第２の導電膜３９４を形成し、第２の導電膜３９４上に第５のレジストマスク３９６を形成する（図５３（Ｇ））。第５のレジストマスク３９６を介して第２の導電膜３９４をエッチングすることで第２の導電層３６６を形成する（図５３（Ｈ））。第２の導電層３６６は、少なくともソース電極及びドレイン電極とソース配線を構成する。このように、薄膜トランジスタを作製することができる。
更には、上記のように作製した薄膜トランジスタを覆って、第２の導電層３６６と重畳する位置に開口部を有する保護層３６８を形成し、保護層３６８上に第３の導電層３７０を形成することで、表示装置の画素トランジスタを作製することができる（図５１）。
なお、遮光層３５２を導電性材料により形成した場合（すなわち、遮光膜３７２を導電性材料により形成した場合）には、遮光層３５２の電位が浮動電位となることで、薄膜トランジスタの動作に影響を及ぼす虞がある。そのため、上記説明したように、遮光層３５２と、第１の導電層３５６により構成されるゲート電極若しくはゲート配線、または容量電極若しくは容量配線に、第３の導電層３７０を介して接続すればよい。
以上説明したように、遮光層とゲート電極層を同一のフォトマスクまたは同一形状のフォトマスクにより形成することができる。
ただし、上記の説明に限定されず、遮光膜と第１の絶縁膜のエッチングを、１のレジストマスクにより行ってもよい。すなわち、第１の絶縁膜が形成された状態で遮光膜のエッチングを行ってもよい。第１の絶縁膜が形成された状態で遮光膜のエッチングを行う工程について、図５５を参照して説明する。なお、図５５では、図４８と共通するものは同じ符号を用いる。
まず、基板３００上に遮光膜３２２を形成し、遮光膜３２２上に第１の絶縁膜３２３を形成し、第１の絶縁膜３２３上に第１のレジストを塗布してフォトリソグラフィ法により第１のレジストマスク３２４を形成する（図５５（Ａ））。
次に、第１のレジストマスク３２４を介して遮光膜３２２と第１の絶縁膜３２３をエッチングして遮光層３０２と第１の絶縁層３２７を形成する（図５５（Ｂ））。
次に、遮光層３０２と第１の絶縁層３２７を覆って第１の導電膜３２５を形成する（図５５（Ｂ））。第１の導電膜３２５は、導電性材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。
次に、第１の導電膜３２５上に第２のレジストを塗布してフォトリソグラフィ法により第２のレジストマスク３２８を形成する（図５５（Ｂ））。ここで、第２のレジストマスク３２８の形成には、第１のレジストマスク３２４と同一のフォトマスクまたは同一形状のフォトマスクを用いて上記の説明と同様に縮小してもよいし、異なるフォトマスクを用いてもよい。
次に、第２のレジストマスク３２８を介して第１の導電膜３２５をエッチングして第１の導電層３０６を形成する（図５５（Ｃ））。ここで、エッチングにはドライエッチングまたはウエットエッチングを用いることができるが、ドライエッチングを用いることが好ましい。一般に、ドライエッチングのほうが加工精度に優れているためである。なお、エッチャントまたはエッチングガスは第１の導電膜３２５の材料に応じて適宜選択すればよい。その後、第２のレジストマスク３２８を除去する。
なお、本実施の形態において、遮光層と第１の導電層との間に設ける第１の絶縁膜は、誘電率の低い材料を用いることが好ましく、例えば、酸化シリコン膜を用いる。または、酸化シリコン膜の形成ガスにフッ素を含ませて、更に誘電率の低い膜としてもよい。このように、第１の絶縁膜を誘電率の低い材料により形成することで、遮光層の電位を共通電位とした場合には、遮光層と第１の導電層の間に容量が形成されることを防ぐことができる。遮光層の電位をゲートの電位とした場合には、遮光層により半導体層と第２の導電層の接触部へのゲート電極からの電界でリーク電流が生じて薄膜トランジスタのオフ電流が増大することを防ぐことができる。
（実施の形態４）
本実施の形態は、本発明の一態様である、不揮発性半導体記憶素子（フラッシュメモリ）の作製方法について説明する。
本実施の形態は、本発明の一態様である、不揮発性半導体記憶素子（フラッシュメモリ）の作製方法について説明する。
本実施の形態は、不揮発性半導体記憶素子を構成する複数の層を同一のフォトマスクまたは同一形状のフォトマスクにより形成することを課題とする。
本発明の一態様である不揮発性半導体記憶素子の作製方法は、半導体膜を形成し、該半導体膜上に第１のレジストマスクを形成し、該第１のレジストマスクを用いて半導体層を形成し、該第１のレジストマスクを除去し、前記半導体層を覆って第１の絶縁膜と第１の導電膜を形成し、該第１の導電膜上に第２のレジストマスクを形成し、該第２のレジストマスクを縮小させて第３のレジストマスクを形成し、該第３のレジストマスクを用いて第１の導電層を形成し、該第３のレジストマスクを除去し、前記第１の導電層上に第２の絶縁膜と第２の導電膜を形成し、該第２の導電膜上に第４のレジストマスクを形成し、該第４のレジストマスクを用いて第２の導電層を形成し、該第４のレジストマスクを除去し、前記第２の導電層上に開口部を有する第３の絶縁層を形成し、該第３の絶縁層を介して、前記半導体層と前記配線層を接続させ、前記第２のレジストマスクと前記第４のレジストマスクは同一のフォトマスクまたは同一形状のフォトマスクにより形成することを特徴とする。
上記構成の不揮発性半導体記憶素子の作製方法において、前記第１の導電層または前記と前記第３のレジストマスクを用いて一導電性の不純物元素を添加することで低濃度不純物領域を形成し、前記第２の導電層と前記第４のレジストマスクを用いて一導電性の不純物元素を添加することで高濃度不純物領域を形成することが好ましい。不揮発性半導体記憶素子のオン電流及び移動度の減少を抑制することができ、閾値電圧のシフトを防ぐことができるからである。また、上記したように高濃度不純物領域を形成するに際して、不揮発性半導体記憶素子と同一基板上にｐ型の薄膜トランジスタを形成することが好ましい。
まず、基板４００上に半導体膜を形成する。半導体膜は、半導体材料を用いて、スパッタリング法またはＣＶＤ法により形成すればよい。ここで、不揮発性半導体記憶素子には高速で動作することが要求されることが多いため、結晶性半導体により形成することが好ましい。結晶性半導体としては、単結晶半導体または多結晶半導体などを挙げることができる。
また、半導体膜を単結晶半導体により形成する場合には、例えば、基板４００として単結晶半導体基板を用いて、基板に対して酸素分子をイオン注入により単結晶半導体基板の表面から埋め込み、加熱して酸化させることで単結晶半導体基板中に酸化半導体膜を形成する方法を用いればよい。
または、単結晶半導体基板に水素などのイオン注入によって脆化層を形成し、単結晶半導体基板と基板４００とを貼り合わせ、脆化層から単結晶半導体基板を剥離して形成する方法を用いて、基板４００上に単結晶半導体膜を形成してもよい。
図５６には、好ましい形態として、基板４００と半導体膜の間に絶縁性材料により下地膜４０２が設けられている。ただし、これに限定されず、下地膜４０２を設けなくてもよい。
次に、該半導体膜上に第１のレジストを塗布してフォトリソグラフィ法により第１のレジストマスクを形成する。
次に、該第１のレジストマスクを介して該半導体膜をエッチングして半導体層４０４を形成する。ここで、エッチングにはドライエッチングまたはウエットエッチングを用いることができるが、ドライエッチングを用いることが好ましい。一般に、ドライエッチングのほうが加工精度に優れているためである。なお、エッチャントまたはエッチングガスは半導体膜の材料に応じて適宜選択すればよい。その後、第１のレジストマスクを除去する。
次に、半導体層４０４を覆って第１の絶縁膜４０６を形成する。第１の絶縁膜４０６としては少なくとも酸素を含む膜を形成するとよい。第１の絶縁膜４０６は、例えば、ＣＶＤ法またはスパッタリング法等により、絶縁性材料により形成することができる。
次に、第１の絶縁膜４０６上に第１の導電膜４０８を形成する。第１の導電膜４０８は、導電性材料により、ＣＶＤ法またはスパッタリング法等により形成することができる。
次に、第１の導電膜４０８上に第２のレジストを塗布してフォトリソグラフィ法により第２のレジストマスク４１０を形成する（図５６を参照）。第２のレジストマスク４１０は、第１のレジストマスクとは異なるフォトマスクにより形成する。
次に、第２のレジストマスク４１０を縮小させて第３のレジストマスク４１２を形成する。ここで、第２のレジストマスク４１０を縮小させるには、酸素を含むプラズマ（例えば、酸素プラズマまたは水プラズマ）を用いたアッシング処理またはオゾン水による処理により行うことができる。第３のレジストマスク４１２は、素子毎に分離されて形成される。
ここで、第２のレジストマスク４１０の最小幅をＷｇｌとし、基板４００の表面と平行な方向における第２のレジストマスク４１０の縮小量をＷａｓとすると、Ｗｇｌは概ねＷａｓの２倍に等しくなる。または、ＷｇｌをＷａｓの概ね２倍よりも小さくすると、第３のレジストマスク４１２をより容易に、素子毎に分離することができる。
また、第２のレジストマスク４１０の厚さによっては、第３のレジストマスク４１２が隣り合う素子間で分離されない虞がある。そのため、酸素を含むプラズマを用いたアッシング処理による場合には基板面に垂直な方向にバイアス電圧をかけることが好ましい。基板面に垂直な方向にバイアス電圧をかけると、アッシングが第２のレジストマスク４１０の厚さ方向に優先的に進行し、第３のレジストマスク４１２を素子毎に確実に分離することができる。
次に、第３のレジストマスク４１２を介して第１の導電膜４０８をエッチングして第１の導電層４１４を形成する。ここで、エッチングにはドライエッチングまたはウエットエッチングを用いることができるが、ドライエッチングを用いることが好ましい。一般に、ドライエッチングのほうが加工精度に優れているためである。なお、エッチャントまたはエッチングガスは第１の導電膜４０８の材料に応じて適宜選択すればよい。
次に、第１の導電層４１４と第３のレジストマスク４１２をマスクとして半導体層４０４に一導電型を付与する不純物元素を添加し、半導体層４０４に低濃度不純物領域を形成する。ここで、低濃度不純物領域は、一導電性を付与する不純物元素の濃度を１．０×１０１８ｃｍ−３以上１．０×１０１９ｃｍ−３以下となるように添加すればよい（図５７を参照）。その後、第３のレジストマスク４１２を除去する。
なお、ここで第３のレジストマスク４１２を不純物添加の際のマスクとして用いたが、これに限定されず、第１の導電層４１４のみをマスクとして不純物元素を添加してもよい。すなわち、半導体層４０４に一導電型を付与する不純物元素を添加する前に第３のレジストマスク４１２を除去してもよい。
第１の導電層４１４はフローティングゲートを構成する。
上記の不純物領域を形成する工程により、半導体層４０４の第１の導電層４１４と重畳する部分にはチャネル形成領域が形成され、半導体層４０４の第１の導電層４１４と重畳しない部分には不純物領域が形成される。
次に、第１の導電層４１４を覆って第２の絶縁膜４１６と第２の導電膜４１８を形成する。第２の絶縁膜４１６は第１の絶縁膜４０６と同様に形成することができる。第２の導電膜４１８は第１の導電膜４０８と同様に形成することができる。
次に、第２の導電膜４１８上に第４のレジストを塗布してフォトリソグラフィ法により第４のレジストマスク４２０を形成する（図５８を参照）。第４のレジストは、第１のレジストと同様の材料及び方法により形成することができる。第４のレジストマスク４２０は、第２のレジストマスク４１０と同一のフォトマスクまたは同一形状のフォトマスクにより形成することができる。
次に、第４のレジストマスク４２０を介して第２の導電膜４１８をエッチングして第２の導電層４２２を形成する。ここで、エッチングにはドライエッチングまたはウエットエッチングを用いることができるが、ドライエッチングを用いることが好ましい。一般に、ドライエッチングのほうが加工精度に優れているためである。なお、エッチャントまたはエッチングガスは第２の導電膜４１８の材料に応じて適宜選択すればよい。その後、第４のレジストマスク４２０を除去する。
第２の導電層４２２はワード線及びコントロールゲートを構成する。
第１の導電層４１４は、第１の絶縁膜４０６により下部が覆われ、第２の絶縁膜４１６のみで上部と側面が覆われているため、第１の導電層４１４内に蓄積された電荷が保持されやすく、電荷保持特性が高い不揮発性半導体記憶素子とすることができる。
次に、第２の導電層４２２と第４のレジストマスク４２０をマスクとして、半導体層４０４に一導電性を付与する不純物元素を添加し、半導体層４０４に高濃度不純物領域を形成する（図５９を参照）。ここで、高濃度不純物領域は、一導電性を付与する不純物元素の濃度を１．０×１０１９ｃｍ−３以上１．０×１０２１ｃｍ−３以下となるように添加すればよい。その後、第４のレジストマスク４２０を除去する。
上記したように、第４のレジストマスク４２０が形成された状態で一導電性の不純物元素を添加すると、一導電性の不純物元素を添加する際に含まれる水素イオンがチャネル形成領域まで突き抜けることを防ぐことができ、不揮発性半導体記憶素子のオン電流及び移動度の減少を抑制することができる。更には、不揮発性半導体記憶素子の閾値電圧のシフトを防ぐことができる。これは、ｐ型の導電性を付与する不純物元素を添加する際に特に有効である。
なお、ここで第４のレジストマスク４２０を不純物添加の際のマスクとして用いたが、これに限定されず、第２の導電層４２２のみをマスクとして不純物元素を添加してもよい。すなわち、半導体層４０４に一導電型を付与する不純物元素を添加する前に第４のレジストマスク４２０を除去してもよい。
上記の不純物領域を形成する工程により、半導体層４０４の第２の導電層４２２と重畳しない部分には高濃度不純物領域が形成される。
上記のように形成された半導体層４０４の低濃度不純物領域はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を形成し、高濃度不純物領域はソース領域及びドレイン領域を形成する。ＬＤＤ領域を設けることで、ホットエレクトロンに対する耐性の向上と、メモリトランジスタのオン特性の向上を図ることができる。
次に、第２の導電層４２２上に、第３の絶縁膜４２４と第４の絶縁膜４２６を形成する。なお、第３の絶縁膜４２４と第４の絶縁膜４２６は必要に応じて適宜設ければよい。
次に、第３の絶縁膜４２４と第４の絶縁膜４２６に開口部を形成する。この開口部は、半導体層４０４の高濃度不純物領域と重畳する領域に形成する。そして、第４の絶縁膜４２６上に第３の導電膜を形成し、第３の導電膜上にレジストマスクを形成して、エッチングを行うことで、第３の導電層４２８を形成する（図６０を参照）。
以上説明したように、複数のメモリセルを含むメモリセルアレイが完成する。
なお、メモリセルアレイのみならず、これを制御する駆動回路を構成する薄膜トランジスタなども同時に形成することができる。
以上、説明したように、不揮発性半導体記憶素子のコントロールゲートとフローティングゲートを同一のフォトマスクまたは同一形状のフォトマスクにより形成することができる。
なお、上記の説明では、第１の導電層のパターン形成に用いるレジストマスクと第２の導電層のパターン形成に用いるレジストマスクを同一のフォトマスクまたは同一形状のフォトマスクにより形成したが、これに限定されず、半導体層のパターン形成に用いるレジストマスクと第１の導電層のパターン形成に用いるレジストマスクを同一のフォトマスクまたは同一形状のフォトマスクにより形成してもよい。
１００ 基板
１０１ 第１の膜
１０２ 第１のレジストマスク
１０３ 第１の層
１０４ 第２の膜
１０５ 第２のレジストマスク
１０６ 第３のレジストマスク
１０７ 第２の層
１１１ 第１の膜
１１２ 第２の膜
１１３ 第１のレジストマスク
１１４ エッチングされた第２の膜
１１５ 第２のレジストマスク
１２１ 第２の膜
１２２ 第３の膜
１２３ 第２のレジストマスク
１２４ 第３のレジストマスク
１２５ 第２の層
１３１ 第３の膜
１３２ 第４の膜
１３３ 第４のレジストマスク
１３４ 第３の層
１３５ エッチングされた第４の膜
１３６ 第５のレジストマスク
２００ 基板
２０２ 第１の導電膜
２０４ 第１のレジスト
２０６ 第１のレジストマスク
２０８ 第１の導電層
２１０ 第１の絶縁膜
２１２ 半導体膜
２１４ 不純物半導体膜
２１６ 第２のレジスト
２１８ 第２のレジストマスク
２２０ 第３のレジストマスク
２２２ 半導体層
２２４ 不純物半導体層
２２６ 第２の導電層
２２８ 保護層
２３０ 第３の導電層
２４０ 第１の絶縁膜
２４２ 半導体膜
２４６ 第２のレジスト
２４８ 第２のレジストマスク
２５０ 第３のレジストマスク
２５２ 半導体層
２５４ 不純物半導体層
２５６ 第２の導電層
２５８ 保護層
２６０ 第３の導電層
２００Ｓ 基板
２０６Ｓ 第１のレジストマスク
２０８Ｓ 第１の導電層
２１０Ｓ 第１の絶縁膜
２１２Ｓ 半導体膜
２１４Ｓ 不純物半導体膜
２１６Ｓ 第２のレジスト
２１８Ｓ 第２のレジストマスク
２２０Ｓ 第３のレジストマスク
２２２Ｓ 半導体層
２２４Ｓ 不純物半導体層
２２６Ｓ 第２の導電層
２２８Ｓ 保護層
２３０Ｓ 第３の導電層
２４０Ｓ 第１の絶縁膜
２４２Ｓ 半導体膜
２４６Ｓ 第２のレジスト
２４８Ｓ 第２のレジストマスク
２５０Ｓ 第３のレジストマスク
２５２Ｓ 半導体層
２５４Ｓ 不純物半導体層
２５６Ｓ 第２の導電層
２５８Ｓ 保護層
２６０Ｓ 第３の導電層
３００ 基板
３０２ 遮光層
３０４ 第１の絶縁膜
３０６ 第１の導電層
３０８ 第２の絶縁膜
３１０ 半導体層
３１２ バッファ層
３１４ 不純物半導体層
３１６ 第２の導電層
３１８ 保護層
３２０ 第３の導電層
３２２ 遮光膜
３２３ 第１の絶縁膜
３２４ 第１のレジストマスク
３２５ 第１の導電膜
３２６ 第１の導電膜
３２７ 第１の絶縁層
３２８ 第２のレジストマスク
３３０ 半導体膜
３３２ バッファ膜
３３４ 不純物半導体膜
３３６ 第３のレジストマスク
３３８ 第４のレジストマスク
３４０ バッファ膜
３４２ 不純物半導体膜
３４４ 第２の導電膜
３４６ 第５のレジストマスク
３５０ 基板
３５２ 遮光層
３５４ 第１の絶縁膜
３５６ 第１の導電層
３５８ 第２の絶縁膜
３６０ 半導体層
３６６ 第２の導電層
３６８ 保護層
３７０ 第３の導電層
３７２ 遮光膜
３７４ 第１のレジストマスク
３７６ 第１の導電膜
３７８ 第２のレジストマスク
３８０ 第３のレジストマスク
３８２ 半導体膜
３８４ バッファ膜
３８６ 不純物半導体膜
３８８ 第４のレジストマスク
３９０ バッファ膜
３９２ 不純物半導体膜
３９４ 第２の導電膜
３９６ 第５のレジストマスク
４００ 基板
４０２ 下地膜
４０４ 半導体層
４０６ 第１の絶縁膜
４０８ 第１の導電膜
４１０ 第２のレジストマスク
４１２ 第３のレジストマスク
４１４ 第１の導電層
４１６ 第２の絶縁膜
４１８ 第２の導電膜
４２０ 第４のレジストマスク
４２２ 第２の導電層
４２４ 第３の絶縁膜
４２６ 第４の絶縁膜
４２８ 第３の導電層
１０１ 第１の膜
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１０６ 第３のレジストマスク
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１１１ 第１の膜
１１２ 第２の膜
１１３ 第１のレジストマスク
１１４ エッチングされた第２の膜
１１５ 第２のレジストマスク
１２１ 第２の膜
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２００ 基板
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４１４ 第１の導電層
４１６ 第２の絶縁膜
４１８ 第２の導電膜
４２０ 第４のレジストマスク
４２２ 第２の導電層
４２４ 第３の絶縁膜
４２６ 第４の絶縁膜
４２８ 第３の導電層
Claims (6)
- 第１の導電膜を形成し、
前記第１の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記第１の導電膜をエッチングすることで、第１の導電層を形成し、
前記第１の導電層を覆って第１の絶縁膜と、半導体膜と、不純物半導体膜と、を下から順に積層して形成し、
前記不純物半導体膜上に第２のレジストマスクを形成し、
前記２のレジストマスクを縮小させて第３のレジストマスクを形成し、
前記第３のレジストマスクを用いて前記半導体膜と前記不純物半導体膜をエッチングすることで、半導体層と不純物半導体層とを形成し、
前記半導体層と前記不純物半導体層を覆って第２の導電層を形成し、
前記第１のレジストマスクと前記第２のレジストマスクとは、同一のフォトマスクまたは同一形状のフォトマスクにより形成することを特徴とする薄膜トランジスタの作製方法。 - 第１の導電膜を形成し、
前記第１の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記第１の導電膜をエッチングすることで、第１の導電層を形成し、
前記第１の導電層を覆って第１の絶縁膜と第１の絶縁膜上の半導体膜を積層して形成し、
前記半導体膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを縮小させて第３のレジストマスクを形成し、
前記第３のレジストマスクを用いて前記半導体膜をエッチングすることで、半導体層を形成し、
前記半導体層上に、不純物半導体層と前記不純物半導体層上の第２の導電層を形成し、
前記第１のレジストマスクと前記第２のレジストマスクとは、同一のフォトマスクまたは同一形状のフォトマスクにより形成することを特徴とする薄膜トランジスタの作製方法。 - 請求項１または請求項２において、
前記第１の導電層にスリットを設けることを特徴とする薄膜トランジスタの作製方法。 - 請求項１乃至請求項３のいずれか一において、
レジストマスクの縮小は、アッシング処理、酸素プラズマ処理、またはオゾン水による処理によって行われることを特徴とする薄膜トランジスタの作製方法。 - 半導体層上を覆って第１の絶縁膜と前記第１の絶縁膜上の第１の導電膜を形成し、
前記第１の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを縮小させて第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第１の導電膜をエッチングすることで、第１の導電層を形成し、
前記第２のレジストマスクを除去し、
前記第１の導電層上に第２の絶縁膜と前記第２の絶縁膜上の第２の導電膜を形成し、前記第２の導電膜上に第３のレジストマスクを形成し、
前記第３のレジストマスクを用いて前記第２の導電膜をエッチングすることで、第２の導電層を形成し、
前記第３のレジストマスクを除去し、
前記第１のレジストマスクと前記第３のレジストマスクは、同一のフォトマスクまたは同一形状のフォトマスクにより形成することを特徴とする不揮発性半導体記憶素子の作製方法。 - 請求項５において、
レジストマスクの縮小は、アッシング処理、酸素プラズマ処理、またはオゾン水による処理によって行われることを特徴とする不揮発性半導体記憶素子の作製方法。
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