JPH0613474A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0613474A JPH0613474A JP19290992A JP19290992A JPH0613474A JP H0613474 A JPH0613474 A JP H0613474A JP 19290992 A JP19290992 A JP 19290992A JP 19290992 A JP19290992 A JP 19290992A JP H0613474 A JPH0613474 A JP H0613474A
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Abstract
(57)【要約】
【目的】 層間絶縁膜の平坦化を高精度に且つ制御性良
く行う。 【構成】 ホトマスク７を用いてパターニングしたポジ
型のホトレジスト６をマスクとしてＡｌ配線２をパター
ニングする。そして、このＡｌ配線２による段差を埋め
るようにＯ3 −ＴＥＯＳ膜４を形成した後、このＯ3 −
ＴＥＯＳ膜４の上にネガ型のホトレジスト８を塗布し、
このネガ型のホトレジスト８をやはりホトマスク７を用
いてパターニングする。この後、ホトレジスト８とＯ3
−ＴＥＯＳ膜４とを同時にエッチングし、その際、ホト
レジスト８の膜厚により両者のエッチングレートを制御
して、Ｏ3 −ＴＥＯＳ膜４を高精度に平坦化する。
く行う。 【構成】 ホトマスク７を用いてパターニングしたポジ
型のホトレジスト６をマスクとしてＡｌ配線２をパター
ニングする。そして、このＡｌ配線２による段差を埋め
るようにＯ3 −ＴＥＯＳ膜４を形成した後、このＯ3 −
ＴＥＯＳ膜４の上にネガ型のホトレジスト８を塗布し、
このネガ型のホトレジスト８をやはりホトマスク７を用
いてパターニングする。この後、ホトレジスト８とＯ3
−ＴＥＯＳ膜４とを同時にエッチングし、その際、ホト
レジスト８の膜厚により両者のエッチングレートを制御
して、Ｏ3 −ＴＥＯＳ膜４を高精度に平坦化する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、半導体装置の多層配線化に不可欠な平坦
化技術の改良に関するものである。
に関し、特に、半導体装置の多層配線化に不可欠な平坦
化技術の改良に関するものである。
【０００２】
【従来の技術】ＬＳＩ製造プロセスにおいて、デバイス
の高集積化及び高速化のために、横方向ではスケールダ
ウン、縦方向では多層配線化が進められている。そし
て、これらに伴い、多層化によるパターン段差部での配
線切れ等を低減させる技術、即ち、デバイス表面を平坦
化する技術が重要になっている。
の高集積化及び高速化のために、横方向ではスケールダ
ウン、縦方向では多層配線化が進められている。そし
て、これらに伴い、多層化によるパターン段差部での配
線切れ等を低減させる技術、即ち、デバイス表面を平坦
化する技術が重要になっている。
【０００３】例えば、配線膜による段差を平坦化する方
法として、特開平３−１９４９３２号公報に記載の方法
がある。
法として、特開平３−１９４９３２号公報に記載の方法
がある。
【０００４】この方法では、まず、図２（ａ）に示すよ
うに、Ｓｉ基板１の上にＡｌ配線２をパターニングした
後、全面に、プラズマＣＶＤによるＳｉＯ2 膜３を１０
００Å程度の膜厚に堆積させる。
うに、Ｓｉ基板１の上にＡｌ配線２をパターニングした
後、全面に、プラズマＣＶＤによるＳｉＯ2 膜３を１０
００Å程度の膜厚に堆積させる。
【０００５】次に、図２（ｂ）に示すように、Ｏ3 −Ｔ
ＥＯＳ膜４を、Ａｌ配線２による段差が埋まる程度に厚
く堆積させる。Ｏ3 −ＴＥＯＳ膜４は、ＴＥＯＳ（tetr
aethyl orthosilicate) とＯ3 を反応ガスとする常圧Ｃ
ＶＤを行って堆積させたＳｉＯ2 膜であり、段差被覆性
が非常に良く、多少のオーバーハングの有る段差でも埋
めることができる。
ＥＯＳ膜４を、Ａｌ配線２による段差が埋まる程度に厚
く堆積させる。Ｏ3 −ＴＥＯＳ膜４は、ＴＥＯＳ（tetr
aethyl orthosilicate) とＯ3 を反応ガスとする常圧Ｃ
ＶＤを行って堆積させたＳｉＯ2 膜であり、段差被覆性
が非常に良く、多少のオーバーハングの有る段差でも埋
めることができる。
【０００６】次に、陰極結合方式（カソードカップル）
のエッチング装置を用い、エッチングの速度と再付着
（堆積）の速度とが互いに等しくなるような条件でスパ
ッタエッチングを行うことにより、実質的に、Ｏ3 −Ｔ
ＥＯＳ膜４の凸部のみを水平方向にエッチングして、図
２（ｃ）に示す如く、このＯ3 −ＴＥＯＳ膜４を平坦化
する。
のエッチング装置を用い、エッチングの速度と再付着
（堆積）の速度とが互いに等しくなるような条件でスパ
ッタエッチングを行うことにより、実質的に、Ｏ3 −Ｔ
ＥＯＳ膜４の凸部のみを水平方向にエッチングして、図
２（ｃ）に示す如く、このＯ3 −ＴＥＯＳ膜４を平坦化
する。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た方法では、Ｏ3 −ＴＥＯＳ膜４の凸部のみが水平方向
にエッチングされるような最適な条件を設定することが
非常に難しく、事実上不可能に近かい。このため、実際
にこの方法を実施したとしても、図２（ｄ）に示すよう
に、Ｏ3 −ＴＥＯＳ膜４の表面にはかなりの段差が残
り、それ程良好な平坦性は得られなかった。
た方法では、Ｏ3 −ＴＥＯＳ膜４の凸部のみが水平方向
にエッチングされるような最適な条件を設定することが
非常に難しく、事実上不可能に近かい。このため、実際
にこの方法を実施したとしても、図２（ｄ）に示すよう
に、Ｏ3 −ＴＥＯＳ膜４の表面にはかなりの段差が残
り、それ程良好な平坦性は得られなかった。
【０００８】そこで、本発明の目的は、例えばＯ3 −Ｔ
ＥＯＳ膜のような層間絶縁膜を比較的容易且つ高精度に
平坦化することができる半導体装置の製造方法を提供す
ることである。
ＥＯＳ膜のような層間絶縁膜を比較的容易且つ高精度に
平坦化することができる半導体装置の製造方法を提供す
ることである。
【０００９】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置の製造方法は、半導体基板
の上に形成された被パターニング膜の上の全面に第１の
レジストを形成する工程と、ホトマスクを用いて前記第
１のレジストを露光した後、現像することによってこの
第１のレジストをパターニングする工程と、このパター
ニングされた第１のレジストをマスクとして用い前記被
パターニング膜をパターニングする工程と、前記第１の
レジストを除去する工程と、パターニングされた前記被
パターニング膜を覆い且つこの被パターニング膜のパタ
ーニングにより生じた段差を埋めるように絶縁膜を形成
する工程と、この絶縁膜の上の全面に、前記第１のレジ
ストとは感光性が逆の第２のレジストを形成する工程
と、前記ホトマスクと同一のマスクを同一の位置関係で
用いて前記第２のレジストを露光し、これを現像するこ
とによって、前記第２のレジストを、前記第１のレジス
トとは逆のパターンにパターニングする工程と、このパ
ターニングされた第２のレジストの全部及び少なくとも
この第２のレジストに覆われていない部分の前記絶縁膜
を所定量エッチングする工程とを有する。
ために、本発明の半導体装置の製造方法は、半導体基板
の上に形成された被パターニング膜の上の全面に第１の
レジストを形成する工程と、ホトマスクを用いて前記第
１のレジストを露光した後、現像することによってこの
第１のレジストをパターニングする工程と、このパター
ニングされた第１のレジストをマスクとして用い前記被
パターニング膜をパターニングする工程と、前記第１の
レジストを除去する工程と、パターニングされた前記被
パターニング膜を覆い且つこの被パターニング膜のパタ
ーニングにより生じた段差を埋めるように絶縁膜を形成
する工程と、この絶縁膜の上の全面に、前記第１のレジ
ストとは感光性が逆の第２のレジストを形成する工程
と、前記ホトマスクと同一のマスクを同一の位置関係で
用いて前記第２のレジストを露光し、これを現像するこ
とによって、前記第２のレジストを、前記第１のレジス
トとは逆のパターンにパターニングする工程と、このパ
ターニングされた第２のレジストの全部及び少なくとも
この第２のレジストに覆われていない部分の前記絶縁膜
を所定量エッチングする工程とを有する。
【００１０】また、本発明の好ましい態様による半導体
装置の製造方法は、半導体基板の上に形成された被パタ
ーニング膜の上の全面に第１のレジストを形成する工程
と、ホトマスクを用いて前記第１のレジストを露光した
後、現像することによってこの第１のレジストをパター
ニングする工程と、このパターニングされた第１のレジ
ストをマスクとして用い前記被パターニング膜をパター
ニングする工程と、前記第１のレジストを除去する工程
と、パターニングされた前記被パターニング膜を覆い且
つこの被パターニング膜のパターニングにより生じた段
差を埋めるように絶縁膜を形成する工程と、この絶縁膜
の上の全面に、前記第１のレジストとは感光性が逆の第
２のレジストを形成する工程と、前記ホトマスクと同一
のマスクを同一の位置関係で用いて前記第２のレジスト
を露光し、これを現像することによって、前記第２のレ
ジストを、前記第１のレジストとは逆のパターンにパタ
ーニングする工程と、このパターニングされた第２のレ
ジスト及びこの第２のレジストに覆われていない部分の
前記絶縁膜をエッチングする工程と、前記第２のレジス
トの全部がエッチング除去された後、前記絶縁膜のみを
所定量エッチングする工程とを有する。
装置の製造方法は、半導体基板の上に形成された被パタ
ーニング膜の上の全面に第１のレジストを形成する工程
と、ホトマスクを用いて前記第１のレジストを露光した
後、現像することによってこの第１のレジストをパター
ニングする工程と、このパターニングされた第１のレジ
ストをマスクとして用い前記被パターニング膜をパター
ニングする工程と、前記第１のレジストを除去する工程
と、パターニングされた前記被パターニング膜を覆い且
つこの被パターニング膜のパターニングにより生じた段
差を埋めるように絶縁膜を形成する工程と、この絶縁膜
の上の全面に、前記第１のレジストとは感光性が逆の第
２のレジストを形成する工程と、前記ホトマスクと同一
のマスクを同一の位置関係で用いて前記第２のレジスト
を露光し、これを現像することによって、前記第２のレ
ジストを、前記第１のレジストとは逆のパターンにパタ
ーニングする工程と、このパターニングされた第２のレ
ジスト及びこの第２のレジストに覆われていない部分の
前記絶縁膜をエッチングする工程と、前記第２のレジス
トの全部がエッチング除去された後、前記絶縁膜のみを
所定量エッチングする工程とを有する。
【００１１】この態様において、更に好ましくは、前記
第２のレジスト及びこの第２のレジストに覆われていな
い部分の前記絶縁膜をエッチングする前記工程におい
て、前記第２のレジストの全部がエッチング除去された
ことを検出し、この検出結果に基づいて、前記絶縁膜の
みを所定量エッチングする前記工程に移行する。
第２のレジスト及びこの第２のレジストに覆われていな
い部分の前記絶縁膜をエッチングする前記工程におい
て、前記第２のレジストの全部がエッチング除去された
ことを検出し、この検出結果に基づいて、前記絶縁膜の
みを所定量エッチングする前記工程に移行する。
【００１２】本発明において、好ましくは、前記被パタ
ーニング膜が、配線用の導電膜である。
ーニング膜が、配線用の導電膜である。
【００１３】この場合、更に好ましくは、前記導電膜
が、アルミニウム膜又はアルミニウム系の合金膜であ
る。
が、アルミニウム膜又はアルミニウム系の合金膜であ
る。
【００１４】本発明において、好ましくは、前記第１の
レジストがポジ型レジストであり、前記第２のレジスト
がネガ型レジストである。
レジストがポジ型レジストであり、前記第２のレジスト
がネガ型レジストである。
【００１５】この場合、更に好ましくは、前記ネガ型レ
ジストの形成時の膜厚が１０００ｎｍ以下である。
ジストの形成時の膜厚が１０００ｎｍ以下である。
【００１６】本発明において、好ましくは、前記第２の
レジストの全部及び前記絶縁膜を所定量エッチングした
後、残った前記絶縁膜の上に他の絶縁膜を堆積形成する
工程を更に有する。
レジストの全部及び前記絶縁膜を所定量エッチングした
後、残った前記絶縁膜の上に他の絶縁膜を堆積形成する
工程を更に有する。
【００１７】この場合、更に好ましくは、前記絶縁膜が
Ｏ3 −ＴＥＯＳ膜であり、前記他の絶縁膜がＳｉＯ2 膜
である。
Ｏ3 −ＴＥＯＳ膜であり、前記他の絶縁膜がＳｉＯ2 膜
である。
【００１８】
【作用】本発明の半導体装置の製造方法においては、第
１のレジストと第２のレジストが互いに逆感光性であり
且つこれらの第１及び第２のレジストをパターニングす
る際に同一の露光マスクを同一の位置関係で用いるの
で、第１のレジストをマスクとしてパターニングした被
パターニング膜に対し第２のレジストは丁度反転したパ
ターンになる。
１のレジストと第２のレジストが互いに逆感光性であり
且つこれらの第１及び第２のレジストをパターニングす
る際に同一の露光マスクを同一の位置関係で用いるの
で、第１のレジストをマスクとしてパターニングした被
パターニング膜に対し第２のレジストは丁度反転したパ
ターンになる。
【００１９】従って、この第２のレジストと段差を埋め
るための絶縁膜とを同時にエッチングすると、その絶縁
膜は、パターニングされて残った被パターニング膜の上
の部分、即ち、第２のレジストから露出した凸状の部分
からまずエッチングされ、第２のレジストに覆われた凹
状の部分は、その第２のレジストが完全にエッチング除
去された後にエッチングされる。そして、絶縁膜のこの
２つの部分のエッチング量の差の制御は、例えば、第２
のレジストの膜厚や材質等により比較的容易に行うこと
ができ、この結果、絶縁膜の平坦化を制御性良く且つ高
精度に行うことができる。
るための絶縁膜とを同時にエッチングすると、その絶縁
膜は、パターニングされて残った被パターニング膜の上
の部分、即ち、第２のレジストから露出した凸状の部分
からまずエッチングされ、第２のレジストに覆われた凹
状の部分は、その第２のレジストが完全にエッチング除
去された後にエッチングされる。そして、絶縁膜のこの
２つの部分のエッチング量の差の制御は、例えば、第２
のレジストの膜厚や材質等により比較的容易に行うこと
ができ、この結果、絶縁膜の平坦化を制御性良く且つ高
精度に行うことができる。
【００２０】
【実施例】以下、本発明を一実施例につき図１を参照し
て説明する。なお、この実施例において、図２で説明し
た従来例と対応する部分には同一の符号を付す。
て説明する。なお、この実施例において、図２で説明し
た従来例と対応する部分には同一の符号を付す。
【００２１】本実施例では、まず、図１（ａ）に示すよ
うに、Ｓｉ基板１の上の全面にＡｌ膜５を形成し、更
に、このＡｌ膜５の上の全面にポジ型のホトレジスト６
を塗布する。そして、ホトマスク７を用いた露光及び現
像を行ってホトレジスト６を所定のパターンに加工す
る。
うに、Ｓｉ基板１の上の全面にＡｌ膜５を形成し、更
に、このＡｌ膜５の上の全面にポジ型のホトレジスト６
を塗布する。そして、ホトマスク７を用いた露光及び現
像を行ってホトレジスト６を所定のパターンに加工す
る。
【００２２】次に、図１（ｂ）に示すように、このホト
レジスト６をマスクとしてＡｌ膜５をドライエッチング
し、所定のパターンのＡｌ配線２を形成する。そして、
まず、プラズマＣＶＤにより、ＳｉＯ2 膜３を１０００
Å程度の膜厚に堆積させ、これらのＡｌ配線２を覆う。
そして、次に、Ｏ3 −ＴＥＯＳ膜４を、Ａｌ配線２及び
ＳｉＯ2 膜３による段差が充分に埋まる程度に厚く堆積
させる。
レジスト６をマスクとしてＡｌ膜５をドライエッチング
し、所定のパターンのＡｌ配線２を形成する。そして、
まず、プラズマＣＶＤにより、ＳｉＯ2 膜３を１０００
Å程度の膜厚に堆積させ、これらのＡｌ配線２を覆う。
そして、次に、Ｏ3 −ＴＥＯＳ膜４を、Ａｌ配線２及び
ＳｉＯ2 膜３による段差が充分に埋まる程度に厚く堆積
させる。
【００２３】次に、図１（ｃ）に示すように、このＯ3
−ＴＥＯＳ膜４の上に、回転塗布法により、厚さが５０
００Å程度のネガ型のホトレジスト８を形成する。そし
て、上述のポジ型のホトレジスト６をパターニングする
ために用いたホトマスク７を再び同じ位置関係で用い
て、このネガ型のホトレジスト８の露光を行った後、現
像を行い、このホトレジスト８をパターニングする。こ
の結果、ホトレジスト８は、Ａｌ配線２のパターンに対
して丁度反転したパターンとなり、Ａｌ配線２の上のＯ
3 −ＴＥＯＳ膜４が盛り上がった凸状の部分に開口部９
が形成される。
−ＴＥＯＳ膜４の上に、回転塗布法により、厚さが５０
００Å程度のネガ型のホトレジスト８を形成する。そし
て、上述のポジ型のホトレジスト６をパターニングする
ために用いたホトマスク７を再び同じ位置関係で用い
て、このネガ型のホトレジスト８の露光を行った後、現
像を行い、このホトレジスト８をパターニングする。こ
の結果、ホトレジスト８は、Ａｌ配線２のパターンに対
して丁度反転したパターンとなり、Ａｌ配線２の上のＯ
3 −ＴＥＯＳ膜４が盛り上がった凸状の部分に開口部９
が形成される。
【００２４】次に、平行平板型のプラズマエッチング装
置を用い、図１（ｄ）に示すように、ホトレジスト８と
Ｏ3 −ＴＥＯＳ膜４との全面をドライエッチングする。
置を用い、図１（ｄ）に示すように、ホトレジスト８と
Ｏ3 −ＴＥＯＳ膜４との全面をドライエッチングする。
【００２５】本実施例では、このドライエッチングを、
ホトレジスト８を完全にエッチングするまでの第１段階
と、その後、Ｏ3 −ＴＥＯＳ膜４の全面をエッチングす
る第２段階との２段階の工程で行っている。
ホトレジスト８を完全にエッチングするまでの第１段階
と、その後、Ｏ3 −ＴＥＯＳ膜４の全面をエッチングす
る第２段階との２段階の工程で行っている。
【００２６】このうち、第１段階のエッチングは、例え
ばＯ2 とＣＦ4 の混合ガスを用い、０．８Ｔｏｒｒのエ
ッチング圧力及び２００Ｗの高周波パワーで行う。この
時、混合ガスの混合比は、Ｏ2 をＣＦ4 よりも多くす
る。
ばＯ2 とＣＦ4 の混合ガスを用い、０．８Ｔｏｒｒのエ
ッチング圧力及び２００Ｗの高周波パワーで行う。この
時、混合ガスの混合比は、Ｏ2 をＣＦ4 よりも多くす
る。
【００２７】この第１段階のエッチングにより、ホトレ
ジスト８と、Ｏ3 −ＴＥＯＳ膜４のうちでこのホトレジ
スト８の開口部９から露出した部分、即ち、Ａｌ配線２
の上の盛り上がった凸状の部分とが同時にエッチングさ
れる。この結果、ホトレジスト８が後退すると同時に、
その開口部を通じてＯ3 −ＴＥＯＳ膜４の等方性エッチ
ングが行われ、図示の如く、ホトレジスト８の初期の開
口部９よりも広い範囲でＯ3 −ＴＥＯＳ膜４の凸状の段
差部がエッチングされる。
ジスト８と、Ｏ3 −ＴＥＯＳ膜４のうちでこのホトレジ
スト８の開口部９から露出した部分、即ち、Ａｌ配線２
の上の盛り上がった凸状の部分とが同時にエッチングさ
れる。この結果、ホトレジスト８が後退すると同時に、
その開口部を通じてＯ3 −ＴＥＯＳ膜４の等方性エッチ
ングが行われ、図示の如く、ホトレジスト８の初期の開
口部９よりも広い範囲でＯ3 −ＴＥＯＳ膜４の凸状の段
差部がエッチングされる。
【００２８】この第１段階のエッチングの終点は、ホト
レジスト８が完全に除去された時点であり、例えば、波
長４５１ｎｍのＣＯの発光スペクトルを測定することに
よって検出する。
レジスト８が完全に除去された時点であり、例えば、波
長４５１ｎｍのＣＯの発光スペクトルを測定することに
よって検出する。
【００２９】そして、ホトレジスト８が完全に除去され
たことが検出されると、第２段階のエッチングに移行す
る。この第２段階のエッチングは、例えばＣＦ4 やＣ2
Ｆ6等のフルオロカーボン系ガスを単独で使用するか、
或いは、そのガスにＯ2 を添加した混合ガスを用い、
０．５Ｔｏｒｒのエッチング圧力及び１００〜１５０Ｗ
の高周波パワーで行う。この第２段階のエッチングで
は、第１段階のエッチングで残ったＯ3 −ＴＥＯＳ膜４
の突起部が重点的にエッチングされ、全体的に滑らかな
表面が得られる。
たことが検出されると、第２段階のエッチングに移行す
る。この第２段階のエッチングは、例えばＣＦ4 やＣ2
Ｆ6等のフルオロカーボン系ガスを単独で使用するか、
或いは、そのガスにＯ2 を添加した混合ガスを用い、
０．５Ｔｏｒｒのエッチング圧力及び１００〜１５０Ｗ
の高周波パワーで行う。この第２段階のエッチングで
は、第１段階のエッチングで残ったＯ3 −ＴＥＯＳ膜４
の突起部が重点的にエッチングされ、全体的に滑らかな
表面が得られる。
【００３０】以上の工程により、図１（ｅ）に示す如
く、Ｏ3 −ＴＥＯＳ膜４が全体的に滑らかに平坦化さ
れ、既述した従来の方法に比べて格段に平坦度の良いＯ
3 −ＴＥＯＳ膜４が得られる。
く、Ｏ3 −ＴＥＯＳ膜４が全体的に滑らかに平坦化さ
れ、既述した従来の方法に比べて格段に平坦度の良いＯ
3 −ＴＥＯＳ膜４が得られる。
【００３１】なお、図１（ｆ）に示すように、以上の工
程の後、Ｏ3 −ＴＥＯＳ膜４の上に、更に別のＳｉＯ2
膜１０をプラズマＣＶＤで形成すると、ほぼ完全に平坦
化された層間絶縁膜を得ることができる。
程の後、Ｏ3 −ＴＥＯＳ膜４の上に、更に別のＳｉＯ2
膜１０をプラズマＣＶＤで形成すると、ほぼ完全に平坦
化された層間絶縁膜を得ることができる。
【００３２】以上、本発明を一実施例につき説明した
が、本発明は上述の実施例に限定されるものではない。
が、本発明は上述の実施例に限定されるものではない。
【００３３】例えば、上述の実施例においては、ネガ型
のホトレジスト８を完全に除去するまでの第１段階のド
ライエッチング工程と、このネガ型のホトレジスト８が
完全に除去された後、Ｏ3 −ＴＥＯＳ膜４のみを全面エ
ッチングする第２段階のドライエッチング工程との２段
階のドライエッチングを行って、Ｏ3 −ＴＥＯＳ膜４の
平坦性を高めるようにしたが、条件によっては、これら
の工程を連続した１つの工程で行うことが可能である。
また、第１段階のエッチングから第２段階のエッチング
への移行は、ＣＯの発光スペクトル測定等の検出を行う
ことなく、実験的又は経験的に得られたエッチング時間
等に基づいて行うように構成しても良い。
のホトレジスト８を完全に除去するまでの第１段階のド
ライエッチング工程と、このネガ型のホトレジスト８が
完全に除去された後、Ｏ3 −ＴＥＯＳ膜４のみを全面エ
ッチングする第２段階のドライエッチング工程との２段
階のドライエッチングを行って、Ｏ3 −ＴＥＯＳ膜４の
平坦性を高めるようにしたが、条件によっては、これら
の工程を連続した１つの工程で行うことが可能である。
また、第１段階のエッチングから第２段階のエッチング
への移行は、ＣＯの発光スペクトル測定等の検出を行う
ことなく、実験的又は経験的に得られたエッチング時間
等に基づいて行うように構成しても良い。
【００３４】また、上述の実施例で用いたホトレジスト
６と８の感光性の関係は逆でも良く、まず、ネガ型のレ
ジストを用いてＡｌ配線２をパターニングし、次に、ポ
ジ型のレジストを用いてＯ3 −ＴＥＯＳ膜４のエッチン
グ制御を行っても良い。但し、その場合には、当然、使
用するホトマスクの遮光パターンが上述の実施例とは逆
になる。
６と８の感光性の関係は逆でも良く、まず、ネガ型のレ
ジストを用いてＡｌ配線２をパターニングし、次に、ポ
ジ型のレジストを用いてＯ3 −ＴＥＯＳ膜４のエッチン
グ制御を行っても良い。但し、その場合には、当然、使
用するホトマスクの遮光パターンが上述の実施例とは逆
になる。
【００３５】また、Ｏ3 −ＴＥＯＳ膜４と同時にエッチ
ングするネガ型のホトレジスト８の形成時の膜厚は、そ
のホトレジスト８の材質やエッチング条件等にもよる
が、通常、１０００ｎｍ以下であれば充分に本発明の効
果を奏する。
ングするネガ型のホトレジスト８の形成時の膜厚は、そ
のホトレジスト８の材質やエッチング条件等にもよる
が、通常、１０００ｎｍ以下であれば充分に本発明の効
果を奏する。
【００３６】更に、本発明は、配線形成の場合に限ら
ず、種々の被パターニング膜の段差を平坦化する場合に
適用が可能であり、また、層間絶縁膜として、Ｏ3 −Ｔ
ＥＯＳ膜４の代わりにＳＯＧ膜等の他の絶縁膜を用いた
場合でも同様に適用が可能である。
ず、種々の被パターニング膜の段差を平坦化する場合に
適用が可能であり、また、層間絶縁膜として、Ｏ3 −Ｔ
ＥＯＳ膜４の代わりにＳＯＧ膜等の他の絶縁膜を用いた
場合でも同様に適用が可能である。
【００３７】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、互いに感光性が逆の２種のレジストを同一のホトマ
スクを用いてパターニングすることにより、段差を有す
る被パターニング膜と丁度逆のパターンのレジストを、
段差を埋めるための絶縁膜の上に形成し、この絶縁膜上
のレジストと絶縁膜とを同時にエッチングして、絶縁膜
の平坦化を行っている。
ば、互いに感光性が逆の２種のレジストを同一のホトマ
スクを用いてパターニングすることにより、段差を有す
る被パターニング膜と丁度逆のパターンのレジストを、
段差を埋めるための絶縁膜の上に形成し、この絶縁膜上
のレジストと絶縁膜とを同時にエッチングして、絶縁膜
の平坦化を行っている。
【００３８】即ち、絶縁膜上に形成するレジストは、そ
の絶縁膜の表面段差の原因となる被パターニング膜を形
成した時に使用したホトマスクと同一のホトマスクを同
一の位置関係で用いて形成するので、このレジストを、
絶縁膜の表面段差に自己整合的に正確に対応したパター
ンに形成することができる。
の絶縁膜の表面段差の原因となる被パターニング膜を形
成した時に使用したホトマスクと同一のホトマスクを同
一の位置関係で用いて形成するので、このレジストを、
絶縁膜の表面段差に自己整合的に正確に対応したパター
ンに形成することができる。
【００３９】そして、この絶縁膜上に形成するレジスト
の膜厚や材質等により絶縁膜のエッチング量をかなり精
度良く制御することができるので、高精度に平坦化され
た層間絶縁膜を比較的容易且つ効率的に得ることができ
る。
の膜厚や材質等により絶縁膜のエッチング量をかなり精
度良く制御することができるので、高精度に平坦化され
た層間絶縁膜を比較的容易且つ効率的に得ることができ
る。
【図１】本発明の一実施例による半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図２】従来の半導体装置の製造方法を示す断面図であ
る。
る。
２ Ａｌ配線 ４ Ｏ3 −ＴＥＯＳ膜 ６ ホトレジスト ７ ホトマスク ８ ホトレジスト
Claims (9)
- 【請求項１】 半導体基板の上に形成された被パターニ
ング膜の上の全面に第１のレジストを形成する工程と、 ホトマスクを用いて前記第１のレジストを露光した後、
現像することによってこの第１のレジストをパターニン
グする工程と、 このパターニングされた第１のレジストをマスクとして
用い前記被パターニング膜をパターニングする工程と、 前記第１のレジストを除去する工程と、 パターニングされた前記被パターニング膜を覆い且つこ
の被パターニング膜のパターニングにより生じた段差を
埋めるように絶縁膜を形成する工程と、 この絶縁膜の上の全面に、前記第１のレジストとは感光
性が逆の第２のレジストを形成する工程と、 前記ホトマスクと同一のマスクを同一の位置関係で用い
て前記第２のレジストを露光し、これを現像することに
よって、前記第２のレジストを、前記第１のレジストと
は逆のパターンにパターニングする工程と、 このパターニングされた第２のレジストの全部及び少な
くともこの第２のレジストに覆われていない部分の前記
絶縁膜を所定量エッチングする工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板の上に形成された被パターニ
ング膜の上の全面に第１のレジストを形成する工程と、 ホトマスクを用いて前記第１のレジストを露光した後、
現像することによってこの第１のレジストをパターニン
グする工程と、 このパターニングされた第１のレジストをマスクとして
用い前記被パターニング膜をパターニングする工程と、 前記第１のレジストを除去する工程と、 パターニングされた前記被パターニング膜を覆い且つこ
の被パターニング膜のパターニングにより生じた段差を
埋めるように絶縁膜を形成する工程と、 この絶縁膜の上の全面に、前記第１のレジストとは感光
性が逆の第２のレジストを形成する工程と、 前記ホトマスクと同一のマスクを同一の位置関係で用い
て前記第２のレジストを露光し、これを現像することに
よって、前記第２のレジストを、前記第１のレジストと
は逆のパターンにパターニングする工程と、 このパターニングされた第２のレジスト及びこの第２の
レジストに覆われていない部分の前記絶縁膜をエッチン
グする工程と、 前記第２のレジストの全部がエッチング除去された後、
前記絶縁膜のみを所定量エッチングする工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記第２のレジスト及びこの第２のレジ
ストに覆われていない部分の前記絶縁膜をエッチングす
る前記工程において、前記第２のレジストの全部がエッ
チング除去されたことを検出し、この検出結果に基づい
て、前記絶縁膜のみを所定量エッチングする前記工程に
移行することを特徴とする請求項２に記載の半導体装置
の製造方法。 - 【請求項４】 前記被パターニング膜が、配線用の導電
膜であることを特徴とする請求項１〜３の何れか１項に
記載の半導体装置の製造方法。 - 【請求項５】 前記導電膜が、アルミニウム膜又はアル
ミニウム系の合金膜であることを特徴とする請求項４に
記載の半導体装置の製造方法。 - 【請求項６】 前記第１のレジストがポジ型レジストで
あり、前記第２のレジストがネガ型レジストであること
を特徴とする請求項１〜５の何れか１項に記載の半導体
装置の製造方法。 - 【請求項７】 前記ネガ型レジストの形成時の膜厚が１
０００ｎｍ以下であることを特徴とする請求項６に記載
の半導体装置の製造方法。 - 【請求項８】 前記第２のレジストの全部及び前記絶縁
膜を所定量エッチングした後、残った前記絶縁膜の上に
他の絶縁膜を堆積形成する工程を更に有することを特徴
とする請求項１〜７の何れか１項に記載の半導体装置の
製造方法。 - 【請求項９】 前記絶縁膜がＯ3 −ＴＥＯＳ膜であり、
前記他の絶縁膜がＳｉＯ2 膜であることを特徴とする請
求項８に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19290992A JPH0613474A (ja) | 1992-06-26 | 1992-06-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19290992A JPH0613474A (ja) | 1992-06-26 | 1992-06-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613474A true JPH0613474A (ja) | 1994-01-21 |
Family
ID=16299000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19290992A Withdrawn JPH0613474A (ja) | 1992-06-26 | 1992-06-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613474A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010278320A (ja) * | 2009-05-29 | 2010-12-09 | Semiconductor Energy Lab Co Ltd | パターン形成方法、薄膜トランジスタ及びその作製方法 |
-
1992
- 1992-06-26 JP JP19290992A patent/JPH0613474A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010278320A (ja) * | 2009-05-29 | 2010-12-09 | Semiconductor Energy Lab Co Ltd | パターン形成方法、薄膜トランジスタ及びその作製方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |