JP3200009B2 - 読出電圧と書込電圧とが異なる強誘電性メモリ感知方法 - Google Patents
読出電圧と書込電圧とが異なる強誘電性メモリ感知方法Info
- Publication number
- JP3200009B2 JP3200009B2 JP07659496A JP7659496A JP3200009B2 JP 3200009 B2 JP3200009 B2 JP 3200009B2 JP 07659496 A JP07659496 A JP 07659496A JP 7659496 A JP7659496 A JP 7659496A JP 3200009 B2 JP3200009 B2 JP 3200009B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- charge
- ferroelectric
- pulse
- ferroelectric memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、広くは、強誘電性
メモリ・セルに関する。更に詳細には、本発明は、保持
性能、すなわち、メモリ・セルが時間経過と共に用いら
れた場合のデータを保持能力が改善されるような強誘電
性メモリ及び関連する装置の動作方法に関する。
メモリ・セルに関する。更に詳細には、本発明は、保持
性能、すなわち、メモリ・セルが時間経過と共に用いら
れた場合のデータを保持能力が改善されるような強誘電
性メモリ及び関連する装置の動作方法に関する。
【０００２】
【従来の技術】図１には、２トランジスタ２コンデンサ
（２Ｔ−２Ｃ）型の強誘電性メモリ・セル１０が示され
ている。強誘電性メモリ・セル１０は、２つの強誘電性
コンデンサ１６、１８にそれぞれ結合された２つのＭＯ
Ｓトランジスタ１２、１４を含む。メモリ・セル１０の
データ状態は、以下で更に詳細に説明するように、強誘
電性コンデンサ１６、１８の反対の分極状態によって決
定される。１のデータ状態は、強誘電性コンデンサ１６
における「アップ」の分極状態と強誘電性コンデンサ１
８における「ダウン」の分極状態とによって表され、他
方で、０（ゼロ）のデータ状態は、強誘電性コンデンサ
１６における「ダウン」の分極状態と強誘電性コンデン
サ１８における「アップ」の分極状態とによって表され
る。メモリ・セルのデータ状態とそのメモリ・セルの中
の強誘電性コンデンサの分極との間の相関関係は、任意
であり、変更することができる。しかし、有効なデータ
状態のためには、コンデンサ１６、１８は、反対の分極
方向を有していなければならない。
（２Ｔ−２Ｃ）型の強誘電性メモリ・セル１０が示され
ている。強誘電性メモリ・セル１０は、２つの強誘電性
コンデンサ１６、１８にそれぞれ結合された２つのＭＯ
Ｓトランジスタ１２、１４を含む。メモリ・セル１０の
データ状態は、以下で更に詳細に説明するように、強誘
電性コンデンサ１６、１８の反対の分極状態によって決
定される。１のデータ状態は、強誘電性コンデンサ１６
における「アップ」の分極状態と強誘電性コンデンサ１
８における「ダウン」の分極状態とによって表され、他
方で、０（ゼロ）のデータ状態は、強誘電性コンデンサ
１６における「ダウン」の分極状態と強誘電性コンデン
サ１８における「アップ」の分極状態とによって表され
る。メモリ・セルのデータ状態とそのメモリ・セルの中
の強誘電性コンデンサの分極との間の相関関係は、任意
であり、変更することができる。しかし、有効なデータ
状態のためには、コンデンサ１６、１８は、反対の分極
方向を有していなければならない。
【０００３】アクセス・トランジスタ１２、１４のゲー
ト電極はワード線２０に結合されており、ワード線２０
は、また、セル・アレーのローにおける他の強誘電性メ
モリ・セル（図１には示されず）に結合されている。ワ
ード線２０は、アクセス・トランジスタ１２、１４を選
択的に付勢し、強誘電性コンデンサ１６、１８をビット
線２４と反転ビット線２６とから構成される差動ビット
線に結合する。ビット線２４と反転ビット線２６とは、
また、セル・アレーのコラムにおける他の強誘電性メモ
リ・セル（図１には示されず）に結合される。ビット線
２４と反転ビット線２６とは、強誘電性コンデンサ１
６、１８をポーリング（電圧パルス化）することによっ
て生じる電荷を受け取り、これは後に、通常は５ボルト
（Ｖ）とグランドとである完全な論理電圧差動信号にな
る。強誘電性コンデンサ１６、１８は、また、アクティ
ブなプレート線２２に結合されており、これは、セル・
アレーのローにおける他の強誘電性メモリ・セル（やは
り、図１には示されず）に結合される。
ト電極はワード線２０に結合されており、ワード線２０
は、また、セル・アレーのローにおける他の強誘電性メ
モリ・セル（図１には示されず）に結合されている。ワ
ード線２０は、アクセス・トランジスタ１２、１４を選
択的に付勢し、強誘電性コンデンサ１６、１８をビット
線２４と反転ビット線２６とから構成される差動ビット
線に結合する。ビット線２４と反転ビット線２６とは、
また、セル・アレーのコラムにおける他の強誘電性メモ
リ・セル（図１には示されず）に結合される。ビット線
２４と反転ビット線２６とは、強誘電性コンデンサ１
６、１８をポーリング（電圧パルス化）することによっ
て生じる電荷を受け取り、これは後に、通常は５ボルト
（Ｖ）とグランドとである完全な論理電圧差動信号にな
る。強誘電性コンデンサ１６、１８は、また、アクティ
ブなプレート線２２に結合されており、これは、セル・
アレーのローにおける他の強誘電性メモリ・セル（やは
り、図１には示されず）に結合される。
【０００４】メモリ・セル１０における強誘電性コンデ
ンサ１６又は１８のような強誘電性コンデンサの動作
が、一連のヒステリシス・ループ図２８Ａ〜Ｄと対応す
る電圧波形図３８Ａ〜Ｄとによって、図２から図５に図
解されている。ヒステリシス・ループ図２８Ａ〜Ｄは、
強誘電性コンデンサの電気的性能を示しており、ｘ軸は
コンデンサの両端に印加される電圧を表し、ｙ軸は印加
された電圧に応答して強誘電性コンデンサによって生じ
る電荷を表す。対応する波形図３８Ａ〜Ｄは、強誘電性
コンデンサの完全な電気的行動を図解する既知のシーケ
ンスにおいて、強誘電性コンデンサの両端に印加され
た、一連の２つの正の電圧パルスと２つの負の電圧パル
スとである。
ンサ１６又は１８のような強誘電性コンデンサの動作
が、一連のヒステリシス・ループ図２８Ａ〜Ｄと対応す
る電圧波形図３８Ａ〜Ｄとによって、図２から図５に図
解されている。ヒステリシス・ループ図２８Ａ〜Ｄは、
強誘電性コンデンサの電気的性能を示しており、ｘ軸は
コンデンサの両端に印加される電圧を表し、ｙ軸は印加
された電圧に応答して強誘電性コンデンサによって生じ
る電荷を表す。対応する波形図３８Ａ〜Ｄは、強誘電性
コンデンサの完全な電気的行動を図解する既知のシーケ
ンスにおいて、強誘電性コンデンサの両端に印加され
た、一連の２つの正の電圧パルスと２つの負の電圧パル
スとである。
【０００５】図２のヒステリシス・ループ図２８Ａは、
ヒステリシス・ループ３０と当初の動作点３２とを含
む。動作点３２は、慣習的に、アップの分極状態を有
し、その両端には電圧が印加されていない強誘電性コン
デンサを表す。当初の動作点３２は、コンデンサの両端
に負の電圧を先に印加して除去することによって達成さ
れる。強誘電性コンデンサの動作点は、正の電圧パルス
の印加の際に、動作点３２から動作点３４に移動する。
動作点３４は、完全に飽和した強誘電性コンデンサの動
作状態を表しており、すなわち、印加電圧を更に増加さ
せても、生じる余分の電荷の量は測定できるほどではな
い。動作点３２から動作点３４への移動によって生じる
電荷の量（ｙ軸の値の差）は、Ｐで示される。Ｐの電荷
は「切り換えられた電荷」と称されるが、これは、外部
電圧パルスの印加が、この強誘電性コンデンサの分極状
態を切り換えるからである。波形図３８Ａの第１の正の
パルスの前縁もまた、Ｐとラベル付けされる。いった
ん、正のＰのパルスが除去されると、動作点は、ヒステ
リシス・ループ３０に沿って、動作点３４から動作点３
６に移動する。動作点３４から動作点３６への移動によ
って生じる電荷量は、Ｐａ（Ｐの後（ａｆｔｅｒ）の意
味）で示される。このＰａの電荷は「線形電荷」と称さ
れるが、これは、外部電圧パルスの除去によっては強誘
電性コンデンサの分極状態は切り換わらず、強誘電性コ
ンデンサが生じる電荷は印加された電圧に対してほぼ線
形であるからである。
ヒステリシス・ループ３０と当初の動作点３２とを含
む。動作点３２は、慣習的に、アップの分極状態を有
し、その両端には電圧が印加されていない強誘電性コン
デンサを表す。当初の動作点３２は、コンデンサの両端
に負の電圧を先に印加して除去することによって達成さ
れる。強誘電性コンデンサの動作点は、正の電圧パルス
の印加の際に、動作点３２から動作点３４に移動する。
動作点３４は、完全に飽和した強誘電性コンデンサの動
作状態を表しており、すなわち、印加電圧を更に増加さ
せても、生じる余分の電荷の量は測定できるほどではな
い。動作点３２から動作点３４への移動によって生じる
電荷の量（ｙ軸の値の差）は、Ｐで示される。Ｐの電荷
は「切り換えられた電荷」と称されるが、これは、外部
電圧パルスの印加が、この強誘電性コンデンサの分極状
態を切り換えるからである。波形図３８Ａの第１の正の
パルスの前縁もまた、Ｐとラベル付けされる。いった
ん、正のＰのパルスが除去されると、動作点は、ヒステ
リシス・ループ３０に沿って、動作点３４から動作点３
６に移動する。動作点３４から動作点３６への移動によ
って生じる電荷量は、Ｐａ（Ｐの後（ａｆｔｅｒ）の意
味）で示される。このＰａの電荷は「線形電荷」と称さ
れるが、これは、外部電圧パルスの除去によっては強誘
電性コンデンサの分極状態は切り換わらず、強誘電性コ
ンデンサが生じる電荷は印加された電圧に対してほぼ線
形であるからである。
【０００６】図３のヒステリシス・ループ図２８Ｂは、
ヒステリシス・ループ３０と当初の動作点３６とを含
む。動作点３６は、慣習的に、ダウンの分極状態を有
し、その両端には電圧が印加されていない強誘電性コン
デンサを表す。強誘電性コンデンサの動作点は、第２の
正の電圧パルスの印加の際に、動作点３６から動作点３
４に移動する。動作点３６から動作点３４への移動によ
って生じる電荷の量は、Ｕで示され、これは、線形電荷
である。波形図３８Ｂの第２の正のパルスの前縁もま
た、Ｕとしてラベル付けされる。いったん、正のＵのパ
ルスが除去されると、動作点は、ヒステリシス・ループ
３０に沿って、動作点３４から動作点３６に戻る。動作
点３４から動作点３６への移動によって生じる電荷量
は、Ｕａ（Ｕの後（ａｆｔｅｒ）の意味）で示され、Ｕ
とＰａとの電荷成分とほぼ等しい。
ヒステリシス・ループ３０と当初の動作点３６とを含
む。動作点３６は、慣習的に、ダウンの分極状態を有
し、その両端には電圧が印加されていない強誘電性コン
デンサを表す。強誘電性コンデンサの動作点は、第２の
正の電圧パルスの印加の際に、動作点３６から動作点３
４に移動する。動作点３６から動作点３４への移動によ
って生じる電荷の量は、Ｕで示され、これは、線形電荷
である。波形図３８Ｂの第２の正のパルスの前縁もま
た、Ｕとしてラベル付けされる。いったん、正のＵのパ
ルスが除去されると、動作点は、ヒステリシス・ループ
３０に沿って、動作点３４から動作点３６に戻る。動作
点３４から動作点３６への移動によって生じる電荷量
は、Ｕａ（Ｕの後（ａｆｔｅｒ）の意味）で示され、Ｕ
とＰａとの電荷成分とほぼ等しい。
【０００７】図４のヒステリシス・ループ図２８Ｃは、
ヒステリシス・ループ３０と当初の動作点３６とを含
む。強誘電性コンデンサの動作点は、第１の負の電圧パ
ルスの印加の際に、動作点３６から動作点４０に移動す
る。動作点３６から動作点４０への移動によって生じる
電荷の量は、Ｎで示され、これは、切り換えられた電荷
である。波形図３８Ｃの第１の負のパルスの前縁もま
た、Ｎとラベル付けされる。いったん、負のＮのパルス
が除去されると、動作点は、ヒステリシス・ループ３０
に沿って、動作点４０から動作点３２に戻る。動作点４
０から動作点３２への移動によって生じる電荷量は、Ｎ
ａ（Ｎの後（ａｆｔｅｒ）の意味）で示される。
ヒステリシス・ループ３０と当初の動作点３６とを含
む。強誘電性コンデンサの動作点は、第１の負の電圧パ
ルスの印加の際に、動作点３６から動作点４０に移動す
る。動作点３６から動作点４０への移動によって生じる
電荷の量は、Ｎで示され、これは、切り換えられた電荷
である。波形図３８Ｃの第１の負のパルスの前縁もま
た、Ｎとラベル付けされる。いったん、負のＮのパルス
が除去されると、動作点は、ヒステリシス・ループ３０
に沿って、動作点４０から動作点３２に戻る。動作点４
０から動作点３２への移動によって生じる電荷量は、Ｎ
ａ（Ｎの後（ａｆｔｅｒ）の意味）で示される。
【０００８】図５のヒステリシス・ループ図２８Ｄは、
ヒステリシス・ループ３０と当初の動作点３２とを含
む。強誘電性コンデンサの動作点は、第２の負の電圧パ
ルスの印加の際に、動作点３２から動作点４０に移動す
る。動作点３２から動作点４０への移動によって生じる
電荷の量は、Ｄで示され、これは、線形電荷である。波
形図３８Ｄの第２の負のパルスの前縁もまた、Ｄとラベ
ル付けされる。いったん、負のＤのパルスが除去される
と、動作点は、ヒステリシス・ループ３０に沿って、動
作点４０から動作点３２に戻る。動作点４０から動作点
３２への移動によって生じる電荷量は、Ｄａ（Ｄの後
（ａｆｔｅｒ）の意味）で示さ、Ｄ及びＮａの電荷成分
にほぼ等しい。
ヒステリシス・ループ３０と当初の動作点３２とを含
む。強誘電性コンデンサの動作点は、第２の負の電圧パ
ルスの印加の際に、動作点３２から動作点４０に移動す
る。動作点３２から動作点４０への移動によって生じる
電荷の量は、Ｄで示され、これは、線形電荷である。波
形図３８Ｄの第２の負のパルスの前縁もまた、Ｄとラベ
ル付けされる。いったん、負のＤのパルスが除去される
と、動作点は、ヒステリシス・ループ３０に沿って、動
作点４０から動作点３２に戻る。動作点４０から動作点
３２への移動によって生じる電荷量は、Ｄａ（Ｄの後
（ａｆｔｅｒ）の意味）で示さ、Ｄ及びＮａの電荷成分
にほぼ等しい。
【０００９】再び図６を参照すると、強誘電性物質又は
コンデンサは、ヒステリシス・ループ３０の動作点３
４、４０において、「完全に飽和」しているといわれ
る。飽和点における対応する外部的に印加された電圧
は、飽和電圧を表すＶsat として定義される。飽和電圧
を超えて外部電圧を印加すると、その結果として、ヒス
テリシス・ループ３３Ａ、３３Ｂの拡張が生じ、そこで
は、印加された電圧に応答して切り換わる強誘電性の
「領域」はますます少なくなる。「部分的に飽和した」
強誘電性物質又はコンデンサは、飽和電圧よりも小さい
外部的に印加された電圧に応答して生じるサブループ３
５として示されている。完全な飽和と部分的な飽和との
判別を認識する他の方法は、部分的に飽和した強誘電性
物質はサブループの上に重なるが、他方で、完全に飽和
した強誘電性物質は図６に示されているようなヒステリ
シス・ループ３０などの完全に拡張されたヒステリシス
・ループ上に重なる。強誘電性コンデンサに用いられる
典型的な強誘電性の誘電性物質は、鉛ジルコン酸塩チタ
ン酸塩（ＰＺＴ）である。ＰＺＴの物質が用いられてい
る場合には、飽和電圧Ｖsat は、約５ボルト（Ｖ）であ
る。完全な飽和のためには、約６から７ボルト（Ｖ）の
外部的に印加された電圧パルスが用いられる。これによ
って、この物質における仮想的にすべての強誘電性の領
域が切り換わり、動作点はヒステリシス・ループ３０の
セクション３３Ａと３３Ｂとに沿った位置にあることが
保証される。電圧が飽和電圧よりも低いサブループうえ
での動作である部分的な飽和のためには、約４ボルト
（Ｖ）の電圧パルスが用いられる。４ボルトのパルスに
よって、強誘電性物質が完全には飽和されていない間
に、従来型のメモリ感知回路によって検出されるのに十
分な量の電荷が生じる。
コンデンサは、ヒステリシス・ループ３０の動作点３
４、４０において、「完全に飽和」しているといわれ
る。飽和点における対応する外部的に印加された電圧
は、飽和電圧を表すＶsat として定義される。飽和電圧
を超えて外部電圧を印加すると、その結果として、ヒス
テリシス・ループ３３Ａ、３３Ｂの拡張が生じ、そこで
は、印加された電圧に応答して切り換わる強誘電性の
「領域」はますます少なくなる。「部分的に飽和した」
強誘電性物質又はコンデンサは、飽和電圧よりも小さい
外部的に印加された電圧に応答して生じるサブループ３
５として示されている。完全な飽和と部分的な飽和との
判別を認識する他の方法は、部分的に飽和した強誘電性
物質はサブループの上に重なるが、他方で、完全に飽和
した強誘電性物質は図６に示されているようなヒステリ
シス・ループ３０などの完全に拡張されたヒステリシス
・ループ上に重なる。強誘電性コンデンサに用いられる
典型的な強誘電性の誘電性物質は、鉛ジルコン酸塩チタ
ン酸塩（ＰＺＴ）である。ＰＺＴの物質が用いられてい
る場合には、飽和電圧Ｖsat は、約５ボルト（Ｖ）であ
る。完全な飽和のためには、約６から７ボルト（Ｖ）の
外部的に印加された電圧パルスが用いられる。これによ
って、この物質における仮想的にすべての強誘電性の領
域が切り換わり、動作点はヒステリシス・ループ３０の
セクション３３Ａと３３Ｂとに沿った位置にあることが
保証される。電圧が飽和電圧よりも低いサブループうえ
での動作である部分的な飽和のためには、約４ボルト
（Ｖ）の電圧パルスが用いられる。４ボルトのパルスに
よって、強誘電性物質が完全には飽和されていない間
に、従来型のメモリ感知回路によって検出されるのに十
分な量の電荷が生じる。
【００１０】次に図７を参照すると、波形図が、図１の
２Ｔ−２Ｃ型強誘電性メモリ・セル１０の読出し及び復
旧動作に関連する、ワード線（ＷＬ）、プレート線（Ｐ
Ｌ）、及び合成されたビット／反転ビット線（ＢＩＴ及
び／ＢＩＴ）の波形を示している。時刻ｔ１では、すべ
ての３つの信号は、論理０、又は、グランド電位にあ
る。ｔ２では、ＷＬ信号は、通常は５ボルトの論理１の
電位に付勢される。ＷＬ信号が論理１にあると、アクセ
ス・トランジスタ１２、１４のゲート電極が付勢される
が、ＰＬ、Ｂｉｔ、及び／Ｂｉｔ信号が論理０にあるの
で、トランジスタには電流は流れない。ｔ３では、ＰＬ
信号が付勢され、電荷がビット及び反転ビット線２４、
２６の上に放出される。電荷成分は、電荷成分Ｐ、Ｕに
対応するレベル４４、４６として、ビット線の波形にお
いて示されている。ｔ４では、ＰＬパルスが除去され、
ビット線の電荷が修正される。Ｐの電荷成分４４は、Ｐ
ａの電荷成分の減算によって修正され、レベル４５とし
てビット線波形に示された（Ｐ−Ｐａ）に等しい電荷が
残る。Ｕの電荷成分４６もまた、Ｕａの電荷成分の減算
によって修正され、レベル４７としてビット線波形に示
された非常に小さい電荷が残る。電荷レベル４５、４７
は、一度確立されると、従来の態様で感知され、完全な
論理レベル（ｔ４とｔ５との間の破線）に変換される。
ｔ５において、完全な論理レベルが確立される。図７で
は、ビット線は、通常は５ボルトである論理１レベルに
あるものとして示され、反転ビット線は、通常はグラン
ド電位である論理０レベルにあるように示されている。
ｔ６において、ＰＬ信号は、再び論理１にパルス化され
て、強誘電性メモリ・セル１０における当初の状態を復
旧する。ｔ７では、ＰＬ信号は論理０レベルに戻り、ｔ
８において、ＷＬ信号が論理０状態に戻る。強誘電性メ
モリ・セル１０は、この時点で、ｔ１において存在した
静止状態（ｑｕｉｅｓｃｅｎｔ ｓｔａｔｅ）に戻って
おり、別の読出し及び復旧サイクルの準備ができてい
る。図７を参照しながら例示した、読出し／感知／復旧
の動作は、従来技術においては、「アップ・ダウン」感
知方法として知られているが、この理由は、ビット線電
荷が感知され完全な論理レベルに変換される前に、プレ
ート線が、アップに変位され、ダウンに戻されなければ
ならないからである。
２Ｔ−２Ｃ型強誘電性メモリ・セル１０の読出し及び復
旧動作に関連する、ワード線（ＷＬ）、プレート線（Ｐ
Ｌ）、及び合成されたビット／反転ビット線（ＢＩＴ及
び／ＢＩＴ）の波形を示している。時刻ｔ１では、すべ
ての３つの信号は、論理０、又は、グランド電位にあ
る。ｔ２では、ＷＬ信号は、通常は５ボルトの論理１の
電位に付勢される。ＷＬ信号が論理１にあると、アクセ
ス・トランジスタ１２、１４のゲート電極が付勢される
が、ＰＬ、Ｂｉｔ、及び／Ｂｉｔ信号が論理０にあるの
で、トランジスタには電流は流れない。ｔ３では、ＰＬ
信号が付勢され、電荷がビット及び反転ビット線２４、
２６の上に放出される。電荷成分は、電荷成分Ｐ、Ｕに
対応するレベル４４、４６として、ビット線の波形にお
いて示されている。ｔ４では、ＰＬパルスが除去され、
ビット線の電荷が修正される。Ｐの電荷成分４４は、Ｐ
ａの電荷成分の減算によって修正され、レベル４５とし
てビット線波形に示された（Ｐ−Ｐａ）に等しい電荷が
残る。Ｕの電荷成分４６もまた、Ｕａの電荷成分の減算
によって修正され、レベル４７としてビット線波形に示
された非常に小さい電荷が残る。電荷レベル４５、４７
は、一度確立されると、従来の態様で感知され、完全な
論理レベル（ｔ４とｔ５との間の破線）に変換される。
ｔ５において、完全な論理レベルが確立される。図７で
は、ビット線は、通常は５ボルトである論理１レベルに
あるものとして示され、反転ビット線は、通常はグラン
ド電位である論理０レベルにあるように示されている。
ｔ６において、ＰＬ信号は、再び論理１にパルス化され
て、強誘電性メモリ・セル１０における当初の状態を復
旧する。ｔ７では、ＰＬ信号は論理０レベルに戻り、ｔ
８において、ＷＬ信号が論理０状態に戻る。強誘電性メ
モリ・セル１０は、この時点で、ｔ１において存在した
静止状態（ｑｕｉｅｓｃｅｎｔ ｓｔａｔｅ）に戻って
おり、別の読出し及び復旧サイクルの準備ができてい
る。図７を参照しながら例示した、読出し／感知／復旧
の動作は、従来技術においては、「アップ・ダウン」感
知方法として知られているが、この理由は、ビット線電
荷が感知され完全な論理レベルに変換される前に、プレ
ート線が、アップに変位され、ダウンに戻されなければ
ならないからである。
【００１１】図７において示したのと同じワード線及び
プレート線信号は、書込動作に対しても用いることがで
きる。唯一の差異は、感知動作に先立って、ビット線２
４、２６が書き込まれる、すなわち、図７に示したレベ
ル４５、４７と同じ又はそれらと反対であるデータ状態
を受け取ることを強制される点である。新たなビット線
電荷レベルは、通常は、再び、完全な論理レベルに分解
される。正確なＷＬ及びＰＬ波形は、図７に示されてい
る。
プレート線信号は、書込動作に対しても用いることがで
きる。唯一の差異は、感知動作に先立って、ビット線２
４、２６が書き込まれる、すなわち、図７に示したレベ
ル４５、４７と同じ又はそれらと反対であるデータ状態
を受け取ることを強制される点である。新たなビット線
電荷レベルは、通常は、再び、完全な論理レベルに分解
される。正確なＷＬ及びＰＬ波形は、図７に示されてい
る。
【００１２】メモリ・セル１０が読み出される、復旧さ
れる、又は書き込まれるのにかかわらず、従来技術にお
いては、第１及び第２のプレート線が約５ボルトの同じ
電圧の大きさであることが重要である。第１のパルス
は、メモリ・セル１０のデータ状態を読み出すのに用い
られ、約５ボルトであるパルス化された電圧を有してい
る。第２のプレート線パルスは、当初に読み出されたデ
ータ状態を復旧するか、又は新たなデータ状態をメモリ
・セル１０に書き込むか、のどちらかに用いられる。い
ずれの場合にも、従来技術においては、第２のパルスも
また、約５ボルトのパルス化された電圧を有する。
れる、又は書き込まれるのにかかわらず、従来技術にお
いては、第１及び第２のプレート線が約５ボルトの同じ
電圧の大きさであることが重要である。第１のパルス
は、メモリ・セル１０のデータ状態を読み出すのに用い
られ、約５ボルトであるパルス化された電圧を有してい
る。第２のプレート線パルスは、当初に読み出されたデ
ータ状態を復旧するか、又は新たなデータ状態をメモリ
・セル１０に書き込むか、のどちらかに用いられる。い
ずれの場合にも、従来技術においては、第２のパルスも
また、約５ボルトのパルス化された電圧を有する。
【００１３】
【発明が解決すべき課題】図１から図７を参照して以上
で説明した読出し、復旧、及び書込みの動作は、強誘電
性メモリ・セル１０を、それが不揮発性メモリ・セルと
して機能するように、適切に動作させる。しかし、長時
間に亘って動作される場合には、メモリ・セル１０は、
結果的に、データを保持する能力を失ってしまう。強誘
電性コンデンサ１６、１８における強誘電性の誘電性物
質内の可動イオンからの補償（ｃｏｍｐｅｎｓａｔｉｏ
ｎ）などの種々のメカニズムが、データ保持の不足に対
して少なくとも部分的に責任を有するものとして考えら
れる。
で説明した読出し、復旧、及び書込みの動作は、強誘電
性メモリ・セル１０を、それが不揮発性メモリ・セルと
して機能するように、適切に動作させる。しかし、長時
間に亘って動作される場合には、メモリ・セル１０は、
結果的に、データを保持する能力を失ってしまう。強誘
電性コンデンサ１６、１８における強誘電性の誘電性物
質内の可動イオンからの補償（ｃｏｍｐｅｎｓａｔｉｏ
ｎ）などの種々のメカニズムが、データ保持の不足に対
して少なくとも部分的に責任を有するものとして考えら
れる。
【００１４】望まれるのは、それによればデータ保持性
能が上述した現時点での従来技術型の方法をもって可能
である時点を超えて更に拡張し得るような、メモリ・セ
ル１０の別の動作方法である。
能が上述した現時点での従来技術型の方法をもって可能
である時点を超えて更に拡張し得るような、メモリ・セ
ル１０の別の動作方法である。
【００１５】従って、本発明の主な目的は、強誘電性メ
モリのデータ保持性能を向上させることである。
モリのデータ保持性能を向上させることである。
【００１６】本発明の別の目的は、強誘電性メモリの耐
用年数を延長させることである。
用年数を延長させることである。
【００１７】本発明の別の目的は、強誘電性メモリの歩
留りを向上させることである。
留りを向上させることである。
【００１８】
【課題を解決するための手段】本発明によれば、有極の
（ｐｏｌａｒｉｚｅｄ＝分極された）強誘電性コンデン
サを含む不揮発性の強誘電性メモリ・セルの動作方法
は、強誘電性コンデンサの第１の分極状態を、この強誘
電性コンデンサを完全に飽和させるには十分ではないが
この第１の分極状態に対応する検出可能な量の電荷を放
出するには十分な電圧で、読み出して復旧するステップ
を含む。強誘電性コンデンサに第２の分極状態を書き込
むのは、強誘電性コンデンサを完全に飽和させるのに十
分な電圧においてである。
（ｐｏｌａｒｉｚｅｄ＝分極された）強誘電性コンデン
サを含む不揮発性の強誘電性メモリ・セルの動作方法
は、強誘電性コンデンサの第１の分極状態を、この強誘
電性コンデンサを完全に飽和させるには十分ではないが
この第１の分極状態に対応する検出可能な量の電荷を放
出するには十分な電圧で、読み出して復旧するステップ
を含む。強誘電性コンデンサに第２の分極状態を書き込
むのは、強誘電性コンデンサを完全に飽和させるのに十
分な電圧においてである。
【００１９】この方法は、１トランジスタ１コンデンサ
（１Ｔ−１Ｃ）型の強誘電性メモリ・セルでも、２トラ
ンジスタ２コンデンサ（２Ｔ−２Ｃ）型の強誘電性メモ
リ・セルでも、どちらにおいても実現し得る。読出し及
び復旧の動作の間は、メモリ・セルのプレート線には、
ＰＺＴ強誘電性物質が用いられる場合には例えば４ボル
ト程度の、共に通常の５ボルトの論理パルスよりも低い
電圧を有する第１及び第２の電圧パルスが与えられる。
書込動作の間には、メモリ・セルのプレート線には、Ｐ
ＺＴ強誘電性物質が用いられる場合には例えば６から７
ボルト程度の、通常の５ボルトの論理パルスよりも高い
電圧を有する電圧のパルスが与えられる。低い電圧と高
い電圧とのプレート線パルスが、強誘電性メモリ・セル
の保持能力を維持する。
（１Ｔ−１Ｃ）型の強誘電性メモリ・セルでも、２トラ
ンジスタ２コンデンサ（２Ｔ−２Ｃ）型の強誘電性メモ
リ・セルでも、どちらにおいても実現し得る。読出し及
び復旧の動作の間は、メモリ・セルのプレート線には、
ＰＺＴ強誘電性物質が用いられる場合には例えば４ボル
ト程度の、共に通常の５ボルトの論理パルスよりも低い
電圧を有する第１及び第２の電圧パルスが与えられる。
書込動作の間には、メモリ・セルのプレート線には、Ｐ
ＺＴ強誘電性物質が用いられる場合には例えば６から７
ボルト程度の、通常の５ボルトの論理パルスよりも高い
電圧を有する電圧のパルスが与えられる。低い電圧と高
い電圧とのプレート線パルスが、強誘電性メモリ・セル
の保持能力を維持する。
【００２０】通常の強誘電性メモリ・アーキテクチャを
修正して、他のタイミング回路に加えてプレート線及び
ワード線ドライバ回路と組み合わされた電荷ポンプ／電
圧レギュレータ回路を含むようにし、要求されるグラン
ド、低い、及び高い電圧を、ワード及びプレート線に選
択的に印加する。
修正して、他のタイミング回路に加えてプレート線及び
ワード線ドライバ回路と組み合わされた電荷ポンプ／電
圧レギュレータ回路を含むようにし、要求されるグラン
ド、低い、及び高い電圧を、ワード及びプレート線に選
択的に印加する。
【００２１】
【発明の効果】本発明の効果は、強誘電性メモリ集積回
路のダイの大きさをそれほど増加させずにこの改善され
た方法を実現し得る点である。
路のダイの大きさをそれほど増加させずにこの改善され
た方法を実現し得る点である。
【００２２】本発明の以上で挙げた及びそれ以外の目
的、特徴、及び効果は、図面を参照して以下で説明する
本発明の好適実施例から更に容易に明らかになるだろ
う。
的、特徴、及び効果は、図面を参照して以下で説明する
本発明の好適実施例から更に容易に明らかになるだろ
う。
【００２３】
【実施例】図８及び図９を参照すると、２組の波形図の
それぞれが、ワード線（ＷＬ）、プレート線（ＰＬ）、
及び、組み合わされた（合成された）ビット／反転ビッ
ト線（ＢＩＴ及び／ＢＩＴ）の波形を含み、更に、読出
し及び書込みの動作に付随する場合（図８）と、図１の
２Ｔ−２Ｃ型強誘電性メモリ・セル１０の読出及び書込
動作に付随する場合（図９）との「電荷ポンプ電圧」の
波形を含む。電荷ポンプ電圧は、プレート線パルスとワ
ード線パルスとの電圧レベルを間接的に制御するが、こ
れに関しては、以下で、図１０、図１１、及び図１２と
の関係で更に詳細に説明する。
それぞれが、ワード線（ＷＬ）、プレート線（ＰＬ）、
及び、組み合わされた（合成された）ビット／反転ビッ
ト線（ＢＩＴ及び／ＢＩＴ）の波形を含み、更に、読出
し及び書込みの動作に付随する場合（図８）と、図１の
２Ｔ−２Ｃ型強誘電性メモリ・セル１０の読出及び書込
動作に付随する場合（図９）との「電荷ポンプ電圧」の
波形を含む。電荷ポンプ電圧は、プレート線パルスとワ
ード線パルスとの電圧レベルを間接的に制御するが、こ
れに関しては、以下で、図１０、図１１、及び図１２と
の関係で更に詳細に説明する。
【００２４】図８を参照すると、ｔ１においては、Ｗ
Ｌ、ＰＬ、及びビット線信号は、論理０又はグランド電
位にある。更に、電荷ポンプ電圧は約４ボルトであり、
すなわち、通常の５ボルトの電源よりも１ボルト低い。
ｔ２においては、ＷＬ信号が論理１の電位に付勢される
が、４ボルトの電荷ポンプ電圧レベルである。４ボルト
のＷＬ信号は、依然として、アクセス・トランジスタ１
２、１４のゲート電極を付勢するのに十分であり、ｔ２
では電流は流れない。ｔ３では、ＰＬ信号が４ボルトの
パルスを用いて付勢されるが、電荷は、再び、ビット及
び反転ビット線２４、２６上に放出される。ビット線波
形では電荷成分は、レベル４８、５０として示されてお
り、これは、わずかに減少した電荷成分Ｐ及びＵに対応
する。これらの電荷成分は、４ボルトのプレート線パル
スは強誘電性コンデンサ１６、１８のヒステリシス・ル
ープ３０を完全に飽和させるには不十分であるために、
わずかに減少している。ｔ４においては、ＰＬパルスは
除去され、ビット線電荷は従来技術での方式におけるよ
うに修正されるが、４ボルトのプレート線パルスに対応
する減少したレベルからである。修正された電荷レベル
４９、５１は、いったん確立されると、従来の態様でも
依然として感知でき完全な論理レベル（ｔ４とｔ５との
間の破線）に変換し得る十分な大きさを有する。ｔ５で
は、グランド及び４ボルトから、完全な論理レベルが確
立されている。ｔ６では、電荷ポンプ電圧波形が６ボル
トのレベルにステップ・アップし、これが次に、ビット
線上の論理レベル電圧を６ボルト及びグランドにブース
トし、また、ＷＬ信号を６ボルトにブーストする。ｔ７
では、ＰＬ信号は再び論理１に、しかし今回は６ボルト
のレベルに、パルス化され、メモリ・セルのコンデンサ
１６、１８を完全に飽和させることによって、所望のデ
ータ状態を強誘電性メモリ・セル１０に書き込む。ｔ８
で、ＰＬ信号が論理０の状態に戻り、ｔ９で、ＷＬ信号
が論理０の状態に戻る。ｔ１０では、電荷ポンプ電圧
は、当初の４ボルトの値に戻る。強誘電性メモリ・セル
１０は、この時点で、ｔ１において存在したのと同じ静
止状態に戻り、別の読出し及び書込みのサイクルの準備
ができている。
Ｌ、ＰＬ、及びビット線信号は、論理０又はグランド電
位にある。更に、電荷ポンプ電圧は約４ボルトであり、
すなわち、通常の５ボルトの電源よりも１ボルト低い。
ｔ２においては、ＷＬ信号が論理１の電位に付勢される
が、４ボルトの電荷ポンプ電圧レベルである。４ボルト
のＷＬ信号は、依然として、アクセス・トランジスタ１
２、１４のゲート電極を付勢するのに十分であり、ｔ２
では電流は流れない。ｔ３では、ＰＬ信号が４ボルトの
パルスを用いて付勢されるが、電荷は、再び、ビット及
び反転ビット線２４、２６上に放出される。ビット線波
形では電荷成分は、レベル４８、５０として示されてお
り、これは、わずかに減少した電荷成分Ｐ及びＵに対応
する。これらの電荷成分は、４ボルトのプレート線パル
スは強誘電性コンデンサ１６、１８のヒステリシス・ル
ープ３０を完全に飽和させるには不十分であるために、
わずかに減少している。ｔ４においては、ＰＬパルスは
除去され、ビット線電荷は従来技術での方式におけるよ
うに修正されるが、４ボルトのプレート線パルスに対応
する減少したレベルからである。修正された電荷レベル
４９、５１は、いったん確立されると、従来の態様でも
依然として感知でき完全な論理レベル（ｔ４とｔ５との
間の破線）に変換し得る十分な大きさを有する。ｔ５で
は、グランド及び４ボルトから、完全な論理レベルが確
立されている。ｔ６では、電荷ポンプ電圧波形が６ボル
トのレベルにステップ・アップし、これが次に、ビット
線上の論理レベル電圧を６ボルト及びグランドにブース
トし、また、ＷＬ信号を６ボルトにブーストする。ｔ７
では、ＰＬ信号は再び論理１に、しかし今回は６ボルト
のレベルに、パルス化され、メモリ・セルのコンデンサ
１６、１８を完全に飽和させることによって、所望のデ
ータ状態を強誘電性メモリ・セル１０に書き込む。ｔ８
で、ＰＬ信号が論理０の状態に戻り、ｔ９で、ＷＬ信号
が論理０の状態に戻る。ｔ１０では、電荷ポンプ電圧
は、当初の４ボルトの値に戻る。強誘電性メモリ・セル
１０は、この時点で、ｔ１において存在したのと同じ静
止状態に戻り、別の読出し及び書込みのサイクルの準備
ができている。
【００２５】図８に関して説明した改善された読出及び
書込動作は、メモリ・セル１０の保持特性を向上させる
ことが経験的に示されている。保持の改善は、以下で、
図１３を参照して説明する。
書込動作は、メモリ・セル１０の保持特性を向上させる
ことが経験的に示されている。保持の改善は、以下で、
図１３を参照して説明する。
【００２６】図９には、読出し及び復旧の動作が示され
ており、ここでは、強誘電性コンデンサ１６、１８は完
全には飽和されていない。動作は、ｔ４までは、図８の
読出及び書込動作と同じに進行する。また、ビット線の
上にデータが強制されることはなく、存在している唯一
の電荷は、ｔ１からｔ４における読出動作の結果として
生じる電荷成分４９、５１である。ｔ５では、完全な論
理レベルが、グランド及び４ボルトで、再び確立され
る。しかし、この動作の間の電荷ポンプ電圧の波形は、
４ボルトのレベルに留まる。ｔ６では、ＰＬ信号は、再
び、論理１しかし４ボルトのレベルにパルス化され、メ
モリ・セルのコンデンサ１６、１８を部分的に飽和させ
ることによって、強誘電性メモリ・セル１０における既
存のデータ状態を復旧する。ｔ７では、ＰＬ信号は論理
０状態に戻り、ｔ８では、ＷＬ信号が論理０状態に戻
る。ｔ９において、ビット線はリセットされ、強誘電性
メモリ・セル１０はｔ１において存在していたのと同じ
静止状態に戻り、別の読出し及び復旧のサイクルの準備
ができている。
ており、ここでは、強誘電性コンデンサ１６、１８は完
全には飽和されていない。動作は、ｔ４までは、図８の
読出及び書込動作と同じに進行する。また、ビット線の
上にデータが強制されることはなく、存在している唯一
の電荷は、ｔ１からｔ４における読出動作の結果として
生じる電荷成分４９、５１である。ｔ５では、完全な論
理レベルが、グランド及び４ボルトで、再び確立され
る。しかし、この動作の間の電荷ポンプ電圧の波形は、
４ボルトのレベルに留まる。ｔ６では、ＰＬ信号は、再
び、論理１しかし４ボルトのレベルにパルス化され、メ
モリ・セルのコンデンサ１６、１８を部分的に飽和させ
ることによって、強誘電性メモリ・セル１０における既
存のデータ状態を復旧する。ｔ７では、ＰＬ信号は論理
０状態に戻り、ｔ８では、ＷＬ信号が論理０状態に戻
る。ｔ９において、ビット線はリセットされ、強誘電性
メモリ・セル１０はｔ１において存在していたのと同じ
静止状態に戻り、別の読出し及び復旧のサイクルの準備
ができている。
【００２７】図８及び図９においては、示されたサイク
ルの全体時間は、約２５０ナノ秒であり、図８の書込み
パルスと図９の復旧パルスとは、約２０ナノ秒のパルス
幅を有している。当初の読出しパルスのパルス幅は、書
込み及び復旧パルスとほぼ同じである。
ルの全体時間は、約２５０ナノ秒であり、図８の書込み
パルスと図９の復旧パルスとは、約２０ナノ秒のパルス
幅を有している。当初の読出しパルスのパルス幅は、書
込み及び復旧パルスとほぼ同じである。
【００２８】本発明による方法を実行することのできる
強誘電性メモリの集積回路のアーキテクチャ５６が、図
１０に示されている。図１０のブロック図に示されてい
る機能ブロックのほとんどは、ＤＲＡＭ及び強誘電性メ
モリの設計にとって通常のものであり、相違点は、電荷
ポンプ／レギュレータのブロック６８であり、これにつ
いて以下で更に詳細に説明する。
強誘電性メモリの集積回路のアーキテクチャ５６が、図
１０に示されている。図１０のブロック図に示されてい
る機能ブロックのほとんどは、ＤＲＡＭ及び強誘電性メ
モリの設計にとって通常のものであり、相違点は、電荷
ポンプ／レギュレータのブロック６８であり、これにつ
いて以下で更に詳細に説明する。
【００２９】エッジ検出／制御ラッチのブロック６６
は、チップ・イネーブル（ＣＥ）、書込みイネーブル
（ＷＥ）、及び出力イネーブル（ＯＥ）入力における有
効な変位（変化、トランジション）を検出し判断するの
に用いられる。信号は、論理１から論理０のレベルに変
化し、約１５ナノ秒の間論理０に保持されるときには有
効である。制御ラッチは、有効な信号を捕捉し、それら
を機能サイクルが完了するまで保持する。アドレス・ラ
ッチのブロック５８は、チップ・イネーブル信号が有効
であると検出されるときに、アドレスを捕捉して保持す
る。アドレス・ラッチのブロック５８は、アドレス・バ
スＡ０−ＡＸ上のアドレスを受け取る。ラッチ出力アド
レス（ＡＬ）は、ラッチ・ブロック５８の出力に保持さ
れる。コラム／ロー・デコーダ６０は、ラッチされたア
ドレスＡＬを受け取り、メモリ・アレーにおける適切な
コラムを、機能サイクルの開始の時点で捕捉されるアド
レスの中から選択する。コラム復号信号（ＣＯＬＤＥ
Ｃ）が、ロー及びコラムに配列された強誘電性メモリ・
セルのアレー６２に与えられる。ロー・デコーダ部分
は、サイクルの開始時点で捕捉されるアドレスから、メ
モリ・アレー６２にアクセスする適切なワード線及びプ
レート線を選択する。ロー・デコーダ部分は、ロー復号
信号（ＲＯＷＤＥＣ）を発生する。クロック・タイマ６
３のブロックは、有効な読出し／復旧又は読出し／書込
みサイクルの開始時点においてチップ・イネーブル・ラ
ッチ信号（ＣＥＬ）のイニシエーションによって制御さ
れる。クロック・タイマ・ブロック６３は、ワード線及
びプレート線ドライバへの適切なパルス・シーケンスを
発生する。ワード線／プレート線ドライバ・ブロック６
４は、更に、ＲＯＷＤＥＣ信号によって制御され、強誘
電性メモリ・セルの選択されたローに、適切なワード線
（ＷＬ）及びプレート線（ＰＬ）信号を与える。
は、チップ・イネーブル（ＣＥ）、書込みイネーブル
（ＷＥ）、及び出力イネーブル（ＯＥ）入力における有
効な変位（変化、トランジション）を検出し判断するの
に用いられる。信号は、論理１から論理０のレベルに変
化し、約１５ナノ秒の間論理０に保持されるときには有
効である。制御ラッチは、有効な信号を捕捉し、それら
を機能サイクルが完了するまで保持する。アドレス・ラ
ッチのブロック５８は、チップ・イネーブル信号が有効
であると検出されるときに、アドレスを捕捉して保持す
る。アドレス・ラッチのブロック５８は、アドレス・バ
スＡ０−ＡＸ上のアドレスを受け取る。ラッチ出力アド
レス（ＡＬ）は、ラッチ・ブロック５８の出力に保持さ
れる。コラム／ロー・デコーダ６０は、ラッチされたア
ドレスＡＬを受け取り、メモリ・アレーにおける適切な
コラムを、機能サイクルの開始の時点で捕捉されるアド
レスの中から選択する。コラム復号信号（ＣＯＬＤＥ
Ｃ）が、ロー及びコラムに配列された強誘電性メモリ・
セルのアレー６２に与えられる。ロー・デコーダ部分
は、サイクルの開始時点で捕捉されるアドレスから、メ
モリ・アレー６２にアクセスする適切なワード線及びプ
レート線を選択する。ロー・デコーダ部分は、ロー復号
信号（ＲＯＷＤＥＣ）を発生する。クロック・タイマ６
３のブロックは、有効な読出し／復旧又は読出し／書込
みサイクルの開始時点においてチップ・イネーブル・ラ
ッチ信号（ＣＥＬ）のイニシエーションによって制御さ
れる。クロック・タイマ・ブロック６３は、ワード線及
びプレート線ドライバへの適切なパルス・シーケンスを
発生する。ワード線／プレート線ドライバ・ブロック６
４は、更に、ＲＯＷＤＥＣ信号によって制御され、強誘
電性メモリ・セルの選択されたローに、適切なワード線
（ＷＬ）及びプレート線（ＰＬ）信号を与える。
【００３０】電荷ポンプ／レギュレータ６８は、センス
増幅器のブロック７２を介して、ブロック６４のワード
線ドライバ及びプレート線ドライバと、メモリ・アレー
６２のビット線とに、２重の値の供給電圧ＶＣＰを供給
する。強誘電性メモリの集積回路によって受け取られた
外部Ｖcc電源は、通常は、５ボルトである。Ｖcc電源電
圧は、任意の機能サイクルの開始時点と終了時点とで
は、約４ボルトにステップ・ダウンして、内部電荷ポン
プ電圧（Ｖｃｐ）によって適切な回路に供給される。機
能が読出しである場合には、書込み検出信号（ＷＤ）が
ローに留まり、Ｖｃｐのレベルは、４ボルトに留まる。
機能が書込みである場合には、制御論理ブロック７０が
ＷＤ信号を論理１に設定し、電荷ポンプ／レギュレータ
６８を付勢する。電荷ポンプ／レギュレータ６８は、Ｖ
ｃｐ信号を約６．５ボルトにステップ・アップし、その
レベルを書込みパルス・シーケンスが完了するまで保持
する。ＷＤ信号は、制御論理ブロック７０によって放出
され、Ｖｃｐ信号は、約４ボルトまでステップ・バック
する。
増幅器のブロック７２を介して、ブロック６４のワード
線ドライバ及びプレート線ドライバと、メモリ・アレー
６２のビット線とに、２重の値の供給電圧ＶＣＰを供給
する。強誘電性メモリの集積回路によって受け取られた
外部Ｖcc電源は、通常は、５ボルトである。Ｖcc電源電
圧は、任意の機能サイクルの開始時点と終了時点とで
は、約４ボルトにステップ・ダウンして、内部電荷ポン
プ電圧（Ｖｃｐ）によって適切な回路に供給される。機
能が読出しである場合には、書込み検出信号（ＷＤ）が
ローに留まり、Ｖｃｐのレベルは、４ボルトに留まる。
機能が書込みである場合には、制御論理ブロック７０が
ＷＤ信号を論理１に設定し、電荷ポンプ／レギュレータ
６８を付勢する。電荷ポンプ／レギュレータ６８は、Ｖ
ｃｐ信号を約６．５ボルトにステップ・アップし、その
レベルを書込みパルス・シーケンスが完了するまで保持
する。ＷＤ信号は、制御論理ブロック７０によって放出
され、Ｖｃｐ信号は、約４ボルトまでステップ・バック
する。
【００３１】Ｉ／Ｏバッファ７４は、データのメモリへ
の書込みとメモリからの読出しとを駆動する。Ｉ／Ｏバ
ッファ７４は、信号ＯＥＬによって、制御ラッチ６６の
状態により制御される。読出動作の間は、Ｉ／Ｏバッフ
ァ７４は、センス増幅器７２を介してアレー６２からデ
ータ（ＯＵＴＤＡＴ）を受け取るモードに置かれる。書
込みの間には、Ｉ／Ｏバッファ７４は、Ｉ／Ｏパッドか
らデータを受け取るモードに置かれ、このデータ（ＩＮ
ＤＡＴ）をセンス増幅器７２を介してアレー６２まで送
る。センス増幅器７２は、メモリ・アレー６２のビット
線から相補的なデータを受け取る。１つのセンス増幅器
が、それぞれの差動的なビット線の上の２つのレベルを
比較して、個別の強誘電性メモリ・セルの状態を判断す
る。それぞれの個別のメモリ・セルの状態は、読み出さ
れた後で復旧される。読出動作の間には、データは、セ
ンス増幅器７２からＩ／Ｏバッファ７４に、ＯＵＴＤＡ
Ｔ信号によって転送される。書込みモードでは、Ｉ／Ｏ
バッファ７４からのデータが、ＩＮＤＡＴ信号を用い
て、センス増幅器７２をオーバードライブする。センス
増幅器７２は、書込みタイミング・シーケンスを用い
て、ビット線の上のデータを強制的にセルの中に記憶さ
せる。
の書込みとメモリからの読出しとを駆動する。Ｉ／Ｏバ
ッファ７４は、信号ＯＥＬによって、制御ラッチ６６の
状態により制御される。読出動作の間は、Ｉ／Ｏバッフ
ァ７４は、センス増幅器７２を介してアレー６２からデ
ータ（ＯＵＴＤＡＴ）を受け取るモードに置かれる。書
込みの間には、Ｉ／Ｏバッファ７４は、Ｉ／Ｏパッドか
らデータを受け取るモードに置かれ、このデータ（ＩＮ
ＤＡＴ）をセンス増幅器７２を介してアレー６２まで送
る。センス増幅器７２は、メモリ・アレー６２のビット
線から相補的なデータを受け取る。１つのセンス増幅器
が、それぞれの差動的なビット線の上の２つのレベルを
比較して、個別の強誘電性メモリ・セルの状態を判断す
る。それぞれの個別のメモリ・セルの状態は、読み出さ
れた後で復旧される。読出動作の間には、データは、セ
ンス増幅器７２からＩ／Ｏバッファ７４に、ＯＵＴＤＡ
Ｔ信号によって転送される。書込みモードでは、Ｉ／Ｏ
バッファ７４からのデータが、ＩＮＤＡＴ信号を用い
て、センス増幅器７２をオーバードライブする。センス
増幅器７２は、書込みタイミング・シーケンスを用い
て、ビット線の上のデータを強制的にセルの中に記憶さ
せる。
【００３２】電荷ポンプ／レギュレータ６８は、選択可
能な電源電圧Ｖｃｐをワード及びプレート線ドライバ６
４に供給する手段である。電荷ポンプ／レギュレータの
ブロック６８は、図１１及び図１２において、更に詳細
に示されている。図１１では、電荷ポンプ／レギュレー
タ６８Ａは、電荷ポンプ７８と電圧レギュレータ７６と
の組合せである。電圧レギュレータ７６は、Ｖccの５ボ
ルトの電源電圧を受け取る入力と、規制（レギュレー
ト）された４ボルトの出力電圧を導体７７Ａの上に発生
する出力と、を有する。電荷ポンプ７８は、Ｖccの５ボ
ルトの電源にやはり結合された入力と、６から７ボルト
の間のブーストされた電圧を導体７９の上に発生する出
力と、を有する。マルチプレクサ８０は、電圧レギュレ
ータ７６と電荷ポンプ７８との出力に結合された第１及
び第２の入力と、ノード７５においてＷＤ制御信号を受
け取る第３の制御入力と、選択可能なＶｃｐ電源電圧を
ノード８１で供給する出力と、を有する。
能な電源電圧Ｖｃｐをワード及びプレート線ドライバ６
４に供給する手段である。電荷ポンプ／レギュレータの
ブロック６８は、図１１及び図１２において、更に詳細
に示されている。図１１では、電荷ポンプ／レギュレー
タ６８Ａは、電荷ポンプ７８と電圧レギュレータ７６と
の組合せである。電圧レギュレータ７６は、Ｖccの５ボ
ルトの電源電圧を受け取る入力と、規制（レギュレー
ト）された４ボルトの出力電圧を導体７７Ａの上に発生
する出力と、を有する。電荷ポンプ７８は、Ｖccの５ボ
ルトの電源にやはり結合された入力と、６から７ボルト
の間のブーストされた電圧を導体７９の上に発生する出
力と、を有する。マルチプレクサ８０は、電圧レギュレ
ータ７６と電荷ポンプ７８との出力に結合された第１及
び第２の入力と、ノード７５においてＷＤ制御信号を受
け取る第３の制御入力と、選択可能なＶｃｐ電源電圧を
ノード８１で供給する出力と、を有する。
【００３３】Ｖｃｐ電源電圧を供給する別の手段６８Ｄ
が図１２に示されている。ある場合には、Ｖcc電源電圧
が、集積回路の強誘電性メモリ・アレーにおける強誘電
性コンデンサを単に部分的に飽和させるのに十分な程度
に低い場合には、電圧レギュレータ７６は、削除するこ
とができる。例えば、集積回路は、３．３ボルトの電源
電圧を有することもある。この３．３ボルトの電源電圧
は、電圧レギュレータ７６を介する必要なしに、導体７
７Ｂ上のマルチプレクサ８０に直接に与えることもでき
る。ノード８１における結果的な二重のレベルのＶｃｐ
出力電圧は、３．３ボルトと６ボルトとの電圧レベルを
有する。この組合せの電圧を用いるためには、用いられ
る強誘電性物質は、３．３ボルトで部分的に飽和され、
従来式に感知される十分な電荷を発生なければならな
い。
が図１２に示されている。ある場合には、Ｖcc電源電圧
が、集積回路の強誘電性メモリ・アレーにおける強誘電
性コンデンサを単に部分的に飽和させるのに十分な程度
に低い場合には、電圧レギュレータ７６は、削除するこ
とができる。例えば、集積回路は、３．３ボルトの電源
電圧を有することもある。この３．３ボルトの電源電圧
は、電圧レギュレータ７６を介する必要なしに、導体７
７Ｂ上のマルチプレクサ８０に直接に与えることもでき
る。ノード８１における結果的な二重のレベルのＶｃｐ
出力電圧は、３．３ボルトと６ボルトとの電圧レベルを
有する。この組合せの電圧を用いるためには、用いられ
る強誘電性物質は、３．３ボルトで部分的に飽和され、
従来式に感知される十分な電荷を発生なければならな
い。
【００３４】図１３は、読出しと書込み電圧との選択さ
れた組合せに対する、強誘電性メモリ集積回路の歩留り
と、時間とを両軸にとったグラフ８８である。図解され
ている歩留りは、一義的には、保持性能によって、影響
される。５つの異なる読出し／書込み電圧の組合せが用
いられ、結果的なデータ点（文字）とグラフのトレース
（破線と実線）とが、次の数値に従ってプロットされて
いる。すなわち、左から右に向かって、トレース番号、
データ文字、書込み電圧、読出し電圧の順に並べると、
次の表の数値に従って、図１３のグラフ８８は作成され
ている。
れた組合せに対する、強誘電性メモリ集積回路の歩留り
と、時間とを両軸にとったグラフ８８である。図解され
ている歩留りは、一義的には、保持性能によって、影響
される。５つの異なる読出し／書込み電圧の組合せが用
いられ、結果的なデータ点（文字）とグラフのトレース
（破線と実線）とが、次の数値に従ってプロットされて
いる。すなわち、左から右に向かって、トレース番号、
データ文字、書込み電圧、読出し電圧の順に並べると、
次の表の数値に従って、図１３のグラフ８８は作成され
ている。
【００３５】
【表１】 ８９ Ａ ４．０ボルト ４．０ボルト ９０ Ｂ ４．０ボルト ６．０ボルト ９１ Ｃ ６．０ボルト ４．０ボルト ９２ Ｄ ６．０ボルト ６．０ボルト ９３ Ｅ ５．０ボルト ５．０ボルト 集積回路の強誘電性メモリは、最初に所定のデータ・パ
ターンを用いてパラメータ的にテストされプログラムさ
れた後で、グラフ８８上に特定された時間周期の間だ
け、１５０℃の加速ベーク温度で保持される。１５０℃
における１０時間の加速時間（最初のデータ点）は、７
０℃での約４年又は５５℃での２５年に相当する。次
に、メモリは第１のデータ点でテストされ、当初の記憶
されたパターンが保持されているかどうかを判断する。
４ボルトの読出しパルスと６ボルトの書込みパルスで
は、第１のデータ点での歩留りは、約８３％であり、こ
れは、用いられた書込み／読出し電圧の中で最高であ
る。歩留り（これは、正確な集積回路の数を試験を行っ
た全体のダイの数で除した値）は、３５時間、約６０時
間、約１０７時間での３回のデータ点においてその後記
録された。４ボルトの読出し／６ボルトの書込みパルス
の組合せが、残りのすべてのデータ点でも最良の歩留り
を示した。
ターンを用いてパラメータ的にテストされプログラムさ
れた後で、グラフ８８上に特定された時間周期の間だ
け、１５０℃の加速ベーク温度で保持される。１５０℃
における１０時間の加速時間（最初のデータ点）は、７
０℃での約４年又は５５℃での２５年に相当する。次
に、メモリは第１のデータ点でテストされ、当初の記憶
されたパターンが保持されているかどうかを判断する。
４ボルトの読出しパルスと６ボルトの書込みパルスで
は、第１のデータ点での歩留りは、約８３％であり、こ
れは、用いられた書込み／読出し電圧の中で最高であ
る。歩留り（これは、正確な集積回路の数を試験を行っ
た全体のダイの数で除した値）は、３５時間、約６０時
間、約１０７時間での３回のデータ点においてその後記
録された。４ボルトの読出し／６ボルトの書込みパルス
の組合せが、残りのすべてのデータ点でも最良の歩留り
を示した。
【００３６】以上で、本発明の原理をその好適実施例に
おいて説明し図解したが、当業者であれば理解するよう
に、本発明は、この原理から離れずに、この構成及び詳
細を修正することが可能である。例えば、他の強誘電性
物質である、ランタンをドープしたＰＺＴ（ＰＬＺＴ）
やビスマス・チタネートなどを用いることもできる。そ
の場合には、Ｖｃｐの対応する低い及び高い電圧の値
は、それぞれの強誘電性物質の飽和電圧に従って修正さ
れる。よって、あらゆる修正及び改変は冒頭の特許請求
の範囲の精神と範囲の中に含まれるものとする。
おいて説明し図解したが、当業者であれば理解するよう
に、本発明は、この原理から離れずに、この構成及び詳
細を修正することが可能である。例えば、他の強誘電性
物質である、ランタンをドープしたＰＺＴ（ＰＬＺＴ）
やビスマス・チタネートなどを用いることもできる。そ
の場合には、Ｖｃｐの対応する低い及び高い電圧の値
は、それぞれの強誘電性物質の飽和電圧に従って修正さ
れる。よって、あらゆる修正及び改変は冒頭の特許請求
の範囲の精神と範囲の中に含まれるものとする。
【図１】別個のワード線、プレート線、及びビット線を
含む、従来技術の２Ｔ−２Ｃ型強誘電性メモリ・セルの
回路図である。
含む、従来技術の２Ｔ−２Ｃ型強誘電性メモリ・セルの
回路図である。
【図２】強誘電性コンデンサの電気的性能を図解するヒ
ステリシス・ループ図とそれに対応する波形タイミング
図である。
ステリシス・ループ図とそれに対応する波形タイミング
図である。
【図３】強誘電性コンデンサの電気的性能を図解するヒ
ステリシス・ループ図とそれに対応する波形タイミング
図である。
ステリシス・ループ図とそれに対応する波形タイミング
図である。
【図４】強誘電性コンデンサの電気的性能を図解するヒ
ステリシス・ループ図とそれに対応する波形タイミング
図である。
ステリシス・ループ図とそれに対応する波形タイミング
図である。
【図５】強誘電性コンデンサの電気的性能を図解するヒ
ステリシス・ループ図とそれに対応する波形タイミング
図である。
ステリシス・ループ図とそれに対応する波形タイミング
図である。
【図６】強誘電性物質の飽和電圧を定義するヒステリシ
ス・ループ及びサブ・ループの図である。
ス・ループ及びサブ・ループの図である。
【図７】強誘電性メモリ・セルを読み出し、感知し、復
旧する従来技術の「アップ・ダウン」法を図解するタイ
ミング図である。
旧する従来技術の「アップ・ダウン」法を図解するタイ
ミング図である。
【図８】本発明によって強誘電性メモリ・セルの読出し
及び書込みを行う方法を図解するタイミング図である。
及び書込みを行う方法を図解するタイミング図である。
【図９】本発明によって強誘電性メモリ・セルの読出し
及び復旧を行う方法を図解するタイミング図である。
及び復旧を行う方法を図解するタイミング図である。
【図１０】本発明の方法を実行するように修正された強
誘電性メモリ・アーキテクチャのブロック図である。
誘電性メモリ・アーキテクチャのブロック図である。
【図１１】本発明の方法で要求されるように低電圧及び
高電圧を発生することができる図１０に示された電荷ポ
ンプ・ブロックの実施例の回路／ブロック図である。
高電圧を発生することができる図１０に示された電荷ポ
ンプ・ブロックの実施例の回路／ブロック図である。
【図１２】本発明の方法で要求されるように低電圧及び
高電圧を発生することができる図１０に示された電荷ポ
ンプ・ブロックのもう一つの実施例の回路／ブロック図
である。
高電圧を発生することができる図１０に示された電荷ポ
ンプ・ブロックのもう一つの実施例の回路／ブロック図
である。
【図１３】読出し及び書込み電圧の選択された組合せに
対する、強誘電性メモリ集積回路の歩留りと時間とを両
軸にとったグラフである。
対する、強誘電性メモリ集積回路の歩留りと時間とを両
軸にとったグラフである。
フロントページの続き (72)発明者 マノーク・ゴラビ アメリカ合衆国コロラド州80917，コロ ラド・スプリングズ，バンク・ハウス・ レーン 5080 (56)参考文献 特開 平８−55966（ＪＰ，Ａ) 特開 平６−77434（ＪＰ，Ａ) 特開 平６−282982（ＪＰ，Ａ) 特開 平８−138370（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/22 G11C 11/401 - 11/4099 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (18)
- 【請求項１】 有極強誘電性コンデンサを含む不揮発性
強誘電性メモリ・セルを動作させる方法において、 読出動作の間には、前記強誘電性コンデンサを完全には
飽和させるには十分でないが第１の分極状態に対応する
検出可能な量の電荷を放出するのには十分な電圧におい
て、前記強誘電性コンデンサの前記第１の分極状態を読
み出し復旧するステップと、 書込動作の間は、前記強誘電性コンデンサを完全に飽和
させるのに十分な電圧において、前記強誘電性コンデン
サに第２の分極状態を書き込むステップと、 を含み、 前記読出し及び復旧のステップは、 前記強誘電性コンデンサに亘って第１の電圧パルスを印
加するステップと、 前記強誘電性コンデンサ上の電荷を感知するステップ
と、 前記強誘電性コンデンサに亘って第２の電圧パルスを印
加するステップと、 を含んでおり、前記第１及び第２の電圧パルスは、前記
強誘電性コンデンサを完全に飽和させるには不十分な大
きさであることを特徴とする方法。 - 【請求項２】 請求項１記載の方法において、前記書込
みのステップは、前記強誘電性コンデンサを完全に飽和
させるのに十分な電圧パルスを前記強誘電性コンデンサ
に亘って印加するステップを含むことを特徴とする方
法。 - 【請求項３】 １対の有極強誘電性コンデンサ、差動ビ
ット線、ワード線、及びプレート線を含む不揮発性の強
誘電性メモリ・セルを動作させる方法において、 読出動作においては、 前記強誘電性コンデンサを完全に飽和させるには十分で
ないが検出可能な量の電荷を第１のデータ状態に対応す
る前記差動ビット線上に放出するには十分な第１の電圧
パルスを前記プレート線に与えるステップと、 前記差動ビット線上の前記電荷を除去するステップと、 前記強誘電性コンデンサを完全に飽和させるには十分で
ないが前記第１のデータ状態を復旧するには十分である
第２の電圧パルスを前記プレート線に与えるステップ
と、を含み、 書込動作においては、 前記強誘電性コンデンサを完全に飽和させるには十分で
ない第１の電圧パルスを前記プレート線に与えるステッ
プと、 所望の第２のデータ状態に対応する前記差動ビット線上
に電荷を強制するステップと、 前記差動ビット線上の電荷を除去するステップと、 前記強誘電性コンデンサを完全に飽和させるのに十分な
第２の電圧パルスを前記プレート線に与えて前記第２の
データ状態を確立するステップと、 を含むことを特徴とする方法。 - 【請求項４】 請求項３記載の方法において、前記強誘
電性コンデンサを完全に飽和させるには十分でない電圧
で実行された前記パルスを与えるステップのそれぞれ
は、約４ボルトの電圧を用いて前記プレート線にパルス
を与えるステップを含むことを特徴とする方法。 - 【請求項５】 請求項３記載の方法において、前記強誘
電性コンデンサを完全に飽和させるに十分な電圧で実行
されたステップは、約６から７ボルトの電圧を用いて前
記プレート線にパルスを与えるステップを含むことを特
徴とする方法。 - 【請求項６】 請求項３記載の方法において、第１の低
電圧部分と第２のそれよりも高い高電圧部分とを有する
電圧パルスを、前記書込動作の間に、前記ワード線に与
えることを特徴とする方法。 - 【請求項７】 請求項６記載の方法において、前記第１
の低電圧部分は、前記第１のプレート線電圧パルスの間
に生じ、前記第２のより高電圧部分は、前記第２のプレ
ート線電圧パルスの間に生じることを特徴とする方法。 - 【請求項８】 請求項３記載の方法において、前記書込
動作中に４ボルト部分と６ボルト部分とを有する電圧パ
ルスを前記ワード線に与えるステップを更に含むことを
特徴とする方法。 - 【請求項９】 請求項３記載の方法において、 前記読出動作の間の前記除去ステップは、前記差動ビッ
ト線の電荷を第１の低電圧の差動論理信号に変換するス
テップを含み、 前記書込動作の間の前記除去ステップは、前記差動ビッ
ト線の電荷を第２のより高電圧の差動論理信号に変換す
るステップを含むことを特徴とする方法。 - 【請求項１０】 請求項９記載の方法において、前記読
出動作の間の前記除去ステップは、前記差動ビット線の
電荷を４ボルトの差動論理信号に変換するステップを含
むことを特徴とする方法。 - 【請求項１１】 請求項９記載の方法において、前記書
込動作の間の前記除去ステップは、前記差動ビット線の
電荷を６から７ボルトの差動論理信号に変換するステッ
プを含むことを特徴とする方法。 - 【請求項１２】 強誘電性メモリにおいて、 ワード線とプレート線とビット線とを含む強誘電性メモ
リ・セルと、 グランド電圧と第１の低電圧と第２の高電圧とを、前記
ワード及びプレート線に選択的に印加する手段と、 を備えており、グランド電圧と第１の低電圧と第２の高
電圧とを前記ワード及びプレート線に選択的に印加する
前記手段は、 低電圧パルスか、又は、第１の低電圧部分と第２の高電
圧部分とを有するパルスか、のどちらかを前記ワード線
に選択的に供給する手段と、 第１及び第２の低電圧パルスか、又は、第１の低電圧パ
ルスと第２の高電圧パルスとか、のどちらかを前記プレ
ート線に選択的に供給する手段と、 を含むことを特徴とする強誘電性メモリ。 - 【請求項１３】 請求項１２記載の強誘電性メモリにお
いて、前記第１の低電圧は約４ボルト（Ｖ）であり、前
記第２の高電圧は約６から７ボルト（Ｖ）であることを
特徴とする強誘電性メモリ。 - 【請求項１４】 請求項１２記載の強誘電性メモリにお
いて、グランド電圧と第１の低電圧と第２の高電圧とを
前記ワード及びプレート線に選択的に印加する前記手段
は、 前記ワード線に結合されたワード線ドライバと、 前記プレート線に結合されたプレート線ドライバと、 選択可能な電源電圧を前記ワード線ドライバと前記プレ
ート線ドライバとに供給する手段と、 を備えることを特徴とする強誘電性メモリ。 - 【請求項１５】 請求項１４記載の強誘電性メモリにお
いて、選択可能な電源電圧を前記ワード線ドライバと前
記プレート線ドライバとに供給する前記手段は、電荷ポ
ンプと電圧レギュレータとの組合せを含むことを特徴と
する強誘電性メモリ。 - 【請求項１６】 請求項１４記載の強誘電性メモリにお
いて、選択可能な電源電圧を前記ワード線ドライバと前
記プレート線ドライバとに供給する前記手段は、 電源電圧を受け取る入力と出力とを有する電圧レギュレ
ータと、 電源電圧を受け取る入力と出力とを有する電荷ポンプ
と、 前記電圧レギュレータの出力と前記電荷ポンプの出力と
に結合された第１及び第２の入力と、制御信号を受け取
る第３の入力と、前記選択可能な電源電圧を供給する出
力と、を有するマルチプレクサと、 を備えることを特徴とする強誘電性メモリ。 - 【請求項１７】 請求項１４記載の強誘電性メモリにお
いて、選択可能な電源電圧を前記ワード線ドライバと前
記プレート線ドライバとに供給する前記手段は、 電源電圧を受け取る入力と出力とを有する電荷ポンプ
と、 前記電源電圧と前記電荷ポンプの出力とを受け取る第１
及び第２の入力と、制御信号を受け取る第３の入力と、
前記選択可能な電源電圧を供給する出力と、を有するマ
ルチプレクサと、 を備えることを特徴とする強誘電性メモリ。 - 【請求項１８】 請求項１２記載の強誘電性メモリにお
いて、前記メモリ・セルは、ローとコラムとに配列され
たセルのアレーの一部であることを特徴とする強誘電性
メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/413,083 US5532953A (en) | 1995-03-29 | 1995-03-29 | Ferroelectric memory sensing method using distinct read and write voltages |
| US413083 | 1995-03-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08273375A JPH08273375A (ja) | 1996-10-18 |
| JP3200009B2 true JP3200009B2 (ja) | 2001-08-20 |
Family
ID=23635749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07659496A Expired - Fee Related JP3200009B2 (ja) | 1995-03-29 | 1996-03-29 | 読出電圧と書込電圧とが異なる強誘電性メモリ感知方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5532953A (ja) |
| EP (1) | EP0735541B1 (ja) |
| JP (1) | JP3200009B2 (ja) |
| DE (1) | DE69613266T2 (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333153B1 (ko) | 1993-09-07 | 2002-12-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치제작방법 |
| JPH07109573A (ja) * | 1993-10-12 | 1995-04-25 | Semiconductor Energy Lab Co Ltd | ガラス基板および加熱処理方法 |
| US5682344A (en) * | 1995-09-11 | 1997-10-28 | Micron Technology, Inc. | Destructive read protection using address blocking technique |
| TW322578B (ja) * | 1996-03-18 | 1997-12-11 | Matsushita Electron Co Ltd | |
| US5703804A (en) * | 1996-09-26 | 1997-12-30 | Sharp Kabushiki K.K. | Semiconductor memory device |
| US5990513A (en) * | 1996-10-08 | 1999-11-23 | Ramtron International Corporation | Yield enhancement technique for integrated circuit processing to reduce effects of undesired dielectric moisture retention and subsequent hydrogen out-diffusion |
| KR100206713B1 (ko) * | 1996-10-09 | 1999-07-01 | 윤종용 | 강유전체 메모리 장치에서의 비파괴적 억세싱 방법 및 그 억세싱 회로 |
| KR100248355B1 (ko) * | 1997-04-09 | 2000-03-15 | 김영환 | 반도체 메모리 소자의 가변 비교전압 발생장치 |
| JP3731130B2 (ja) * | 1997-06-05 | 2006-01-05 | 松下電器産業株式会社 | 強誘電体メモリ装置及びその駆動方法 |
| US6157563A (en) | 1997-06-27 | 2000-12-05 | Matsushita Electronics Corporation | Ferroelectric memory system and method of driving the same |
| KR100297874B1 (ko) | 1997-09-08 | 2001-10-24 | 윤종용 | 강유전체랜덤액세스메모리장치 |
| KR100252052B1 (ko) * | 1997-12-03 | 2000-04-15 | 윤종용 | 셀 테스트 패턴을 사용하여 강유전체 기억소자의 특성을 평가하는 방법 |
| US6157979A (en) * | 1998-03-14 | 2000-12-05 | Advanced Technology Materials, Inc. | Programmable controlling device with non-volatile ferroelectric state-machines for restarting processor when power is restored with execution states retained in said non-volatile state-machines on power down |
| US6242299B1 (en) | 1999-04-01 | 2001-06-05 | Ramtron International Corporation | Barrier layer to protect a ferroelectric capacitor after contact has been made to the capacitor electrode |
| US6219270B1 (en) * | 1999-05-24 | 2001-04-17 | U.S. Philips Corporation | Integrated circuit having dynamic memory with boosted plateline |
| JP2001093286A (ja) * | 1999-09-21 | 2001-04-06 | Nec Corp | 強誘電体記憶装置及びその製造方法 |
| JP3916837B2 (ja) * | 2000-03-10 | 2007-05-23 | 株式会社東芝 | 強誘電体メモリ |
| KR100382546B1 (ko) * | 2000-12-04 | 2003-05-09 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그를 이용한 불량셀검출방법 |
| JP2002269972A (ja) * | 2000-12-27 | 2002-09-20 | Seiko Epson Corp | 強誘電体メモリ装置および強誘電体キャパシタからなるメモリセルに対する動作方法 |
| US6535446B2 (en) | 2001-05-24 | 2003-03-18 | Ramtron International Corporation | Two stage low voltage ferroelectric boost circuit |
| US6430093B1 (en) | 2001-05-24 | 2002-08-06 | Ramtron International Corporation | CMOS boosting circuit utilizing ferroelectric capacitors |
| JP4024166B2 (ja) * | 2002-03-20 | 2007-12-19 | 三洋電機株式会社 | 強誘電体メモリ |
| JP3650077B2 (ja) * | 2002-03-29 | 2005-05-18 | 沖電気工業株式会社 | 半導体記憶装置 |
| US6741504B2 (en) * | 2002-07-19 | 2004-05-25 | Micron Technology, Inc. | Method and apparatus for reducing gate-induced diode leakage in semiconductor devices |
| KR100469153B1 (ko) * | 2002-08-30 | 2005-02-02 | 주식회사 하이닉스반도체 | 강유전체 메모리 장치 |
| KR100492800B1 (ko) * | 2002-11-12 | 2005-06-07 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 제어 장치 |
| JP2004220705A (ja) * | 2003-01-15 | 2004-08-05 | Seiko Epson Corp | 強誘電体記憶装置 |
| JP4041054B2 (ja) * | 2003-11-06 | 2008-01-30 | 株式会社東芝 | 半導体集積回路装置 |
| JP4511377B2 (ja) * | 2005-01-28 | 2010-07-28 | パナソニック株式会社 | 強誘電体記憶装置 |
| JP4667888B2 (ja) * | 2005-02-01 | 2011-04-13 | パナソニック株式会社 | 半導体記憶装置 |
| KR100694406B1 (ko) * | 2005-04-21 | 2007-03-12 | 주식회사 하이닉스반도체 | 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리장치 및 제어 방법 |
| US7609559B2 (en) * | 2007-01-12 | 2009-10-27 | Micron Technology, Inc. | Word line drivers having a low pass filter circuit in non-volatile memory device |
| US9092582B2 (en) | 2010-07-09 | 2015-07-28 | Cypress Semiconductor Corporation | Low power, low pin count interface for an RFID transponder |
| US8723654B2 (en) | 2010-07-09 | 2014-05-13 | Cypress Semiconductor Corporation | Interrupt generation and acknowledgment for RFID |
| US9846664B2 (en) | 2010-07-09 | 2017-12-19 | Cypress Semiconductor Corporation | RFID interface and interrupt |
| US8842460B2 (en) | 2012-11-26 | 2014-09-23 | Cypress Semiconductor Corporation | Method for improving data retention in a 2T/2C ferroelectric memory |
| US9361972B1 (en) * | 2015-03-20 | 2016-06-07 | Intel Corporation | Charge level maintenance in a memory |
| US9697882B1 (en) * | 2016-08-30 | 2017-07-04 | Radiant Technologies, Inc. | Analog ferroelectric memory with improved temperature range |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270967A (en) * | 1991-01-16 | 1993-12-14 | National Semiconductor Corporation | Refreshing ferroelectric capacitors |
| FR2688090B1 (fr) * | 1992-02-27 | 1994-04-08 | Commissariat A Energie Atomique | Cellule memoire non volatile du type metal-ferroelectrique semi-conducteur. |
| US5309391A (en) * | 1992-10-02 | 1994-05-03 | National Semiconductor Corporation | Symmetrical polarization enhancement in a ferroelectric memory cell |
-
1995
- 1995-03-29 US US08/413,083 patent/US5532953A/en not_active Expired - Fee Related
-
1996
- 1996-03-12 DE DE69613266T patent/DE69613266T2/de not_active Expired - Fee Related
- 1996-03-12 EP EP96301669A patent/EP0735541B1/en not_active Expired - Lifetime
- 1996-03-29 JP JP07659496A patent/JP3200009B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69613266T2 (de) | 2001-09-20 |
| US5532953A (en) | 1996-07-02 |
| EP0735541A3 (en) | 1998-07-22 |
| JPH08273375A (ja) | 1996-10-18 |
| DE69613266D1 (de) | 2001-07-19 |
| EP0735541A2 (en) | 1996-10-02 |
| EP0735541B1 (en) | 2001-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3200009B2 (ja) | 読出電圧と書込電圧とが異なる強誘電性メモリ感知方法 | |
| US5638318A (en) | Ferroelectric memory using ferroelectric reference cells | |
| EP0495572B1 (en) | Refreshing ferroelectric capacitors | |
| US6924997B2 (en) | Ferroelectric memory and method of operating same | |
| US7307866B2 (en) | Ferroelectric memory and method for reading data from the ferroelectric memory | |
| US6370058B1 (en) | Non-volatile semiconductor memory device and system LSI including the same | |
| US5905672A (en) | Ferroelectric memory using ferroelectric reference cells | |
| CN110741437B (zh) | 2t1c铁电随机存取存储器单元 | |
| WO2000075929A1 (en) | Ferroelectric memory with two ferroelectric capacitors in memory cell and method of operating same | |
| JPS63138598A (ja) | 不揮発性半導体記憶装置 | |
| JP2001084799A (ja) | 半導体メモリ装置 | |
| US6901026B2 (en) | Semiconductor integrated circuit equipment with asynchronous operation | |
| JPH11260066A (ja) | 強誘電体メモリセルをもったメモリ及び強誘電体メモリセルの読出し方法 | |
| JP2001351373A (ja) | 半導体記憶装置およびそれを用いた半導体集積装置 | |
| US20040017704A1 (en) | Ferroelectric memory device and method for reading data from the same | |
| JPH0140436B2 (ja) | ||
| JP2001338499A (ja) | 強誘電体型記憶装置およびそのテスト方法 | |
| JP3795629B2 (ja) | 強誘電体半導体メモリ装置のインプリント補償方法及び回路 | |
| US6349072B1 (en) | Random access memory device | |
| JP3717097B2 (ja) | 強誘電体メモリ | |
| US6529434B2 (en) | Semiconductor memory device with concurrent refresh and data access operation | |
| EP1119861A1 (en) | Self-referencing ferroelectric memory | |
| US6310797B1 (en) | Drive method for FeRAM memory cell and drive device for the memory cell | |
| US6950327B2 (en) | Semiconductor memory device and electronic apparatus mounting the same | |
| JP2751882B2 (ja) | 強誘電体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |