JP3186555B2 - 集積回路装置と基板との接続テスト装置および接続テスト方法 - Google Patents
集積回路装置と基板との接続テスト装置および接続テスト方法Info
- Publication number
- JP3186555B2 JP3186555B2 JP31193095A JP31193095A JP3186555B2 JP 3186555 B2 JP3186555 B2 JP 3186555B2 JP 31193095 A JP31193095 A JP 31193095A JP 31193095 A JP31193095 A JP 31193095A JP 3186555 B2 JP3186555 B2 JP 3186555B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- wiring
- expected value
- substrate
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【０００１】本発明は，集積回路装置と基板との接続テ
スト装置および接続テスト方法に関するものであり，基
板に搭載したバウンダリスキャン用テスト回路をもたな
い集積回路装置の端子と基板の配線との接続試験を容易
に行うことのできるものである。
スト装置および接続テスト方法に関するものであり，基
板に搭載したバウンダリスキャン用テスト回路をもたな
い集積回路装置の端子と基板の配線との接続試験を容易
に行うことのできるものである。
【０００２】プリント基板には多数の集積回路装置（以
後ＬＳＩと称する）が搭載されるようになり，その接続
試験が重要となっている。また，ＬＳＩを駆動する電圧
も異なる複数の電圧が同一の基板上で使用されるように
なりＬＳＩを搭載したプリント基板のテストを困難にし
ている。
後ＬＳＩと称する）が搭載されるようになり，その接続
試験が重要となっている。また，ＬＳＩを駆動する電圧
も異なる複数の電圧が同一の基板上で使用されるように
なりＬＳＩを搭載したプリント基板のテストを困難にし
ている。
【０００３】
【従来の技術】従来，プリント基板に搭載されたＬＳＩ
の試験は，バウンダリスキャン用テスト回路を内蔵した
ＬＳＩに対しては，テスト用のスキャンパスをＬＳＩ内
部に形成することにより容易に行うことができた。ま
た，そのＬＳＩとプリント基板との接続試験も行うこと
が可能であった。
の試験は，バウンダリスキャン用テスト回路を内蔵した
ＬＳＩに対しては，テスト用のスキャンパスをＬＳＩ内
部に形成することにより容易に行うことができた。ま
た，そのＬＳＩとプリント基板との接続試験も行うこと
が可能であった。
【０００４】しかし，バウンダリスキャン用テスト回路
を内蔵しないＬＳＩの内部の論理試験は，ＩＣテスタ等
の試験装置により搭載されたＬＳＩの電極に試験用プロ
ーブを接触して試験信号を入力し，出力を検証すること
により行っていた。また，ＬＳＩとプリント基板との接
続試験は，バウンダリスキャン用の試験回路を備えるＬ
ＳＩに対しては可能であったが，バウンダリスキャン用
テスト回路を内蔵しないＬＳＩに対しては不可能であっ
た。
を内蔵しないＬＳＩの内部の論理試験は，ＩＣテスタ等
の試験装置により搭載されたＬＳＩの電極に試験用プロ
ーブを接触して試験信号を入力し，出力を検証すること
により行っていた。また，ＬＳＩとプリント基板との接
続試験は，バウンダリスキャン用の試験回路を備えるＬ
ＳＩに対しては可能であったが，バウンダリスキャン用
テスト回路を内蔵しないＬＳＩに対しては不可能であっ
た。
【０００５】図６は従来のテスト方法を示し，バウンダ
リスキャンによる方法である。図６において，２１０は
プリント基板である。
リスキャンによる方法である。図６において，２１０は
プリント基板である。
【０００６】２１１は集積回路装置（ＬＳＩ）である。
２２３，２２４はテスト用回路である。２２５は内部論
理回路である。
２２３，２２４はテスト用回路である。２２５は内部論
理回路である。
【０００７】ＴＤＩはテストデータの入力を表す。ＴＤ
Ｏはテストデータの出力を表す。ＰＯはテスト結果の出
力を表す。
Ｏはテストデータの出力を表す。ＰＯはテスト結果の出
力を表す。
【０００８】図６により，従来のバウンダリスキャンに
よるＬＳＩ（２１１）とプリント基板２１０との間の接
続試験について説明する。テストデータＴＤＩを入力し
て，ＬＳＩ（２１１）の各入力端子および出力端子に対
してスキャンパスを生成する。そして，スキャンパスを
利用してＬＳＩに論理を入力し，その出力をモニターす
ることによりＬＳＩの内部動作を検証することが可能で
ある。また，ＬＳＩ（２１１）とプリント基板（２１
０）の接続試験は，ＬＳＩ（２１１）の端子とプリント
基板２１０を接続するＡ点の接続試験を行う場合，スキ
ャンパスを利用してＡ点に接続されるテスト回路Ｂに，
例えば，Ａ点に１を出力する論理１を与えＡ点のプリン
ト基板の配線側の出力を検出することにより接続の有無
を検証する。
よるＬＳＩ（２１１）とプリント基板２１０との間の接
続試験について説明する。テストデータＴＤＩを入力し
て，ＬＳＩ（２１１）の各入力端子および出力端子に対
してスキャンパスを生成する。そして，スキャンパスを
利用してＬＳＩに論理を入力し，その出力をモニターす
ることによりＬＳＩの内部動作を検証することが可能で
ある。また，ＬＳＩ（２１１）とプリント基板（２１
０）の接続試験は，ＬＳＩ（２１１）の端子とプリント
基板２１０を接続するＡ点の接続試験を行う場合，スキ
ャンパスを利用してＡ点に接続されるテスト回路Ｂに，
例えば，Ａ点に１を出力する論理１を与えＡ点のプリン
ト基板の配線側の出力を検出することにより接続の有無
を検証する。
【０００９】
【発明が解決しようとする課題】従来のプリント基板に
搭載されたＬＳＩの試験は，前述したようにバウンダリ
スキャン用のテスト回路を内蔵したＬＳＩに対しては容
易に行うことができたが，バウンダリスキャン用のテス
ト回路を内蔵しないＬＳＩに対しては困難であった。ま
た，ＬＳＩとプリント基板との接続試験は，バウンダリ
スキャン用のテスト回路を内蔵したＬＳＩに対してのみ
行うことができ，バウンダリスキャン用のテスト回路を
内蔵しないＬＳＩに対しては行うことができなかった。
搭載されたＬＳＩの試験は，前述したようにバウンダリ
スキャン用のテスト回路を内蔵したＬＳＩに対しては容
易に行うことができたが，バウンダリスキャン用のテス
ト回路を内蔵しないＬＳＩに対しては困難であった。ま
た，ＬＳＩとプリント基板との接続試験は，バウンダリ
スキャン用のテスト回路を内蔵したＬＳＩに対してのみ
行うことができ，バウンダリスキャン用のテスト回路を
内蔵しないＬＳＩに対しては行うことができなかった。
【００１０】本発明は，バウンダリスキャン用テスト回
路を搭載しない集積回路装置に対して集積回路装置の端
子とプリント基板の配線との接続試験をする集積回路装
置と基板との接続テスト装置および接続テスト方法を提
供することを目的とする。
路を搭載しない集積回路装置に対して集積回路装置の端
子とプリント基板の配線との接続試験をする集積回路装
置と基板との接続テスト装置および接続テスト方法を提
供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は，プリント基板
の配線を選択する配線選択手段と，テストパターンの期
待値を保持する期待値保持手段と，選択された配線の論
理値を入力し期待値と比較する期待値比較手段により構
成されるテスト手段を備えるようにした。
の配線を選択する配線選択手段と，テストパターンの期
待値を保持する期待値保持手段と，選択された配線の論
理値を入力し期待値と比較する期待値比較手段により構
成されるテスト手段を備えるようにした。
【００１２】図１は本発明の基本構成である（プリント
基板に４個のＬＳＩを搭載している場合を例示する）。
１はプリント基板であって，ＬＳＩのテスト手段を備え
るものである。
基板に４個のＬＳＩを搭載している場合を例示する）。
１はプリント基板であって，ＬＳＩのテスト手段を備え
るものである。
【００１３】２はテストパターン発生装置である。３は
出力装置であって，テスト結果を出力するものてある。
プリント基板１において，１１はＬＳＩＡである。
出力装置であって，テスト結果を出力するものてある。
プリント基板１において，１１はＬＳＩＡである。
【００１４】１２はＬＳＩＢである。１３はＬＳＩＣで
ある。１４はＬＳＩＤである。
ある。１４はＬＳＩＤである。
【００１５】１５はテスト手段であって，プリント基板
１に搭載するＬＳＩについての試験（ＬＳＩの論理試験
およびＬＳＩとプリント基板との接続試験等）を行うも
のである。
１に搭載するＬＳＩについての試験（ＬＳＩの論理試験
およびＬＳＩとプリント基板との接続試験等）を行うも
のである。
【００１６】２１は配線選択手段であって，試験する配
線（ネット）を選択するものである。２２は期待値比較
手段であって，選択した配線の論理（信号レベル）とそ
の期待値を比較するものである。
線（ネット）を選択するものである。２２は期待値比較
手段であって，選択した配線の論理（信号レベル）とそ
の期待値を比較するものである。
【００１７】２３は期待値保持手段であって，試験する
配線の期待値を保持するものである。図１の本発明の基
本構成の動作を説明する。
配線の期待値を保持するものである。図１の本発明の基
本構成の動作を説明する。
【００１８】テストパターン発生装置２よりテストパタ
ーンを通常の入力方法に従って入力する。配線選択手段
２１はテストする配線（ネット）を選択する。期待値比
較手段２２は選択した配線の論理（信号レベル）および
テストパターンに対するその配線の論理の期待値を期待
値保持手段２３から入力し，検出した配線の論理と期待
値を比較する。期待値比較手段２２は両者が一致してい
れば，その配線の出力は正しいとし，ＬＳＩの電極と配
線の接続試験であればＬＳＩ（１１，１２，１３，１
４）はその配線に正しく接続されていると判定する。あ
るいは，ＬＳＩの論理試験であれば入力されたテストパ
ターンに対してＬＳＩのその配線に正しい論理を出力し
ていると判定する。全ての配線およびテストで必要とす
る全てのテストパターンについて同様の試験を行い，全
て正しければ，プリント基板は正しい（ＬＳＩと配線は
全て正しく接続されている，あるいは搭載されているＬ
ＳＩは全て正しく動作している）と判定する。
ーンを通常の入力方法に従って入力する。配線選択手段
２１はテストする配線（ネット）を選択する。期待値比
較手段２２は選択した配線の論理（信号レベル）および
テストパターンに対するその配線の論理の期待値を期待
値保持手段２３から入力し，検出した配線の論理と期待
値を比較する。期待値比較手段２２は両者が一致してい
れば，その配線の出力は正しいとし，ＬＳＩの電極と配
線の接続試験であればＬＳＩ（１１，１２，１３，１
４）はその配線に正しく接続されていると判定する。あ
るいは，ＬＳＩの論理試験であれば入力されたテストパ
ターンに対してＬＳＩのその配線に正しい論理を出力し
ていると判定する。全ての配線およびテストで必要とす
る全てのテストパターンについて同様の試験を行い，全
て正しければ，プリント基板は正しい（ＬＳＩと配線は
全て正しく接続されている，あるいは搭載されているＬ
ＳＩは全て正しく動作している）と判定する。
【００１９】本発明によれば，バウンダリスキャン用テ
スト回路を内蔵しないＬＳＩであっても，プリント基板
とＬＳＩとの接続試験を可能とし，搭載されているＬＳ
Ｉの論理試験も容易に行うことができるようになる。
スト回路を内蔵しないＬＳＩであっても，プリント基板
とＬＳＩとの接続試験を可能とし，搭載されているＬＳ
Ｉの論理試験も容易に行うことができるようになる。
【００２０】
【発明の実施の形態】図２は本発明の実施例１を示す図
である。図２において，１０１はプリント基板である。
である。図２において，１０１はプリント基板である。
【００２１】１０２はテストパターン発生装置である。
１０３は出力装置であって，ディスプレイ，プリンタ等
である。１１６はテストパターン入力装置であって，テ
ストパターンを発生すものである。
１０３は出力装置であって，ディスプレイ，プリンタ等
である。１１６はテストパターン入力装置であって，テ
ストパターンを発生すものである。
【００２２】プリント基板１０１において，１１１はＬ
ＳＩＡである。１１２はＬＳＩＢである。
ＳＩＡである。１１２はＬＳＩＢである。
【００２３】Ａ−１，Ａ−２，Ａ−３，Ａ−４はプリン
ト基板１０１のネット（配線）である。Ａ点はＬＳＩＡ
（１１１）の端子とネット（Ａ−１）の接続点である。
ト基板１０１のネット（配線）である。Ａ点はＬＳＩＡ
（１１１）の端子とネット（Ａ−１）の接続点である。
【００２４】Ｂ−１，Ｂ−２，Ｂ−３，Ｂ−４はプリン
ト基板１０１のネットである。１１５はテスト回路であ
る（図１のテスト手段１５に相当する）。１２１は配線
選択回路である（図１の配線選択手段２１に相当す
る）。
ト基板１０１のネットである。１１５はテスト回路であ
る（図１のテスト手段１５に相当する）。１２１は配線
選択回路である（図１の配線選択手段２１に相当す
る）。
【００２５】１２２は期待値比較回路である（図１の期
待値比較手段２２に相当する）。１２３は期待値保持部
であって，メモリである（図１の期待値保持手段２３に
相当する）。
待値比較手段２２に相当する）。１２３は期待値保持部
であって，メモリである（図１の期待値保持手段２３に
相当する）。
【００２６】１２４は比較結果出力部であって，各ネッ
ト（配線）の比較結果を保持し，出力装置に試験結果を
出力するものである。テストパターン入力装置１１６に
おいて，１２０は切換制御回路であって，配線選択回路
１２１の切換え制御を行うものである。
ト（配線）の比較結果を保持し，出力装置に試験結果を
出力するものである。テストパターン入力装置１１６に
おいて，１２０は切換制御回路であって，配線選択回路
１２１の切換え制御を行うものである。
【００２７】１２６はテストパターン保持回路であっ
て，テストパターン発生装置１０２の発生するテストパ
ターンを保持するものである。図２の構成の動作を説明
する。
て，テストパターン発生装置１０２の発生するテストパ
ターンを保持するものである。図２の構成の動作を説明
する。
【００２８】テストパターン発生装置１０２において発
生したテストパターンはテストパターン保持回路１２６
に保持され，ＬＳＩＡ（１１１），ＬＳＩＢ（１１２）
に入力される。テストパターンがテストパターン保持回
路１２６に保持されると切換制御回路１２０に制御され
て配線選択回路１２１がネット（Ａ−１，Ａ−２等）が
選択される。また，テストパターンに対する期待値が期
待値比較回路１２２に入力される。そして，期待値比較
回路１２２は選択したネットの信号レベル（論理値）を
入力し，期待値と比較する。比較結果は比較結果出力部
１２４に保持される。全てのネットについて同様の処理
を繰り返し，全てのネットおよびテストパターンについ
て試験が終了すると，出力装置１０３は試験結果を出力
する。
生したテストパターンはテストパターン保持回路１２６
に保持され，ＬＳＩＡ（１１１），ＬＳＩＢ（１１２）
に入力される。テストパターンがテストパターン保持回
路１２６に保持されると切換制御回路１２０に制御され
て配線選択回路１２１がネット（Ａ−１，Ａ−２等）が
選択される。また，テストパターンに対する期待値が期
待値比較回路１２２に入力される。そして，期待値比較
回路１２２は選択したネットの信号レベル（論理値）を
入力し，期待値と比較する。比較結果は比較結果出力部
１２４に保持される。全てのネットについて同様の処理
を繰り返し，全てのネットおよびテストパターンについ
て試験が終了すると，出力装置１０３は試験結果を出力
する。
【００２９】なお，上記において，テストパターン入力
とネット選択の関係により次の二通りの手順がある。 〔手順１〕 テストパターン発生装置１０２はテストパターン１
を発生する（テストパターン１はＬＳＩＡ（１１１）の
出力側の端子とネット（Ａ−１，Ａ−２，Ａ−３，Ａ−
４）の接続試験を行うものであるとする。
とネット選択の関係により次の二通りの手順がある。 〔手順１〕 テストパターン発生装置１０２はテストパターン１
を発生する（テストパターン１はＬＳＩＡ（１１１）の
出力側の端子とネット（Ａ−１，Ａ−２，Ａ−３，Ａ−
４）の接続試験を行うものであるとする。
【００３０】 テストパターン１をテストパターン保
持回路１２６に保持する。 テストパターンを保持したことを表す情報が切換制
御回路１２０および期待値保持部１２３に通知される。
持回路１２６に保持する。 テストパターンを保持したことを表す情報が切換制
御回路１２０および期待値保持部１２３に通知される。
【００３１】 切換制御回路１２０はネット（Ａ−
１）の選択を配線選択回路１２１に指示する。 期待値比較回路１２２に選択されたネットの論理値
および期待値が入力され，期待値比較回路１２２は両者
を比較する。そして，比較結果出力部１２４に比較結果
を通知する。比較結果は比較結果出力部１２４に保持さ
れる。
１）の選択を配線選択回路１２１に指示する。 期待値比較回路１２２に選択されたネットの論理値
および期待値が入力され，期待値比較回路１２２は両者
を比較する。そして，比較結果出力部１２４に比較結果
を通知する。比較結果は比較結果出力部１２４に保持さ
れる。
【００３２】 次に，テストパターン１をテストパタ
ーン保持回路１２６に保持したまま，配線選択回路１２
１は次のネット（Ａ−２）を選択する。期待値比較回路
１２２はネット（Ａ−２）の論理値とその期待値を比較
し，比較結果出力部１２４は比較結果を保持する。同様
にテストパターン１でテストできるネット（Ａ−３、Ａ
−４）について試験を行う。
ーン保持回路１２６に保持したまま，配線選択回路１２
１は次のネット（Ａ−２）を選択する。期待値比較回路
１２２はネット（Ａ−２）の論理値とその期待値を比較
し，比較結果出力部１２４は比較結果を保持する。同様
にテストパターン１でテストできるネット（Ａ−３、Ａ
−４）について試験を行う。
【００３３】 次のテストパターン２（例えば，ＬＳ
ＩＢ（１１２）の出力側と配線（Ｂ−１，Ｂ−２，Ｂ−
３，Ｂ−４）の接続試験を行うテストパターン）を発生
し，テストパターン保持回路１２６に保持する。そし
て，，の処理を繰り返す。
ＩＢ（１１２）の出力側と配線（Ｂ−１，Ｂ−２，Ｂ−
３，Ｂ−４）の接続試験を行うテストパターン）を発生
し，テストパターン保持回路１２６に保持する。そし
て，，の処理を繰り返す。
【００３４】 全てのネットに対する試験が終了した
ら，出力側の論理が既に行った試験の論理と異なるテス
トパターンにより〜の処理を繰り返す（例えば，ネ
ットＡ−１の論理がＨであるとき正しいとするテストパ
ターンについて行ったとしたら，ネットＡ−１の論理が
Ｌで正しいものとするテストパターンについて試験を行
う）。
ら，出力側の論理が既に行った試験の論理と異なるテス
トパターンにより〜の処理を繰り返す（例えば，ネ
ットＡ−１の論理がＨであるとき正しいとするテストパ
ターンについて行ったとしたら，ネットＡ−１の論理が
Ｌで正しいものとするテストパターンについて試験を行
う）。
【００３５】全てのネット，全てのテストパターンにつ
いて試験が終了したら，試験を終了する。 〔手順２〕 配線選択回路１２１はネットＡ−１を選択する。テ
ストパターン発生装置１０２はネットＡ−１をテストす
るテストパターン１を発生する。
いて試験が終了したら，試験を終了する。 〔手順２〕 配線選択回路１２１はネットＡ−１を選択する。テ
ストパターン発生装置１０２はネットＡ−１をテストす
るテストパターン１を発生する。
【００３６】 テストパターン１をテストパターン保
持回路１２６に保持する。 テストパターンが保持されたことを表す情報が切換
制御回路１２０および期待値保持部１２３に通知され
る。
持回路１２６に保持する。 テストパターンが保持されたことを表す情報が切換
制御回路１２０および期待値保持部１２３に通知され
る。
【００３７】 切換制御回路１２０はネットＡ−１の
選択を配線選択回路１２１に指示する。 期待値比較回路１２２にネットＡ−１の論理値およ
び期待値が入力され，期待値比較回路１２２は両者を比
較し，比較結果を比較結果出力部１２４に出力する。比
較結果は比較結果出力部２４に保持される。
選択を配線選択回路１２１に指示する。 期待値比較回路１２２にネットＡ−１の論理値およ
び期待値が入力され，期待値比較回路１２２は両者を比
較し，比較結果を比較結果出力部１２４に出力する。比
較結果は比較結果出力部２４に保持される。
【００３８】 次に，正しい出力がテストパターン１
と異なるテストパターン１’を入力し，ネットＡ−１の
論理値と期待値を比較する。そして，比較結果を比較結
果出力部１２４に保持する。ネットＡ−１を選択したま
まネットＡ−１をテストする全てのテストパターンにつ
いてテストする。
と異なるテストパターン１’を入力し，ネットＡ−１の
論理値と期待値を比較する。そして，比較結果を比較結
果出力部１２４に保持する。ネットＡ−１を選択したま
まネットＡ−１をテストする全てのテストパターンにつ
いてテストする。
【００３９】 次のネット（Ａ−２）を選択し，ネッ
トＡ−２をテストする全てのテストパターンにより〜
のテストを行う。 全てのネットについて〜の処理が終了したらテ
ストを終了する。
トＡ−２をテストする全てのテストパターンにより〜
のテストを行う。 全てのネットについて〜の処理が終了したらテ
ストを終了する。
【００４０】図３は本発明の実施例２を示す。図３は３
値以上の多値の試験をする場合の構成である。図３にお
いて，１０１はプリント基板である。
値以上の多値の試験をする場合の構成である。図３にお
いて，１０１はプリント基板である。
【００４１】１０２はテストパターン発生装置である。
１０３は出力装置である。１１１はＬＳＩＡである。
１０３は出力装置である。１１１はＬＳＩＡである。
【００４２】１１２はＬＳＩＢである。１１３はＬＳＩ
Ｃである。１１４はＬＳＩＤである。
Ｃである。１１４はＬＳＩＤである。
【００４３】１１５はテスト回路である。１２０は切換
制御回路である。１２１は配線選択回路てある。
制御回路である。１２１は配線選択回路てある。
【００４４】１２２’は多値期待値比較回路であって，
ネットの多値の論理と期待値を比較しネットの出力の正
否を判定するものである。例えば，ＶＤＤ（電源電
圧），Ｈｉ−Ｚ（ハイインピーダンス状態），０Ｖの３
通りの論理を期待値と比較することにより正しい出力が
得られているかを判定する。
ネットの多値の論理と期待値を比較しネットの出力の正
否を判定するものである。例えば，ＶＤＤ（電源電
圧），Ｈｉ−Ｚ（ハイインピーダンス状態），０Ｖの３
通りの論理を期待値と比較することにより正しい出力が
得られているかを判定する。
【００４５】１２３は期待値保持部であって，記憶装置
であり，期待値を保持するものである。１２４は比較結
果出力部である。
であり，期待値を保持するものである。１２４は比較結
果出力部である。
【００４６】１２６はテストパターン保持回路である。
また，ネット１，ネット２，ネット３，ネット４はそれ
ぞれ複数本の配線により構成されているものであるが，
図３では一本のみを示す。
また，ネット１，ネット２，ネット３，ネット４はそれ
ぞれ複数本の配線により構成されているものであるが，
図３では一本のみを示す。
【００４７】図３の構成の動作は多値の論理を判定する
以外は図３の構成の動作と同様である。図４は本発明の
多値期待値比較回路の実施例であり，３値を判定する場
合である。
以外は図３の構成の動作と同様である。図４は本発明の
多値期待値比較回路の実施例であり，３値を判定する場
合である。
【００４８】図４は（ａ）は３値のネット出力に対して
出力の正否を判定する多値期待値比較回路である。図４
（ａ）において，１２０は切換制御回路である。
出力の正否を判定する多値期待値比較回路である。図４
（ａ）において，１２０は切換制御回路である。
【００４９】１２２’は多値期待値比較回路である。１
３１は抵抗であって，抵抗値Ｒ１である。１３２は抵抗
であって，抵抗値Ｒ２である。
３１は抵抗であって，抵抗値Ｒ１である。１３２は抵抗
であって，抵抗値Ｒ２である。
【００５０】１３５は抵抗であって，抵抗値Ｒ２であ
る。１３６は抵抗であって，抵抗値Ｒ１である。１３８
は比較回路（ＲＶ１）であって，基準値ＲＥＦ１とＶａ
点の電位を比較するものである。
る。１３６は抵抗であって，抵抗値Ｒ１である。１３８
は比較回路（ＲＶ１）であって，基準値ＲＥＦ１とＶａ
点の電位を比較するものである。
【００５１】１３９は比較回路（ＲＶ２）であって，基
準値ＲＥＦ２とＶｂ点の電位を比較するものである。１
４０は期待値比較部であって，多値の論理の期待値を比
較するものである。
準値ＲＥＦ２とＶｂ点の電位を比較するものである。１
４０は期待値比較部であって，多値の論理の期待値を比
較するものである。
【００５２】図４（ａ）において，Ｒ１とＲ２の抵抗比
を７：３とする。この時，切換制御回路１２０の出力Ｉ
がＶＤＤの時，Ｖａの電位はＶＤＤ＊１であり，Ｖｂの
電位はＶＤＤ＊０. ７である。また，切換制御回路１２
０の出力ＩがＨｉーＺの時，Ｖａの電位はＶＤＤ＊０．
６５であり，Ｖｂの電位はＶＤＤ＊０．３５である。切
換制御回路１２０の出力Ｉが０Ｖの時，Ｖａの電位はＶ
ＤＤ＊０．３であり，Ｖｂの電位はＶＤＤ＊０である。
これらの結果を図４(ｂ）に示す。
を７：３とする。この時，切換制御回路１２０の出力Ｉ
がＶＤＤの時，Ｖａの電位はＶＤＤ＊１であり，Ｖｂの
電位はＶＤＤ＊０. ７である。また，切換制御回路１２
０の出力ＩがＨｉーＺの時，Ｖａの電位はＶＤＤ＊０．
６５であり，Ｖｂの電位はＶＤＤ＊０．３５である。切
換制御回路１２０の出力Ｉが０Ｖの時，Ｖａの電位はＶ
ＤＤ＊０．３であり，Ｖｂの電位はＶＤＤ＊０である。
これらの結果を図４(ｂ）に示す。
【００５３】そこで，比較回路（ＲＶ１）１３８および
比較回路（ＲＶ２）１３９のそれぞれの基準電圧を０．
５＊ＶＤＤとする。この時，切換制御回路１２０の出力
ＩがＶＤＤの時，ＲＶ１の出力はＨであり，ＲＶ２の出
力はＨである。また，切換制御回路１２０の出力ＩがＨ
ｉーＺの時，ＲＶ１の出力はＨであり，ＲＶ２の出力は
Ｌである。また，切換制御回路１２０の出力Ｉが０Ｖの
時，ＲＶ１の出力はＬであり，ＲＶ２の出力はＬであ
る。これらの結果を図４（ｃ）に示す。
比較回路（ＲＶ２）１３９のそれぞれの基準電圧を０．
５＊ＶＤＤとする。この時，切換制御回路１２０の出力
ＩがＶＤＤの時，ＲＶ１の出力はＨであり，ＲＶ２の出
力はＨである。また，切換制御回路１２０の出力ＩがＨ
ｉーＺの時，ＲＶ１の出力はＨであり，ＲＶ２の出力は
Ｌである。また，切換制御回路１２０の出力Ｉが０Ｖの
時，ＲＶ１の出力はＬであり，ＲＶ２の出力はＬであ
る。これらの結果を図４（ｃ）に示す。
【００５４】期待値保持部（図３参照）には，この論理
表に従う期待値を格納しておく。例えば，ＶＤＤがＩの
出力として正しい信号である時には，ＲＶ１の出力点ａ
＝Ｈ，ＲＶ２の出力点ｂ＝Ｈとなる論理を期待値とす
る。
表に従う期待値を格納しておく。例えば，ＶＤＤがＩの
出力として正しい信号である時には，ＲＶ１の出力点ａ
＝Ｈ，ＲＶ２の出力点ｂ＝Ｈとなる論理を期待値とす
る。
【００５５】図５は本発明の多値期待値比較回路の実施
例２である。図５において，１２０は切換制御回路であ
る。
例２である。図５において，１２０は切換制御回路であ
る。
【００５６】１５１は抵抗であって，抵抗値がＲ１であ
る。１５２は抵抗であって，抵抗値がＲ２である。１５
３は抵抗であって，抵抗値がＲ３である。
る。１５２は抵抗であって，抵抗値がＲ２である。１５
３は抵抗であって，抵抗値がＲ３である。
【００５７】１５４は抵抗であって，抵抗値がＲ４であ
る。１５５は抵抗であって，抵抗値がＲ５である。１５
６は抵抗であって，抵抗値がＲ６である。
る。１５５は抵抗であって，抵抗値がＲ５である。１５
６は抵抗であって，抵抗値がＲ６である。
【００５８】１５７は抵抗であって，抵抗値がＲ７であ
る。１５８は抵抗であって，抵抗値がＲ８である。１６
１は比較回路（ＣＰ１）である。
る。１５８は抵抗であって，抵抗値がＲ８である。１６
１は比較回路（ＣＰ１）である。
【００５９】１６２は比較回路（ＣＰ２）である。１６
３は比較回路（ＣＰ３）である。Ｖａは抵抗値Ｒ３とＲ
４の比できまる基準電圧である。
３は比較回路（ＣＰ３）である。Ｖａは抵抗値Ｒ３とＲ
４の比できまる基準電圧である。
【００６０】Ｖｂは抵抗値Ｒ５とＲ６の比できまる基準
電圧である。Ｖｃは抵抗値Ｒ７とＲ８の比できまる基準
電圧である。Ｒ１，Ｒ２は切換制御回路１２０の出力Ｉ
がＨｉ−Ｚである場合に，その電圧を一義的に決めるた
めのものであり，入力信号に影響を与えないようにする
ために高抵抗とする。
電圧である。Ｖｃは抵抗値Ｒ７とＲ８の比できまる基準
電圧である。Ｒ１，Ｒ２は切換制御回路１２０の出力Ｉ
がＨｉ−Ｚである場合に，その電圧を一義的に決めるた
めのものであり，入力信号に影響を与えないようにする
ために高抵抗とする。
【００６１】図５ (a)の動作を説明する。入力Ｉが４値
信号レベル（５Ｖ，３．３Ｖ，Ｈｉ−Ｚ，０Ｖ）である
とする。Ｒ３：Ｒ４＝１：４，Ｒ５：Ｒ６＝２：３，Ｒ
７：Ｒ８＝４：１，Ｒ１＝Ｒ２とする。この抵抗比でＶ
ＤＤ＝５Ｖの時，Ｖａ＝４Ｖ，Ｖｂ＝３．３Ｖ，Ｖｃ＝
１Ｖである。
信号レベル（５Ｖ，３．３Ｖ，Ｈｉ−Ｚ，０Ｖ）である
とする。Ｒ３：Ｒ４＝１：４，Ｒ５：Ｒ６＝２：３，Ｒ
７：Ｒ８＝４：１，Ｒ１＝Ｒ２とする。この抵抗比でＶ
ＤＤ＝５Ｖの時，Ｖａ＝４Ｖ，Ｖｂ＝３．３Ｖ，Ｖｃ＝
１Ｖである。
【００６２】この場合各比較回路１６１（ＣＰ１），１
６２（ＣＰ２），１６３（ＣＰ３）の出力ａ，ｂ，ｃは
図５ (b)のようになる。期待値保持部には，この論理表
に従う期待値を格納しておく。例えば，Ｉの出力がＶＤ
Ｄであることが正しい信号である時には，ａ＝Ｈ，ｂ＝
Ｈ，ｃ＝Ｈを期待値とする。
６２（ＣＰ２），１６３（ＣＰ３）の出力ａ，ｂ，ｃは
図５ (b)のようになる。期待値保持部には，この論理表
に従う期待値を格納しておく。例えば，Ｉの出力がＶＤ
Ｄであることが正しい信号である時には，ａ＝Ｈ，ｂ＝
Ｈ，ｃ＝Ｈを期待値とする。
【００６３】
【発明の効果】本発明によれば，バウンダリスキャン用
テスト回路を内蔵しないＬＳＩであっても，プリント基
板とＬＳＩとの接続試験を可能とし，搭載されているＬ
ＳＩの論理試験も容易に行うことができるようになる。
また，電源電圧の異なるＬＳＩが混在するプリント基
板，あるい複数の異なる電源電圧により駆動されるＬＳ
Ｉを搭載するプリント基板であっても，プリント基板の
試験を容易にする。
テスト回路を内蔵しないＬＳＩであっても，プリント基
板とＬＳＩとの接続試験を可能とし，搭載されているＬ
ＳＩの論理試験も容易に行うことができるようになる。
また，電源電圧の異なるＬＳＩが混在するプリント基
板，あるい複数の異なる電源電圧により駆動されるＬＳ
Ｉを搭載するプリント基板であっても，プリント基板の
試験を容易にする。
【図１】本発明の基本構成を示す図である。
【図２】本発明の実施例１を示す図である。
【図３】本発明の実施例２を示す図である。
【図４】本発明の多値期待値比較回路の実施例１であ
る。
る。
【図５】本発明の多値期待値比較回路の実施例２であ
る。
る。
【図６】従来のテスト方法の説明図である。
１ ：プリント基板 ２ ：テストパターン発生装置 ３ ：出力装置 １１：ＬＳＩＡ １２：ＬＳＩＢ １３：ＬＳＩＣ １４：ＬＳＩＤ １５：テスト手段 ２１：配線選択手段 ２２：期待値比較手段 ２３：期待値保持手段
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−138186（ＪＰ，Ａ) 特開 平４−332885（ＪＰ，Ａ) 特開 平３−211481（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193
Claims (5)
- 【請求項１】 バウンダリスキャン用テスト回路を持た
ない集積回路装置の端子と基板との接続テストのための
テストパターン発生手段と，基板の配線を選択する配線
選択手段と，該テストパターンの期待値を保持する期待
値保持手段と，選択された配線の論理値を入力し期待値
と比較する期待値比較手段とを備え， 該配線選択手段により該端子の接続されている該配線を
選択し，該配線の論理値と期待値を比較し，バウンダリ
スキャン用テスト回路を持たない集積回路装置と基板と
の接続テストを行うことを特徴とする集積回路装置と基
板との接続テスト装置。 - 【請求項２】 期待値比較手段は選択された配線の３値
以上の多値の論理値を検出するものであることを特徴と
する請求項１に記載の集積回路装置と基板との接続テス
ト装置。 - 【請求項３】 テストパターンの期待値は多値の論理を
表すものであり， 期待値比較手段は，比較結果をＨもしくはＬで出力する
基準電圧の異なる複数の比較回路を備えて入力電圧に応
じて多値の論理を表す論理値を出力する配線論理値判定
回路を備え，多値の論理により接続テストを行うことを
特徴とする請求項２に記載の集積回路装置と基板との接
続テスト装置。 - 【請求項４】 バウンダリスキャン用テスト回路を持た
ない集積回路装置の端子と基板との接続テストのための
テストパターンを入力し，該テストパターンに対応する
期待値を保持し， 基板の配線を選択する配線選択手段により集積回路装置
の各端子を接続する配線を選択し，選択された配線の論
理値と期待値を比較し，バウンダリスキャン用テスト回
路を持たない集積回路装置の端子と基板の配線との接続
テストすることを特徴とする集積回路装置と基板との接
続テスト方法。 - 【請求項５】 任意の配線を選択し，選択された配線に
対して，異なる複数のテストパターンを入力し，選択さ
れた配線の論理値と期待値を比較する選択された配線と
該端子との接続テストを各配線毎に行うことを特徴とす
る請求項４に記載の集積回路装置と基板との接続テスト
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31193095A JP3186555B2 (ja) | 1995-11-30 | 1995-11-30 | 集積回路装置と基板との接続テスト装置および接続テスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31193095A JP3186555B2 (ja) | 1995-11-30 | 1995-11-30 | 集積回路装置と基板との接続テスト装置および接続テスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09152468A JPH09152468A (ja) | 1997-06-10 |
| JP3186555B2 true JP3186555B2 (ja) | 2001-07-11 |
Family
ID=18023147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31193095A Expired - Fee Related JP3186555B2 (ja) | 1995-11-30 | 1995-11-30 | 集積回路装置と基板との接続テスト装置および接続テスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186555B2 (ja) |
-
1995
- 1995-11-30 JP JP31193095A patent/JP3186555B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09152468A (ja) | 1997-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100752448B1 (ko) | 집적 회로 웨이퍼와 웨이퍼 테스터 사이의 신호 경로를테스트하기 위한 방법 및 장치 | |
| US6828815B2 (en) | Method and apparatus for defect analysis of semiconductor integrated circuit | |
| US6859059B2 (en) | Systems and methods for testing receiver terminations in integrated circuits | |
| US6741946B2 (en) | Systems and methods for facilitating automated test equipment functionality within integrated circuits | |
| JPH10508108A (ja) | 集積回路と回路基板トレースとの接続における故障を検出するためのシステム | |
| JP3597891B2 (ja) | 従来的及びバウンダリ・スキャンの混合論理回路の電力印加試験装置および方法 | |
| US7159159B2 (en) | Circuit and method for adding parametric test capability to digital boundary scan | |
| KR100556639B1 (ko) | 반도체 검사 장치, 반도체 집적 회로 장치, 및 반도체 집적 회로 장치의 검사 방법 | |
| JPH1183952A (ja) | 電子回路の試験方法及び試験装置 | |
| US7409615B2 (en) | Test apparatus and test method | |
| JP2988380B2 (ja) | 半導体試験装置およびこの試験装置を用いた試験方法 | |
| JP3186555B2 (ja) | 集積回路装置と基板との接続テスト装置および接続テスト方法 | |
| US6986087B2 (en) | Method and apparatus for improving testability of I/O driver/receivers | |
| US5206862A (en) | Method and apparatus for locally deriving test signals from previous response signals | |
| US6907376B2 (en) | Systems and methods for facilitating testing of pad receivers of integrated circuits | |
| JPH08507610A (ja) | プリング抵抗を備える接続部をテストする装置 | |
| US6442718B1 (en) | Memory module test system with reduced driver output impedance | |
| US5841787A (en) | Memory programming and test circuitry and methods for implementing the same | |
| JPH11101850A (ja) | Ｉｃ試験装置 | |
| JPH10253707A (ja) | 集積回路試験装置 | |
| JPH0658989A (ja) | 配線基板のショート検出試験方法 | |
| JPH06160487A (ja) | Ｃｍｏｓ型集積回路のテストパターンおよび試験方法，テストパターンの作成方法 | |
| JPH0926463A (ja) | テスト回路を内蔵した集積回路 | |
| JP3185187B2 (ja) | Ｉｃ試験装置 | |
| Su et al. | Comprehensive interconnect BIST methodology for virtual socket interface |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |