JP3174264B2 - 半導体集積回路装置のレイアウト圧縮方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置のレイアウト圧縮方法に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路装置の分野におい
ては、いかに低コストの装置を短い開発工数で開発する
かが求められている。半導体集積回路装置におけるレイ
アウト設計の際には、配置・配線処理を電子計算機を用
いて自動で行うことにより、開発工数の短縮を図り、ま
た、レイアウトした結果の空きスペースを自動で圧縮す
ることにより、レイアウト面積を最少にし、低コスト化
を図っている。

【０００３】以下に従来の半導体集積回路装置のレイア
ウト圧縮方法を図５及び図６に基づいて説明する。図６
は従来の半導体集積回路装置の圧縮前でのレイアウトと
配線折り曲げ位置を示す図であり、図５は図６のレイア
ウトにおいて素子間の空きスペースを垂直方向，下向き
に圧縮したレイアウト圧縮図である。ここで、圧縮され
た図面方向を垂直方向と定義し、この図面の長手方向を
水平方向と定義し、半導体素子５０から配線１１０に向
かう方向を下向きと定義する。

【０００４】図５及び図６において、２０，３０，４
０，５０，６０，７０，１００は、それぞれ半導体素子
である。２１，２２，２３，３１，３２，４１，４２，
５１，５２，６１，６２，６３，７１，７２，７３，１
０１，１０２，１０３は、それぞれ半導体素子の端子で
ある。８０は、半導体素子２０の端子２３と半導体素子
１００の端子１０３とを接続する配線である。９０は、
半導体素子２０の端子２３と半導体素子４０の端子４１
とを接続する配線である。１１０は、半導体素子６０の
端子６１と半導体素子７０の端子７１とを接続する配線
であり、この配線１１０は、両端において前記半導体素
子６０，７０の端子６１，７１と重なって領域を一部共
有している。

【０００５】図６に示すように、圧縮前のレイアウトで
は、半導体素子５０を除く他の半導体素子２０，３０，
４０，６０，７０，１００、配線８０及び配線９０は設
計規約通りに配置され、垂直方向にこれ以上圧縮するこ
とが不可能な状態となっている。したがって、ここで
は、配線１１０と半導体素子２０，３０，４０，１００
及び配線８０，９０との間の空きスペースへ前記配線１
１０を折り曲げて設計規約を守りながら移動させようと
する処理について述べる。

【０００６】まず、最初に、配線折り曲げ処理を行う。
その要領は、折り曲げようとする配線１１０よりも垂直
方向、下向きに存在するところの既にレイアウトの移動
が終了した半導体素子及び配線のレイアウトのデータを
集める。図６においては、半導体素子２０の端子２１，
２２，２３、半導体素子３０の端子３１，３２、半導体
素子４０の端子４１，４２、半導体素子１００の端子１
０１，１０２，１０３、配線８０，９０がそれに相当す
る。半導体素子３０の端子３２について、水平方向に配
線１１０の幅の１／２にセパレーションだけ膨らました
符号１，４で示す位置を求める。これが配線折り曲げ位
置となる。この処理を上述した全てのデータに対して行
うことにより、配線折り曲げ位置１〜１４を求める。

【０００７】次いで、上記配線１１０を配線折り曲げ点
１〜１４で折り曲げ、垂直方向，下向きに設計規約を守
りながら空きスペースへ移動させる。

【０００８】その後、上記配線１１０の移動に伴い、新
たにできた空きスペースへ半導体素子５０を設計規約を
守りながら移動させる。上記処理を行った結果を図５に
示す。

【０００９】

【発明が解決しようとする課題】しかしながら、上記の
従来のレイアウト圧縮方法では、実際には、配線１１０
を全ての配線折り曲げ位置１〜１４で折り曲げるのでは
なく、配線１１０と半導体素子２０，３０，４０，１０
０及び配線８０，９０との間の空きスペースを圧縮する
のに必要な配線折り曲げ位置１，４，９，１２，１４だ
けを折り曲げるのであり、その他の配線折り曲げ位置
２，３，５〜８，１０，１１，１３は折り曲げられず無
駄となってしまう。

【００１０】このように、レイアウト内の全ての配線デ
ータについて折り曲げ処理を行うため、計算機処理の際
の使用メモリー量が増大し、処理速度が著しく低下す
る。

【００１１】また、配線１１０の垂直方向、下向きに存
在するデータの形状によっては、配線１１０とその周り
のデータとの間に設計規約違反を発生する可能性があ
る。例えば、配線１１０と、この配線１１０の両端と重
なり領域を一部共有する半導体素子６０の端子６１及び
半導体素子７０の端子７１との間に設計規約違反を発生
する可能性がある。つまり、距離Ｌ5 が同一図形間のセ
パレーション以下の場合が上記違反例に相当する（図５
参照）。

【００１２】本発明は、上記の従来の問題点を解決する
ものであり、最少の配線折り曲げで高密度レイアウトを
素早く実現でき、なおかつ設計規約違反を回避すること
のできる半導体集積回路装置のレイアウト圧縮方法を提
供することを目的とする。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は、配線の折り曲げ位置を必要最少限度に止
めたことを特徴とする。

【００１４】具体的には、本発明の解決手段は、次の工
程を備えた半導体集積回路装置のレイアウト圧縮方法を
対象とする。

【００１５】データ識別工程： 半導体基板上に半導体
素子及び配線をレイアウトするためのデータが半導体素
子データであるか配線データであるかを識別する。

【００１６】配線折り曲げ工程： 前記データ識別工程
においてデータが配線データであると識別されたならば
この配線を折り曲げる。

【００１７】移動工程： 前記半導体素子又は折り曲げ
た配線を圧縮方向に設計規約を守りながら移動させる。

【００１８】そして、この場合、前記配線折り曲げ工程
として、次の３つの工程を備えさせることを特徴とする
ものである。

【００１９】すなわち、１つ目の工程は、折り曲げよう
とする配線と、この配線と領域を一 部共有する他のデー
タとの間にセパレーション違反を起こさないよう配線折
り曲げ領域を算出する配線折り曲げ領域算出工程であ
る。２つ目の工程は、既にレイアウトされた半導体素子
又は配線のデータであって、前記折り曲げようとする配
線をこの既にレイアウトされた半導体素子又は配線の辺
に投影した領域において前記配線折り曲げ領域に対応し
た辺とこの辺を結ぶ辺との集合のデータを可視境界デー
タとして算出する可視境界データ算出工程である。３つ
目の工程は、前記可視境界データ算出工程で得られた可
視境界データと必要距離とから前記折り曲げようとする
配線とその周りのデータとの間にセパレーション違反を
起こさないよう配線折り曲げ位置を算出する配線折り曲
げ位置算出工程である。

【００２０】上記の構成により、本発明の解決手段で
は、最少の配線折り曲げで高密度レイアウトが実現され
るため、計算機処理の際の使用メモリー量が少量に抑え
られて処理速度がアップする。さらに、配線折り曲げの
際に配線とその周りのデータとの間でセパレーション違
反が回避される。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面に基づいて説明する。

【００２２】図１及び図２は本発明の実施の形態に係る
半導体集積回路装置のレイアウト圧縮方法を示すもので
ある。そのうち、図２は半導体集積回路装置の圧縮前の
レイアウトと配線折り曲げ位置を示す図であり、図１は
図２のレイアウトにおいて素子間の空きスペースを垂直
方向，下向きに圧縮したレイアウト圧縮図である。な
お、図１及び図２において、図５及び図６の従来例と対
応する箇所には同一の符号を付して対応関係を判り易く
している。

【００２３】すなわち、図１及び図２において、２０，
３０，４０，５０，６０，７０，１００は、それぞれ半
導体素子である。２１，２２，２３，３１，３２，４
１，４２，５１，５２，６１，６２，６３，７１，７
２，７３，１０１，１０２，１０３は、それぞれ半導体
素子の端子である。８０は、半導体素子２０の端子２３
と半導体素子１００の端子１０３とを接続する配線であ
る。９０は、半導体素子２０の端子２３と半導体素子４
０の端子４１とを接続する配線である。１１０は、半導
体素子６０の端子６１と半導体素子７０の端子７１とを
接続する配線であり、この配線１１０は、両端において
前記半導体素子６０，７０の端子６１，７１と重なって
領域を一部共有している。

【００２４】図２に示すように、圧縮前のレイアウトで
は、半導体素子５０を除く他の半導体素子２０，３０，
４０，６０，７０，１００、配線８０及び配線９０は、
設計規約通りに配置され、垂直方向にこれ以上圧縮する
ことが不可能な状態となっている。従って、ここでは、
従来例と同様、配線１１０と、半導体素子２０，３０，
４０，１００及び配線８０，９０との間の空きスペース
へ前記配線１１０を折り曲げて設計規約を守りながら移
動させようとする処理、つまり、本発明の実施の形態に
係る半導体集積回路装置のレイアウト圧縮方法を図３の
圧縮工程図に基づいて説明する。

【００２５】まず、最初に、データ識別工程１８０で、
半導体基板上にレイアウトするためのデータ（設計規約
を守りながら空きスペースに移動しようとするデータ）
が半導体素子５０のデータであるか配線１１０のデータ
であるかを識別し、データが配線１１０のものであると
識別されたならば次のステップである配線折り曲げ工程
１９０に進む。一方、データが半導体素子５０のもので
あると識別されたならば配線１１０に対する折り曲げが
終了したものとみなして次のステップである移動工程２
００に進む。

【００２６】次いで、配線折り曲げ工程１９０で配線を
折り曲げる。この配線折り曲げ工程１９０は、次の３つ
の工程（ステップ）で構成されている。１つ目の工程
は、折り曲げようとする配線と、この配線と領域を一部
共有する他のデータとの間にセパレーション違反を起こ
さないよう配線折り曲げ領域を算出する配線折り曲げ領
域算出工程１９１である。２つ目の工程は、既にレイア
ウトされた半導体素子又は配線のデータであって、前記
折り曲げようとする配線をこの既にレイアウトさ れた半
導体素子又は配線の辺に投影した領域において前記配線
折り曲げ領域に対応した辺とこの辺を結ぶ辺との集合の
データを可視境界データとして算出する可視境界データ
算出工程１９２である。３つ目の工程は、前記可視境界
データ算出工程１９２で得られた可視境界データと必要
距離とから前記折り曲げようとする配線とその周りのデ
ータとの間にセパレーション違反を起こさないよう配線
折り曲げ位置を算出する配線折り曲げ位置算出工程１９
３である。

【００２７】つまり、前記配線折り曲げ領域算出工程１
９１では、配線１１０を折り曲げた場合に、配線１１０
のデータと、この配線１１０の両端と重なり領域を一部
共有するいわゆる同一図形の半導体素子６０及び７０の
端子６１及び７１のテータとが設計規約である同一図形
間のセパレーションを満たす位置を算出して配線折り曲
げ領域を得る。本例の場合、配線折り曲げ位置１は半導
体素子６０の端子６１の右端に必要距離Ｌ1 を足した位
置、配線折り曲げ位置５は半導体７０の端子７１の左端
から必要距離Ｌ1 を移動した位置となる。ここで、必要
距離Ｌ1 は配線１１０の幅の１／２に同一図形間のセパ
レーション値を付加した値である。ここでは、配線折り
曲げ位置１から５の間を「配線折り曲げ領域」と呼ぶ。

【００２８】配線折り曲げ領域算出の具体例を図４
（ａ）及び（ｂ）に基づいて説明する。同図中、１７０
は半導体素子の端子、１７１は配線、１７２は折り曲げ
処理を行おうとしている配線であり、前記半導体素子の
端子１７０及び配線１７１は配線１７２と領域を一部共
有する同一図形である。図４（ａ）は配線１７２の折り
曲げ位置を算出した結果で、配線折り曲げ位置１７４は
半導体の端子１７０の右端に必要距離Ｌ2 を足した位置
であり、配線折り曲げ位置１７５は配線１７２の中心座
標から配線１７１の幅１／２と必要距離Ｌ2 を移動した
位置となる。ここで、必要距離Ｌ2 は配線１７２の幅１
／２と同一図形間のセパレーション値を足した値であ
る。上記配線折り曲げ位置１７４，１７５で配線１７２
を折り曲げてこの間の領域を移動させた場合の結果を図
４（ｂ）に示す。折り曲げた配線１７２と半導体素子の
端子１７０及び配線１７１との間の必要距離Ｌ3 は同一
図形間のセパレーションとなり、設計規約違反を起こさ
ない。

【００２９】上述のようにして配線折り曲げ領域算出工
程１９１を終えると、次のステップである可視境界デー
タ算出工程１９２で可視境界データを算出する。これ
は、前記配線折り曲げ領域算出工程１９１で得られた配
線折り曲げ位置１，５（図２参照）を利用する。前記配
線折り曲げ位置１から５の間の領域で配線１１０よりも
下方に存在し、既にレイアウトの移動が終了した半導体
素子及び配線のデータを集める。図２においては、半導
体素子２０の端子２１，２２，２３、半導体素子３０の
端子３１，３２、半導体素子４０の端子４１，４２、半
導体素子１００の端子１０１，１０２，１０３及び配線
８０，９０が前記半導体素子及び配線に相当する。これ
らを配線１１０から垂直方向、下向きに見た辺（半導体
素子又は配線の辺に投影した領域において前記配線折り
曲げ領域に対応した辺）と、この辺を結ぶ辺とのレイア
ウトするためのデータの集合を「可視境界データ」とす
る。図２では、この可視境界データに対応した辺を太い
実線で表し符号Ｄを付して示す。

【００３０】このようにして可視境界データ算出工程１
９２を終えると、次のステップである配線折り曲げ位置
算出工程１９３で配線折り曲げ位置を算出する。これ
は、前記可視境界データ算出工程１９２で得られた可視
境界データＤを利用する。この可視境界データＤの形状
が垂直方向、下向きに凸の場合は凸領域を形成する垂直
辺の外側に必要距離Ｌ4 だけ移動した位置を、また、垂
直方向、下向きに凹の場合は凹領域を形成する垂直辺の
内側に必要距離Ｌ4 だけ移動した位置を配線折り曲げ位
置とする。ここで、必要距離Ｌ4 は、配線１１０の幅の
１／２に同一図形間のセパレーション値を付加した値で
あり、これにより、折り曲げようとする配線１１０とそ
の周りの素子又は配線（半導体素子３０，４０、配線９
０）との間にセパレーション違反を起こさないようにし
ている。図２の例では、可視境界データＤの形状は凹で
あるので、可視境界データの３つの垂直辺に対して領域
の内側に必要距離Ｌ4 だけずらした位置２，３，４が得
られる。この位置が配線折り曲げ位置である。

【００３１】その後、次のステップである移動工程２０
０で半導体素子又は折り曲げた配線を圧縮方向に設計規
約を守りながら移動させる。つまり、本例では、配線折
り曲げ領域算出工程１９１と配線折り曲げ位置算出工程
１９３とで得られた配線折り曲げ位置１〜５で配線１１
０を折り曲げ、垂直方向，下向きに設計規約を守りなが
ら空きスペースへ移動させる。また、前記配線１１０の
移動に伴い、新たにできた空きスペースへ半導体素子５
０を設計規約を守りながら移動させる。上記処理を行っ
た結果を図１に示す。このようにして設計規約を守りな
がら空きスペースの圧縮が完了する。

【００３２】したがって、最少の配線折り曲げで高密度
レイアウトを実現でき、計算機処理の際の使用メモリー
量を少量に抑えて処理速度をアップすることができる。
しかも、配線折り曲げの際に、配線とその周りのデータ
との間でのセパレーション違反を回避することができ
る。

【００３３】

【発明の効果】以上説明したように、本発明方法によれ
ば、配線折り曲げ領域を算出し、これを利用して算出し
た可視境界データと必要距離とから配線折り曲げ位置を
算出するので、配線を無駄なく折り曲げて高速度に高密
度レイアウトを実現でき、しかも、折り曲げた配線とそ
の周りのデータとの間におけるセパレーション違反を回
避することができる。

【図面の簡単な説明】

【図１】半導体集積回路装置のレイアウトにおいて素子
間の空きスペースを垂直方向，下向きに圧縮したレイア
ウト圧縮図である。

【図２】半導体集積回路装置の圧縮前のレイアウトと配
線折り曲げ位置を示す図である。

【図３】半導体集積回路装置のレイアウト圧縮工程図で
ある。

【図４】配線の折り曲げ要領の説明図である。

【図５】従来例の図１相当図である。

【図６】従来例の図２相当図である。

【符号の説明】

１〜５ 配線折り曲げ位置 20,30,40,50,60,70,100 半導体素子 ８０，９０，１１０ 配線 １８０ データ識別工程 １９０ 配線折り曲げ工程 １９１ 配線折り曲げ領域算出工程 １９２ 可視境界データ算出工程 １９３ 配線折り曲げ位置算出工程 ２００ 移動工程 Ｄ 可視境界データ Ｌ1 ，Ｌ2 ，Ｌ3 ，Ｌ4 必要距離

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に半導体素子及び配線をレ
   イアウトするためのデータが半導体素子データであるか
   配線データであるかを識別するデータ識別工程と、 前記データ識別工程においてデータが配線データである
   と識別されたならばこの配線を折り曲げる配線折り曲げ
   工程と、 前記半導体素子又は折り曲げた配線を圧縮方向に設計規
   約を守りながら移動させる移動工程とを備えた半導体集
   積回路装置のレイアウト圧縮方法であって、 前記配線折り曲げ工程は、折り曲げようとする配線と、
   この配線と領域を一部共有する他のデータとの間にセパ
   レーション違反を起こさないよう配線折り曲げ領域を算
   出する配線折り曲げ領域算出工程と、既にレイアウトされた半導体素子又は配線のデータであ
   って、前記折り曲げようとする配線をこの既にレイアウ
   トされた半導体素子又は配線の辺に投影した領域におい
   て前記配線折り曲げ領域に対応した辺とこの辺を結ぶ辺
   との集合のデータを可視境界データとして 算出する可視
   境界データ算出工程と、 前記可視境界データ算出工程で得られた可視境界データ
   と必要距離とから前記折り曲げようとする配線とその周
   りのデータとの間にセパレーション違反を起こさないよ
   う配線折り曲げ位置を算出する配線折り曲げ位置算出工
   程とを備えたことを特徴とする半導体集積回路装置のレ
   イアウト圧縮方法。