JP3169932B2 - サーマルヘッド駆動用集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ信号を入力し
発熱抵抗体の通電を制御するサーマルヘッド駆動用集積
回路（ＩＣ）に関する。

【０００２】

【従来の技術】図１１を参照して、従来のサーマルヘッ
ド駆動用ＩＣの一例を簡単に説明する。この様なサーマ
ルヘッド駆動用集積回路は例えば特開平３−５３９５０
号公報に開示されている。図示する様に、サーマルヘッ
ド駆動用ＩＣ０は複数の発熱抵抗体１の通電を制御する
ものであり、各発熱抵抗体１に接続する出力端子ＤＯ１
〜ＤＯ６４を備えている。従って、この例は６４個の発
熱抵抗体１を一度に駆動することができる。各発熱抵抗
体１の一端は共通に接続されており、通電用の電源電圧
（例えば２４Ｖ）が印加される。各発熱抵抗体１の他端
は出力端子を介して駆動トランジスタ２に接続されてい
る。駆動トランジスタ２はドライバを構成しており、こ
の例ではＮチャネル型のＭＯＳトランジスタからなる。
各駆動トランジスタ２はオープンドレイン出力となって
おり、ソースは全て接地電位ＶＳＳに接続されている。
各駆動トランジスタ２のゲートにはＡＮＤ回路３の出力
端子が接続されている。４は１ライン分のデータを順次
記憶するシフトレジスタであり、Ｄ−ＦＦの直列接続か
らなる。シフトレジスタ４はバッファ８を介してデータ
入力端子ＳＩに接続されている。又、シフトレジスタ４
の最終段はバッファ８を介してデータ出力端子ＳＯに接
続されている。加えて、シフトレジスタ４の各段のＤ−
ＦＦにはバッファ８を介して制御端子ＣＬＫからクロッ
ク信号が供給される。５はシフトレジスタ４のデータを
一斉に取り込むラッチ回路であり、バッファ８を介して
制御端子ＬＣＨからラッチ信号が供給される。ラッチ回
路５の各段出力は対応するＡＮＤ回路３の一方の入力端
子に接続されている。各ＡＮＤ回路３の他方の入力端子
はインバータ７の出力端子に共通接続されている。イン
バータ７の入力端子は制御端子ＳＴＢを介してストロー
ブ信号が印加される。なお、このサーマルヘッド駆動用
ＩＣ０には電源電圧ＶＤＤが供給される。インバータ７
の入力端子はプルアップ抵抗を介してＶＤＤに接続され
ている。

【０００３】シフトレジスタ４は制御端子ＣＬＫに印加
されるクロック信号の立ち上がりで、データ入力端子Ｓ
Ｉに入力されたデータ信号を読み込む。ラッチ回路５は
制御端子ＬＣＨがＬレベルの時、シフトレジスタ４の各
段に記憶されていたデータを一括して取り込む。制御端
子ＬＣＨがＨレベルの時は直前に取り込んだデータをそ
のまま保持する。ラッチ回路５に取り込まれたデータは
制御端子ＳＴＢがＬレベルの時、ＡＮＤ回路３を介して
対応する駆動トランジスタ２に出力される。すなわち、
制御端子ＳＴＢがＬレベルで、ラッチ回路５から出力さ
れたデータがＨレベルの時駆動トランジスタ２がオンに
なり、対応する発熱抵抗体１が通電される。逆に、制御
端子ＳＴＢがＬレベルで、データがＬレベルの時駆動ト
ランジスタ２はオフになる。制御端子ＳＴＢをＨレベル
にすると、ラッチ回路５の出力にかかわらず、全ての駆
動トランジスタ２はオフになる。

【０００４】

【発明が解決しようとする課題】例えば、Ａ４の用紙に
ライン順次で印字を行なう場合、１７２８個の発熱抵抗
体１を一例に並べる。これら１７２８ドット分の発熱抵
抗体を駆動する為には、６４個のドライバ出力端子を有
するサーマルヘッド駆動用ＩＣ０を２７個一列に回路基
板上に実装する必要がある。このサーマルヘッド駆動用
ＩＣの個数をほぼ半減する為に、例えば図３に示す様に
シフトレジスタ４１及び４２を二段直列に内蔵したサー
マルヘッド駆動用ＩＣ０が開発されている。各シフトレ
ジスタ４１，４２は６４個の出力段を有しており、ＩＣ
０は全体として６４×２＝１２８個のドライバ出力端子
を有する。これにより、図１１に示したＩＣより実装個
数を半分にすることができる。前段のシフトレジスタ４
１はデータ入力端子ＳＩ１とデータ出力端子ＳＯ１を備
え、後段のシフトレジスタ４２もデータ入力端子ＳＩ２
とデータ出力端子ＳＯ２を備えている。従って、ＩＣの
動作自体は、図に示したＩＣと同様となり、両シフトレ
ジスタ４１，４２を並列使用することで、６４個一組の
データを各シフトレジスタ４１，４２にそれぞれ同時に
書き込むことができる。

【０００５】一方、図３に示したＩＣでは、特に高速印
字を要しない場合、前段のシフトレジスタ４１の出力端
子ＳＯ１と後段のシフトレジスタ４２の入力端子ＳＩ２
をワイヤボンディングなどで共通接続することで両シフ
トレジスタ４１，４２を直列使用することもできる。こ
の場合には、端子ＳＩ１からデータが入力され、１２８
個分が順次シフトレジスタ４１及び４２の直列接続に書
き込まれる。この様にすると、一列に並んだＩＣに対す
る合計の入力データ数（データの入力ライン数）が半減
できる。しかし、中間の出入力端子ＳＯ１，ＳＩ２をワ
イヤボンディングなどで接続しなければならない為コス
ト的に不利になる。又、ワイヤボンディングの部分に寄
生容量Ｃｐが生じる為、シフトレジスタ４１，４２間に
おけるデータ転送速度が遅くなってしまうことが避けら
れない。

【０００６】そこで、前段のシフトレジスタ４１の出力
端子ＳＯ１と、後段のシフトレジスタ４２の入力端子Ｓ
Ｉ２とを内部的に接続・切断するスイッチ回路を設ける
ことで、寄生容量の発生を防止しつつ両シフトレジスタ
４１，４２を直列使用と並列使用を切り換えることも考
えられる。このようなスイッチ回路を設けて直列使用と
並列使用を切り換えて使用する場合、出力端子ＳＯ１と
入力端子ＳＩ２とを設けると、入出力パッド数が増えて
ＩＣチップが大型化すると共に、ボンディング数が増え
てしまう。しかし、両シフトレジスタ４１，４２を接続
して直列使用する場合には、前段のシフトレジスタ４１
の出力端子ＳＯ１及び後段シフトレジスタ４２の入力端
子ＳＩ２は使用されない。また、両シフトレジスタ４
１，４２を切り離して並列使用する場合、後段シフトレ
ジスタ４２の入力端子ＳＩ２は使用されるが、前段シフ
トレジスタ４１の出力端子ＳＯ１は必ずしも使用されな
い。さらに、両シフトレジスタ４１，４２が正常に動作
しているか否かを個別にテストする場合があり、この場
合にはシフトレジスタ４１の出力端子ＳＯ１及びシフト
レジスタ４２の入力端子ＳＩ２が使用されるが、両シフ
トレジスタ４１，４２を個別にテストすることが可能で
あり、必ずしも出力端子ＳＯ１と入力端子ＳＩ２とを同
時に使用する必要がない。すなわち、両シフトレジスタ
４１，４２を１つの半導体チップに実装する場合には、
前段シフトレジスタ４１の出力端子ＳＯ１のパッドと後
段シフトレジスタ４２の入力端子ＳＩ２のパッドとを共
通化し、いずれか一方用のパッドとして切り換えながら
使用することが可能である。

【０００７】また、両シフトレジスタ４１，４２の間に
スイッチ回路を設けて直列使用をする場合、使用しない
後段シフトレジスタ４２の入力端子ＳＩ２は、フローテ
ィング（貫通電流の発生）を防止するために、電源ＶＤ
Ｄまたは接地電位ＶＳＳに接続する（ハイ又はロウに固
定する）必要がある。そして、出力端子ＳＯ１と入力端
子ＳＩ２のパッドを共通使用する場合も同様にフローテ
ィングを防止する構成にする必要がある。

【０００８】また、図１１に示されるように、入力端子
ＳＩと出力端子ＳＯはバッファ８を介してシフトレジス
タ４と接続されているが、通常、出力を大きくするため
に接続されるバッファ回路８は、徐々に出力を大きくす
るためのゲート郡として複数段のインバータやバッファ
を直列に接続している。このため各段で消費される電力
が増大していた。特に、両シフトレジスタ４１，４２の
間にスイッチ回路を設けて直列使用をする場合には、使
用されない出力端子ＳＯ１とＳＩ２に接続されるバッフ
ァ８の消費電力が無駄になる。

【０００９】さらに、同一構成のシフトレジスタ４１，
４２を１つの半導体チップに実装する場合、両シフトレ
ジスタを互いに隣り合わせることでＤ−ＦＦを連続配置
することが素子配列の効率から一般的に考え得る配置で
ある。従って、両シフトレジスタ４１，４２の接続と分
離を行うスイッチ回路を更に半導体チップに実装する場
合、連続配置した両シフトレジスタ４１，４２の端部側
に配置することが一般に考えられる。しかし、スイッチ
回路を端部に配置すると、両シフトレジスタ４１，４２
を直列に接続した場合の両者間の配線距離が長くなりシ
フトレジスタ間のデータ転送速度が遅くなってしまう。
また、スイッチ回路の端部配置位置に伴い出力端子ＳＯ
１や入力端子ＳＩ２も端部に配置すると、前段シフトレ
ジスタ４１の入力端子ＳＩ１の配線距離に比べて、後段
シフトレジスタ４２の入力端子ＳＩ２の配線距離が長く
なり、セットアップタイムｓｔｕや、ホールドタイムｔ
ｈ等の信号のタイミングが両シフトレジスタで異なる可
能性がある。

【００１０】

【課題を解決する為の手段】上述した従来の技術の課題
を解決する為に以下の手段を講じた。即ち、本発明に係
るサーマルヘッド駆動用集積回路は基本的にデータ信号
に応じて発熱抵抗体の通電を制御するものである。本サ
ーマルヘッド駆動用集積回路は、シリアルに供給される
データ信号を順次転送して格納するシフトレジスタを少
くとも前後二段直列に配するとともに、格納されたデー
タ信号を一括に読み出して複数の発熱抵抗体を駆動する
ドライバを備えている。本サーマルヘッド駆動用集積回
路は、前段のシフトレジスタに対するデータ信号の入力
端子及び出力端子と、後段のシフトレジスタに対するデ
ータ信号の入力端子及び出力端子と、前段のシフトレジ
スタの出力端子と後段のシフトレジスタの入力端子との
間に介在するスイッチ手段とを有する。特徴事項とし
て、該スイッチ手段は前後二段直列に配されたシフトレ
ジスタの接続と分離を選択可能である。

【００１１】好ましくは、前記シフトレジスタ、ドライ
バ及びスイッチ手段は長尺形状の半導体チップに集積形
成されている。この場合、外部の各発熱抵抗体に接続す
るドライバ側の出力端子は半導体チップの一方の長辺側
に沿って配列している。又、データ信号の入力端子及び
出力端子と電源端子及び接地端子とその他の制御端子と
は半導体チップの他方の長辺側に沿って配列している。
好ましくはドライバ側の出力端子は千鳥状に配されてい
る。又、接地端子は半導体チップの中央に沿って一列に
配されている。

【００１２】比較的高速な印字動作が必要な場合には、
上記スイッチ手段により前段シフトレジスタと後段シフ
トレジスタを分離し、それぞれにデータ信号を同時に入
力する。これにより、データ信号の転送効率が改善す
る。一方、比較的低速な印字動作でよい場合には、上記
スイッチ手段により前段シフトレジスタと後段シフトレ
ジスタを直列接続する。これにより、サーマルヘッド全
体から見て、データ信号の入力系統を半減化できる。加
えて、スイッチ手段は内部的に前段シフトレジスタと後
段シフトレジスタを接続する為、データ転送速度に悪影
響を与える寄生容量を抑制でき、且つ従来ワイヤボンデ
ィングに要していた工数を削減可能である。

【００１３】また、本発明に係るサーマルヘッド駆動用
集積回路は、データ信号に応じて発熱抵抗体の通電を制
御するものであり、シリアルに供給されるデータ信号を
順次転送して格納するシフトレジスタを少くとも前後二
段直列に配するとともに、格納されたデータ信号を一括
に読み出して複数の発熱抵抗体を駆動するドライバを備
えている。そして、前段のシフトレジスタに対するデー
タ信号の入力端子と、後段のシフトレジスタに対するデ
ータ信号の出力端子と、前段のシフトレジスタの出力部
と後段のシフトレジスタの入力部との間に介在し、前後
二段直列に配されたシフトレジスタの接続と分離を選択
するスイッチ手段とを備えている。さらに、本サーマル
ヘッド駆動用集積回路は、データ信号が出力又は入力さ
れる共通端子と、前段のシフトレジスタの出力部及び後
段のシフトレジスタの入力部のいずれか一方と共通端子
とを選択的に接続する選択手段とを備えている。好まし
くはスイッチ手段と選択手段は互いに連動し、スイッチ
手段が前段のシフトレジスタと後段のシフトレジスタと
を直列に接続する場合に、選択手段が前段のシフトレジ
スタの出力部と共通端子とを接続するように構成され
る。好ましくは、スイッチ手段及び選択手段が、トライ
ステートバッファ又はトライステートインバータにより
構成される。本発明によれば、前段シフトレジスタの出
力端子と、後段シフトレジスタの入力端子をそれぞれ別
々に設けずに１つの共通端子を選択手段により切り換え
ながら共通使用しているので、端子数を減らすことがで
き、半導体チップを小型化することができる。また、ボ
ンディング数も少なくなるため品質が向上する。

【００１４】また、本発明に係るサーマルヘッド駆動用
集積回路は、データ信号に応じて発熱抵抗体の通電を制
御するもので、シリアルに供給されるデータ信号を順次
転送して格納する、１段又は前後直列に２段以上配され
たシフトレジスタと、シフトレジスタに格納されたデー
タ信号を一括に読み出して複数の発熱抵抗体を駆動する
ドライバと、各段のシフトレジスタに対するデータ信号
の入力端子及び出力端子とを備えている。特徴事項とし
て、入力端子及び出力端子のうち、使用されないことが
ある端子に接続されたバッファ回路を電源から切り離す
接離手段を備えている。好ましくは、接離手段が、トラ
イステートバッファ又はトライステートインバータによ
り構成される。本発明によれば、使用されない端子、例
えば２段のシフトレジスタを直列接続して使用する場合
の前段シフトレジスタの出力端子や後段シフトレジスタ
の入力端子に接続されたバッファ回路を電源から切り離
すことが可能であるため、不使用時における当該バッフ
ァの消費電流を抑制することができる。

【００１５】また、本発明に係るサーマルヘッド駆動用
集積回路は、スイッチ手段、又はスイッチ手段と選択手
段を、前段のシフトレジスタと後段のシフトレジスタと
の間に配置する。スイッチ手段を両シフトレジスタの間
に配置することで、両シフトレジスタを直列に接続した
場合の配線距離を短くすることができ、両者間のデータ
転送速度の遅れが防止される。両シフトレジスタの中間
にスイッチ手段を配置することで後段シフトレジスタの
入力端子を後段シフトレジスタの近傍に配置することが
でき、両シフトレジスタの入力端子の配線距離をほぼ等
しくすることができる。また、選択手段も両シフトレジ
スタの間に配置することで、両シフトレジスタの入力端
子の配線距離をほぼ等しくすることができる。入力端子
の配線距離をほぼ等しくすることで、信号のタイミング
を等しくすることができ、サーマルヘッドの高速化に対
する特性が向上する。

【００１６】

【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。図１（Ａ）は本実施形態に係
るサーマルヘッド駆動用集積回路の基本的な構成を示す
模式図である。本サーマルヘッド駆動用集積回路０は基
本的に、データ信号に応じて発熱抵抗体（図示せず）の
通電を制御する為に用いられる。本集積回路０はシリア
ルに供給されるデータ信号を順次転送して格納するシフ
トレジスタ４１，４２を少くとも前後二段直列に配して
いる。但し、個数は二個に限られるものではなく、三個
以上であっても良い。又、図１１と同様に、各シフトレ
ジスタ４１，４２に格納されたデータ信号を一括に読み
出して複数の発熱抵抗体を駆動するドライバ（図示せ
ず）を備えている。前段のシフトレジスタ４１はデータ
信号の入力端子ＳＩ１及び出力端子ＳＯ１を有する。
又、後段のシフトレジスタ４２もデータ信号の入力端子
ＳＩ２及び出力端子ＳＯ２を有する。特徴事項として、
スイッチ手段を構成するスイッチ回路ＳＷＣが前段のシ
フトレジスタ４１の出力端子ＳＯ１と後段のシフトレジ
スタ４２の入力端子ＳＩ２との間に介在する。このスイ
ッチ回路ＳＷＣは前後二段直列に配されたシフトレジス
タ４１，４２の接続と分離を選択可能である。図１
（Ａ）に示した例では、制御端子ＳＷに外部から電位を
与えて、スイッチ回路ＳＷＣの接続と分離を制御する。
スイッチ回路ＳＷＣの具体的な構成例を図１（Ｂ）に示
しておく。この具体例では、制御端子ＳＷがＬ（ロウ）
レベルの時、前段シフトレジスタ４１の出力ＳＯが後段
シフトレジスタ４２の入力ＳＩに接続される。すなわ
ち、前段シフトレジスタ４１と後段シフトレジスタ４２
は互いに直列接続される。一方、制御端子ＳＷがＨ（ハ
イ）レベルの時、後段シフトレジスタ４２に対する入力
端子ＳＩ２が後段シフトレジスタ４２の入力ＳＩに接続
される。この結果、前段シフトレジスタ４１は後段シフ
トレジスタ４２から分離される。

【００１７】図２は、図１（Ａ）に示したサーマルヘッ
ド駆動用集積回路０の動作状態を示す模式図である。図
２（Ａ）はスイッチ回路ＳＷＣにより前段シフトレジス
タ４１と後段シフトレジスタ４２が直列接続された状態
を等価的に表わしている。この場合、サーマルヘッド駆
動用集積回路０には前段のシフトレジスタ４１に対する
入力端子ＳＩ１からデータ信号が供給され、スイッチ回
路ＳＷＣを介して後段のシフトレジスタ４２まで転送さ
れる。前段シフトレジスタ４１の出力端子ＳＯ１と後段
シフトレジスタ４２の入力端子ＳＩ２はスイッチ回路Ｓ
ＷＣを介して内部的に接続されているので、特に寄生容
量は発生せず、データ転送速度に悪影響を及ぼさない。
又、ワイヤボンディングで外部的に接続する必要がなく
なるので、工数の削減にもつながる。

【００１８】図２（Ｂ）はスイッチ回路ＳＷＣがオフの
状態を等価的に表わしており、前段シフトレジスタ４１
と後段シフトレジスタ４２は互いに分離している。この
場合、前段シフトレジスタ４１には対応する入力端子Ｓ
Ｉ１からデータ信号が供給され、後段シフトレジスタ４
２にも同時に対応する入力端子ＳＩ２からデータ信号が
供給される。従って、図２（Ａ）に示した接続モードに
比べ、図２（Ｂ）に示した分離モードではデータ転送効
率を２倍に上げることができ、転送時間が半分になるの
で特に高速印字が必要なビデオプリンタや画像用のサー
マルプリントヘッドに適している。

【００１９】図４は、本実施形態に係るサーマルヘッド
駆動用集積回路の実施例を示すブロック図であり、理解
を容易にする為図１１に示した従来のサーマルヘッド駆
動用集積回路と対応する部分には対応する参照番号を付
してある。図示する様に、本サーマルヘッド駆動用集積
回路０は半導体チップに集積形成されており、ドライバ
出力端子ＤＯ１〜ＤＯ１２８、電源端子ＶＤＤ、接地端
子ＶＳＳ、データ入力端子ＳＩ１，ＳＩ２、データ出力
端子ＳＯ１，ＳＯ２、各種の制御端子ＳＴＢ０，ＳＴＢ
１，ＳＴＢ２，ＳＴＢ３，ＬＣＨ，ＣＬＫ，ＳＷを備え
ている。ドライバ出力端子ＤＯ１〜ＤＯ１２８には合計
１２８個の発熱抵抗体（図示せず）が接続される。各ド
ライバ出力端子には駆動トランジスタ２がオープンドレ
イン接続されている。各駆動トランジスタ２のゲートに
は一出力三入力のＡＮＤ回路３が接続されている。１番
目〜６４番目までのＡＮＤ回路３の第１の入力端子はイ
ンバータ７を介して制御端子ＳＴＢ１に共通接続されて
いる。一方、６５番目〜１２８番目までのＡＮＤ回路３
の第１の入力端子はインバータ７を介して他の制御端子
ＳＴＢ２に共通接続されている。これら制御端子ＳＴＢ
１、ＳＴＢ２は電源電圧ＶＤＤにプルアップされてい
る。１番目〜１２８番目までのＡＮＤ回路３の第３の入
力端子はバッファ８を介して半分ずつ制御端子ＳＴＢ０
とＳＴＢ３に接続されている。この制御端子ＳＴＢ０及
びＳＴＢ３は接地電圧ＶＳＳにプルダウンされている。
更に、１番目から１２８番目までの各ＡＮＤ回路３の第
２の入力端子は全てラッチ回路の対応する各ラッチ素子
ＬＡに接続されている。なお、このラッチ回路はそれぞ
れ６４個のラッチ素子ＬＡからなる前段部のラッチ回路
５１と後段部のラッチ回路５２とに分かれている。両ラ
ッチ回路５１，５２はバッファ８を介して制御端子ＬＣ
Ｈに共通接続している。更に、本サーマルヘッド駆動用
集積回路０は前段のシフトレジスタ４１と後段のシフト
レジスタ４２を備えている。前段シフトレジスタ４１は
Ｄ−ＦＦ（データ−フリップフロップ）を６４段接続し
たものであり、データ入力端子ＳＩ１とデータ出力端子
ＳＯ１を備えている。後段シフトレジスタ４２もＤ−Ｆ
Ｆを６４段直列接続したものであり、データ入力端子Ｓ
Ｉ２とデータ出力端子ＳＯ２を備えている。なお、各Ｄ
−ＦＦはバッファ８を介して制御端子ＣＬＫに共通接続
されている。前段シフトレジスタ４１の出力部ＳＯと後
段シフトレジスタ４２の入力部ＳＩとの間にスイッチ回
路ＳＷＣが介在している。スイッチ回路ＳＷＣとして
は、例えば、図１（Ｂ）に示したスイッチ回路が使用さ
れる。このスイッチ回路ＳＷＣの１の入力はバッファ８
及びプルアップ抵抗により制御端子ＳＷに接続してい
る。スイッチ回路ＳＷＣの他の入力は、前段のシフトレ
ジスタ４１の出力部ＳＯに接続され、その接続途中にバ
ッファ８を介して出力端子ＳＯ１が接続されている。ス
イッチ回路ＳＷＣの更に他の入力は、バッファ８を介し
て入力端子ＳＩ２が接続されている。さらに、スイッチ
回路ＳＷＣの出力は後段のシフトレジスタ４２の入力部
ＳＩに接続されている。スイッチ回路ＳＷＣ及び制御端
子ＳＷを含めてスイッチ手段９を構成する。

【００２０】このように前段シフトレジスタ４１の出力
部ＳＯと後段シフトレジスタの入力部ＳＩとの間にスイ
ッチ回路を配置することで、入力端子ＳＩ１から前段シ
フトレジスタの入力部（最前段のＤ−ＦＦ）までの物理
的距離と、入力端子ＳＩ２からスイッチ回路ＳＷＣを介
して後段のシフトレジスタの入力部ＳＩ（最前段のＤ−
ＦＦ）までの配線距離（物理的距離）をほぼ同等にする
ことが可能になる。従って、スイッチ回路ＳＷＣで両シ
フトレジスタ４１，４２を切り離して並列使用する場合
に、両シフトレジスタ４１，４２への各入力信号のタイ
ミング（セットアップタイムｔｓｕ、ホールドタイムｔ
ｈ等）を等しく設定することができる。従って、サーマ
ルヘッドの高速化に対する特性が向上する。なお、以上
の効果は入力端子ＳＩ１から前段シフトレジスタの入力
部までの物理的距離Ｌ１と、入力端子ＳＩ２からスイッ
チ回路ＳＷＣを介して後段のシフトレジスタの入力部Ｓ
Ｉまでの物理的距離Ｌ２とをほぼ同等にすることで得ら
れる効果である。従って、両シフトレジスタ４１，４２
を連続して配置して回路の製造効率を上げ、スイッチ回
路ＳＷＣと入力端子ＳＩ１とを、Ｌ１とＬ２とがほぼ同
等になる位置に配置するようにしてもよい。例えば、ス
イッチ回路ＳＷＣを後段シフトレジスタ４２の更に後段
側に配置し、入力端子ＳＩ１を両シフトレジスタ４１，
４２のほぼ中間に配置するようにする。

【００２１】引き続き、図４を参照して本サーマルヘッ
ド駆動用集積回路０の動作を説明する。制御端子ＳＷが
Ｌレベルの時、前段シフトレジスタ４１と後段シフトレ
ジスタ４２はＳＷＣを介して直列接続される。この場
合、シフトレジスタ４１は制御端子ＣＬＫに印加される
クロック信号の立ち上がりエッジでデータ入力端子ＳＩ
１に入力されたデータを順次読み込み、１２８ドット分
後段シフトレジスタ４２まで転送する。逆に、制御端子
ＳＷがＨレベル又はオープンの時、前段シフトレジスタ
４１と後段シフトレジスタ４２は互いに分離される。こ
の場合、前段シフトレジスタ４１はクロック信号の立ち
上がりエッジでデータ入力端子ＳＩ１に入力されたデー
タを６４ドット分読み込む。同時に、後段シフトレジス
タ４２はデータ入力端子ＳＩ２に入力されたデータを６
４ドット分読み込む。ラッチ回路５１，５２は制御端子
ＬＣＨがＬレベルの時、シフトレジスタ４１，４２のデ
ータを読み込み、制御端子ＬＣＨがＨレベルの時は直前
のデータを保持する。ラッチ回路５１，５２に取り込ま
れた１２８ドット分のデータは、制御端子ＳＴＢ１及び
ＳＴＢ２がＬレベルで且つ制御端子ＳＴＢ０及びＳＴＢ
３がＨレベルの時に、ＡＮＤ回路３を介して各駆動トラ
ンジスタ２に出力される。ＡＮＤ回路３から出力された
データがＨレベルの時、駆動トランジスタ２はオンとな
り、対応する発熱抵抗体を通電する。逆に、出力データ
がＬレベルの時、駆動トランジスタ２はオフになる。制
御端子ＳＴＢ１及びＳＴＢ２をＨレベルにするか、又は
制御端子ＳＴＢ０及びＳＴＢ３をＬレベルにすると、全
ての駆動トランジスタ２はオフになる。

【００２２】以上の様に、本サーマルヘッド駆動用集積
回路０は１２８ビット（６４×２）のシフトレジスタ及
びラッチ回路を内蔵している。制御端子ＣＬＫに印加さ
れるクロック信号の周波数は最大で１０ＭＨｚ以上と高
速である。シフトレジスタ４１，４２を６４ビット単位
で二分割駆動することが可能なので、ビデオプリンタや
画像用のサーマルプリントヘッドに適している。逆に、
高速印字が特に必要でない場合には、シフトレジスタ４
１，４２を１２８ビット単位で一分割駆動することが可
能となり、データ信号の入力系統を少くすることができ
る。この場合、前段シフトレジスタ４１と後段シフトレ
ジスタ４２は内部的に接続されるので、データ転送速度
の低下は実質的にない。

【００２３】図５は、本実施形態に係るサーマルヘッド
駆動用集積回路の他の実施例を示す模式的なブロック図
であり、図４に示した実施例と対応する部分には対応す
る参照番号を付して理解を容易にしている。異なる点
は、スイッチ回路ＳＷＣを外部から制御する端子ＳＷの
代わりに、ヒューズトリミング構造ＳＷａを採用してい
ることである。スイッチ回路ＳＷＣの制御端子はバッフ
ァ８を介して内部的にＶＤＤ又はＶＳＳの一方に接続さ
れる。ＶＤＤとＶＳＳの一方を選択する為に、所謂ヒュ
ーズトリミングあるいはレーザトリミングが採用され
る。場合によっては、これらのトリミングに代え、半導
体の製造プロセス段階でマスクオプションによりＶＤＤ
とＶＳＳの何れか一方を選択する様にしてもよい。

【００２４】次に、図６を参照して本サーマルヘッド駆
動用集積回路の具体的な形状を示す。図示する様に、本
サーマルヘッド駆動用集積回路０はシフトレジスタ、ド
ライバ及びスイッチ手段などが長尺形状の半導体チップ
に集積形成されている。外部の各発熱抵抗体に接続する
ドライバ側の出力端子ＤＯ１〜ＤＯ１２８は半導体チッ
プの一方の長辺側に沿って配列している。これに対し、
データ信号の入力端子ＳＩ１，ＳＩ２及び出力端子ＳＯ
１，ＳＯ２と、電源端子ＶＤＤ及び接地端子ＶＳＳと、
その他の制御端子ＳＴＢ０，ＳＴＢ１，ＳＴＢ２，ＬＣ
Ｈ，ＣＬＫ，ＳＷとは半導体チップの他方の長辺側に沿
って配列している。係る構成とすることにより、複数個
の半導体チップを回路基板上に一列に実装する場合に、
配線の設計等が容易となる。なお、出力端子ＤＯ１〜Ｄ
Ｏ１２８を千鳥状に配することでワイヤボンドの実装密
度が高くなる。又、接地端子ＶＳＳをほぼチップの中央
に配することで各トランジスタに均等に接地電位を供給
できる。

【００２５】次に、本発明における他の実施形態につい
て説明する。この実施形態では、サーマルヘッド駆動用
集積回路０の入力端子及び出力端子のうち、使用されな
いことがある端子に接続されているバッファ８を電源電
圧ＶＤＤから切り離す構成とすることで、使用しない端
子に接続されたバッファによる消費電流を抑制するよう
にしたものである。すなわち、本実施形態では、バッフ
ァ８をトライステートバッファ又はトライステートイン
バータ（クロックドバッファ又はクロックドインバー
タ）により構成する。そして、入力端子、出力端子を使
用しない場合に、トライステートインバータ等をハイイ
ンピーダンス状態にして電源電圧ＶＤＤから切り離すこ
とで、バッファ８による消費電流を無くしている。

【００２６】図７は、バッファ８および入力端子、出力
端子を表したものである。この図７（ａ）に示されるよ
うに、図１に示したＳＯ１、ＳＯ２、及び、図１１に示
した出力端子ＳＯに接続されるバッファ８に、本実施形
態のバッファが適用される。本実施形態のバッファ８
は、４つのトライステートインバータ８１が直列に接続
されている。最終段のトライステートインバータ８１の
出力が出力端子ＳＯ等のパッドに接続されている。第１
段のトライステートバッファ８１の入力にはシフトレジ
スタ４１，４２，又は４の最終段のＤ−ＦＦの出力が接
続されている。また、本実施形態のバッファ８は、図７
（ｂ）に示されるように、図１に示した入力端子ＳＩ２
に接続されるバッファ８にも適用される。この場合のバ
ッファ８も、４つのトライステートバッファ８１が直列
に接続され、第１段のトライステートバッファ８１の入
力には入力端子ＳＩ２のパッドが接続され、最終段の出
力は後段シフトレジスタ４２の第１段のＤ−ＦＦの入力
に接続されている。なお、トライステートインバータ８
１の数は必ずしも４つである必要はなく、出力の大きさ
との関係から決定され、１つの場合、２つの場合、３つ
の場合、５つの場合、６つ以上の場合もありうる。

【００２７】図７（ｃ）はトライステートバッファ８１
の回路構成を表したものである。本実施形態におけるト
ライステートバッファ８１では、エンハンスメント形の
ＦＥＴ（ＭＯＳ型ＦＥＴ）８１ａ、８１ｂ、８１ｃ、８
１ｄが直列に接続されている。ＦＥＴ８１ａと８１ｂは
Ｐチャネル型で、ＦＥＴ８１ｃ、８１ｄがｎチャネル型
である。ｐチャネル形のＦＥＴ８１ｂとｎチャネル形の
ＦＥＴ８１ｂｃは、ゲート同士及びソース同士が接続さ
れており、ゲート側がトライステートバッファ８１の入
力端子ｉｎに接続され、ソース側が出力端子ｏｕｔに接
続されている。ＦＥＴ８１ａとＦＥＴ８１ｂの直列接続
部分により相補形のインバータを形成している。ＦＥＴ
８１ｂと電源ＶＤＤとの間にｐチャネル形のＦＥＴ８１
ａが直列に接続され、ＦＥＴ８１ｃと接地端子ＶＳＳと
の間にｎチャネル形のＦＥＴ８１ｄが直列に接続されて
いる。ＦＥＴ８１ａのゲートには入力端子ｓｗが接続さ
れ、ＦＥＴ８１ｄのゲートには入力端子ｓｗバー（図面
上は、符号ｓｗの上に横バーを付して表す。）が接続さ
れている。入力端子ｓｗバーには、入力端子ｓｗに入力
されるＨレベル又はＬレベルの信号とは逆の、Ｌレベル
又はＨレベルの信号が入力されるようになっている。な
お、バッファ８の第２の入力端子としてｓｗを１つ配置
し、これをＦＥＴ８１ａのゲートに接続すると共に、イ
ンバータを介してＦＥＴ８１ｄのゲートに接続するよう
に構成してもよい。また、図７（ｃ）において、ＦＥＴ
８１ａとＦＥＴ８１ｂのゲートに入力される信号が入れ
替わっても良い。すなわち、ＦＥＴ８１ａのゲートに入
力端子ｉｎが接続され、ＦＥＴ８１ｂのゲートに入力端
子ｓｗが接続されるようにしても良い。同様にＦＥＴ８
１ｃとＦＥＴ８１ｄのゲートに入力信号も入れ替わって
良い。すなわち、ＦＥＴ８１ｃに入力端子ｓｗバーが接
続され、ＦＥＴ８１ｄに入力端子ｉｎが接続されるよう
にしても良い。

【００２８】ＦＥＴ８１ａと８１ｄは、インバータを構
成するＦＥＴ８１ｂ、８１ｂのハイとローの出力に加え
て、第３の状態としてハイインピーダンス状態とするた
めに使用される。すなわち、入力端子ｓｗがＨレベルの
場合、ｐチャネル形のＦＥＴ８１ａがオフになると共
に、この場合入力端子ｓｗバーは逆のＬレベルになるた
めｎチャネル形のＦＥＴ８１ｄもオフになる。このため
トライステートバッファ８１はハイインピーダンス状態
となると共に、電源端子ＶＤＤからの消費電流が停止さ
れる。従って、本実施形態では、出力端子ＳＯ、ＳＯ
１、ＳＯ２及び入力端子ＳＩ２のうち、使用しない端子
と接続されているバッファ８のｓｗをＨレベル（ｓｗバ
ーはＬレベル）とすることで、各トライステートバッフ
ァ８１をハイインピーダンス状態にし、バッファ８によ
る消費電流を少なくすることができる。逆に出力端子Ｓ
Ｏ、ＳＯ１、ＳＯ２又は入力端子ＳＩ２を使用する場
合、接続されているバッファ８の入力端子ｓｗをＬレベ
ル（ｓｗバーはＨレベル）とすることで各トライステー
トバッファ８１がアクティブになり、通常のインバータ
として使用される。

【００２９】なお、入力端子ＳＩ２、出力端子ＳＯ１，
ＳＯ２に接続されるバッファ８の入力端子ｓｗは、それ
ぞれ別個の端子として設けてもよく、また、全ての端子
又はいずれか２つの端子（例えば、ＳＯ１用とＳＩ２用
に接続される両バッファ８の入力端子ｓｗ）を共通の端
子としてもよい。各バッファ８の入力端子ｓｗ、又は共
通に接続された入力端子ｓｗは、サーマルヘッド駆動用
集積回路０の使用方法によって、外部入力、ヒューズト
リミング、マスクオプション等で、適切なものが選択さ
れる。例えば、両シフトレジスタ４１，４２を、スイッ
チ回路ＳＷＣの接・断によって直列接続にしたり並列状
態にしたりする場合には、バッファ８の入力端子ｓｗは
外部入力によりＨレベル又はＬレベルの信号が選択的に
供給されるようにする。シフトレジスタ４１，４２が直
列使用される場合には、出力端子ＳＯ１と入力端子ＳＩ
２は使用されないので、対応するバッファ８の入力端子
ｓｗにはＨレベルの信号が供給される。シフトレジスタ
４１，４２が並列使用される場合には入力端子ＳＩ２は
必要な端子なので、対応するバッファ８の入力端子ｓｗ
にはＬレベルの信号が供給される。一方、サーマルヘッ
ドに取り付ける際に並列使用か又は直列かを決定しその
後に接続状態を変更しない場合や、出力端子ＳＯ２に更
に他のサーマルヘッド駆動用集積回路の入力端子ＳＩ１
を直列接続するか否かを決定しその後に接続状態を変更
しない場合には、図５で説明したと同様にヒューズトリ
ミングにより入力端子ｓｗをＨレベル又はＬレベルに固
定するようにしてもよい。なお、出力端子ＳＯ１、ＳＯ
２をデータのテスト時に使用することがある場合には、
外部入力によりＨレベル、Ｌレベルを変更することがで
きるようにしておくことが好ましい。

【００３０】次に、本発明における更に他の実施形態に
ついて説明する。この実施形態では、前段シフトレジス
タ４１の出力端子ＳＯ１と後段シフトレジスタ４２の入
力端子ＳＩ２のパッドを共通にし、出力端子ＳＯ１とし
ての使用と、入力端子ＳＩ２としての使用を選択できる
ようにしたものである。更に本実施形態では、入力端子
ＳＩ２を使用するか否かが、両シフトレジスタ４１，４
２が並列使用されるか直列使用されるかに連動して決ま
ることから、シフトレジスタ４１，４２の接続と分離を
選択するスイッチ手段と連動して、共通パッド（共通端
子）９１の出力端子ＳＯ１としての使用と、入力端子Ｓ
Ｉ２としての使用とが切り替わるようにしている。

【００３１】図８は本実施形態におけるスイッチ手段と
選択手段が使用されたサーマルヘッド駆動用集積回路０
を表したものである。なお、図８に示した本実施形態に
おいても、他の図に対応する部分には同一の参照番号を
付してある。この図８に示されるように、前段のシフト
レジスタ４１の出力部（最終段のＤ−ＦＦの出力端子）
ＳＯと、後段シフトレジスタ４２の入力部（第１段のＤ
−ＦＦの入力端子）ＳＩとの間にスイッチ回路ＳＷＣ９
０が接続されている。ＳＷＣ回路ＳＷＣ９０は、前後二
段直列に配されたシフトレジスタ４１，４２の接続と分
離を選択するスイッチ手段として機能すると共に、共通
パッド９１を出力端子ＳＯ１として使用するか入力端子
ＳＩ２として使用するかを選択する選択手段として機能
するようになっている。

【００３２】スイッチ回路ＳＷＣ９０は、２つのインバ
ータ９２ａ、９２ｂと、４つのトライステートインバー
タ９３ａ〜９３ｄ（代表して参照番号９３で表す。）を
備えている。スイッチ回路ＳＷＣ９０は、インバータ９
２ａ、トライステートインバータ９３ａ、トライステー
トインバータ９３ｂ、及びインバータ９２の順に直列に
接続されており、このうちトライステートインバータ９
３ａ、９３ｂがスイッチ手段として機能する。インバー
タ９２ａの入力端子が、前段シフトレジスタ４１の出力
部（最終段のＤ−ＦＦの出力）ＳＯに接続され、インバ
ータ９２ｂの出力端子が後段シフトレジスタ４２の入力
部（第１段のＤ−ＦＦの入力）ＳＩに接続されている。
また、インバータ９２ａ、９２ｂ、トライステートイン
バータ９３ｃ及び９３ｄが選択手段として機能する。ト
ライステートインバータ９３ｃは、入力端子がインバー
タ９２の出力端子に接続され、出力端子が共通パッド９
１に接続されている。トライステートインバータ９３ｄ
は、入力端子が共通パッド９１に接続され、出力端子が
インバータ９２ｂの入力端子に接続されている。

【００３３】トライステートインバータ９３ａ、９３
ｂ、９３ｃの内部回路の構成としては、図７（ｃ）に示
したトライステートインバータ８１と同一である。トラ
イステートインバータ９３ｄの内部回路の構成は、入力
端子ｓｗと入力端子ｓｗバーとが入れ替わっている点以
外は図７（ｃ）の構成と同一である。すなわち、トライ
ステートインバータ９３ｄは、ｐチャネルのＦＥＴ８１
ａのゲートが入力端子ｓｗバーに接続され、ｎチャネル
ＦＥＴのゲートが入力端子ｓｗに接続されている。従っ
て、入力端子ｓｗに対して、トライステートインバータ
９３ａ、９３ｂ、９３ｃがアクティブロー（Ｌレベルで
インバータとして機能し、Ｈレベルでハイインピーダン
ス状態）であり、トライステートインバータ９３ｄがア
クティブハイ（Ｈレベルでインバータとして機能し、Ｌ
レベルでハイインピーダンス状態）である。各トライス
テートインバータ９３は、図７（ｃ）において説明した
と同様に、第２の入力端子としてｓｗを１つ配置し、こ
れをＦＥＴ８１ａ（９３ｄの場合にはＦＥＴ８１ｄ）の
ゲートに接続すると共に、インバータを介してＦＥＴ８
１ｄ（同、ＦＥＴ８１ａ）のゲートに接続するように構
成してもよい。

【００３４】各トライステートインバータ９３ａ、９３
ｂ、９３ｃ、９４ｄの入力端子ｓｗ及び入力端子ｓｗバ
ーは、それぞれ別個の端子として設けてもよく、また、
全ての端子を共通の端子としてもよい。更に、スイッチ
手段として使用される９３ａと９３ｂを共通の端子と
し、選択手段として機能する９３ｃと９３ｄを共通の端
子としてもよい。各入力端子ｓｗ（ｓｗバー）、又は共
通に接続された入力端子ｓｗは、サーマルヘッド駆動用
集積回路０の使用方法によって、外部入力、ヒューズト
リミング、マスクオプション等で、適切なものが選択さ
れる。例えば、両シフトレジスタ４１，４２を、スイッ
チ回路ＳＷＣ９０の接・断によって直列接続にしたり並
列状態にしたりする場合には、入力端子ｓｗは外部入力
によりＨレベル又はＬレベルの信号が選択的に供給され
るようにする。一方、サーマルヘッドに取り付ける際に
並列使用か又は直列かを決定し、その後に接続状態を変
更しない場合には、図５で説明したと同様にヒューズト
リミングにより入力端子ｓｗをＨレベル又はＬレベルに
固定するようにしてもよい。

【００３５】このように構成されたスイッチ回路ＳＷＣ
９０による接続状態の変化動作について説明する。入力
端子ｓｗをＬレベルにすると、トライステートインバー
タ９３ａ、９３ｂがアクティブ状態になるため、前段シ
フトレジスタ４１と後段シフトレジスタ４２はＳＷＣ９
０を介して直列接続される。このように両シフトレジス
タ４１，４２が直列接続される場合には１２８ビット対
応で使用されるため６４ビット対応用の入力端子ＳＩ２
は使用されない。従ってスイッチ回路ＳＷＣ９０では、
入力端子ｓｗがＬレベルの場合には、両シフトレジスタ
４１，４２の直列接続に連動して、選択パッド９１と接
続されているトライステートインバータ９３ｄがハイイ
ンピーダンス状態になり、入力端子ＳＩ２としては使用
されない。一方、入力端子ｓｗがＬレベルでトライステ
ートインバータ９３ｃがアクティブになり、シフトレジ
スタ４１の出力部ＳＯがインバータ９２ａ、トライステ
ートバッファ９３ｃを介して選択パッド９１と接続さ
れ、選択パッド９１がＳＯ１として使用される。すなわ
ち、サーマルヘッド駆動用集積回路０を１２８ビット対
応として使用する場合（スイッチ手段を接続にする場
合）、及び、前段シフトレジスタ４１のビットテストを
行う際にパッド９１を出力端子ＳＯ１として使用する場
合に（選択手段を出力端子ＳＯ１側に接続する場合）、
スイッチ回路ＳＷＣ９０の入力端子ｓｗをＬレベルにす
る。

【００３６】一方、入力端子ｓｗをＨレベルにすると、
トライステートインバータ９３ａ、９３ｂはハイインピ
ーダンス状態になるため、前段シフトレジスタ４１と後
段シフトレジスタ４２とはＳＷＣ９０により互いに分離
される。このように両シフトレジスタ４１，４２が分離
され、６４ビット対応で並列使用される場合には、後段
の入力端子ＳＩ２が必要になる。このため、入力端子ｓ
ｗがＨレベルで、トライステートインバータ９３ｄのみ
がアクティブ状態になり、後段シフトレジスタ４２の入
力部ＳＩがインバータ９２ｂ、トライステートインバー
タ９３ｄを介して選択パッド９１と接続され、選択パッ
ド９１がＳＩ２として使用される。一方選択パッド９１
と接続されているトライステートインバータ９３ｃは、
入力端子ｓｗがＨレベルでハイインピーダンス状態にな
り、入力端子ＳＩ２としては使用されない。すなわち、
サーマルヘッド駆動用集積回路０を６４ビット２系統で
使用する（スイッチ手段で分離すると共に、選択手段を
入力端子ＳＩ２側に接続する）場合、及び、後段シフト
レジスタ４２のビットテストを行う際にパッド９１を入
力端子ＳＩ２として使用する場合（選択手段を入力端子
ＳＩ２側に接続する場合）に、スイッチ回路ＳＷＣ９０
の入力端子ｓｗをＨレベルにする。

【００３７】以上説明したように、本実施形態によれ
ば、入力端子ｓｗの信号レベルによって、パッド９１を
前段シフトレジスタ４１の出力端子ＳＯ１用と、後段シ
フトレジスタ４１の入力端子ＳＩ２用とに切り換えて選
択的に使用することで、パッド９１を共通使用するよう
にしたので、パッド数を減らすことができ、サーマルヘ
ッド駆動用集積回路のチップサイズを小さくすることが
可能になる。また、ボンディングの数が少なくなり、品
質が向上する。さらに、本実施形態によれば、スイッチ
手段（トライステートインバータ９３ａ、９３ｂ）によ
り両シフトレジスタ４１，４２の直列接続と分離を選択
する入力端子ｓｗ（又は入力信号レベル）と、選択手段
による入力端子ｓｗ（又は入力信号レベル）とを共通に
している。従って、両シフトレジスタ４１，４２の接続
と分離に連動して、共通パッド９１の出力端子ＳＯ１使
用と入力端子ＳＩ２使用とを選択的に切り換えることが
でき、ＳＷＣ回路９０の制御を単純にすることができ
る。また、本実施形態では、選択手段の一部と、スイッ
チ手段をトライステートインバータ９３で構成している
ので、使用しない接続系統上のトライステートインバー
タをハイインピーダンス状態として電源電圧ＶＤＤから
切り離すことで消費電流を抑えている。

【００３８】図９は、図８に示したスイッチ回路ＳＷＣ
９０の変形例の構成を表したものである。なお、図８の
スイッチ回路と同一の部分には同一の参照番号を付して
いる。この図９に示した変形例によるスイッチ回路９５
では、スイッチ手段と選択手段とを並列に接続し、それ
ぞれ前段シフトレジスタ４１の出力部ＳＯと後段シフト
レジスタ４２の入力部ＳＩに接続するようにしたもので
ある。そして、この変形例では、インバータ９２ａ、９
２ｂに変えて、トライステートインバータ９３ｅ、９３
ｆを使用している。この変形例のスイッチ回路９５によ
れば、図８に示したスイッチ回路９０に比べて、両シフ
トレジスタ４１，４２がインバータ９２ａ、９２ｂを介
さずにスイッチ手段（９３ａ、９３ｂ）のみを介して接
続されているので、両シフトレジスタ４１，４２間での
信号の遅れを少なくすることが可能になる。また、イン
バータ９２ａ、９２ｂに変えてトライステートインバー
タ９３ｅ、９３ｆとしたことで、図８に示したスイッチ
回路９０よりも消費電流を少なくすることができる。す
なわち、スイッチ端子ｓｗがＬレベルの場合に電流が流
れる対象となる素子は、スイッチ回路９０の場合にはイ
ンバータ９２ａ、９２ｂとトライステートインバータ９
３ａ、９３ｂ、９３ｃの５素子であるのに対して、本変
形例のスイッチ回路９５ではトライステートインバータ
９３ａ、９３ｂ、９３ｃ、９３ｅの４素子であり、１素
子分の消費電流を減らすことができる。一方スイッチ端
子ｓｗがＨレベルの場合に電流が流れる対象となる素子
は、スイッチ回路９０の場合にはインバータ９２ａ、９
２ｂとトライステートインバータ９３ｄの３素子である
のに対して、本変形例のスイッチ回路９５ではトライス
テートインバータ９３ｄ、９３ｆの２素子であり、この
場合にも１素子分の消費電流を減らすことができる。

【００３９】図１０は、図８に示したスイッチ回路９０
の更に他の変形例の構成を表したものである。なお、図
８、図９のスイッチ回路と同一の部分には同一の参照番
号を付している。この図１０に示したスイッチ回路９６
では、前段のシフトレジスタ４１の出力部ＳＯにインバ
ータ９２ａの入力を接続し、このインバータ９２をスイ
ッチ手段と選択手段とで共通使用するようにしたもので
ある。すなわち、トライステートインバータ９３ａの入
力をインバータ９２ａの出力に接続し、出力を後段シフ
トレジスタ４２の入力部ＳＩに接続し、インバータ９２
ａとトライステートインバータ９３ａとによりスイッチ
手段を構成する。一方トライステートインバータ９３ｃ
の入力をインバータ９２の出力に接続し、出力を共通パ
ッド９１に接続する。また、トライステートインバータ
９３ｄ、９３ｆを直列に接続し、入力側を共通パッド９
１に接続し、出力側を後段シフトレジスタの入力ＳＩに
接続する。インバータ９２ａとトライステートインバー
タ９３ｃ、９３ｄ、９３ｆにより選択手段を構成する。
スイッチ回路９６を以上のような構成とすることで、図
８に示したスイッチ回路９０に比べて、両シフトレジス
タ４１，４２がトライステートインバータ９３ｂ、イン
バータ９２ｂを介さずにスイッチ手段（９２ａ、９３
ａ）のみを介して接続されるので、両シフトレジスタ４
１，４２間での信号の遅れを少なくすることが可能にな
る。また、図８に示したスイッチ回路９０よりも消費電
流を少なくすることができる。すなわち、スイッチ端子
ｓｗがＬレベルの場合に電流が流れる対象となる素子は
インバータ９２ａ、トライステートインバータ９３ａ、
９３ｃの３素子であり、図８のスイッチ回路９０よりも
２素子分の消費電流を減らすことができる。一方スイッ
チ端子ｓｗがＨレベルの場合に電流が流れる対象となる
素子はインバータ９２ａ、トライステートインバータ９
３ｄ、９３ｆの３素子であり、図８のスイッチ回路９０
よりも２素子分の消費電流を減らすことができる。更
に、本変形例のスイッチ回路９６によれば、回路を構成
する素子（インバータ、トライステートインバータ）数
が５素子でよく、図８、図９に示したスイッチ回路９
０、９５よりも１素子少なくすることができる。

【００４０】

【発明の効果】以上説明したように、本発明によれば、
サーマルヘッド駆動用集積回路において、前後二段に分
かれたシフトレジスタの間にスイッチ手段を介在させ、
両シフトレジスタの接続と分離を選択可能にしている。
高速印字が必要な場合には、前後二段のシフトレジスタ
を分離し、両方に同時にデータ信号を入力する。逆に、
高速印字が必要でない場合には前後二段のシフトレジス
タを内部的に接続し、寄生容量などによるデータ転送速
度の低下を防止している。また本発明によれば、サーマ
ルヘッド駆動用集積回路において、前段シフトレジスタ
の出力端子と、後段シフトレジスタの入力端子をそれぞ
れ別々に設けずに１つの共通端子を選択手段により切り
換えながら共通使用しているので、端子数を減らすこと
ができ、半導体チップを小型化することができる。ま
た、ボンディング数も少なくなるため品質が向上する。
また、本発明によれば、サーマルヘッド駆動用集積回路
において、使用されない端子、例えば２段のシフトレジ
スタを直列接続して使用する場合の前段シフトレジスタ
の出力端子や後段シフトレジスタの入力端子に接続され
たバッファ回路を電源から切り離すことが可能であるた
め、不使用時における当該バッファの消費電流を抑制す
ることができる。さらに、本発明によれば、サーマルヘ
ッド駆動用集積回路において、前後二段に分かれたシフ
トレジスタの中間にスイッチ手段を配置することで後段
シフトレジスタの入力端子を後段シフトレジスタの近傍
に配置することができ、両シフトレジスタの入力端子の
配線距離をほぼ等しくすることができる。また、選択手
段も両シフトレジスタの間に配置することで、両シフト
レジスタの入力端子の配線距離をほぼ等しくすることが
できる。入力端子の配線距離をほぼ等しくすることで、
信号のタイミングを等しくすることができ、サーマルヘ
ッドの高速化に対する特性が向上する。

【図面の簡単な説明】

【図１】本発明に係るサーマルヘッド駆動用集積回路の
基本的な構成を示すブロック図である。

【図２】図１に示したサーマルヘッド駆動用集積回路の
動作説明に供するブロック図である。

【図３】従来のサーマルヘッド駆動用集積回路の一例を
示すブロック図である。

【図４】本発明に係るサーマルヘッド駆動用集積回路の
実施例を示す回路図である。

【図５】本発明に係るサーマルヘッド駆動用集積回路の
他の実施例を示すブロック図である。

【図６】本発明に係るサーマルヘッド駆動用集積回路の
具体的な形状を示す平面図である。

【図７】本発明に係るサーマルヘッド駆動用集積回路で
使用されるバッファの実施例を示す回路図（ａ）、
（ｂ）、及びトライステートインバータの実施例を示す
回路素（ｃ）である。

【図８】本発明に係るサーマルヘッド駆動用集積回路の
他の実施形態の回路構成図である。

【図９】本発明に係るサーマルヘッド駆動用集積回路に
おけるスイッチ回路の変形例を示す回路図である。

【図１０】本発明に係るサーマルヘッド駆動用集積回路
におけるスイッチ回路の他の変形例を示す回路図であ
る。

【図１１】従来のサーマルヘッド駆動用集積回路の他の
例を示す回路図である。

【符号の説明】

０ サーマルヘッド駆動用集積回路 １ 発熱抵抗体 ２ 駆動トランジスタ ３ ＡＮＤ回路 ４ ラッチ回路 ５ シフトレジスタ ７ インバータ ８ バッファ ９ スイッチ手段 ４ 前段シフトレジスタ ４２ 後段シフトレジスタ ５１ ラッチ回路 ５２ ラッチ回路 ８１ トライステートインバータ ９０，９５，９６ スイッチ回路 ９１ 共通パッド ９３ トライステートインバータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 和敏 千葉県千葉市美浜区中瀬１丁目８番地 セイコーインスツルメンツ株式会社内 (72)発明者 五島 澄隆 千葉県千葉市美浜区中瀬１丁目８番地 セイコーインスツルメンツ株式会社内 (56)参考文献 特開 平５−24239（ＪＰ，Ａ) 特開 平７−237312（ＪＰ，Ａ) 特開 昭63−4965（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) B41J 2/355 B41J 2/345

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 データ信号に応じて発熱抵抗体の通電を
   制御するサーマルヘッド駆動用集積回路であって、 シリアルに供給されるデータ信号を順次転送して格納す
   るシフトレジスタを少くとも前後二段直列に配するとと
   もに、格納されたデータ信号を一括に読み出して複数の
   発熱抵抗体を駆動するドライバを備え、 前段のシフトレジスタに対するデータ信号の入力端子
   と、 後段のシフトレジスタに対するデータ信号の出力端子
   と、 前記前段のシフトレジスタの出力部と前記後段のシフト
   レジスタの入力部との間に介在し、前後二段直列に配さ
   れた前記シフトレジスタの接続と分離を選択するスイッ
   チ手段と、 データ信号が出力又は入力される共通端子と、 前記前段のシフトレジスタの出力部及び前記後段のシフ
   トレジスタの入力部のいずれか一方と前記共通端子とを
   選択的に接続する選択手段と、 を具備することを特徴とするサーマルヘッド駆動用集積
   回路。
2. 【請求項２】 前記スイッチ手段と前記選択手段は互い
   に連動し、前記スイッチ手段が前記前段のシフトレジス
   タと後段のシフトレジスタとを直列に接続する場合に、
   前記選択手段が前記前段のシフトレジスタの出力部と前
   記共通端子とを接続する請求項１のサーマルヘッド駆動
   用集積回路。
3. 【請求項３】 前記スイッチ手段及び前記選択手段を、
   前記前段のシフトレジスタと後段のシフトレジスタとの
   間に配置した請求項１又は請求項２に記載したサーマル
   ヘッド駆動用集積回路。