JP3168143B2 - スキャンテストを実現するコントローラ及び集積回路 - Google Patents
スキャンテストを実現するコントローラ及び集積回路Info
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- G01R31/317—Testing of digital circuits
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Description
【０００１】
【発明の属する技術分野】本発明は、スキャンテストを
実現するコントローラに関し、特に、スキャンラッチの
チェーンを用いてスキャンテストを実現するテストアク
セスポート（ＴＡＰ）コントローラに関する。
実現するコントローラに関し、特に、スキャンラッチの
チェーンを用いてスキャンテストを実現するテストアク
セスポート（ＴＡＰ）コントローラに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】境界ス
キャンテストは、論理回路の機能や集積回路の相互接続
の検査のための十分に確立された技術である。その技術
の簡単な説明を、発明の背景として下記に示す。図１６
は、境界スキャンテストを実行するために必要な基本要
素を含む集積回路（ＩＣ）２の典型的な構成を概略的に
示す図である。
キャンテストは、論理回路の機能や集積回路の相互接続
の検査のための十分に確立された技術である。その技術
の簡単な説明を、発明の背景として下記に示す。図１６
は、境界スキャンテストを実行するために必要な基本要
素を含む集積回路（ＩＣ）２の典型的な構成を概略的に
示す図である。
【０００３】ＩＣ２は、機能論理回路４、複数の境界ス
キャンセル６ａ，６ｂ，６ｃ，６ｄ及びテストアクセス
ポート（ＴＡＰ）コントローラ１２を含む。ＩＣ２の通
常の機能動作のために、機能論理回路４は、各リンク１
０ａ〜１０ｄを介して境界スキャンセル６ａ〜６ｄにリ
ンクされる。また、境界スキャンセル６ａ〜６ｄは、機
能論理回路４をその他のＩＣを含む別の回路に接続させ
る各外部ピン結線８ａ，８ｂ，８ｃ，８ｄに接続され
る。境界スキャンテストを実行するために、各境界スキ
ャンセル６ａ〜６ｄは、更に加えてスキャンテスト回路
を含む。スキャンテスト回路は、チェーン結線１４ａ，
１４ｂ，１４ｃ，１４ｄ，１４ｅを介してチェーン状に
接続しており、このチェーンはＴＡＰコントローラ１２
で始まり、ＴＡＰコントローラ１２で終わっている。
キャンセル６ａ，６ｂ，６ｃ，６ｄ及びテストアクセス
ポート（ＴＡＰ）コントローラ１２を含む。ＩＣ２の通
常の機能動作のために、機能論理回路４は、各リンク１
０ａ〜１０ｄを介して境界スキャンセル６ａ〜６ｄにリ
ンクされる。また、境界スキャンセル６ａ〜６ｄは、機
能論理回路４をその他のＩＣを含む別の回路に接続させ
る各外部ピン結線８ａ，８ｂ，８ｃ，８ｄに接続され
る。境界スキャンテストを実行するために、各境界スキ
ャンセル６ａ〜６ｄは、更に加えてスキャンテスト回路
を含む。スキャンテスト回路は、チェーン結線１４ａ，
１４ｂ，１４ｃ，１４ｄ，１４ｅを介してチェーン状に
接続しており、このチェーンはＴＡＰコントローラ１２
で始まり、ＴＡＰコントローラ１２で終わっている。
【０００４】境界スキャンセル６ａ〜６ｄは、単に境界
スキャンテストを実行するためだけに設けられている。
ＩＣ２の通常の機能動作において、境界スキャンセル６
ａ〜６ｄは、リンク１０ａ〜１０ｄと外部ピン設線８ａ
〜８ｄとを直接に接続するように動作する。従って、Ｔ
ＡＰコントローラがリセットされると、常に通常の機能
モードに入るので、このリセット状態で、リンク１０ａ
〜１０ｄは、常に外部ピン結線８ａ〜８ｄに直接的に接
続される。
スキャンテストを実行するためだけに設けられている。
ＩＣ２の通常の機能動作において、境界スキャンセル６
ａ〜６ｄは、リンク１０ａ〜１０ｄと外部ピン設線８ａ
〜８ｄとを直接に接続するように動作する。従って、Ｔ
ＡＰコントローラがリセットされると、常に通常の機能
モードに入るので、このリセット状態で、リンク１０ａ
〜１０ｄは、常に外部ピン結線８ａ〜８ｄに直接的に接
続される。
【０００５】簡単な境界スキャンテストは、各外部ピン
結線８ａ〜８ｄと別のＩＣ上の対応する外部ピン結線と
の間の完全性を検査するものである。この検査を実施で
きる境界スキャンテスト回路に用いる公知の境界スキャ
ンセルの簡単な実例を図１７に示す。このような境界ス
キャンセルはＩＥＥＥ Ｓｔａｎｄａｒｄ １１４９．
１−１９９０で公知である。境界スキャンセル６ａ〜６
ｄは、機能論理回路４に信号を入力させるだけ、機能論
理回路４から信号を出力させるだけ、或いは、機能論理
回路４への信号入力と機能論理回路４からの信号出力の
両方ができるように構成することができる。下記の記述
は、境界スキャンセル６ａ〜６ｄが全て機能論理回路４
から信号を出力するだけの実例について示す。
結線８ａ〜８ｄと別のＩＣ上の対応する外部ピン結線と
の間の完全性を検査するものである。この検査を実施で
きる境界スキャンテスト回路に用いる公知の境界スキャ
ンセルの簡単な実例を図１７に示す。このような境界ス
キャンセルはＩＥＥＥ Ｓｔａｎｄａｒｄ １１４９．
１−１９９０で公知である。境界スキャンセル６ａ〜６
ｄは、機能論理回路４に信号を入力させるだけ、機能論
理回路４から信号を出力させるだけ、或いは、機能論理
回路４への信号入力と機能論理回路４からの信号出力の
両方ができるように構成することができる。下記の記述
は、境界スキャンセル６ａ〜６ｄが全て機能論理回路４
から信号を出力するだけの実例について示す。
【０００６】図１７の境界スキャンセルは、入力マルチ
プレクサ２６ａ、出力マルチプレクサ１８ａ及び２つの
ラッチ２８ａ，４０ａを含む。入力マルチプレクサ２６
ａには、一方の入力としてライン１０ａ上の信号ＤＡＴ
ＡＩＮと、他方の入力としてライン１４ａ上の信号ＳＣ
ＡＮＩＮが入力する。入力マルチプレクサ２６ａは、ラ
イン３４上の信号ＴＡＰＣＯＮＴＲＯＬ１により制御さ
れる。ライン３０ａ上の入力マルチプレクサ２６ａの出
力は、捕捉ラッチ２８ａの入力となる。そして、ライン
１６ａ上の捕捉ラッチ２８ａの出力は、ライン２２ａ上
の更新ラッチ４０ａへの入力への入力となり、また、ラ
イン１４ｂの信号ＳＣＡＮＯＵＴとなる。ラッチ２８
ａ，４０ａは、ライン３６，３８上の信号ＴＡＰＣＬＯ
ＣＫ１，信号ＴＡＰＣＬＯＣＫ２によってそれぞれクロ
ックされる。出力マルチプレクサ１８ａには、一方の入
力としてライン１０ａ上の信号ＤＡＴＡＩＮと他方の入
力としてライン２４ａ上のラッチ４０ａの出力が入力す
る。出力マルチプレクサ１８ａは、ライン２２上の信号
ＴＡＰＣＯＮＴＲＯＬ２により制御され、ライン８ａ上
の信号ＤＡＴＡＯＵＴＡを出力として発生する。信号Ｔ
ＡＰＣＯＮＴＲＯＬ１，ＴＡＰＣＯＮＴＲＯＬ２，ＴＡ
ＰＣＬＯＣＫ１，ＴＡＰＣＬＯＣＫ２は、全てＴＡＰコ
ントローラ１２の制御に基づいて発生し、これら信号及
び結線は平明にするために図１６に示されていないが全
ての境界スキャンセル６ａ〜６ｄに共通である。
プレクサ２６ａ、出力マルチプレクサ１８ａ及び２つの
ラッチ２８ａ，４０ａを含む。入力マルチプレクサ２６
ａには、一方の入力としてライン１０ａ上の信号ＤＡＴ
ＡＩＮと、他方の入力としてライン１４ａ上の信号ＳＣ
ＡＮＩＮが入力する。入力マルチプレクサ２６ａは、ラ
イン３４上の信号ＴＡＰＣＯＮＴＲＯＬ１により制御さ
れる。ライン３０ａ上の入力マルチプレクサ２６ａの出
力は、捕捉ラッチ２８ａの入力となる。そして、ライン
１６ａ上の捕捉ラッチ２８ａの出力は、ライン２２ａ上
の更新ラッチ４０ａへの入力への入力となり、また、ラ
イン１４ｂの信号ＳＣＡＮＯＵＴとなる。ラッチ２８
ａ，４０ａは、ライン３６，３８上の信号ＴＡＰＣＬＯ
ＣＫ１，信号ＴＡＰＣＬＯＣＫ２によってそれぞれクロ
ックされる。出力マルチプレクサ１８ａには、一方の入
力としてライン１０ａ上の信号ＤＡＴＡＩＮと他方の入
力としてライン２４ａ上のラッチ４０ａの出力が入力す
る。出力マルチプレクサ１８ａは、ライン２２上の信号
ＴＡＰＣＯＮＴＲＯＬ２により制御され、ライン８ａ上
の信号ＤＡＴＡＯＵＴＡを出力として発生する。信号Ｔ
ＡＰＣＯＮＴＲＯＬ１，ＴＡＰＣＯＮＴＲＯＬ２，ＴＡ
ＰＣＬＯＣＫ１，ＴＡＰＣＬＯＣＫ２は、全てＴＡＰコ
ントローラ１２の制御に基づいて発生し、これら信号及
び結線は平明にするために図１６に示されていないが全
ての境界スキャンセル６ａ〜６ｄに共通である。
【０００７】図１６のＩＣ２の２つの動作モードを、図
１６，１７を参照して説明する。各境界スキャンセル６
ａ〜６ｄは、図１７に示すのと同様の回路を含み、各構
成要素及び信号ラインには末尾にｂ，ｃ，ｄを適宜に付
けることで識別される。通常の機能動作において、ＴＡ
Ｐコントローラ１２は停止しており、出力マルチプレク
サ１８Ａが、ライン２２上の制御信号ＴＡＰＣＯＮＴＲ
ＯＬ２によって、ライン１０ａ上の信号ＤＡＴＡＩＮを
ライン８ａの信号ＤＡＴＡＯＵＴに直接接続するように
制御される。このような通常の機能動作では、入力マル
チプレクサ２６ａの制御は重要ではなく、各ライン３
６，３８上のクロック信号ＴＡＰＣＬＯＣＫ１，ＴＡＰ
ＣＬＯＣＫ２は停止されるのが好ましい。
１６，１７を参照して説明する。各境界スキャンセル６
ａ〜６ｄは、図１７に示すのと同様の回路を含み、各構
成要素及び信号ラインには末尾にｂ，ｃ，ｄを適宜に付
けることで識別される。通常の機能動作において、ＴＡ
Ｐコントローラ１２は停止しており、出力マルチプレク
サ１８Ａが、ライン２２上の制御信号ＴＡＰＣＯＮＴＲ
ＯＬ２によって、ライン１０ａ上の信号ＤＡＴＡＩＮを
ライン８ａの信号ＤＡＴＡＯＵＴに直接接続するように
制御される。このような通常の機能動作では、入力マル
チプレクサ２６ａの制御は重要ではなく、各ライン３
６，３８上のクロック信号ＴＡＰＣＬＯＣＫ１，ＴＡＰ
ＣＬＯＣＫ２は停止されるのが好ましい。
【０００８】境界スキャンテストが実行される場合、出
力マルチプレクサ１８ａがラッチ４０ａの出力からライ
ン２４ａ上のその入力をライン８ａ上のその出力に接続
するように、ＩＣ２のＴＡＰコントローラ１２はライン
２２上の信号ＴＡＰＣＯＮＴＲＯＬ２を制御する。境界
スキャンテストを実行するために、各ピン結線８ａ〜８
ｄ上に既知のビットを置くことが必要である。これを達
成するため、ライン３０ａ上の入力マルチプレクサ２６
ａの出力をライン１４ａ上のその入力に接続するよう
に、ＴＡＰコントローラ１２はライン３４上の制御信号
ＴＡＰＣＯＮＴＲＯＬ１によって入力マルチプレクサ２
６ａを制御する。その後、テストビットが信号ライン１
４ｂ〜１４ｄを経由して次々とラッチ２８ａ〜２８ｄに
よってクロックされるように、ＴＡＰコントローラ１２
は、ライン３６上のクロック信号ＴＡＰＣＬＯＣＫ１の
制御下で連続的にライン１４ａ上に一連のテストビット
を出力する。ＴＡＰＣＬＯＣＫ１の複数のクロックサイ
クル（図１６に示す例では４であるが一般的にはピン結
線８ａ〜８ｄの数及びタイプに依存して極めて多数であ
る）の後、各々のノード３１ａ〜３１ｄは、それぞれの
ラッチ２８ａ〜２８ｄによってその時に蓄えられた既知
のテストビットを持つ。その後、各ノード３１ａ〜３１
ｄ上のテストビットがラッチ４０ａ〜４０ｄの出力ライ
ン２４ａ〜２４ｄ上に現れるように、ＴＡＰコントロー
ラ１２は、ライン３８上の信号ＴＡＰＣＬＯＣＫ２をク
ロックする。その結果的として、テストビットはそれぞ
れの外部ピン結線８ａ〜８ｄ上に現れる。ＩＣ２が各Ｉ
Ｃへ信号を入力するよう形成された、境界スキャンテス
ト能力を有する類似の境界スキャンセルに接続される
と、これらの入力境界スキャンセルを制御するＴＡＰコ
ントローラは、直列にそれぞれの境界スキャンセルを読
み込むことができるので、個々のＴＡＰコントローラに
よって境界スキャンに書き込まれた値が、これが接続さ
れた別の境界スキャンセルに首尾よく伝達されたことを
保証するための検査を実行できる。この方法で、種々の
ＩＣ間の相互接続をテストすることができる。
力マルチプレクサ１８ａがラッチ４０ａの出力からライ
ン２４ａ上のその入力をライン８ａ上のその出力に接続
するように、ＩＣ２のＴＡＰコントローラ１２はライン
２２上の信号ＴＡＰＣＯＮＴＲＯＬ２を制御する。境界
スキャンテストを実行するために、各ピン結線８ａ〜８
ｄ上に既知のビットを置くことが必要である。これを達
成するため、ライン３０ａ上の入力マルチプレクサ２６
ａの出力をライン１４ａ上のその入力に接続するよう
に、ＴＡＰコントローラ１２はライン３４上の制御信号
ＴＡＰＣＯＮＴＲＯＬ１によって入力マルチプレクサ２
６ａを制御する。その後、テストビットが信号ライン１
４ｂ〜１４ｄを経由して次々とラッチ２８ａ〜２８ｄに
よってクロックされるように、ＴＡＰコントローラ１２
は、ライン３６上のクロック信号ＴＡＰＣＬＯＣＫ１の
制御下で連続的にライン１４ａ上に一連のテストビット
を出力する。ＴＡＰＣＬＯＣＫ１の複数のクロックサイ
クル（図１６に示す例では４であるが一般的にはピン結
線８ａ〜８ｄの数及びタイプに依存して極めて多数であ
る）の後、各々のノード３１ａ〜３１ｄは、それぞれの
ラッチ２８ａ〜２８ｄによってその時に蓄えられた既知
のテストビットを持つ。その後、各ノード３１ａ〜３１
ｄ上のテストビットがラッチ４０ａ〜４０ｄの出力ライ
ン２４ａ〜２４ｄ上に現れるように、ＴＡＰコントロー
ラ１２は、ライン３８上の信号ＴＡＰＣＬＯＣＫ２をク
ロックする。その結果的として、テストビットはそれぞ
れの外部ピン結線８ａ〜８ｄ上に現れる。ＩＣ２が各Ｉ
Ｃへ信号を入力するよう形成された、境界スキャンテス
ト能力を有する類似の境界スキャンセルに接続される
と、これらの入力境界スキャンセルを制御するＴＡＰコ
ントローラは、直列にそれぞれの境界スキャンセルを読
み込むことができるので、個々のＴＡＰコントローラに
よって境界スキャンに書き込まれた値が、これが接続さ
れた別の境界スキャンセルに首尾よく伝達されたことを
保証するための検査を実行できる。この方法で、種々の
ＩＣ間の相互接続をテストすることができる。
【０００９】上述の技術によれば、ＴＡＰコントローラ
１２が機能論理回路４の実際の動作を考慮する必要なし
にそのテストを実行できることがわかる。ＴＡＰコント
ローラは、単にＩＣ２の境界スキャンセルの数及びタイ
プを知る必要があるだけである。境界スキャンテスト技
術は、主としてボードテストを意図するものである。
１２が機能論理回路４の実際の動作を考慮する必要なし
にそのテストを実行できることがわかる。ＴＡＰコント
ローラは、単にＩＣ２の境界スキャンセルの数及びタイ
プを知る必要があるだけである。境界スキャンテスト技
術は、主としてボードテストを意図するものである。
【００１０】図１８は、ＩＥＥＥ Ｓｔａｎｄａｒｄ
１１４９．１−１９９０に定義されている図１６のＴＡ
Ｐコントローラ１２の状態図を示す。境界スキャンテス
トを実行する際の図１７の回路の動作を、図１８に示す
状態図を参照して述べる。ＩＣ２の通常の機能動作で
は、ＴＡＰコントローラ１２は、ＴＥＳＴ−ＬＯＧＩＣ
−ＲＥＳＥＴ状態Ｓ０にある。この状態において、テス
ト論理は停止しており、ライン２２上の信号ＴＡＰＣＯ
ＮＴＲＯＬ２の制御下で出力マルチプレクサ１８ａによ
り、ライン１０ａ上の信号ＤＡＴＡＩＮは、ライン８ａ
上の信号ＤＡＴＡＯＵＴＡに直接接続される。ＴＡＰコ
ントローラ１２は、マスタクロック信号ＭＣＬＯＣＫに
よって制御される。マスタクロックＫＣＬＯＣＫは、Ｉ
ＥＥＥＳｔａｎｄａｒｄ １１４９．１−１９９０に定
義されているクロックＴＣＫをバッファしたものであ
る。テスト動作が開始されると、ＴＡＰコントローラ１
２は、まず、ＲＵＮ−ＴＥＳＴ／ＩＤＬＥ状態Ｓ１にな
る。
１１４９．１−１９９０に定義されている図１６のＴＡ
Ｐコントローラ１２の状態図を示す。境界スキャンテス
トを実行する際の図１７の回路の動作を、図１８に示す
状態図を参照して述べる。ＩＣ２の通常の機能動作で
は、ＴＡＰコントローラ１２は、ＴＥＳＴ−ＬＯＧＩＣ
−ＲＥＳＥＴ状態Ｓ０にある。この状態において、テス
ト論理は停止しており、ライン２２上の信号ＴＡＰＣＯ
ＮＴＲＯＬ２の制御下で出力マルチプレクサ１８ａによ
り、ライン１０ａ上の信号ＤＡＴＡＩＮは、ライン８ａ
上の信号ＤＡＴＡＯＵＴＡに直接接続される。ＴＡＰコ
ントローラ１２は、マスタクロック信号ＭＣＬＯＣＫに
よって制御される。マスタクロックＫＣＬＯＣＫは、Ｉ
ＥＥＥＳｔａｎｄａｒｄ １１４９．１−１９９０に定
義されているクロックＴＣＫをバッファしたものであ
る。テスト動作が開始されると、ＴＡＰコントローラ１
２は、まず、ＲＵＮ−ＴＥＳＴ／ＩＤＬＥ状態Ｓ１にな
る。
【００１１】境界スキャンテストが実行される場合、Ｔ
ＡＰコントローラ１２はＭＣＬＯＣＫの次のサイクルで
ＳＥＬＥＣＴ−ＳＣＡＮ状態Ｓ２に入り、そして、ライ
ン８ａ上の出力マルチプレクサ１８ａの出力信号ＤＡＴ
ＡＯＵＴをライン２４ａ上の信号に直接接続するよう
に、ライン２２上の制御信号ＴＡＰＣＯＮＴＲＯＬ２の
状態を変化する。ＭＣＬＯＣＫの次のクロックサイクル
で、ＴＡＰコントローラはＣＡＰＴＵＲＥ状態Ｓ３に入
る。テストのこの段階では、ＣＡＰＴＵＲＥ状態は、テ
ストデータが未だスキャンテスト回路にロードされてい
ないので、重要ではない。
ＡＰコントローラ１２はＭＣＬＯＣＫの次のサイクルで
ＳＥＬＥＣＴ−ＳＣＡＮ状態Ｓ２に入り、そして、ライ
ン８ａ上の出力マルチプレクサ１８ａの出力信号ＤＡＴ
ＡＯＵＴをライン２４ａ上の信号に直接接続するよう
に、ライン２２上の制御信号ＴＡＰＣＯＮＴＲＯＬ２の
状態を変化する。ＭＣＬＯＣＫの次のクロックサイクル
で、ＴＡＰコントローラはＣＡＰＴＵＲＥ状態Ｓ３に入
る。テストのこの段階では、ＣＡＰＴＵＲＥ状態は、テ
ストデータが未だスキャンテスト回路にロードされてい
ないので、重要ではない。
【００１２】ＭＣＬＯＣＫの次のクロックサイクルで、
ＳＨＩＦＴ状態Ｓ４に入る。この状態で、ＴＡＰコント
ローラは、ライン１４ａ上の信号ＳＣＡＮＩＮがマルチ
プレクサ２６ａの出力３０ａに現れるように、ライン３
４上の信号ＴＡＰＣＯＮＴＲＯＬ１を同一レベルで保持
すると同時に、ライン３６上のクロック信号ＴＡＰＣＬ
ＯＣＫ１を構成する複数のクロックサイクルを生成す
る。このようにして、ＴＡＰＣＬＯＣＫ１の一定数ｎ
（この場合４つ）のクロックサイクルの後、ラッチ２８
ａ，２８ｂ，２８す，２８ｄの全てが、ノード３１ａ〜
３１ｄ上のそれらの各々の出力に既知のテストビットを
もつように、テストデータが連続的にテスト回路にシフ
トされる。このように、マスタクロックＭＣＬＯＣＫの
ｎサイクルの間、ＳＨＩＦＴ状態Ｓ４が維持される。マ
スタクロックの次のサイクルで、ＥＸＩＴ１状態Ｓ５に
入る。状態Ｓ５は一時的な状態であり、ＴＡＰコントロ
ーラは、通常マスタクロックの次のサイクルでＵＰＤＡ
ＴＥ状態Ｓ８に移行する。ＴＡＰコントローラは選択的
にＰＡＵＳＥ状態Ｓ６に入り、続いてＥＸＩＴ２状態Ｓ
７に入ることができるが、本発明には関係がないのでこ
こでは説明を省略する。
ＳＨＩＦＴ状態Ｓ４に入る。この状態で、ＴＡＰコント
ローラは、ライン１４ａ上の信号ＳＣＡＮＩＮがマルチ
プレクサ２６ａの出力３０ａに現れるように、ライン３
４上の信号ＴＡＰＣＯＮＴＲＯＬ１を同一レベルで保持
すると同時に、ライン３６上のクロック信号ＴＡＰＣＬ
ＯＣＫ１を構成する複数のクロックサイクルを生成す
る。このようにして、ＴＡＰＣＬＯＣＫ１の一定数ｎ
（この場合４つ）のクロックサイクルの後、ラッチ２８
ａ，２８ｂ，２８す，２８ｄの全てが、ノード３１ａ〜
３１ｄ上のそれらの各々の出力に既知のテストビットを
もつように、テストデータが連続的にテスト回路にシフ
トされる。このように、マスタクロックＭＣＬＯＣＫの
ｎサイクルの間、ＳＨＩＦＴ状態Ｓ４が維持される。マ
スタクロックの次のサイクルで、ＥＸＩＴ１状態Ｓ５に
入る。状態Ｓ５は一時的な状態であり、ＴＡＰコントロ
ーラは、通常マスタクロックの次のサイクルでＵＰＤＡ
ＴＥ状態Ｓ８に移行する。ＴＡＰコントローラは選択的
にＰＡＵＳＥ状態Ｓ６に入り、続いてＥＸＩＴ２状態Ｓ
７に入ることができるが、本発明には関係がないのでこ
こでは説明を省略する。
【００１３】ＵＰＤＡＴＥ状態Ｓ８の時に、ＴＡＰコン
トローラは、ライン３８ａ上のクロック信号ＴＡＰＣＬ
ＯＣＫ２を一度発生させることによりラッチ４０ａの出
力を更新させる。従って、ラッチ２８ａの出力ノード３
１ａ上のテストデータビットは、ライン２４ａ上のラッ
チ４０ａの出力に現れ、結果的にライン８ａ上のＤＡＴ
ＡＯＵＴ信号として現れる。テスト動作のこの時点で、
ライン８ａ〜８ｄ上の全てのＤＡＴＡＯＵＴ信号は更新
される。ピン結線８ａ〜８ｄは、前述したように、１つ
又はそれ以上の他のＩＣのそれぞれのピン結線に接続さ
れる。従って、ＩＣ間の更新された信号の伝搬（ＩＣ間
のバッファリング論理回路を経る伝搬を含む）に要する
短い時間の経過後、ピン結線８ａ〜８ｄ上の更新された
信号は、１つ或いはそれ以上の他のＩＣの各々のピン結
線に現れる。他のＩＣのピン結線は、入力装置或いは入
出力装置として構成された境界スキャンセルに接続され
る。このような入力境界スキャンセルがどのように実現
されるかは、ＩＥＥＥ Ｓｔａｎｄａｒｄ １１４９．
１−１９９０を参照して実施される当業者の範囲内であ
るので、このような入力境界スキャンセルはここでは詳
細に説明しない。境界スキャンテストの説明を完全なも
のとするため、ＩＣ２が接続されるＩＣ上の入力境界ス
キャンセルは、図１７の境界スキャンセルと同１である
が、このような他のＩＣのピン結線がライン１０ａ上の
ＤＡＴＡＩＮ信号として接続される点が相違するものと
する。それゆえ、図１７の回路の残りの説明のために
は、ライン１０ａ上の信号ＤＡＴＡＩＮが検査された結
果であるとみなせる。言い換えれば、前述の更新動作が
実行された後、短時間後に、その結果がライン１０ａ上
に発生するとみなせる。
トローラは、ライン３８ａ上のクロック信号ＴＡＰＣＬ
ＯＣＫ２を一度発生させることによりラッチ４０ａの出
力を更新させる。従って、ラッチ２８ａの出力ノード３
１ａ上のテストデータビットは、ライン２４ａ上のラッ
チ４０ａの出力に現れ、結果的にライン８ａ上のＤＡＴ
ＡＯＵＴ信号として現れる。テスト動作のこの時点で、
ライン８ａ〜８ｄ上の全てのＤＡＴＡＯＵＴ信号は更新
される。ピン結線８ａ〜８ｄは、前述したように、１つ
又はそれ以上の他のＩＣのそれぞれのピン結線に接続さ
れる。従って、ＩＣ間の更新された信号の伝搬（ＩＣ間
のバッファリング論理回路を経る伝搬を含む）に要する
短い時間の経過後、ピン結線８ａ〜８ｄ上の更新された
信号は、１つ或いはそれ以上の他のＩＣの各々のピン結
線に現れる。他のＩＣのピン結線は、入力装置或いは入
出力装置として構成された境界スキャンセルに接続され
る。このような入力境界スキャンセルがどのように実現
されるかは、ＩＥＥＥ Ｓｔａｎｄａｒｄ １１４９．
１−１９９０を参照して実施される当業者の範囲内であ
るので、このような入力境界スキャンセルはここでは詳
細に説明しない。境界スキャンテストの説明を完全なも
のとするため、ＩＣ２が接続されるＩＣ上の入力境界ス
キャンセルは、図１７の境界スキャンセルと同１である
が、このような他のＩＣのピン結線がライン１０ａ上の
ＤＡＴＡＩＮ信号として接続される点が相違するものと
する。それゆえ、図１７の回路の残りの説明のために
は、ライン１０ａ上の信号ＤＡＴＡＩＮが検査された結
果であるとみなせる。言い換えれば、前述の更新動作が
実行された後、短時間後に、その結果がライン１０ａ上
に発生するとみなせる。
【００１４】マスタクロックの次のサイクルで、ＴＡＰ
コントローラは再度ＳＥＬＥＣＴ−ＳＣＡＮ状態Ｓ２に
入り、その後次のサイクルでＣＡＰＴＵＲＥ状態Ｓ３に
入る。そのＣＡＰＴＵＲＥ状態で、ライン１０ａ上の信
号がライン３０ａ上に現れるように、マルチプレクサが
ライン３４上の信号ＴＡＰＣＯＮＴＲＯＬ１で制御され
る間に、ラッチ２８ａがライン３６上のクロック信号Ｔ
ＡＰＣＬＯＣＫ１で一度にクロックされる。こうして、
更新動作に応答して発生した結果がライン１６ａ上に捕
捉される。その後、次のマスククロックサイクルで、Ｔ
ＡＰコントローラは、もう一度ＳＨＩＦＴ状態Ｓ４に入
り、ライン２８ａ〜２８ｄの出力を捕捉した結果を、ラ
イン３６上のクロック信号ＴＡＰＣＬＯＣＫ１の制御下
で連続的にＴＡＰコントローラにクロックアウトする。
捕捉された結果がラッチ２８ａ〜２８ｄの外にクロック
されると同時に、テストビットの新たなセットがＴＡＰ
コントローラからラッチ２８ａ〜２８ｄ内にクロックさ
れる。その結果として、上述のＳ２，Ｓ３，Ｓ４，Ｓ
５，Ｓ８からＳ２に戻る状態のサイクルが連続的に繰り
返される。
コントローラは再度ＳＥＬＥＣＴ−ＳＣＡＮ状態Ｓ２に
入り、その後次のサイクルでＣＡＰＴＵＲＥ状態Ｓ３に
入る。そのＣＡＰＴＵＲＥ状態で、ライン１０ａ上の信
号がライン３０ａ上に現れるように、マルチプレクサが
ライン３４上の信号ＴＡＰＣＯＮＴＲＯＬ１で制御され
る間に、ラッチ２８ａがライン３６上のクロック信号Ｔ
ＡＰＣＬＯＣＫ１で一度にクロックされる。こうして、
更新動作に応答して発生した結果がライン１６ａ上に捕
捉される。その後、次のマスククロックサイクルで、Ｔ
ＡＰコントローラは、もう一度ＳＨＩＦＴ状態Ｓ４に入
り、ライン２８ａ〜２８ｄの出力を捕捉した結果を、ラ
イン３６上のクロック信号ＴＡＰＣＬＯＣＫ１の制御下
で連続的にＴＡＰコントローラにクロックアウトする。
捕捉された結果がラッチ２８ａ〜２８ｄの外にクロック
されると同時に、テストビットの新たなセットがＴＡＰ
コントローラからラッチ２８ａ〜２８ｄ内にクロックさ
れる。その結果として、上述のＳ２，Ｓ３，Ｓ４，Ｓ
５，Ｓ８からＳ２に戻る状態のサイクルが連続的に繰り
返される。
【００１５】図１７のラッチ２８ａの実例を示す図１９
において、ラッチ２８ａは２つのハーフラッチ或いは透
明ラッチ４４ａ，４６ａから構成される。各ハーフラッ
チは、それぞれ制御ノード４８ａ，５２ａと記憶ノード
５０ａ，５４ａで構成される。ライン３６上のクロック
信号ＴＡＰＣＬＯＣＫ１がハーフラッチ４６ａの制御ノ
ード５２ａをクロックする一方、クロック信号ＴＡＰＣ
ＬＯＣＫ１の否定であるＮＯＴＴＡＰＣＬＯＣＫ１は制
御ノード４８ａをクロックする。既知のように、クロッ
ク信号ＴＡＰＣＬＯＣＫ１とＮＯＴＴＡＰＣＬＯＣＫ１
を重複しないクロック信号とすることができ、或いは又
制御ノード４８ａと５２ａの回路に、２つのクロックの
オーバーラップの可能性を考慮させることができる。図
１７のラッチ４０ａも、同様に２つのハーフラッチで構
成される。従って、図１７の回路は、４つのハーフラッ
チで構成されることがわかる。通常の機能動作とテスト
目的のための正しいクロック動作を提供するためには、
図１７の回路は、図１７，１８を参照しながら述べた上
述の記載から理解されるように、複雑なクロック機構が
要求される。
において、ラッチ２８ａは２つのハーフラッチ或いは透
明ラッチ４４ａ，４６ａから構成される。各ハーフラッ
チは、それぞれ制御ノード４８ａ，５２ａと記憶ノード
５０ａ，５４ａで構成される。ライン３６上のクロック
信号ＴＡＰＣＬＯＣＫ１がハーフラッチ４６ａの制御ノ
ード５２ａをクロックする一方、クロック信号ＴＡＰＣ
ＬＯＣＫ１の否定であるＮＯＴＴＡＰＣＬＯＣＫ１は制
御ノード４８ａをクロックする。既知のように、クロッ
ク信号ＴＡＰＣＬＯＣＫ１とＮＯＴＴＡＰＣＬＯＣＫ１
を重複しないクロック信号とすることができ、或いは又
制御ノード４８ａと５２ａの回路に、２つのクロックの
オーバーラップの可能性を考慮させることができる。図
１７のラッチ４０ａも、同様に２つのハーフラッチで構
成される。従って、図１７の回路は、４つのハーフラッ
チで構成されることがわかる。通常の機能動作とテスト
目的のための正しいクロック動作を提供するためには、
図１７の回路は、図１７，１８を参照しながら述べた上
述の記載から理解されるように、複雑なクロック機構が
要求される。
【００１６】図１９のスキャンラッチは、組合せ論理回
路の構造をテストするいわゆる“構造”テストを実行す
るのに使用することができる。しかしながら、ロジック
回路のタイミング経路をテストするいわゆる“性能テス
ト”を実行することは、従来可能ではなかった。本発明
の目的の１つは、コントローラ自体の最小限の変更によ
り、構造テスト又は性能テストの実現が可能なスキャン
テスト用のコントローラを提供することである。
路の構造をテストするいわゆる“構造”テストを実行す
るのに使用することができる。しかしながら、ロジック
回路のタイミング経路をテストするいわゆる“性能テス
ト”を実行することは、従来可能ではなかった。本発明
の目的の１つは、コントローラ自体の最小限の変更によ
り、構造テスト又は性能テストの実現が可能なスキャン
テスト用のコントローラを提供することである。
【００１７】
【課題を解決するための手段】本発明によれば、スキャ
ンラッチのチェーンによりスキャンテストを実現するテ
ストアクセスポートコントローラにおいて、前記スキャ
ンラッチに複数の制御信号を生成する論理回路と、前記
スキャンラッチにテストデータを出力するデータ出力手
段と、前記スキャンラッチから予備値と比較するために
結果のデータを受信するデータ入力手段と、前記スキャ
ンラッチにタイミング信号を出力する信号発生器と、前
記論理回路と信号発生器とに接続され、当該コントロー
ラの動作モードを、予め決定された現存するテストデー
タのセットに応答して発生する結果データを供給する第
１の構造テストモードと、テストデータの第１のセット
からテストデータの第２のセットへの変化に応答して発
生する結果データを制御可能な期間内に供給する第２の
性能テストモードとから、選択する状態指示器と、を含
むテストアクセスポートコントローラを提供する。
ンラッチのチェーンによりスキャンテストを実現するテ
ストアクセスポートコントローラにおいて、前記スキャ
ンラッチに複数の制御信号を生成する論理回路と、前記
スキャンラッチにテストデータを出力するデータ出力手
段と、前記スキャンラッチから予備値と比較するために
結果のデータを受信するデータ入力手段と、前記スキャ
ンラッチにタイミング信号を出力する信号発生器と、前
記論理回路と信号発生器とに接続され、当該コントロー
ラの動作モードを、予め決定された現存するテストデー
タのセットに応答して発生する結果データを供給する第
１の構造テストモードと、テストデータの第１のセット
からテストデータの第２のセットへの変化に応答して発
生する結果データを制御可能な期間内に供給する第２の
性能テストモードとから、選択する状態指示器と、を含
むテストアクセスポートコントローラを提供する。
【００１８】好ましい実施の形態において、論理回路
は、構造テストと性能テストを実行する制御信号をそれ
ぞれ出力する第１セットの論理ゲートと第２セットの論
理ゲートとを含み、前記状態指示器が、第１セット及び
第２セットの論理ゲートの何れか一方を適宜選択するよ
うに構成する。この場合、マルチプレクサを第１セット
の論理ゲートと第２セットの論理ゲートの出力に接続
し、状態指示器がマルチプレクサの状態を制御する。
は、構造テストと性能テストを実行する制御信号をそれ
ぞれ出力する第１セットの論理ゲートと第２セットの論
理ゲートとを含み、前記状態指示器が、第１セット及び
第２セットの論理ゲートの何れか一方を適宜選択するよ
うに構成する。この場合、マルチプレクサを第１セット
の論理ゲートと第２セットの論理ゲートの出力に接続
し、状態指示器がマルチプレクサの状態を制御する。
【００１９】論理回路は、前記状態指示器からの信号に
応答してセットできるように構成されたプログラム可能
な論理列を含む。特に有効な実施の形態では、状態指示
器は、コントローラの命令レジスタに保持された制御ビ
ットにより与えることができる。他の実施の形態とし
て、状態指示器は、コントローラの命令レジスタに記憶
されたコードとすることができる。
応答してセットできるように構成されたプログラム可能
な論理列を含む。特に有効な実施の形態では、状態指示
器は、コントローラの命令レジスタに保持された制御ビ
ットにより与えることができる。他の実施の形態とし
て、状態指示器は、コントローラの命令レジスタに記憶
されたコードとすることができる。
【００２０】コントローラは、複数の状態を通して連続
的に循環動作をする状態マシンを具え、該状態マシンは
各状態を指定する状態論理回路と、前記循環動作を制御
し、前記論理回路に状態コマンドを出力する状態レジス
タとを含み、各状態が前記状態指示器からの信号に応じ
て決定されるものとすることができる。信号発生器は、
性能テストが選択されたとき、制御可能な期間を指定す
る２つの信号を出力できるようにすることができる。
的に循環動作をする状態マシンを具え、該状態マシンは
各状態を指定する状態論理回路と、前記循環動作を制御
し、前記論理回路に状態コマンドを出力する状態レジス
タとを含み、各状態が前記状態指示器からの信号に応じ
て決定されるものとすることができる。信号発生器は、
性能テストが選択されたとき、制御可能な期間を指定す
る２つの信号を出力できるようにすることができる。
【００２１】
【発明の実施の形態】本発明をより理解するため、ま
た、本発明がどのように実施されるかを示すため、添附
図面の図１〜１５の例によって説明する。まず、本発明
の１つの態様による図１７に示したテスト回路のより有
効な実例を示す図１について説明する。図１６〜１９中
と同一部分には同一参照符号を付す。
た、本発明がどのように実施されるかを示すため、添附
図面の図１〜１５の例によって説明する。まず、本発明
の１つの態様による図１７に示したテスト回路のより有
効な実例を示す図１について説明する。図１６〜１９中
と同一部分には同一参照符号を付す。
【００２２】図１において、図１７の２つのフルラッチ
２８ａ，４０ａは、３つのハーフラッチである捕捉ハー
フラッチ５６ａ、更新ハーフラッチ５８ａ、及び解放ハ
ーフラッチ６０ａに置き換えられている。ライン６２ａ
上のマルチプレクサ２６ａの出力は、捕捉ハーフラッチ
５６ａの入力に接続される。ライン６４ａ上の捕捉ハー
フラッチ５６ａの出力は、更新ハーフラッチ５８ａの入
力ライン６６ａと、解放ハーフラック６０ａの入力ライ
ン６８ａに接続される。ライン６５ａ上の更新ハーフラ
ッチ５８ａの出力は、出力マルチプレクサ１８ａの入力
となる。解放ハーフラッチ６０ａの出力は、チェーン結
線１４ｂを構成する。捕捉ハーフラッチ５６ａは、ライ
ン７０上のクロック信号ＣＡＰＴＵＲＥＣＬＫによって
クロックされ、更新ハーフラッチは、ライン７４上のク
ロック信号ＵＰＤＡＴＣＬＫによってクロックされ、そ
して、解放ハーフラッチは、ライン７２上のクロック信
号ＲＥＬＥＡＳＥＣＬＫによってクロックされる。各々
のハーフラッチは、その入力上の信号がその出力に直接
転送されるデータ転送状態又は信号が入力の変化に拘ら
ずその出力ノード上に保持されるデータ保持状態の２つ
の状態のうちの１つの状態になることができる性質を持
つ。下記のハーフラッチの“クロッキング”の説明は、
データ転送状態の動作を引用する。クロックされなけれ
ば、ハーフラッチはデータ保持状態にあると考えられ
る。
２８ａ，４０ａは、３つのハーフラッチである捕捉ハー
フラッチ５６ａ、更新ハーフラッチ５８ａ、及び解放ハ
ーフラッチ６０ａに置き換えられている。ライン６２ａ
上のマルチプレクサ２６ａの出力は、捕捉ハーフラッチ
５６ａの入力に接続される。ライン６４ａ上の捕捉ハー
フラッチ５６ａの出力は、更新ハーフラッチ５８ａの入
力ライン６６ａと、解放ハーフラック６０ａの入力ライ
ン６８ａに接続される。ライン６５ａ上の更新ハーフラ
ッチ５８ａの出力は、出力マルチプレクサ１８ａの入力
となる。解放ハーフラッチ６０ａの出力は、チェーン結
線１４ｂを構成する。捕捉ハーフラッチ５６ａは、ライ
ン７０上のクロック信号ＣＡＰＴＵＲＥＣＬＫによって
クロックされ、更新ハーフラッチは、ライン７４上のク
ロック信号ＵＰＤＡＴＣＬＫによってクロックされ、そ
して、解放ハーフラッチは、ライン７２上のクロック信
号ＲＥＬＥＡＳＥＣＬＫによってクロックされる。各々
のハーフラッチは、その入力上の信号がその出力に直接
転送されるデータ転送状態又は信号が入力の変化に拘ら
ずその出力ノード上に保持されるデータ保持状態の２つ
の状態のうちの１つの状態になることができる性質を持
つ。下記のハーフラッチの“クロッキング”の説明は、
データ転送状態の動作を引用する。クロックされなけれ
ば、ハーフラッチはデータ保持状態にあると考えられ
る。
【００２３】図１８の状態図に戻って、図１７，１８を
参照して議論された同じ順序の状態変化が、境界スキャ
ンテストを実行するために図１の回路を動作するのに用
いることができる。相違は、本発明に関して極めて簡単
であることが要求されるクロッキングシーケンスにあ
る。このことは図１８，１を参照して述べる。ＩＣ２の
通常の機能動作では、ＴＡＰコントローラ１２はＴＥＳ
Ｔ−ＬＯＧＩＣ−ＲＥＳＥＴ状態Ｓ０にある。この状態
において、テスト論理は停止しており、ライン１０ａ上
の信号ＤＡＴＡＩＮは、ライン２２上の信号ＴＡＣＯＮ
ＴＲＯＬ２の制御下で出力マルチプレクサ１８ａによっ
てライン８ａ上の信号ＤＡＴＡＯＵＴに直接接続され
る。テスト動作が開始されると、ＴＡＰコントローラ１
２は、マスタクロックＭＣＬＯＣＫの制御下でまず、Ｒ
ＵＮ−ＴＥＳＴ／ＩＤＬＥ状態Ｓ１に移行する。
参照して議論された同じ順序の状態変化が、境界スキャ
ンテストを実行するために図１の回路を動作するのに用
いることができる。相違は、本発明に関して極めて簡単
であることが要求されるクロッキングシーケンスにあ
る。このことは図１８，１を参照して述べる。ＩＣ２の
通常の機能動作では、ＴＡＰコントローラ１２はＴＥＳ
Ｔ−ＬＯＧＩＣ−ＲＥＳＥＴ状態Ｓ０にある。この状態
において、テスト論理は停止しており、ライン１０ａ上
の信号ＤＡＴＡＩＮは、ライン２２上の信号ＴＡＣＯＮ
ＴＲＯＬ２の制御下で出力マルチプレクサ１８ａによっ
てライン８ａ上の信号ＤＡＴＡＯＵＴに直接接続され
る。テスト動作が開始されると、ＴＡＰコントローラ１
２は、マスタクロックＭＣＬＯＣＫの制御下でまず、Ｒ
ＵＮ−ＴＥＳＴ／ＩＤＬＥ状態Ｓ１に移行する。
【００２４】境界スキャンテストが実行される場合、Ｔ
ＡＰコントローラ１２はＳＥＬＥＣＴ−ＳＣＡＮ状態Ｓ
２に入り、ライン２２上の制御信号ＴＡＰＣＯＮＴＲＯ
Ｌ２は、ライン８ａ上の出力マルチプレクサ１８ａの出
力信号ＤＡＴＡＯＵＴがライン６５ａ上の信号に直接接
続されるように状態を変化させる。ＭＣＬＯＣＫの次の
クロックサイクルでは、ＴＡＰコントローラは、ＣＡＰ
ＴＵＲＥ状態Ｓ３に入る。テストのこの段階で、ＣＡＰ
ＴＵＲＥ状態は、テストデータが未だスキャンテスト回
路にロードされていないので、重要ではない。
ＡＰコントローラ１２はＳＥＬＥＣＴ−ＳＣＡＮ状態Ｓ
２に入り、ライン２２上の制御信号ＴＡＰＣＯＮＴＲＯ
Ｌ２は、ライン８ａ上の出力マルチプレクサ１８ａの出
力信号ＤＡＴＡＯＵＴがライン６５ａ上の信号に直接接
続されるように状態を変化させる。ＭＣＬＯＣＫの次の
クロックサイクルでは、ＴＡＰコントローラは、ＣＡＰ
ＴＵＲＥ状態Ｓ３に入る。テストのこの段階で、ＣＡＰ
ＴＵＲＥ状態は、テストデータが未だスキャンテスト回
路にロードされていないので、重要ではない。
【００２５】ＭＣＬＯＣＫの次のクロックサイクルで、
ＳＨＩＦＴ状態Ｓ４に入る。この状態で、ＴＡＰコント
ローラは、ライン１４ａ上の信号がマルチプレクサ２６
ａの出力６２ａに現れるように、ライン３４上の信号Ｔ
ＡＰＣＯＮＴＲＯＬｌを同一レベルで保持すると同時
に、ライン７０上のクロック信号ＣＡＰＴＵＲＥＣＬＫ
及びライン７２上のクロック信号ＲＥＬＥＡＳＥＣＬＫ
を構成する複数のクロックサイクルを生成する。このよ
うにして、テストデータは、一定数ｎのクロック信号Ｃ
ＡＰＴＵＲＥＣＬＫとＲＥＬＥＡＳＥＣＬＫ（この場合
４つ）のクロックサイクルの後、ハーフラッチ５６ａ〜
５６ｄの全てがノード６７ａ〜６７ｄ上のそれらの各々
の出力に保持される既知のテストビットを持つように、
テスト回路に連続的にシフトされる。このように、マス
タクロックＭＣＬＯＣＫのｎサイクルの間、そのＳＨＩ
ＦＴ状態Ｓ４が維持される。マスタクロックの次のサイ
クルで、ＥＸＩＴ１状態Ｓ５に入る。その状態Ｓ５は一
時的な状態であり、ＴＡＰコントローラは、通常マスタ
クロックの次のサイクルでＵＰＤＡＴＥ状態Ｓ８に移行
する。ＴＡＰコントローラは選択的にＰＡＵＳＥ状態Ｓ
６に入れ、続いてＥＸＩＴ２状態Ｓ７に入ることができ
る。本発明には関係がないのでここでは説明を省略す
る。
ＳＨＩＦＴ状態Ｓ４に入る。この状態で、ＴＡＰコント
ローラは、ライン１４ａ上の信号がマルチプレクサ２６
ａの出力６２ａに現れるように、ライン３４上の信号Ｔ
ＡＰＣＯＮＴＲＯＬｌを同一レベルで保持すると同時
に、ライン７０上のクロック信号ＣＡＰＴＵＲＥＣＬＫ
及びライン７２上のクロック信号ＲＥＬＥＡＳＥＣＬＫ
を構成する複数のクロックサイクルを生成する。このよ
うにして、テストデータは、一定数ｎのクロック信号Ｃ
ＡＰＴＵＲＥＣＬＫとＲＥＬＥＡＳＥＣＬＫ（この場合
４つ）のクロックサイクルの後、ハーフラッチ５６ａ〜
５６ｄの全てがノード６７ａ〜６７ｄ上のそれらの各々
の出力に保持される既知のテストビットを持つように、
テスト回路に連続的にシフトされる。このように、マス
タクロックＭＣＬＯＣＫのｎサイクルの間、そのＳＨＩ
ＦＴ状態Ｓ４が維持される。マスタクロックの次のサイ
クルで、ＥＸＩＴ１状態Ｓ５に入る。その状態Ｓ５は一
時的な状態であり、ＴＡＰコントローラは、通常マスタ
クロックの次のサイクルでＵＰＤＡＴＥ状態Ｓ８に移行
する。ＴＡＰコントローラは選択的にＰＡＵＳＥ状態Ｓ
６に入れ、続いてＥＸＩＴ２状態Ｓ７に入ることができ
る。本発明には関係がないのでここでは説明を省略す
る。
【００２６】ＵＰＤＡＴＥ状態Ｓ８で、ＴＡＰコントロ
ーラは、ハーフラッチ５８ａをライン７４ａ上のクロッ
ク信号ＵＰＤＡＴＥＣＬＫで１回クロックすることによ
りハーフラッチ５８ａの出力を更新させる。従って、捕
捉ハーフラッチ５６ａの出力ノード６７ａ上のテストデ
ータビットは、ライン６５ａ上の更新ハーフラッチ５８
ａの出力に現れ、その結果としてライン８ａ上のＤＡＴ
ＡＯＵＴ信号として現れる。テスト動作のこの時点で、
ライン８ａ〜８ｄ上の全てのＤＡＴＡＯＵＴ信号は更新
される。ピン結線８ａ〜８ｄは、前述したように、１つ
又はそれ以上の他のＩＣのそれぞれのピン結線に接続さ
れる。従って、更新された信号のＩＣ間の伝搬（ＩＣ間
のバッファリング論理回路の伝搬も含み得る）に相当す
る短時間後に、ピン結線８ａ〜８ｄ上の更新された信号
が他のＩＣの各々のピン結線に現れる。他のＩＣのピン
結線は、入力装置或いは入出力装置として形成される境
界スキャンセルに接続される。このような入力境界スキ
ャンセルがどのように実現されるかは、ＩＥＥＥ Ｓｔ
ａｎｄａｒｄ １１４９．１−１９９０を参照して実施
される当業者の範囲内であるので、このような入力境界
スキャンセルはここでは詳細に説明しない。境界スキャ
ンテストの説明を完全なものとするため、ＩＣ２が接続
される他のＩＣ上の入力境界スキャンセルは、図１の境
界スキャンセルと同一であるが、このような他のＩＣの
ピン結線がライン１０ａ上のＤＡＴＡＩＮ信号として接
続される点が相違するものとする。それゆえ、図１の回
路の残りの説明のためには、ライン１０ａ上の信号ＤＡ
ＴＡＩＮは、検査すべき結果であり、この結果は、前述
の更新動作に応答して発生するものと考えられる。
ーラは、ハーフラッチ５８ａをライン７４ａ上のクロッ
ク信号ＵＰＤＡＴＥＣＬＫで１回クロックすることによ
りハーフラッチ５８ａの出力を更新させる。従って、捕
捉ハーフラッチ５６ａの出力ノード６７ａ上のテストデ
ータビットは、ライン６５ａ上の更新ハーフラッチ５８
ａの出力に現れ、その結果としてライン８ａ上のＤＡＴ
ＡＯＵＴ信号として現れる。テスト動作のこの時点で、
ライン８ａ〜８ｄ上の全てのＤＡＴＡＯＵＴ信号は更新
される。ピン結線８ａ〜８ｄは、前述したように、１つ
又はそれ以上の他のＩＣのそれぞれのピン結線に接続さ
れる。従って、更新された信号のＩＣ間の伝搬（ＩＣ間
のバッファリング論理回路の伝搬も含み得る）に相当す
る短時間後に、ピン結線８ａ〜８ｄ上の更新された信号
が他のＩＣの各々のピン結線に現れる。他のＩＣのピン
結線は、入力装置或いは入出力装置として形成される境
界スキャンセルに接続される。このような入力境界スキ
ャンセルがどのように実現されるかは、ＩＥＥＥ Ｓｔ
ａｎｄａｒｄ １１４９．１−１９９０を参照して実施
される当業者の範囲内であるので、このような入力境界
スキャンセルはここでは詳細に説明しない。境界スキャ
ンテストの説明を完全なものとするため、ＩＣ２が接続
される他のＩＣ上の入力境界スキャンセルは、図１の境
界スキャンセルと同一であるが、このような他のＩＣの
ピン結線がライン１０ａ上のＤＡＴＡＩＮ信号として接
続される点が相違するものとする。それゆえ、図１の回
路の残りの説明のためには、ライン１０ａ上の信号ＤＡ
ＴＡＩＮは、検査すべき結果であり、この結果は、前述
の更新動作に応答して発生するものと考えられる。
【００２７】マスタクロックの次のサイクルで、ＴＡＰ
コントローラは再度ＳＥＬＥＣＴ−ＳＣＡＮ状態Ｓ２に
入り、その後次のサイクルでＣＡＰＴＵＲＥ状態Ｓ３に
入る。そのＣＡＰＴＵＲＥ状態で、ライン１０ａ上のＤ
ＡＴＡＩＮ信号が出力ライン６２ａ上に現れるように、
マルチプレクサ２６ａがライン３４上の信号ＴＡＰＣＯ
ＮＴＲＯＬ１で制御される間に、捕捉ハーフラッチ５６
ａがライン７０上の信号ＣＡＴＵＲＥＣＬＫで一度クロ
ックされる。こうして、その結果はライン６４ａ上で捕
捉される。その後、次のマスタクロックサイクルで、Ｔ
ＡＰコントローラは、もう一度ＳＨＩＦＴ状態Ｓ４に入
れ、捕捉ハーフラッチ５６ａ〜５６ｄ上の出力上で捕捉
した結果が、連続的にＴＡＰコントローラへクロックア
ウトされる。捕捉された結果が捕捉ハーフラッチ５６ａ
の外にクロックされると同時に、テストビットの新たな
セットがＴＡＰコントローラから捕捉ハーフラッチ５６
ａ内にクロックされる。その結果として、上述した状態
Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ８からＳ２に戻るサイクル
が連続的に繰り返される。
コントローラは再度ＳＥＬＥＣＴ−ＳＣＡＮ状態Ｓ２に
入り、その後次のサイクルでＣＡＰＴＵＲＥ状態Ｓ３に
入る。そのＣＡＰＴＵＲＥ状態で、ライン１０ａ上のＤ
ＡＴＡＩＮ信号が出力ライン６２ａ上に現れるように、
マルチプレクサ２６ａがライン３４上の信号ＴＡＰＣＯ
ＮＴＲＯＬ１で制御される間に、捕捉ハーフラッチ５６
ａがライン７０上の信号ＣＡＴＵＲＥＣＬＫで一度クロ
ックされる。こうして、その結果はライン６４ａ上で捕
捉される。その後、次のマスタクロックサイクルで、Ｔ
ＡＰコントローラは、もう一度ＳＨＩＦＴ状態Ｓ４に入
れ、捕捉ハーフラッチ５６ａ〜５６ｄ上の出力上で捕捉
した結果が、連続的にＴＡＰコントローラへクロックア
ウトされる。捕捉された結果が捕捉ハーフラッチ５６ａ
の外にクロックされると同時に、テストビットの新たな
セットがＴＡＰコントローラから捕捉ハーフラッチ５６
ａ内にクロックされる。その結果として、上述した状態
Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ８からＳ２に戻るサイクル
が連続的に繰り返される。
【００２８】図１６の機能論理回路４は、ラッチを介し
て相互接続される或いは直接的に相互接続される種々の
サイズの組合せ論理回路の種々のブロックからなると考
えられる。機能論理回路内の組合せ論理回路の入力に既
知のテストビットを配置し、組合せ論理回路内のラッチ
の出力上の結果を捕捉することにより組合せ論理回路の
機能特性をテストすることが可能である。これは、機能
論絵回路内の種々のテストポイントに図１７又は図１に
示したような境界スキャンセルを配置することにより達
成できる。しかし、この場合には、境界スキャンチェー
ンは、連続する境界スキャンセル間に組合せ論絵回路と
ラッチを持つため、これら付加的なラッチがテスト動作
中にタイミングの問題を生じる。しかしながら、この問
題は、機能論理回路内の機能ラッチを図１の境界スキャ
ンセル６ａのスキャンラッチ（例えば、入力マルチプレ
クサ２６ａとハーフラッチ５６ａ，５８ａの組合せ）に
置き換えることで克服できる。従って、ラッチは、通常
の機能モードでは通常の機能ラッチとして動作し、スキ
ャンテストではスキャンラッチとして動作する。図１の
スキャンセル６ａは、組合せ論理回路のスキャンテスト
に使用することができる付加的な観察可能で制御可能な
追加のノードを提供する。
て相互接続される或いは直接的に相互接続される種々の
サイズの組合せ論理回路の種々のブロックからなると考
えられる。機能論理回路内の組合せ論理回路の入力に既
知のテストビットを配置し、組合せ論理回路内のラッチ
の出力上の結果を捕捉することにより組合せ論理回路の
機能特性をテストすることが可能である。これは、機能
論絵回路内の種々のテストポイントに図１７又は図１に
示したような境界スキャンセルを配置することにより達
成できる。しかし、この場合には、境界スキャンチェー
ンは、連続する境界スキャンセル間に組合せ論絵回路と
ラッチを持つため、これら付加的なラッチがテスト動作
中にタイミングの問題を生じる。しかしながら、この問
題は、機能論理回路内の機能ラッチを図１の境界スキャ
ンセル６ａのスキャンラッチ（例えば、入力マルチプレ
クサ２６ａとハーフラッチ５６ａ，５８ａの組合せ）に
置き換えることで克服できる。従って、ラッチは、通常
の機能モードでは通常の機能ラッチとして動作し、スキ
ャンテストではスキャンラッチとして動作する。図１の
スキャンセル６ａは、組合せ論理回路のスキャンテスト
に使用することができる付加的な観察可能で制御可能な
追加のノードを提供する。
【００２９】図２は、組合せ論理回路をテストするスキ
ャンチェーンに使用するためにスキャンセル７ａとして
再構成した図１の境界スキャンセル６ａを示す。組合せ
論理の構造のテストを実行する図２のスキャンセル７ａ
の動作は、図３のタイミング図を参照して説明する。マ
スタクロックＭＣＬＯＣＫのクロックサイクルＭＣＬＯ
ＣＫ０の始めで、ＴＡＰコントローラはＲＥＳＥＴ状態
Ｓ０になる。クロックサイクルＭＣＬＯＣＫ０の終わり
で、信号ＡＣＴＩＶＡＴＥＴＥＳＴはハイとなるのでマ
スタクロックの次のクロックサイクルＭＣＬＯＣＫ１で
ＴＡＰコントローラ１２は、ＲＵＮ−ＴＥＳＴ／ＩＤＬ
Ｅ状態Ｓ１に入り、その後、次のクロックサイクルＭＣ
ＬＯＣＫ２でＳＥＬＥＣＴ−ＳＣＡＮ状態Ｓ２に入る。
クロックサイクルＭＣＬＯＣＫ３の始めで、ＣＡＰＴＵ
ＲＥ状態Ｓ３に入り、テストクロックイネーブル信号Ｔ
ＥＳＴＣＬＫＥＮがハイにセットされる。これは、ライ
ン７０上の捕捉クロックＣＡＰＴＵＲＥＣＬＫに実行を
開始させる。クロックサイクルＭＣＬＯＣＫ４の始め
で、データ出力ビットＤＯＢ１はデータ入力１０ａ上に
存在し、前回のテストの結果として生じた出力である。
クロックサイクルＭＣＬＯＣＫ４の始めで、ＴＡＰコン
トローラは状態Ｓ３からＳＨＩＦＴ状態Ｓ４に移行する
ので、捕捉動作は前述と同様に実行される。
ャンチェーンに使用するためにスキャンセル７ａとして
再構成した図１の境界スキャンセル６ａを示す。組合せ
論理の構造のテストを実行する図２のスキャンセル７ａ
の動作は、図３のタイミング図を参照して説明する。マ
スタクロックＭＣＬＯＣＫのクロックサイクルＭＣＬＯ
ＣＫ０の始めで、ＴＡＰコントローラはＲＥＳＥＴ状態
Ｓ０になる。クロックサイクルＭＣＬＯＣＫ０の終わり
で、信号ＡＣＴＩＶＡＴＥＴＥＳＴはハイとなるのでマ
スタクロックの次のクロックサイクルＭＣＬＯＣＫ１で
ＴＡＰコントローラ１２は、ＲＵＮ−ＴＥＳＴ／ＩＤＬ
Ｅ状態Ｓ１に入り、その後、次のクロックサイクルＭＣ
ＬＯＣＫ２でＳＥＬＥＣＴ−ＳＣＡＮ状態Ｓ２に入る。
クロックサイクルＭＣＬＯＣＫ３の始めで、ＣＡＰＴＵ
ＲＥ状態Ｓ３に入り、テストクロックイネーブル信号Ｔ
ＥＳＴＣＬＫＥＮがハイにセットされる。これは、ライ
ン７０上の捕捉クロックＣＡＰＴＵＲＥＣＬＫに実行を
開始させる。クロックサイクルＭＣＬＯＣＫ４の始め
で、データ出力ビットＤＯＢ１はデータ入力１０ａ上に
存在し、前回のテストの結果として生じた出力である。
クロックサイクルＭＣＬＯＣＫ４の始めで、ＴＡＰコン
トローラは状態Ｓ３からＳＨＩＦＴ状態Ｓ４に移行する
ので、捕捉動作は前述と同様に実行される。
【００３０】図３を参照して、クロックサイクルＭＣＬ
ＯＣＫ４の始めの、捕捉クロック信号ＣＡＴＵＲＥＣＬ
Ｋの立ち下がりエッジ２０１でデータ出力ビットＤＯＢ
１が捕捉ハーフラッチ５６ａの出力ノード６７ａ上にチ
ッチされる。この動作の間、マルチプレクサ２６ａは、
ライン６２ａ上のその出力がライン１０ａ上のＤＡＴＡ
ＩＮ信号として接続されるように制御信号ＴＡＰＣＯＮ
ＴＲＯＬ１によって制御される。クロックサイクルＭＣ
ＬＯＣＫ４の間、ＴＡＰコントローラはＳＨＩＦＴ状態
Ｓ４にある。クロックサイクルＭＣＬＯＣＫ４の次の半
分の間、解放クロック信号ＲＥＬＥＡＳＥＣＬＫ（図３
に示されていない）が、ノード６７ａのデータ出力ビッ
トＤＯＢ１がライン１４ａ上のＳＣＡＮＯＵＴ信号とし
て現れるように解放ハーフラッチ６０ａに与えられる。
ＯＣＫ４の始めの、捕捉クロック信号ＣＡＴＵＲＥＣＬ
Ｋの立ち下がりエッジ２０１でデータ出力ビットＤＯＢ
１が捕捉ハーフラッチ５６ａの出力ノード６７ａ上にチ
ッチされる。この動作の間、マルチプレクサ２６ａは、
ライン６２ａ上のその出力がライン１０ａ上のＤＡＴＡ
ＩＮ信号として接続されるように制御信号ＴＡＰＣＯＮ
ＴＲＯＬ１によって制御される。クロックサイクルＭＣ
ＬＯＣＫ４の間、ＴＡＰコントローラはＳＨＩＦＴ状態
Ｓ４にある。クロックサイクルＭＣＬＯＣＫ４の次の半
分の間、解放クロック信号ＲＥＬＥＡＳＥＣＬＫ（図３
に示されていない）が、ノード６７ａのデータ出力ビッ
トＤＯＢ１がライン１４ａ上のＳＣＡＮＯＵＴ信号とし
て現れるように解放ハーフラッチ６０ａに与えられる。
【００３１】ＳＨＩＦＴ状態Ｓ４で、ステトデータビッ
トはライン１４Ａ上のＳＣＡＮＩＮ信号として現れる
と、最初のテストデータビットは、クロックサイクルＭ
ＣＬＯＣＫ４の開始直後ライン１４ａ上に配列されるビ
ットＴＤＢ１で表される。クロックサイクルＭＣＬＯＣ
Ｋ４におけるＣＡＰＴＵＲＥＣＬＫ信号の立ち上がりエ
ッジ２００で、捕捉ハーフラッチ５６ａはデータ転送状
態を選択する。この後すぐに、マルチプレクサ２６ａが
ライン６２ａ上のその出力をＳＣＡＮＩＮ信号ライン１
４ａ上のその入力に接続するように、エッジ２０２で示
されるようにライン３４上の信号ＴＡＰＣＯＮＴＲＯＬ
１は状態を変化する。このため、テストデータビットＴ
ＤＢ１は内部ノード６７ａ上に現れる。次のクロックサ
イクルＭＣＬＯＣＫ５の始めで捕捉クロックＣＡＰＴＵ
ＲＥＣＬＫの立ち下がりエッジ２０４で、この例では、
ＴＡＰコントローラは、２番目のテストデータビットＴ
ＤＢ２をスキャンできるようにＳＨＩＦＴ状態を維持す
る。クロックサイクルＭＣＬＯＣＬ５の開始直後に、ラ
イン７２上の解放クロックＲＥＬＥＡＳＥＣＬＫは、最
初のテストデータビットＴＳＤＢ１がＳＣＡＮＯＵＴと
して信号ライン１４ｂに現れるようにハーフラッチ６０
ａをクロックする。従って、ＴＡＰコントローラは、必
要なテストデータビット全てをシフトするために要求さ
れるのと同じ数のＴＡＰコントローラのクロックサイク
ルの間、ＳＨＩＦＴ状態Ｓ４に維持されることは明らか
である。
トはライン１４Ａ上のＳＣＡＮＩＮ信号として現れる
と、最初のテストデータビットは、クロックサイクルＭ
ＣＬＯＣＫ４の開始直後ライン１４ａ上に配列されるビ
ットＴＤＢ１で表される。クロックサイクルＭＣＬＯＣ
Ｋ４におけるＣＡＰＴＵＲＥＣＬＫ信号の立ち上がりエ
ッジ２００で、捕捉ハーフラッチ５６ａはデータ転送状
態を選択する。この後すぐに、マルチプレクサ２６ａが
ライン６２ａ上のその出力をＳＣＡＮＩＮ信号ライン１
４ａ上のその入力に接続するように、エッジ２０２で示
されるようにライン３４上の信号ＴＡＰＣＯＮＴＲＯＬ
１は状態を変化する。このため、テストデータビットＴ
ＤＢ１は内部ノード６７ａ上に現れる。次のクロックサ
イクルＭＣＬＯＣＫ５の始めで捕捉クロックＣＡＰＴＵ
ＲＥＣＬＫの立ち下がりエッジ２０４で、この例では、
ＴＡＰコントローラは、２番目のテストデータビットＴ
ＤＢ２をスキャンできるようにＳＨＩＦＴ状態を維持す
る。クロックサイクルＭＣＬＯＣＬ５の開始直後に、ラ
イン７２上の解放クロックＲＥＬＥＡＳＥＣＬＫは、最
初のテストデータビットＴＳＤＢ１がＳＣＡＮＯＵＴと
して信号ライン１４ｂに現れるようにハーフラッチ６０
ａをクロックする。従って、ＴＡＰコントローラは、必
要なテストデータビット全てをシフトするために要求さ
れるのと同じ数のＴＡＰコントローラのクロックサイク
ルの間、ＳＨＩＦＴ状態Ｓ４に維持されることは明らか
である。
【００３２】この例では２つのテストデータビットがク
ロックされるだけであり、前述したようにテストデータ
ビットＴＤＢ１がクロックサイクルＭＣＬＯＣＫ４の間
にシフトされたと同様に、クロックサイクルＭＣＬＯＣ
Ｋ５の間で、２番目のテストデータビットＴＤＢ２が一
列にスキャン上に配列され、回路内にシフトされる。ク
ロックＭＣＬＯＣＫ６の始めで、ＴＡＰコントローラは
ＥＸＩＴ１状態Ｓ５に入る。そして、捕捉クロックはロ
ーとなり、捕捉ハーフラッチ５６ａがデータ保持状態に
維持され、テストデータビットＴＤＢ２が内部ノード６
７ａ上に維持されるようにローに維持される。サイクル
ＭＣＬＯＣＫ６の開始直後、テストデータビットＴＤＢ
２もまたライン１４ｂ上にＳＣＡＮＯＵＴ信号として現
れるように、クロック信号ＲＥＬＥＡＳＥＣＬＫは解放
ハーフラッチ６０ａをクロックする。ＭＣＬＯＣＫ６の
間、マルチプレクサ２６ａが再度ライン６２ａ上にその
出力をライン１０ａ上のその入力に接続するように、ラ
イン３４上の制御信号ＴＡＰＣＯＮＴＲＯＬ１も、ま
た、エッジ２０６で状態を変化する。
ロックされるだけであり、前述したようにテストデータ
ビットＴＤＢ１がクロックサイクルＭＣＬＯＣＫ４の間
にシフトされたと同様に、クロックサイクルＭＣＬＯＣ
Ｋ５の間で、２番目のテストデータビットＴＤＢ２が一
列にスキャン上に配列され、回路内にシフトされる。ク
ロックＭＣＬＯＣＫ６の始めで、ＴＡＰコントローラは
ＥＸＩＴ１状態Ｓ５に入る。そして、捕捉クロックはロ
ーとなり、捕捉ハーフラッチ５６ａがデータ保持状態に
維持され、テストデータビットＴＤＢ２が内部ノード６
７ａ上に維持されるようにローに維持される。サイクル
ＭＣＬＯＣＫ６の開始直後、テストデータビットＴＤＢ
２もまたライン１４ｂ上にＳＣＡＮＯＵＴ信号として現
れるように、クロック信号ＲＥＬＥＡＳＥＣＬＫは解放
ハーフラッチ６０ａをクロックする。ＭＣＬＯＣＫ６の
間、マルチプレクサ２６ａが再度ライン６２ａ上にその
出力をライン１０ａ上のその入力に接続するように、ラ
イン３４上の制御信号ＴＡＰＣＯＮＴＲＯＬ１も、ま
た、エッジ２０６で状態を変化する。
【００３３】クロックサイクルＭＣＬＯＣＫ７の始め
で、ＴＡＰコントローラはＵＰＤＡＴＥ状態Ｓ８に入
る。ＴＡＰコントローラがＵＰＤＡＴＥ状態Ｓ８にある
間のクロックサイクルＭＣＬＯＣＫ７の終わりで、ＴＡ
Ｐコントローラは、ライン７４上のクロック信号ＵＰＤ
ＡＴＥＣＬＫのエッジ２０８と２１０を発生することに
より、内部ノード６７ａ上のテストデータビットＴＤＢ
２を信号ＤＡＴＡＯＵＴとしてライン８ａ上にラッチし
て、ハーフラッチ５８ａをデータ転送状態に置いた後、
データ保持状態に置くので、信号ライン８ａはそこにラ
ッチされたテストデータビットＴＤＢ２を持つ。テスト
データヒットＴＤＢ２のラッチは、ＴＡＰコントローラ
がＲＵＮ−ＴＥＳＴ−ＩＤＬＥ状態Ｓ１に再度入った後
クロックサイクルＭＣＬＯＣＫ８の間のエッジ２１０で
起こる。同じ連続動作が再度実行されると、次の捕捉動
作は、信号ＤＡＴＡＩＮとしてライン１０ａ上の出力さ
れたデータを捕捉し、これは、組合せ路理回路５に入力
されたテストデータビットＴＤＢ２（また、他のスキャ
ンラッチから入力された同様のテストデータビット）の
論理結果である。
で、ＴＡＰコントローラはＵＰＤＡＴＥ状態Ｓ８に入
る。ＴＡＰコントローラがＵＰＤＡＴＥ状態Ｓ８にある
間のクロックサイクルＭＣＬＯＣＫ７の終わりで、ＴＡ
Ｐコントローラは、ライン７４上のクロック信号ＵＰＤ
ＡＴＥＣＬＫのエッジ２０８と２１０を発生することに
より、内部ノード６７ａ上のテストデータビットＴＤＢ
２を信号ＤＡＴＡＯＵＴとしてライン８ａ上にラッチし
て、ハーフラッチ５８ａをデータ転送状態に置いた後、
データ保持状態に置くので、信号ライン８ａはそこにラ
ッチされたテストデータビットＴＤＢ２を持つ。テスト
データヒットＴＤＢ２のラッチは、ＴＡＰコントローラ
がＲＵＮ−ＴＥＳＴ−ＩＤＬＥ状態Ｓ１に再度入った後
クロックサイクルＭＣＬＯＣＫ８の間のエッジ２１０で
起こる。同じ連続動作が再度実行されると、次の捕捉動
作は、信号ＤＡＴＡＩＮとしてライン１０ａ上の出力さ
れたデータを捕捉し、これは、組合せ路理回路５に入力
されたテストデータビットＴＤＢ２（また、他のスキャ
ンラッチから入力された同様のテストデータビット）の
論理結果である。
【００３４】通常の機能動作の間、組合せ論理回路から
のライン１０ａ上のデータは、ライン７０上のクロック
信号ＣＡＴＵＲＥＣＬＫで捕捉ハーフラッチをクロック
し、続いてライン７４上のクロック信号ＵＰＤＡＴＥＣ
ＬＫで更新ハーフラッチ５８ａをクロックすることで、
ＤＡＴＡＯＵＴ信号ライン８ａに進む。フルラッチとし
て動作するために捕捉ハーフラッチを更新ハーフラッチ
５８ａ或いは開放ハーフラッチ６０ａのどちらかと組合
せて、特別の機能を実行することは容易にわかる。シフ
ト動作（スキャンイン或いはスキャンアウト）の間、更
新ハーフラッチ５８ａは、その出力が変化しないように
データ保持状態に保持されることは言うまでもない。従
って、本発明によれば、機能データがシフト動作中に変
化せず、ハードウェアを複雑にすることなく、ＩＥＥＥ
Ｓｔａｎｄａｒｄ １１４９．１−１９９０で特定さ
れた状態シーケンスによる境界スキャンテトの実行に使
用し得るスキャンテスト回路を提供することができる。
更に、必要なクロック信号のシーケンスは先行技術のも
のよりも簡単になる。
のライン１０ａ上のデータは、ライン７０上のクロック
信号ＣＡＴＵＲＥＣＬＫで捕捉ハーフラッチをクロック
し、続いてライン７４上のクロック信号ＵＰＤＡＴＥＣ
ＬＫで更新ハーフラッチ５８ａをクロックすることで、
ＤＡＴＡＯＵＴ信号ライン８ａに進む。フルラッチとし
て動作するために捕捉ハーフラッチを更新ハーフラッチ
５８ａ或いは開放ハーフラッチ６０ａのどちらかと組合
せて、特別の機能を実行することは容易にわかる。シフ
ト動作（スキャンイン或いはスキャンアウト）の間、更
新ハーフラッチ５８ａは、その出力が変化しないように
データ保持状態に保持されることは言うまでもない。従
って、本発明によれば、機能データがシフト動作中に変
化せず、ハードウェアを複雑にすることなく、ＩＥＥＥ
Ｓｔａｎｄａｒｄ １１４９．１−１９９０で特定さ
れた状態シーケンスによる境界スキャンテトの実行に使
用し得るスキャンテスト回路を提供することができる。
更に、必要なクロック信号のシーケンスは先行技術のも
のよりも簡単になる。
【００３５】図２の回路は、所謂“性能テストを実行で
きる点で、図１７の従来回路よりも優れた格別の効果を
提供する。構造テストは、特定の一連の入力に対する出
力の論理的正確さの決定に限定される。また、機能論理
回路４内の組合せ論理のタイミング特性をテストするこ
とが望まれる。性能テストにより、組合わせ論理の構造
の性能（論理機能の性能ではない）をテストすることが
できる。性能テスト実行するためには、組合わせ論理回
路を１組の高感度ビットに感応させて、組み合わせ論理
の出力を設定する必要がある。その後、入力を一連の活
性ビットに変化させる。出力を高感度入力に応答して設
定される値から活性入力に応答して設定されるのに要す
る時間は、回路性能の尺度である。このようなテストが
本発明による図２の回路を用いてどのように実行される
かを次に説明する。
きる点で、図１７の従来回路よりも優れた格別の効果を
提供する。構造テストは、特定の一連の入力に対する出
力の論理的正確さの決定に限定される。また、機能論理
回路４内の組合せ論理のタイミング特性をテストするこ
とが望まれる。性能テストにより、組合わせ論理の構造
の性能（論理機能の性能ではない）をテストすることが
できる。性能テスト実行するためには、組合わせ論理回
路を１組の高感度ビットに感応させて、組み合わせ論理
の出力を設定する必要がある。その後、入力を一連の活
性ビットに変化させる。出力を高感度入力に応答して設
定される値から活性入力に応答して設定されるのに要す
る時間は、回路性能の尺度である。このようなテストが
本発明による図２の回路を用いてどのように実行される
かを次に説明する。
【００３６】図１８の状態図によれば、ＴＡＰコントロ
ーラが状態Ｓ８にある時間に、更新動作が実行された
後、状態Ｓ３でその結果を捕捉するために捕捉動作が実
行されるまで、ＴＡＰコントローラクロックの２つのク
ロックサイクルが経過しなければならないことは明らか
である。回路動作速度が設計の制約範囲内であることを
検査するために、入力が活性化された後に素早くその結
果を捕捉できることが性能テストの特質である。従っ
て、性能テストは、捕捉が更新後の１クロックサイクル
内に生じるように構成される。図１又は図２の本発明の
回路を用いて、図４に示すように、状態図を性能テスト
ができるように修正できる。性能テストは、上述したＴ
ＡＰコントローラ１２を使用して、図１８の状態図を、
単に、図４に示すように各状態で実行できる動作を修正
することで実行できる。次の状態との間の移行は同じま
まである。
ーラが状態Ｓ８にある時間に、更新動作が実行された
後、状態Ｓ３でその結果を捕捉するために捕捉動作が実
行されるまで、ＴＡＰコントローラクロックの２つのク
ロックサイクルが経過しなければならないことは明らか
である。回路動作速度が設計の制約範囲内であることを
検査するために、入力が活性化された後に素早くその結
果を捕捉できることが性能テストの特質である。従っ
て、性能テストは、捕捉が更新後の１クロックサイクル
内に生じるように構成される。図１又は図２の本発明の
回路を用いて、図４に示すように、状態図を性能テスト
ができるように修正できる。性能テストは、上述したＴ
ＡＰコントローラ１２を使用して、図１８の状態図を、
単に、図４に示すように各状態で実行できる動作を修正
することで実行できる。次の状態との間の移行は同じま
まである。
【００３７】図５は、性能テストを実行する図２のスキ
ャンテスト回路の制御タイミング図を示す。本発明によ
る性能テストを図２，４及び５を参照して述べる。ＴＡ
Ｐコントローラは、構造テストと相違して、性能テスト
を実行するように設定する前にＳＥＬＥＣＴ−ＳＣＡＮ
状態Ｓ２にあるものとする。ＭＣＬＯＣＫは前述したよ
うにＴＡＰコントローラのクロックを示す。ＭＣＬＯＣ
Ｋの最初のクロックサイクルＭＣＬＯＣＫＮで、ＥＸＩ
ＴＯ状態Ｓ３に入り、それから、マスタクロックの次の
クロックサイクルＭＣＬＯＣＫＮ＋１で、ＳＨＩＦＴ状
態Ｓ４に入る。この状態で、マルチプレクサは、エッジ
２２１で示すようにＴＡＰＣＯＮＴＲＯＬｌの状態変化
によってＳＣＡＮＩＮのライン１４ａに接続される。シ
フト動作は、捕捉ハーフラッチ５６ａをクロックするこ
とで実行され、その後、スキャンラッチのチェーン内に
全ての高感度ビットをクロックするために必要な同数の
クロックサイクルで、解放ハーフラッチ６０ａをクロッ
クすることで実行される。これらの高感度ビットはＳＢ
ｌ，ＳＢ２として示される。この動作中、捕捉ハーフラ
ッチ５６ａと解放ハーフラッチ６０ａは、ライン７０上
のクロック信号ＣＡＰＴＵＲＥＣＬＫとライン７２上の
クロック信号ＲＥＬＥＡＳＥＣＬＫによってそれぞれク
ロックされる。捕捉ハーフラッチのクロッキングは、ラ
イン６７ａ上の内部ノード上に高感度ビットＳＢｌを配
置する。解放ハーフラッチのクロッキングは、ＳＣＡＮ
ＯＵＴライン１４ｂ上に高感度ビットＳＢｌを配置す
る。ビットＳＢ２は同様の方法でシフトされる。最終の
シフトクロックサイクルＭＣＬＯＣＫＮ＋２において、
高感度ビットＳＢ２はＳＣＡＮＩＮ信号として信号ライ
ン１４ａからＳＣＡＮＯＵＴ信号として信号ライン１４
ｂヘシフトされる。クロックサイクルＭＣＬＯＣＫＮ＋
２の最後で、ライン７０上のＣＡＰＴＵＲＥＣＬＫ信号
は、エッジ２２０で示すように、ローになり、捕捉ハー
フラッチ５６ａが、データ保持状態となるようにローで
維持される。ＲＥＬＥＡＳＥＣＬＫ信号はクロックを継
続するが、内部ノード６７ａ上の信号がラッチされるの
で、ライン１４ｂ上の信号は変化しない。ＴＡＰコント
ローラは、その後、クロックサイクルＭＣＬＯＣＫＮ＋
３の間に、ＥＸＩＴｌ状態Ｓ５に入り、クロックサイク
ルＭＣＬＯＣＫＮ＋４の間に、ＳＨＩＦＴ−ＵＰＤＡＴ
Ｅ状態Ｓ６に入る。クロックサイクルＭＣＬＯＣＫＮ＋
４の最後で、ライン７４上のＵＰＤＡＴＥＣＬＫ信号
は、エッジ２２２で示すように、ハイになり、内部ノー
ド６７ａ上の高感度ビットＳＢ２を、ＤＡＴＡＯＵＴ信
号としてライン８ａ上に生じさせる。
ャンテスト回路の制御タイミング図を示す。本発明によ
る性能テストを図２，４及び５を参照して述べる。ＴＡ
Ｐコントローラは、構造テストと相違して、性能テスト
を実行するように設定する前にＳＥＬＥＣＴ−ＳＣＡＮ
状態Ｓ２にあるものとする。ＭＣＬＯＣＫは前述したよ
うにＴＡＰコントローラのクロックを示す。ＭＣＬＯＣ
Ｋの最初のクロックサイクルＭＣＬＯＣＫＮで、ＥＸＩ
ＴＯ状態Ｓ３に入り、それから、マスタクロックの次の
クロックサイクルＭＣＬＯＣＫＮ＋１で、ＳＨＩＦＴ状
態Ｓ４に入る。この状態で、マルチプレクサは、エッジ
２２１で示すようにＴＡＰＣＯＮＴＲＯＬｌの状態変化
によってＳＣＡＮＩＮのライン１４ａに接続される。シ
フト動作は、捕捉ハーフラッチ５６ａをクロックするこ
とで実行され、その後、スキャンラッチのチェーン内に
全ての高感度ビットをクロックするために必要な同数の
クロックサイクルで、解放ハーフラッチ６０ａをクロッ
クすることで実行される。これらの高感度ビットはＳＢ
ｌ，ＳＢ２として示される。この動作中、捕捉ハーフラ
ッチ５６ａと解放ハーフラッチ６０ａは、ライン７０上
のクロック信号ＣＡＰＴＵＲＥＣＬＫとライン７２上の
クロック信号ＲＥＬＥＡＳＥＣＬＫによってそれぞれク
ロックされる。捕捉ハーフラッチのクロッキングは、ラ
イン６７ａ上の内部ノード上に高感度ビットＳＢｌを配
置する。解放ハーフラッチのクロッキングは、ＳＣＡＮ
ＯＵＴライン１４ｂ上に高感度ビットＳＢｌを配置す
る。ビットＳＢ２は同様の方法でシフトされる。最終の
シフトクロックサイクルＭＣＬＯＣＫＮ＋２において、
高感度ビットＳＢ２はＳＣＡＮＩＮ信号として信号ライ
ン１４ａからＳＣＡＮＯＵＴ信号として信号ライン１４
ｂヘシフトされる。クロックサイクルＭＣＬＯＣＫＮ＋
２の最後で、ライン７０上のＣＡＰＴＵＲＥＣＬＫ信号
は、エッジ２２０で示すように、ローになり、捕捉ハー
フラッチ５６ａが、データ保持状態となるようにローで
維持される。ＲＥＬＥＡＳＥＣＬＫ信号はクロックを継
続するが、内部ノード６７ａ上の信号がラッチされるの
で、ライン１４ｂ上の信号は変化しない。ＴＡＰコント
ローラは、その後、クロックサイクルＭＣＬＯＣＫＮ＋
３の間に、ＥＸＩＴｌ状態Ｓ５に入り、クロックサイク
ルＭＣＬＯＣＫＮ＋４の間に、ＳＨＩＦＴ−ＵＰＤＡＴ
Ｅ状態Ｓ６に入る。クロックサイクルＭＣＬＯＣＫＮ＋
４の最後で、ライン７４上のＵＰＤＡＴＥＣＬＫ信号
は、エッジ２２２で示すように、ハイになり、内部ノー
ド６７ａ上の高感度ビットＳＢ２を、ＤＡＴＡＯＵＴ信
号としてライン８ａ上に生じさせる。
【００３８】クロックサイクルＭＣＬＯＣＫＮ＋４の最
後でＵＰＤＡＴＥＣＬＫ信号がハイになった後、ＴＡＰ
コントローラはＣＡＰＴＵＲＥ状態Ｓ７に入る。この段
階で、ＣＡＰＴＵＲＥ状態の動作は、捕捉される結果が
未だ発生していないので重要ではない。しかし、ＣＡＰ
ＴＵＲＥ状態Ｓ７の間に、ライン１０ａ上の信号ＤＡＴ
ＡＩＮは、ＤＡＴＡＯＵＴ信号ライン８ａ上に配置され
た高感度ビットＳＢ２に応答して状態を変化する。
後でＵＰＤＡＴＥＣＬＫ信号がハイになった後、ＴＡＰ
コントローラはＣＡＰＴＵＲＥ状態Ｓ７に入る。この段
階で、ＣＡＰＴＵＲＥ状態の動作は、捕捉される結果が
未だ発生していないので重要ではない。しかし、ＣＡＰ
ＴＵＲＥ状態Ｓ７の間に、ライン１０ａ上の信号ＤＡＴ
ＡＩＮは、ＤＡＴＡＯＵＴ信号ライン８ａ上に配置され
た高感度ビットＳＢ２に応答して状態を変化する。
【００３９】そして、ＴＡＰコントローラは、ＣＡＰＴ
ＵＲＥ状態Ｓ７からＳＨＩＦＴ状態Ｓ４に戻り、同じシ
ーケンス動作を実行する。しかし、今回はクロックサイ
クルＭＣＬＯＣＫＮ＋１とＭＣＬＯＣＫＮ＋２の間のＳ
ＨＩＦＴ状態Ｓ４において、活性ビットＡＢ１，ＡＢ２
がシフトされ、クロックサイクルＭＣＬＯＣＫＮ＋４の
終了時に、活性ビットＡＢ２がライン８ａ上の信号ＤＡ
ＴＡＯＵＴとなる。これは、組み合わせ論理回路５の伝
搬後におけるＤＡＴＡＯＵＴライン８ａ上の高感度ビッ
トＳＢ２から活性ビットＡＢ２への変化の結果であり、
短い測定可能な時間送れの後にＤＡＴＡＩＮ信号ライン
１０ａ上で捕捉する必要がある。
ＵＲＥ状態Ｓ７からＳＨＩＦＴ状態Ｓ４に戻り、同じシ
ーケンス動作を実行する。しかし、今回はクロックサイ
クルＭＣＬＯＣＫＮ＋１とＭＣＬＯＣＫＮ＋２の間のＳ
ＨＩＦＴ状態Ｓ４において、活性ビットＡＢ１，ＡＢ２
がシフトされ、クロックサイクルＭＣＬＯＣＫＮ＋４の
終了時に、活性ビットＡＢ２がライン８ａ上の信号ＤＡ
ＴＡＯＵＴとなる。これは、組み合わせ論理回路５の伝
搬後におけるＤＡＴＡＯＵＴライン８ａ上の高感度ビッ
トＳＢ２から活性ビットＡＢ２への変化の結果であり、
短い測定可能な時間送れの後にＤＡＴＡＩＮ信号ライン
１０ａ上で捕捉する必要がある。
【００４０】次のクロックサイクルＭＣＬＯＣＫＮ＋５
の間に、ＴＡＰコントローラはＣＡＰＴＵＲＥ状態Ｓ７
にある。この状態で、マスタクロックＭＣＬＯＣＫのパ
ルス幅は、パルス幅ｄに減少する。また、アドバンスド
クロック信号ＡＤＶＡＮＣＥＣＬＫは、ＭＣＬＯＣＫの
立ち上がりエッジ２３５から所定時間ｔの計測時間位置
で立ち上がりエッジ２２４をもって生成される。減少し
たパルス幅ｄは、タイミング測定には影響はない。活性
ビットＡＢ２が組み合わせ論理へのライン８ａ上に配置
された時から若干時間後に、ライン８ａ上の活性入力ビ
ットＡＢ２に応答して発生したデータ出力ビットＤＯＢ
がマルチプレクサ２６ａへのライン１０ａ上に得られ
る。ライン１０ａは、ＭＣＬＯＣＫの減少されたサイク
ルｄの立ち下がりエッジ２２６でＴＡＰＣＯＮＴＲＯＬ
１の状態変化によりマルチプレクサに接続される。マル
チプレクサの状態変化は、ライン３４の立ち下がりエッ
ジ２２８によって表される。
の間に、ＴＡＰコントローラはＣＡＰＴＵＲＥ状態Ｓ７
にある。この状態で、マスタクロックＭＣＬＯＣＫのパ
ルス幅は、パルス幅ｄに減少する。また、アドバンスド
クロック信号ＡＤＶＡＮＣＥＣＬＫは、ＭＣＬＯＣＫの
立ち上がりエッジ２３５から所定時間ｔの計測時間位置
で立ち上がりエッジ２２４をもって生成される。減少し
たパルス幅ｄは、タイミング測定には影響はない。活性
ビットＡＢ２が組み合わせ論理へのライン８ａ上に配置
された時から若干時間後に、ライン８ａ上の活性入力ビ
ットＡＢ２に応答して発生したデータ出力ビットＤＯＢ
がマルチプレクサ２６ａへのライン１０ａ上に得られ
る。ライン１０ａは、ＭＣＬＯＣＫの減少されたサイク
ルｄの立ち下がりエッジ２２６でＴＡＰＣＯＮＴＲＯＬ
１の状態変化によりマルチプレクサに接続される。マル
チプレクサの状態変化は、ライン３４の立ち下がりエッ
ジ２２８によって表される。
【００４１】図５のクロッキングシーケンスの特徴は、
クロックＭＣＬＯＣＫの立ち上がりエッジ２３５から時
間ｔの捕捉期間におけるクロックＣＡＰＴＵＲＥＣＬＫ
の立ち下がりエッジ２３２を独立して生成するアドバン
スドクロックＡＤＶＡＮＣＥＣＬＫを設けた点にある。
これは、捕捉サイクル内のマスタクロックＭＣＬＯＣＫ
に高周波クロックを発生させることを不要にする。ま
た、そのような高い周波数でＴＡＰコントローラをクロ
ックすることを避ける。
クロックＭＣＬＯＣＫの立ち上がりエッジ２３５から時
間ｔの捕捉期間におけるクロックＣＡＰＴＵＲＥＣＬＫ
の立ち下がりエッジ２３２を独立して生成するアドバン
スドクロックＡＤＶＡＮＣＥＣＬＫを設けた点にある。
これは、捕捉サイクル内のマスタクロックＭＣＬＯＣＫ
に高周波クロックを発生させることを不要にする。ま
た、そのような高い周波数でＴＡＰコントローラをクロ
ックすることを避ける。
【００４２】減少されたパルス幅ｄの目的は、減少され
たパルスの立ち下がりエッジ２２６からライン７０上の
ＣＡＰＴＵＲＥＣＬＫ信号の立ち上がりエッジ２３０を
与えるだけである。従って、パルス幅ｄに要求されるこ
とは、所定時間ｔよりも短くなければならない。ＣＡＰ
ＴＵＲＥＣＬＫはエッジ２３０でハイになると、上述し
たようにアドバンスドクロック信号ＡＤＶＡＮＣＥＣＬ
Ｋの制御下でエッジ２３２でローとなる。
たパルスの立ち下がりエッジ２２６からライン７０上の
ＣＡＰＴＵＲＥＣＬＫ信号の立ち上がりエッジ２３０を
与えるだけである。従って、パルス幅ｄに要求されるこ
とは、所定時間ｔよりも短くなければならない。ＣＡＰ
ＴＵＲＥＣＬＫはエッジ２３０でハイになると、上述し
たようにアドバンスドクロック信号ＡＤＶＡＮＣＥＣＬ
Ｋの制御下でエッジ２３２でローとなる。
【００４３】マルチプレクサが、ライン３４上の立ち下
がりエッジ２２８でスイッチされた後、ライン７０上の
ＣＡＰＴＵＲＥＣＬＫ信号は、エッジ２３０で表される
ようにハイになり、短時間の後に、データ出力ビットＤ
ＯＢを内部ノード６７ａ上に現す。エッジ２３０は、デ
ータ出力ビットＤＯＢが配置される以前に生じるので、
次のタイミング測定において何の役割も果たさず、ＣＡ
ＰＴＵＲＥＣＬＫのエッジ２３２でデータ出力ビットＤ
ＯＢを捕捉すると考えられる。捕捉クロック信号ＣＡＰ
ＴＵＲＥＣＬＫがエッジ２３２でローになったとき、捕
捉ハーフラッチはデータ保持モードにあり、データ出力
ビットＤＯＢは内部ノード６７ａに保持される。
がりエッジ２２８でスイッチされた後、ライン７０上の
ＣＡＰＴＵＲＥＣＬＫ信号は、エッジ２３０で表される
ようにハイになり、短時間の後に、データ出力ビットＤ
ＯＢを内部ノード６７ａ上に現す。エッジ２３０は、デ
ータ出力ビットＤＯＢが配置される以前に生じるので、
次のタイミング測定において何の役割も果たさず、ＣＡ
ＰＴＵＲＥＣＬＫのエッジ２３２でデータ出力ビットＤ
ＯＢを捕捉すると考えられる。捕捉クロック信号ＣＡＰ
ＴＵＲＥＣＬＫがエッジ２３２でローになったとき、捕
捉ハーフラッチはデータ保持モードにあり、データ出力
ビットＤＯＢは内部ノード６７ａに保持される。
【００４４】アドバンスドクロック信号ＡＤＶＡＮＣＥ
ＣＬＫは、また、ライン７２上のＲＥＬＥＡＳＥＣＬＫ
信号の早い立ち上がりエッジ２３４を与えるために使用
される。エッジ２３４でＲＥＬＥＡＳＥＣＬＫ信号がハ
イとなった後、内部ノードに保持されたデータ出力ビッ
トＤＯＢは、ＳＣＡＮＯＵＴ信号としてライン１４ｂ上
に現れる。しかし、この解放のタイミングは重要ではな
いない。
ＣＬＫは、また、ライン７２上のＲＥＬＥＡＳＥＣＬＫ
信号の早い立ち上がりエッジ２３４を与えるために使用
される。エッジ２３４でＲＥＬＥＡＳＥＣＬＫ信号がハ
イとなった後、内部ノードに保持されたデータ出力ビッ
トＤＯＢは、ＳＣＡＮＯＵＴ信号としてライン１４ｂ上
に現れる。しかし、この解放のタイミングは重要ではな
いない。
【００４５】ＴＡＰコントローラは、次のクロックサイ
クルＭＣＬＯＣＫＮ＋６で、ＳＨＩＦＴ状態Ｓ４に再度
入る。新たな高感度或いは活性ビットＳＢ４／ＡＢ４，
ＳＢ５／ＡＢ５が、その後、ＳＣＡＮＩＮ信号ライン１
４ａ上でシフトインされ、データ出力ビットＤＯＢがＳ
ＣＡＮＯＵＴ信号ライン１４ｂ上でシフトアウトされ
る。スキャンラッチのチェーンに与えられる高感度ビッ
トパターンは、組合せ論理回路５の入力の高感度と活性
パターンの間の変化時にクリティカルタイミング経路を
活性化するものとするのが好ましい。性能テストのポイ
ントは、組合せ論理回路の入力８ａ，８ｂ等への活性入
力ビットの配置とライン１０ａのデータ出力ビットの出
現との問の時間を計測することであることが容易に分か
る。性能テストシーケンスは、異なるタイミング経路を
用いるために異なったパターンで繰り返される。高感度
の更新から対応する結果の捕捉までの時間遅れは、捕捉
状態における期間ｔであるということが分かる。この期
間ｔは、特定の一連の入力に対して依然として正確な出
力データを生じる可能な限り最短の遅れを決定するよう
に調整することができる。
クルＭＣＬＯＣＫＮ＋６で、ＳＨＩＦＴ状態Ｓ４に再度
入る。新たな高感度或いは活性ビットＳＢ４／ＡＢ４，
ＳＢ５／ＡＢ５が、その後、ＳＣＡＮＩＮ信号ライン１
４ａ上でシフトインされ、データ出力ビットＤＯＢがＳ
ＣＡＮＯＵＴ信号ライン１４ｂ上でシフトアウトされ
る。スキャンラッチのチェーンに与えられる高感度ビッ
トパターンは、組合せ論理回路５の入力の高感度と活性
パターンの間の変化時にクリティカルタイミング経路を
活性化するものとするのが好ましい。性能テストのポイ
ントは、組合せ論理回路の入力８ａ，８ｂ等への活性入
力ビットの配置とライン１０ａのデータ出力ビットの出
現との問の時間を計測することであることが容易に分か
る。性能テストシーケンスは、異なるタイミング経路を
用いるために異なったパターンで繰り返される。高感度
の更新から対応する結果の捕捉までの時間遅れは、捕捉
状態における期間ｔであるということが分かる。この期
間ｔは、特定の一連の入力に対して依然として正確な出
力データを生じる可能な限り最短の遅れを決定するよう
に調整することができる。
【００４６】従って、図２に示すスキャンセルは、構造
テスト或いは性能テストのどちらかを実行することがで
きる。しかし、ある様相において、特に性能テストの実
行を無効にする性質を有する。第１に、３つのクロック
は、単一のクロックに比べて多くのパワー消費が要求さ
れる。第２に、、３つのクロックが独立しているためク
ロックツリー（導出されるクロック）が独立し、性能テ
ストの正確さが低下する。これらの不都合を克服するた
め、供給されるクロック信号を効果的にゲートするイネ
ーブル機能を組み入れた新たなハーフラッチを提供す
る。これは、２つの直列な転送ゲートを使用する、クロ
ック経路にゲート機能を挿入する、或いは、クロックゲ
ート機能を記憶ノード融合する複雑なゲートを使用する
等のいくつかの方法で構成される。このようなハーフラ
ッチを実行する他の方法は、当業者にとっては周知であ
る。
テスト或いは性能テストのどちらかを実行することがで
きる。しかし、ある様相において、特に性能テストの実
行を無効にする性質を有する。第１に、３つのクロック
は、単一のクロックに比べて多くのパワー消費が要求さ
れる。第２に、、３つのクロックが独立しているためク
ロックツリー（導出されるクロック）が独立し、性能テ
ストの正確さが低下する。これらの不都合を克服するた
め、供給されるクロック信号を効果的にゲートするイネ
ーブル機能を組み入れた新たなハーフラッチを提供す
る。これは、２つの直列な転送ゲートを使用する、クロ
ック経路にゲート機能を挿入する、或いは、クロックゲ
ート機能を記憶ノード融合する複雑なゲートを使用する
等のいくつかの方法で構成される。このようなハーフラ
ッチを実行する他の方法は、当業者にとっては周知であ
る。
【００４７】図６は、イネーブル入力を備えた転送ゲー
トＴＧＥと記憶ノードＳＮをそれぞれ持つ上述のタイプ
の２つのハーフラッチ８２ａ，８４ａで、解放と更新ハ
ーフラッチ５８ａ，６０ａを置き換えた図２の回路を示
す。図６の配置例は、全てのハーフタッチに与えられる
クロック信号ＣＯＭＭＯＮＣＬＫを１つだけ必要とし、
パワー消費の減少とクロック信号ラインの数の減少を導
く点で、図２の回路よりも優れている。捕捉ハーフタッ
チ５６は、解放ハーフタッチ８４ａと更新ハーフラッチ
８２ａに与えらるクロック信号の否定信号を受信する。
クロック信号が１つだけであるので、クロックツリーが
１つだけであり、正確な性能テストを導く。
トＴＧＥと記憶ノードＳＮをそれぞれ持つ上述のタイプ
の２つのハーフラッチ８２ａ，８４ａで、解放と更新ハ
ーフラッチ５８ａ，６０ａを置き換えた図２の回路を示
す。図６の配置例は、全てのハーフタッチに与えられる
クロック信号ＣＯＭＭＯＮＣＬＫを１つだけ必要とし、
パワー消費の減少とクロック信号ラインの数の減少を導
く点で、図２の回路よりも優れている。捕捉ハーフタッ
チ５６は、解放ハーフタッチ８４ａと更新ハーフラッチ
８２ａに与えらるクロック信号の否定信号を受信する。
クロック信号が１つだけであるので、クロックツリーが
１つだけであり、正確な性能テストを導く。
【００４８】別の制御信号ＴＡＰＣＯＮＴＲＯＬ３が解
放ハーフラッチ８４ａに与えられるとともに、否定され
て更新ハーフラッチ８２ａに与えられる。２つの制御信
号ＴＡＰＣＯＮＴＲＯＬ１とＴＡＰＣＯＮＴＲＯＬ３
は、ＴＡＰコントローラ内部から発生し、通常の機能操
作の間、不活性である。ＩＣ２の通常の機能動作では、
制御信号ＴＡＰＣＯＮＴＲＯＬ１はローであり、制御信
号ＴＡＰＣＯＮＴＲＯＬ３はローである。更新動作（本
質的にシフトを含む）の間、ＴＡＰＣＯＮＴＲＯＬ１は
ハイであり、ＴＡＰＣＯＮＴＲＯＬ１はローであり、Ｔ
ＡＰＣＯＮＴＲＯＬ３はハイである。シフト動作（スキ
ャイン或いはスキャンアウト）の間、ＴＡＰＣＯＮＴＲ
ＯＬ１はハイであり、ＴＡＰＣＯＮＴＲＯＬ３はハイで
ある。加えて、非同期の更新動作（固有のシフトは持た
ない）を、後述のように、クロックＣＯＭＭＯＮＣＬＫ
をハイに保ち、立ち下がりエッジをＴＡＰＣＯＮＴＲＯ
Ｌ３に発生することにより達成することができる。図７
は構造テストを実行するための図６の回路のタイミング
図を示す。また、図１８の状態図を参照する。マスタク
ロックＭＣＬＯＣＫのクロックサイクルＭＣＬＯＣＫ０
の始めで、ＴＡＰコントローラはＲＥＳＥＴ状態Ｓ０に
ある。クロックサイクルＭＣＬＯＣＫ０の終わりで、信
号ＡＣＴＩＶＡＴＥ ＴＥＳＴ はハイになるので、Ｔ
ＡＰコントローラ１２の次のクロックサイクルＭＣＬＯ
ＣＫ１で、ＲＵＮ−ＴＥＳＴ−ＩＤＬＥ状態Ｓ１に入
り、その後、次のクロックサイクルＭＣＬＯＣＫ２でＳ
ＥＬＥＣＴ−ＳＣＡＮ状態Ｓ２に入る。クロックサイク
ルＭＣＬＯＣＫ３の始めで、ＣＡＰＴＵＲＥ状態Ｓ３
（固有のシフトを持つ）に入り、テストクロックイネー
ブル信号ＴＥＳＴＣＬＫＥＮがハイにセットされる。こ
れは、ライン８６上の共通クロックＣＯＭＭＯＮＣＬＫ
の実行を開始させる。クロックサイクルＭＣＬＯＣＫ４
の始めで、データ出力ビットＤＯＢ１がデータ入力１０
ａに存在し、これは、前回テストから出力された結果で
ある。クロックサイクルＭＣＬＯＣＫ４の始めで、ＴＡ
Ｐコントローラが状態３からＳＨＦＴ状態Ｓ４に移行す
るので、捕捉動作が実行され、ライン９０ａ上に捕捉さ
れたビットは、また、ＳＣＡＮＯＵＴライン１４ｂにシ
フトされる。このシフト動作はクロックサイクルＭＣＬ
ＯＣＫ３の捕捉動作によって生じるが、その影響は次の
クロックサイクルＭＣＬＯＣＫ４まで実際には見られな
い。
放ハーフラッチ８４ａに与えられるとともに、否定され
て更新ハーフラッチ８２ａに与えられる。２つの制御信
号ＴＡＰＣＯＮＴＲＯＬ１とＴＡＰＣＯＮＴＲＯＬ３
は、ＴＡＰコントローラ内部から発生し、通常の機能操
作の間、不活性である。ＩＣ２の通常の機能動作では、
制御信号ＴＡＰＣＯＮＴＲＯＬ１はローであり、制御信
号ＴＡＰＣＯＮＴＲＯＬ３はローである。更新動作（本
質的にシフトを含む）の間、ＴＡＰＣＯＮＴＲＯＬ１は
ハイであり、ＴＡＰＣＯＮＴＲＯＬ１はローであり、Ｔ
ＡＰＣＯＮＴＲＯＬ３はハイである。シフト動作（スキ
ャイン或いはスキャンアウト）の間、ＴＡＰＣＯＮＴＲ
ＯＬ１はハイであり、ＴＡＰＣＯＮＴＲＯＬ３はハイで
ある。加えて、非同期の更新動作（固有のシフトは持た
ない）を、後述のように、クロックＣＯＭＭＯＮＣＬＫ
をハイに保ち、立ち下がりエッジをＴＡＰＣＯＮＴＲＯ
Ｌ３に発生することにより達成することができる。図７
は構造テストを実行するための図６の回路のタイミング
図を示す。また、図１８の状態図を参照する。マスタク
ロックＭＣＬＯＣＫのクロックサイクルＭＣＬＯＣＫ０
の始めで、ＴＡＰコントローラはＲＥＳＥＴ状態Ｓ０に
ある。クロックサイクルＭＣＬＯＣＫ０の終わりで、信
号ＡＣＴＩＶＡＴＥ ＴＥＳＴ はハイになるので、Ｔ
ＡＰコントローラ１２の次のクロックサイクルＭＣＬＯ
ＣＫ１で、ＲＵＮ−ＴＥＳＴ−ＩＤＬＥ状態Ｓ１に入
り、その後、次のクロックサイクルＭＣＬＯＣＫ２でＳ
ＥＬＥＣＴ−ＳＣＡＮ状態Ｓ２に入る。クロックサイク
ルＭＣＬＯＣＫ３の始めで、ＣＡＰＴＵＲＥ状態Ｓ３
（固有のシフトを持つ）に入り、テストクロックイネー
ブル信号ＴＥＳＴＣＬＫＥＮがハイにセットされる。こ
れは、ライン８６上の共通クロックＣＯＭＭＯＮＣＬＫ
の実行を開始させる。クロックサイクルＭＣＬＯＣＫ４
の始めで、データ出力ビットＤＯＢ１がデータ入力１０
ａに存在し、これは、前回テストから出力された結果で
ある。クロックサイクルＭＣＬＯＣＫ４の始めで、ＴＡ
Ｐコントローラが状態３からＳＨＦＴ状態Ｓ４に移行す
るので、捕捉動作が実行され、ライン９０ａ上に捕捉さ
れたビットは、また、ＳＣＡＮＯＵＴライン１４ｂにシ
フトされる。このシフト動作はクロックサイクルＭＣＬ
ＯＣＫ３の捕捉動作によって生じるが、その影響は次の
クロックサイクルＭＣＬＯＣＫ４まで実際には見られな
い。
【００５０】この時点まで、制御信号ＴＡＰＣＯＮＴＲ
ＯＬ１は、入力１０ａ上のデータをマルチプレクサ２６
ａの出力に接続するためにローであり、制御信号ＴＡＰ
ＣＯＮＴＲＯＬ３は、解放ハーフラッチを使用可能に
し、また、データ保持状態に更新ハーフラッチを保持す
るためにハイである。クロックＣＯＭＭＯＮＣＬＫがエ
ジ２５１でローになった時、組み合わせ論理回路５の出
力１０ａ上のデータＤＯＢ１は動的に、内部ノード９０
ａ上に反射される。クロックＣＯＭＭＯＮＣＬＫの立ち
上がりエッジ２５２でＤＡＴＡＩＮ信号ライン１０ａ上
の現在のデータビットは、捕捉されて、ライン９０ａ上
の内部ノード上に保持される。同時に、解放ハーフラッ
チは、ＳＣＡＮＯＵＴライン１４ｂの信号は保持あるい
は維持される。ＭＣＬＯＣＫ４の間、制御信号ＴＡＰＣ
ＯＮＴＲＯＬ１がエッジ２５６で示されるようにローか
らハイに切り換わり、その結果としてマルチプレクサ２
６ａがＳＣＡＮＩＮ信号入力ライン１４ａ上に信号を入
力する。結果として、２つのクロックサイクルＭＣＬＯ
ＣＫ４，５において、ＴＡＰコントローラがＳＨＩＦＴ
状態Ｓ４にあり、２つのキスャンテスト値ＴＤＢ１，Ｔ
ＤＢ２が、引き続きＳＣＡＮＯＵＴ信号ライン１４ｂ上
にシフトされる。一般的に、図１７に関して上述のよう
にシフト状態にｎクロックサイクルがあることが分か
る。ＭＣＬＯＣＫ６の立ち上がりエッジで、ＥＸＩＴ１
状態Ｓ５に入り、信号ＴＥＳＴＣＬＫＥＮがローにな
り、ＭＣＬＯＣＫの立ち下がりエッジで信号ＴＡＰＣＯ
ＮＴＲＯＬ１が、エッジ２５８で示すようにローにな
る。エッジ２５８の位置は、影響がないので重要ではな
いので、このエッジは、後続のどのサイクルにも位置で
きる。ＭＣＬＯＣＫ７の間、更新ハーフラッチはローと
なるＴＡＰＣＯＮＴＲＯＬ３のエッジ２６０で使用可能
となり、ノード９０ノステトデータビットＴＤＢ２が、
組合せ論理回路５への入力８ａに現れる。この時点で、
ライン８６上のクロック信号ＣＯＭＭＯＮＣＬＫがハイ
なので、更新ハーフラッチは、使用可能であれば、デー
タ転送状態を選択することが明らかである。エッジ２６
０は、マスタクロックＭＣＬＯＣＫのクロックエッジと
同期しない。結果として、エッジ２６０によって達成さ
れる更新動作は非同期であり、この更新と関連する固有
のシフト動作はない。これは、“非同期更新”と呼ばれ
る。ＭＣＬＯＣＫ８の間、ＲＵＮ−ＴＥＳＴ−ＩＤＬＥ
状態Ｓ１に入り、ＴＡＰＣＯＮＴＲＯＬ３はエッジ２６
２でハイ状態に戻る。全てのクリティカル動作は同期し
ており、信号ＴＡＰＣＯＮＴＲＯＬ３がＭＣＬＯＣＫ７
のエッジ２６０でハイからローに変化する場合に起る非
同期の動作を除いては、クロックＣＯＭＭＯＮＣＬＫの
立ち上がりエッジで起る。この非同期動作は、構造テス
トの間更新をおこなうためのＩＥＥＥ Ｓｔａｎｄａｒ
ｄ １１４９．１−１９９０による状態図を使用可能と
する図６の回路の重要な性質である。構造テストモード
において、更新のタイミングはクリティカルでなく、出
力ライン８ａ上の非同期変化は重要ではない。
ＯＬ１は、入力１０ａ上のデータをマルチプレクサ２６
ａの出力に接続するためにローであり、制御信号ＴＡＰ
ＣＯＮＴＲＯＬ３は、解放ハーフラッチを使用可能に
し、また、データ保持状態に更新ハーフラッチを保持す
るためにハイである。クロックＣＯＭＭＯＮＣＬＫがエ
ジ２５１でローになった時、組み合わせ論理回路５の出
力１０ａ上のデータＤＯＢ１は動的に、内部ノード９０
ａ上に反射される。クロックＣＯＭＭＯＮＣＬＫの立ち
上がりエッジ２５２でＤＡＴＡＩＮ信号ライン１０ａ上
の現在のデータビットは、捕捉されて、ライン９０ａ上
の内部ノード上に保持される。同時に、解放ハーフラッ
チは、ＳＣＡＮＯＵＴライン１４ｂの信号は保持あるい
は維持される。ＭＣＬＯＣＫ４の間、制御信号ＴＡＰＣ
ＯＮＴＲＯＬ１がエッジ２５６で示されるようにローか
らハイに切り換わり、その結果としてマルチプレクサ２
６ａがＳＣＡＮＩＮ信号入力ライン１４ａ上に信号を入
力する。結果として、２つのクロックサイクルＭＣＬＯ
ＣＫ４，５において、ＴＡＰコントローラがＳＨＩＦＴ
状態Ｓ４にあり、２つのキスャンテスト値ＴＤＢ１，Ｔ
ＤＢ２が、引き続きＳＣＡＮＯＵＴ信号ライン１４ｂ上
にシフトされる。一般的に、図１７に関して上述のよう
にシフト状態にｎクロックサイクルがあることが分か
る。ＭＣＬＯＣＫ６の立ち上がりエッジで、ＥＸＩＴ１
状態Ｓ５に入り、信号ＴＥＳＴＣＬＫＥＮがローにな
り、ＭＣＬＯＣＫの立ち下がりエッジで信号ＴＡＰＣＯ
ＮＴＲＯＬ１が、エッジ２５８で示すようにローにな
る。エッジ２５８の位置は、影響がないので重要ではな
いので、このエッジは、後続のどのサイクルにも位置で
きる。ＭＣＬＯＣＫ７の間、更新ハーフラッチはローと
なるＴＡＰＣＯＮＴＲＯＬ３のエッジ２６０で使用可能
となり、ノード９０ノステトデータビットＴＤＢ２が、
組合せ論理回路５への入力８ａに現れる。この時点で、
ライン８６上のクロック信号ＣＯＭＭＯＮＣＬＫがハイ
なので、更新ハーフラッチは、使用可能であれば、デー
タ転送状態を選択することが明らかである。エッジ２６
０は、マスタクロックＭＣＬＯＣＫのクロックエッジと
同期しない。結果として、エッジ２６０によって達成さ
れる更新動作は非同期であり、この更新と関連する固有
のシフト動作はない。これは、“非同期更新”と呼ばれ
る。ＭＣＬＯＣＫ８の間、ＲＵＮ−ＴＥＳＴ−ＩＤＬＥ
状態Ｓ１に入り、ＴＡＰＣＯＮＴＲＯＬ３はエッジ２６
２でハイ状態に戻る。全てのクリティカル動作は同期し
ており、信号ＴＡＰＣＯＮＴＲＯＬ３がＭＣＬＯＣＫ７
のエッジ２６０でハイからローに変化する場合に起る非
同期の動作を除いては、クロックＣＯＭＭＯＮＣＬＫの
立ち上がりエッジで起る。この非同期動作は、構造テス
トの間更新をおこなうためのＩＥＥＥ Ｓｔａｎｄａｒ
ｄ １１４９．１−１９９０による状態図を使用可能と
する図６の回路の重要な性質である。構造テストモード
において、更新のタイミングはクリティカルでなく、出
力ライン８ａ上の非同期変化は重要ではない。
【００５１】図８と図９により、性能テスト中の図６の
回路の動作を図４の状態図を参照して説明する。図９
は、性能テストのクリティカルタイミング経路が生じる
間の図８のサイクルＭＣＬＯＣＫ５からＭＣＬＯＣＫ７
の拡大図である。図６の回路の動作は、性能テストが実
行される場合は図２の回路と同様であるので、共通要素
は説明しない。次に図２の回路のタイミングシーケンス
と図６の回路のタイミングシーヒケンスとの違いについ
て説明する。
回路の動作を図４の状態図を参照して説明する。図９
は、性能テストのクリティカルタイミング経路が生じる
間の図８のサイクルＭＣＬＯＣＫ５からＭＣＬＯＣＫ７
の拡大図である。図６の回路の動作は、性能テストが実
行される場合は図２の回路と同様であるので、共通要素
は説明しない。次に図２の回路のタイミングシーケンス
と図６の回路のタイミングシーヒケンスとの違いについ
て説明する。
【００５２】図９において、マスタクロックＭＣＬＯＣ
Ｋと基準クロックＡＤＶＡＮＣＥＣＬＫの組合せによっ
て生じる共通クロックＣＯＭＭＯＮＣＬＫのタイミング
を示す。更新機能の制御は図６の回路では異なる。図８
に示すように、信号ＥＴＡＰＣＯＮＴＲＯＬ３はＴＡＰ
ツロックサイクルＭＣＬＯＣＫＮ＋４においてＣＯＭＭ
ＯＮＣＬＫの立ち上がりエッジで、エッジ２７０で示す
ように、ハイからローに状態を変化する。これは、ＣＯ
ＭＭＯＮＣＬＫが捕捉サイクルＭＣＬＯＣＫＮ＋５の始
めでハイになる時、更新ハーフラッチがデータ転送状態
になり、ノード９０ａの入力上のビットをライン８ａ上
の出力へ転送することを意味する。これは、性能テスト
のための性能入力ビットを提供する。制御信号ＴＡＰＣ
ＯＮＴＲＯＬ３は、その後、更新ハーフラッチの出力上
のそのビットを保持するため、エッジ２７２で示すよう
に、ローからハイの状態に変化するので、その出力がＣ
ＯＭＭＯＮＣＬＫの後続エッジの間に保持される。
Ｋと基準クロックＡＤＶＡＮＣＥＣＬＫの組合せによっ
て生じる共通クロックＣＯＭＭＯＮＣＬＫのタイミング
を示す。更新機能の制御は図６の回路では異なる。図８
に示すように、信号ＥＴＡＰＣＯＮＴＲＯＬ３はＴＡＰ
ツロックサイクルＭＣＬＯＣＫＮ＋４においてＣＯＭＭ
ＯＮＣＬＫの立ち上がりエッジで、エッジ２７０で示す
ように、ハイからローに状態を変化する。これは、ＣＯ
ＭＭＯＮＣＬＫが捕捉サイクルＭＣＬＯＣＫＮ＋５の始
めでハイになる時、更新ハーフラッチがデータ転送状態
になり、ノード９０ａの入力上のビットをライン８ａ上
の出力へ転送することを意味する。これは、性能テスト
のための性能入力ビットを提供する。制御信号ＴＡＰＣ
ＯＮＴＲＯＬ３は、その後、更新ハーフラッチの出力上
のそのビットを保持するため、エッジ２７２で示すよう
に、ローからハイの状態に変化するので、その出力がＣ
ＯＭＭＯＮＣＬＫの後続エッジの間に保持される。
【００５３】活性入力ビットの結果としての機能論理回
路４からのデータ出力は、ライン８６上のクロックＣＯ
ＭＭＯＮＣＬＫの立ち上がりエッジ２７３で捕捉され
る。エッジ２７３のタイミングはアドバンスドクロック
信号ＡＤＶＡＮＣＥＣＬＫで制御される。機能論理の性
能測定は、図５を参照して述べたのと同様の方法で実行
される。
路４からのデータ出力は、ライン８６上のクロックＣＯ
ＭＭＯＮＣＬＫの立ち上がりエッジ２７３で捕捉され
る。エッジ２７３のタイミングはアドバンスドクロック
信号ＡＤＶＡＮＣＥＣＬＫで制御される。機能論理の性
能測定は、図５を参照して述べたのと同様の方法で実行
される。
【００５４】図９は、性能テストの原理をより明らかに
示す。矢印ｐは組合せ論理回路５を通過する伝播時間、
又は、入力ビットが高感度パターンから活性パターンに
変化する時のデータ出力が１つの状態から別の状態へ変
化するのにかかる時間を示す。上述したように、この時
間の測定は、ＭＣＬＯＣＫの立ち上がりエッジとＡＤＶ
ＡＮＣＥＣＬＫの立ち上がりエッジとの間の時間遅れｔ
の変更で得ることができる。
示す。矢印ｐは組合せ論理回路５を通過する伝播時間、
又は、入力ビットが高感度パターンから活性パターンに
変化する時のデータ出力が１つの状態から別の状態へ変
化するのにかかる時間を示す。上述したように、この時
間の測定は、ＭＣＬＯＣＫの立ち上がりエッジとＡＤＶ
ＡＮＣＥＣＬＫの立ち上がりエッジとの間の時間遅れｔ
の変更で得ることができる。
【００５５】アドバンスドクロック信号ＡＤＶＡＮＣＥ
ＣＬＫは、捕捉サイクルＭＣＬＯＣＫＮ＋５中の共通ク
ロック信号ＣＯＭＭＯＮＣＬＫの速度を増加するのに望
ましいので導入される。しかし、マスタクロックＭＣＬ
ＯＣＫに速いサイクルを導入することは望ましくない。
更に、共通クロック信号ＣＯＭＭＯＮＣＬＫが期間ＭＣ
ＬＯＣＫＮ＋５中で速いクロックサイクルを実行する
と、それはマスタクロックＭＣＬＯＣＫの次の立ち上が
りエッジのために禁止されなければならない。これら２
つのクロック間の同期が失われるならば、スキャンイン
或いはスキャンアウトされるテストビットのいくつかも
また失われる。従って、サイクルＭＣＬＯＣＫＮ＋６の
始めで、ＴＡＰコントローラは立ち上がりエッジを受信
するが、ＣＯＭＭＯＮＣＬＫ信号はエッジを発生しな
い。
ＣＬＫは、捕捉サイクルＭＣＬＯＣＫＮ＋５中の共通ク
ロック信号ＣＯＭＭＯＮＣＬＫの速度を増加するのに望
ましいので導入される。しかし、マスタクロックＭＣＬ
ＯＣＫに速いサイクルを導入することは望ましくない。
更に、共通クロック信号ＣＯＭＭＯＮＣＬＫが期間ＭＣ
ＬＯＣＫＮ＋５中で速いクロックサイクルを実行する
と、それはマスタクロックＭＣＬＯＣＫの次の立ち上が
りエッジのために禁止されなければならない。これら２
つのクロック間の同期が失われるならば、スキャンイン
或いはスキャンアウトされるテストビットのいくつかも
また失われる。従って、サイクルＭＣＬＯＣＫＮ＋６の
始めで、ＴＡＰコントローラは立ち上がりエッジを受信
するが、ＣＯＭＭＯＮＣＬＫ信号はエッジを発生しな
い。
【００５６】図１０は、公知の回路の構成を用いた図６
の回路の構成例を示す。マルチプレクサ２６ａは２つの
ＡＮＤゲート９２，９４とＮＯＲゲート１２２からな
る。ライン３４上の信号ＴＡＰＣＯＮＴＲＯＬ１は、直
接ＡＳＮＤゲート９４に入力されるが、ＡＮＤゲート９
２の入力上で反転することがわかる。ハーフラッチ５６
は、２つの相補形トランジスタ９６，９８で構成される
経路ゲートと、強いインバータ１００ａと弱いインバー
タ１００ｂの逆並列機能を具えるインバータ装置１００
とからなる。ハーフラッチ８２は２つの相補形トランジ
スタ１０６，１０８で構成される経路ゲート、一対の逆
並列接続のインバータ１１６及びインバータ１１８を含
む。逆並列接続のインバータ１１６は強いインバータ１
１６ａと弱いインイバータ１１６ｂとを具える。ハーフ
ラッチ８４は２つの相補形トランジスタ１１０，１１２
で構成される経路ゲートと、一対の逆並列接続のインバ
ータ１１４と、インバータ１２０を含む。インバータ１
１４は強いインバータ１１４ａと弱いインバータ１１４
ｂからなる。ハーフラッチ８２，８４は更に相補形トラ
ンジスタ１０２，１０４からなる経路ゲートを共有す
る。
の回路の構成例を示す。マルチプレクサ２６ａは２つの
ＡＮＤゲート９２，９４とＮＯＲゲート１２２からな
る。ライン３４上の信号ＴＡＰＣＯＮＴＲＯＬ１は、直
接ＡＳＮＤゲート９４に入力されるが、ＡＮＤゲート９
２の入力上で反転することがわかる。ハーフラッチ５６
は、２つの相補形トランジスタ９６，９８で構成される
経路ゲートと、強いインバータ１００ａと弱いインバー
タ１００ｂの逆並列機能を具えるインバータ装置１００
とからなる。ハーフラッチ８２は２つの相補形トランジ
スタ１０６，１０８で構成される経路ゲート、一対の逆
並列接続のインバータ１１６及びインバータ１１８を含
む。逆並列接続のインバータ１１６は強いインバータ１
１６ａと弱いインイバータ１１６ｂとを具える。ハーフ
ラッチ８４は２つの相補形トランジスタ１１０，１１２
で構成される経路ゲートと、一対の逆並列接続のインバ
ータ１１４と、インバータ１２０を含む。インバータ１
１４は強いインバータ１１４ａと弱いインバータ１１４
ｂからなる。ハーフラッチ８２，８４は更に相補形トラ
ンジスタ１０２，１０４からなる経路ゲートを共有す
る。
【００５７】図１１は、本発明がどのように実施される
かについての別の例を示す。図１１は、図６の概略図で
示したスキャンセルが、どのように実施されるかについ
ての例を示す。この例のスキャンセルは、入力段３２０
（図６のマルチプレクサ２６ａとラッチ５６ａに略対応
する）と、出力段３３０（図６のハーフラッチ８２ａと
８４ａに略対応する）とからなる。図１１に示された発
明の実施例は、また、２つのデータ入力の１つから機能
選択を可能とする入力段に付加的マルチプレクサを追加
することにより、また、同期式リセット機能を追加する
ことにより、本発明がどのように拡張できるかを示す。
かについての別の例を示す。図１１は、図６の概略図で
示したスキャンセルが、どのように実施されるかについ
ての例を示す。この例のスキャンセルは、入力段３２０
（図６のマルチプレクサ２６ａとラッチ５６ａに略対応
する）と、出力段３３０（図６のハーフラッチ８２ａと
８４ａに略対応する）とからなる。図１１に示された発
明の実施例は、また、２つのデータ入力の１つから機能
選択を可能とする入力段に付加的マルチプレクサを追加
することにより、また、同期式リセット機能を追加する
ことにより、本発明がどのように拡張できるかを示す。
【００５８】入力段は、ライン３１０ａの上の信号ＤＡ
ＴＡＩＮ１、ライン３１２ａ上の信号ＤＡＴＡＩ２、ラ
イン３１４ａ上の信号ＳＥＬＥＣＴＤＡＴＡＩＮ及びラ
イン３１８上の信号ＲＥＳＥＴと共に、ライン１４ａ上
の信号ＳＣＡＮＩＮとライン３４上の信号ＴＡＰＣＯＮ
ＴＲＯＬ１を受診する。本例は、２つのデータ入力ＤＡ
ＴＡＩＮ１，ＤＡＴＡＩＮ２を持つという点で、図６の
回路と異なる。しかし、１つのデータ入力だけを選択信
号ＳＥＬＥＣＴＤＡＴＡＩＮによっていつでも選択でき
る。ライン３１８上の信号ＲＥＳＥＴは、入力段３２０
をリセットするために用いられる。入力段３２０は、出
力段３３０への入力となるライン３１６上の信号ＤＡＴ
Ａを出力する。ライン８８上の信号ＴＡＰＣＯＮＴＲＯ
Ｌ３は、出力段への第２の入力となる。出力段は、ライ
ン８ａ上の信号ＤＡＴＡＯＵＴ及びライン１４ｂ上の信
号ＳＣＡＮＯＵＴを出力する。入力段と出力段の両方
は、ゲート３２２を介してライン８６ｂ上の信号ＮＯＴ
ＣＯＭＭＯＮＣＬＫ及びゲート３２２と３２４を介して
ライン８６ａ上の信号ＣＯＭＭＯＮＣＬＫを受信する。
ＴＡＩＮ１、ライン３１２ａ上の信号ＤＡＴＡＩ２、ラ
イン３１４ａ上の信号ＳＥＬＥＣＴＤＡＴＡＩＮ及びラ
イン３１８上の信号ＲＥＳＥＴと共に、ライン１４ａ上
の信号ＳＣＡＮＩＮとライン３４上の信号ＴＡＰＣＯＮ
ＴＲＯＬ１を受診する。本例は、２つのデータ入力ＤＡ
ＴＡＩＮ１，ＤＡＴＡＩＮ２を持つという点で、図６の
回路と異なる。しかし、１つのデータ入力だけを選択信
号ＳＥＬＥＣＴＤＡＴＡＩＮによっていつでも選択でき
る。ライン３１８上の信号ＲＥＳＥＴは、入力段３２０
をリセットするために用いられる。入力段３２０は、出
力段３３０への入力となるライン３１６上の信号ＤＡＴ
Ａを出力する。ライン８８上の信号ＴＡＰＣＯＮＴＲＯ
Ｌ３は、出力段への第２の入力となる。出力段は、ライ
ン８ａ上の信号ＤＡＴＡＯＵＴ及びライン１４ｂ上の信
号ＳＣＡＮＯＵＴを出力する。入力段と出力段の両方
は、ゲート３２２を介してライン８６ｂ上の信号ＮＯＴ
ＣＯＭＭＯＮＣＬＫ及びゲート３２２と３２４を介して
ライン８６ａ上の信号ＣＯＭＭＯＮＣＬＫを受信する。
【００５９】図１１の回路の動作は、図１２，図１３を
参照することで容易に理解できる。図１２と図１３は入
力段３２０と出力段330それぞれを詳細に示す。入力段
３２０は、図１２に示されるように、複数のゲート３３
２，３３４，３３６，３５０及び３７０、複数のトラン
ジスタ３３８〜３４８と３５４〜３６８、及び転送ケ゛ート
３３１を含んで構成される。
参照することで容易に理解できる。図１２と図１３は入
力段３２０と出力段330それぞれを詳細に示す。入力段
３２０は、図１２に示されるように、複数のゲート３３
２，３３４，３３６，３５０及び３７０、複数のトラン
ジスタ３３８〜３４８と３５４〜３６８、及び転送ケ゛ート
３３１を含んで構成される。
【００６０】出力段３３０は、図１３に示されるよう
に、インバータゲート３８８、複数のラッチ３８０，３９
０，３９４、２つのインバータ３９２，３９６及び、複
数の転送ゲート３８２〜３８６を含んで構成される。よ
く知られているように、ラッチ３８０，３９０及び３９
４のそれぞれは、相対的に弱いインバータ３８０ｂ，３
９０ｂ及び３９４ｂのそれぞれと結合する強いインバー
タ３８０ａ，３９０ａ及び３９４ａを備える。
に、インバータゲート３８８、複数のラッチ３８０，３９
０，３９４、２つのインバータ３９２，３９６及び、複
数の転送ゲート３８２〜３８６を含んで構成される。よ
く知られているように、ラッチ３８０，３９０及び３９
４のそれぞれは、相対的に弱いインバータ３８０ｂ，３
９０ｂ及び３９４ｂのそれぞれと結合する強いインバー
タ３８０ａ，３９０ａ及び３９４ａを備える。
【００６１】転送ゲート３３０，３８２，３８４，３８
６はそれぞれ、図１０のトランジスタペアア９６，９
８，１０２，１０４，１０８，１０６及び１１０，１１
２のそれぞれに対応する一対の相補形トランジスタを備
える。図１１，１２及び１３の回路がどのように動作す
るかは、図６の前述の記載から等業者にとっては明白で
あるので、この回路の動作については説明を省略する。
６はそれぞれ、図１０のトランジスタペアア９６，９
８，１０２，１０４，１０８，１０６及び１１０，１１
２のそれぞれに対応する一対の相補形トランジスタを備
える。図１１，１２及び１３の回路がどのように動作す
るかは、図６の前述の記載から等業者にとっては明白で
あるので、この回路の動作については説明を省略する。
【００６２】ここで、構造テスト又は性能テストのいず
れも実行可能なＴＡコントローラを図１４を参照して説
明する。ＴＡＰコントローラは、図１６と共通の参照符
号１２によって表示され、そのスキャンチェーンへの結
線は、図１６と共通の１４ａと１４ｅとで表示される。
即ち、テストデータビットは、ライン１４ａ上の出力で
あり、結果として生じたデータビットは、ライン１４ｅ
上の入力である。ＴＡＰコントローラ１２は、先に言及
したＩＥＥＥ Ｓｔａｎｄａｒｄに定義されているよう
に、ポート上の入力信号を受信する。
れも実行可能なＴＡコントローラを図１４を参照して説
明する。ＴＡＰコントローラは、図１６と共通の参照符
号１２によって表示され、そのスキャンチェーンへの結
線は、図１６と共通の１４ａと１４ｅとで表示される。
即ち、テストデータビットは、ライン１４ａ上の出力で
あり、結果として生じたデータビットは、ライン１４ｅ
上の入力である。ＴＡＰコントローラ１２は、先に言及
したＩＥＥＥ Ｓｔａｎｄａｒｄに定義されているよう
に、ポート上の入力信号を受信する。
【００６３】ライン５００上のＴＭＳ（テストモード選
択） ライン５０２上のＴＲＳＴ ＳＴＡＲ（テストリセット
アクティブロー） ライン５０４上のＭＣＬＯＣＫ（標準ＴＣＫと一致す
る） ライン５０６上のＴＤＩ（タップデータ入力） ライン５０８上のＴＤＯは、スキャンテスト後にライン
１４ｅ上に受信されるデータである出力ＴＡＰデータを
表す。ライン５０６上のＴＤＩは、ＴＡＰコントローラ
１２の通常使用時、ライン１４ａを経由してスキャンチ
ェーンに供給される入力ＴＡＰデータを示す。ＴＡＰコ
ントローラ１２は、従来良く知られているように、図１
８の状態図に示されている状態を連続的に循環させるた
めに状態論理回路５１７及び状態レジスタ６１９を含む
状態マシン５１２を具える。状態論理回路５１７は、Ｔ
ＭＳ信号を受信するように接続され、状態レジスタ５１
９はＴＲＳＴＳＴＡＲ信号とＴＡＰクロックＭＣＬＯＣ
Ｋを受信するように接続される。状態マシン５１２を実
現する手段は、当業者にはよく知られているので、ここ
では説明を省略する。ＴＡＰコントローラ１２は、ま
た、信号ＭＣＬＯＣＫを信号ＣＯＭＭＯＮＣＬＫに変換
するクロックジェネレータ５１０を含む。図１４に示す
ＴＡＰコントローラ１２は、状態マシンが循環する各状
態の翻訳をＴＡＰコントローラ１２が構造テストを実施
するのか性能テストを実施するのかに応じて変えること
ができるという点で従来のＴＡＰコントローラとは相違
する。
択） ライン５０２上のＴＲＳＴ ＳＴＡＲ（テストリセット
アクティブロー） ライン５０４上のＭＣＬＯＣＫ（標準ＴＣＫと一致す
る） ライン５０６上のＴＤＩ（タップデータ入力） ライン５０８上のＴＤＯは、スキャンテスト後にライン
１４ｅ上に受信されるデータである出力ＴＡＰデータを
表す。ライン５０６上のＴＤＩは、ＴＡＰコントローラ
１２の通常使用時、ライン１４ａを経由してスキャンチ
ェーンに供給される入力ＴＡＰデータを示す。ＴＡＰコ
ントローラ１２は、従来良く知られているように、図１
８の状態図に示されている状態を連続的に循環させるた
めに状態論理回路５１７及び状態レジスタ６１９を含む
状態マシン５１２を具える。状態論理回路５１７は、Ｔ
ＭＳ信号を受信するように接続され、状態レジスタ５１
９はＴＲＳＴＳＴＡＲ信号とＴＡＰクロックＭＣＬＯＣ
Ｋを受信するように接続される。状態マシン５１２を実
現する手段は、当業者にはよく知られているので、ここ
では説明を省略する。ＴＡＰコントローラ１２は、ま
た、信号ＭＣＬＯＣＫを信号ＣＯＭＭＯＮＣＬＫに変換
するクロックジェネレータ５１０を含む。図１４に示す
ＴＡＰコントローラ１２は、状態マシンが循環する各状
態の翻訳をＴＡＰコントローラ１２が構造テストを実施
するのか性能テストを実施するのかに応じて変えること
ができるという点で従来のＴＡＰコントローラとは相違
する。
【００６４】この目的のため、ＴＡＰコントローラ１２
は命令レジスタ５２０も含み、このレジスタに、そのテ
ストが構造テストか性能テストかについての命令がライ
ン５０６上のＴＤＩ信号によりロードされる。また状態
マシン５１２は出力論理回路５２４を含み、この出力論
理回路５２４は状態レジスタ５１９から状態コマンドを
受信して翻訳し、出力ライン５０９にＴＡＰ制御信号を
供給する。出力論理回路５２４は、マルチプレクサ５１
８に接続された２セットの論理ゲートＬＧ１，ＬＧ２を
含む。性能テストを選択する出力信号ＰＥＲＦＳＥＬＥ
ＣＴはマルチプレクサ５１８に供給され、各状態の翻訳
語が切り換えられる。論理ゲートＬＧ１又は論理ゲート
ＬＧ２のいずれか一方のセットが、命令レジスタ５２０
から出力される信号ＰＥＲＦＳＥＬＥＣＴの制御により
出力ライン５０９に接続される。
は命令レジスタ５２０も含み、このレジスタに、そのテ
ストが構造テストか性能テストかについての命令がライ
ン５０６上のＴＤＩ信号によりロードされる。また状態
マシン５１２は出力論理回路５２４を含み、この出力論
理回路５２４は状態レジスタ５１９から状態コマンドを
受信して翻訳し、出力ライン５０９にＴＡＰ制御信号を
供給する。出力論理回路５２４は、マルチプレクサ５１
８に接続された２セットの論理ゲートＬＧ１，ＬＧ２を
含む。性能テストを選択する出力信号ＰＥＲＦＳＥＬＥ
ＣＴはマルチプレクサ５１８に供給され、各状態の翻訳
語が切り換えられる。論理ゲートＬＧ１又は論理ゲート
ＬＧ２のいずれか一方のセットが、命令レジスタ５２０
から出力される信号ＰＥＲＦＳＥＬＥＣＴの制御により
出力ライン５０９に接続される。
【００６５】出力論理回路５３４の第１セットのゲート
ＬＧ１は、図１８に示すのと同じ方法で状態マシン５１
２の各状態を翻訳し、構造テストを実現する。第２セッ
トの論理ゲートＬＧ２は、図２に示した方法により状態
マシンの各状態を翻訳して性能テストを実現する。それ
ゆえに、ここで要求されるのは、出力論理回路５２４内
の第１セットのゲート又は第２セットのいずれか一方を
選択し、構造テスト又は性能テストのいずれかを実現す
るのに適切なＴＡＰコントロール信号を生成することで
ある。この選択ＰＰＦＳＥＬＥＣＴ信号によりマルチプ
レクサ５１８を制御することによってなされる。第１セ
ット論理ゲートと第２セットの論理ゲートの選択は他の
適当な方法で実行してもよい。しかし、ここで記載され
た方法は、実際に存在するＴＡＰコントローラにほんの
少しの変更を加えるだけでこの選択を実現している。
ＬＧ１は、図１８に示すのと同じ方法で状態マシン５１
２の各状態を翻訳し、構造テストを実現する。第２セッ
トの論理ゲートＬＧ２は、図２に示した方法により状態
マシンの各状態を翻訳して性能テストを実現する。それ
ゆえに、ここで要求されるのは、出力論理回路５２４内
の第１セットのゲート又は第２セットのいずれか一方を
選択し、構造テスト又は性能テストのいずれかを実現す
るのに適切なＴＡＰコントロール信号を生成することで
ある。この選択ＰＰＦＳＥＬＥＣＴ信号によりマルチプ
レクサ５１８を制御することによってなされる。第１セ
ット論理ゲートと第２セットの論理ゲートの選択は他の
適当な方法で実行してもよい。しかし、ここで記載され
た方法は、実際に存在するＴＡＰコントローラにほんの
少しの変更を加えるだけでこの選択を実現している。
【００６６】選択されたライン５０９上のＴＡＰコント
ロール信号は、クロックジェネレータ５１０に供給され
て、選択されたテストに適合する信号ＣＯＭＭＯＮＣＬ
Ｋを生成するが、これについてはさらに詳しく記述す
る。第１セットの論理ゲートと第２セットの論理ゲート
を二者択一的に選択する別の方法として、個々のゲート
間の結線が選択されてＴＡＰコントローラが構造テスト
又は性能テストを実行するかどうかを明確にするよう
に、出力論理回路５２４内にプログラム可能な論理列又
はそれと同様のものを有することが可能である。
ロール信号は、クロックジェネレータ５１０に供給され
て、選択されたテストに適合する信号ＣＯＭＭＯＮＣＬ
Ｋを生成するが、これについてはさらに詳しく記述す
る。第１セットの論理ゲートと第２セットの論理ゲート
を二者択一的に選択する別の方法として、個々のゲート
間の結線が選択されてＴＡＰコントローラが構造テスト
又は性能テストを実行するかどうかを明確にするよう
に、出力論理回路５２４内にプログラム可能な論理列又
はそれと同様のものを有することが可能である。
【００６７】図１５は、前述の単一クロックの実施の形
態についてのクロック信号ＣＯＭＭＯＮＣＬＫを生成す
るクロックジェネレータ５１０を伴うＴＡＰコントロー
ラ１２のブロック図である。ＴＡＰコントローラ１２の
入力と出力とは、図１４を参照して既に説明されている
ので、出力信号が、クロック信号ＣＯＭＭＯＮＣＬＫの
生成に影響を及ぼすために特に示されたＴＥＳＴＣＬＫ
ＥＮ，ＡＣＴＩＶＡＴＥ ＴＥＳＴとＰＥＲＦＳＥＬＥ
ＣＴを含むという点を除いては、これ以上記述しない。
ＴＡＰコントローラによって生成された他の制御信号
は、複数の信号ＴＡＯＣＯＮＴＲＯＬによって示され
る。
態についてのクロック信号ＣＯＭＭＯＮＣＬＫを生成す
るクロックジェネレータ５１０を伴うＴＡＰコントロー
ラ１２のブロック図である。ＴＡＰコントローラ１２の
入力と出力とは、図１４を参照して既に説明されている
ので、出力信号が、クロック信号ＣＯＭＭＯＮＣＬＫの
生成に影響を及ぼすために特に示されたＴＥＳＴＣＬＫ
ＥＮ，ＡＣＴＩＶＡＴＥ ＴＥＳＴとＰＥＲＦＳＥＬＥ
ＣＴを含むという点を除いては、これ以上記述しない。
ＴＡＰコントローラによって生成された他の制御信号
は、複数の信号ＴＡＯＣＯＮＴＲＯＬによって示され
る。
【００６８】マルチプレクサ６１２は、通常の機能動作
において、ライン６１０上の基準クロックＲＥＦＣＬＯ
ＣＫから、そしてテストモードにおいて、ラインイ６１
２上の入力からの引き出された出力信号ＣＯＭＭＯＮＣ
ＬＫを供給する。マルチプレクサ６１２の制御は、ＴＡ
Ｐコントローラ１２からのＡＣＴＩＶＡＴＥ ＴＥＳＴ
信号による。第２のマルチプレクサ６１６は論理値１で
通常に保持されたライン６１８上の入力と、ライン５０
６上の信号ＭＣＬＯＣＫを受信する。第２のマルチプレ
クサ６１６の出力は、ライン上の第３のマルチプレクサ
６２０に与えられる。第３のマルチプレクサ６２０は、
入力としてＲＥＦＣＬＯＣＫ及び第２のマルチプレクサ
６１６の出力を有するＯＲゲート６２６の出力であるラ
イン６２４上の第２の入力を有する。第３のマルチプレ
クサの出力は、ライン６２１上の入力として、出力マル
チプレクサ６１２に接続される。第２のマルチプレクサ
はＴＡＰコントローラ１２からのＴＥＳＴＣＬＫＥＮ信
号によって制御される。第３のマルチプレクサはＴＡＰ
コントローラ１２からＰＥＲＦＳＥＬＥＣＴ信号出力を
介して制御される。
において、ライン６１０上の基準クロックＲＥＦＣＬＯ
ＣＫから、そしてテストモードにおいて、ラインイ６１
２上の入力からの引き出された出力信号ＣＯＭＭＯＮＣ
ＬＫを供給する。マルチプレクサ６１２の制御は、ＴＡ
Ｐコントローラ１２からのＡＣＴＩＶＡＴＥ ＴＥＳＴ
信号による。第２のマルチプレクサ６１６は論理値１で
通常に保持されたライン６１８上の入力と、ライン５０
６上の信号ＭＣＬＯＣＫを受信する。第２のマルチプレ
クサ６１６の出力は、ライン上の第３のマルチプレクサ
６２０に与えられる。第３のマルチプレクサ６２０は、
入力としてＲＥＦＣＬＯＣＫ及び第２のマルチプレクサ
６１６の出力を有するＯＲゲート６２６の出力であるラ
イン６２４上の第２の入力を有する。第３のマルチプレ
クサの出力は、ライン６２１上の入力として、出力マル
チプレクサ６１２に接続される。第２のマルチプレクサ
はＴＡＰコントローラ１２からのＴＥＳＴＣＬＫＥＮ信
号によって制御される。第３のマルチプレクサはＴＡＰ
コントローラ１２からＰＥＲＦＳＥＬＥＣＴ信号出力を
介して制御される。
【００６９】構造テストのために、信号ＣＯＭＭＯＮＣ
ＬＫは次のように引き出される。信号ＡＣＴＶＡＴＥ
ＴＥＳＴは、マルチプレクサ６１２からの信号出力がラ
イン６２１から得られるように、マルチプレクサ６１２
を切り換える。性能テストは選択されないので、マルチ
プレクサ６２０への入力は、マルチプレクサ６１６から
ライン６２２上で得られる。このマルチプレクサ６１６
は、信号ＴＥＳＴＣＬＫＥＮがアクティブの時の期間中
を除いて論理値１であるライン６１８上の入力を出力す
る。この期間中、マルチプレクサ６１６はライン５０６
上の信号ＭＣＬＯＣＫを出力する。このように、構造テ
スト用として図１１に示すような信号ＣＯＭＭＯＮＣＬ
Ｋが生成される。
ＬＫは次のように引き出される。信号ＡＣＴＶＡＴＥ
ＴＥＳＴは、マルチプレクサ６１２からの信号出力がラ
イン６２１から得られるように、マルチプレクサ６１２
を切り換える。性能テストは選択されないので、マルチ
プレクサ６２０への入力は、マルチプレクサ６１６から
ライン６２２上で得られる。このマルチプレクサ６１６
は、信号ＴＥＳＴＣＬＫＥＮがアクティブの時の期間中
を除いて論理値１であるライン６１８上の入力を出力す
る。この期間中、マルチプレクサ６１６はライン５０６
上の信号ＭＣＬＯＣＫを出力する。このように、構造テ
スト用として図１１に示すような信号ＣＯＭＭＯＮＣＬ
Ｋが生成される。
【００７０】性能テストのために、信号ＣＯＭＭＯＮＣ
ＬＫは次のように引き出される。前述のように、信号Ａ
ＣＴＩＶＡＴＥ ＴＥＳＴは、マルチプレクサ６１２へ
の入力を切り換えて、マルチプレクサ６１２が、ライン
６２１上の入力をバッファ６１４を介して出力するよう
にする。この場合、信号ＰＥＲＦＳＥＬＥＣＴは、アク
ティブとなり、マルチプレクサ６２０への入力が、ライ
ン６１０上の基準クロック又はマルチプレクサ６１６の
出力論理“ＯＲ”としてライン６２４上で得られる。マ
ルチプレクサ６１６は、このマルチプレクサ６１６への
入力が切り換えられて論理１として出力に供給される期
間を除いてライン６２２上の出力として信号ＭＣＬＯＣ
Ｋを供給する。これに関するタイミングは、図８に示さ
れている。さらに、信号ＲＥＦＣＬＫは、通常の機能モ
ードにおけるものとしてではなく、性能テスト用の第２
タイミングエッジを供給するために使用される特別のク
ロックであり、図８におけるＡＤＶＡＮＣＥＣＬＫを意
味する。このように信号ＣＯＭＭＯＮＣＬＫはバッファ
６１４を介して出力された図８に示された形を有する。
ＬＫは次のように引き出される。前述のように、信号Ａ
ＣＴＩＶＡＴＥ ＴＥＳＴは、マルチプレクサ６１２へ
の入力を切り換えて、マルチプレクサ６１２が、ライン
６２１上の入力をバッファ６１４を介して出力するよう
にする。この場合、信号ＰＥＲＦＳＥＬＥＣＴは、アク
ティブとなり、マルチプレクサ６２０への入力が、ライ
ン６１０上の基準クロック又はマルチプレクサ６１６の
出力論理“ＯＲ”としてライン６２４上で得られる。マ
ルチプレクサ６１６は、このマルチプレクサ６１６への
入力が切り換えられて論理１として出力に供給される期
間を除いてライン６２２上の出力として信号ＭＣＬＯＣ
Ｋを供給する。これに関するタイミングは、図８に示さ
れている。さらに、信号ＲＥＦＣＬＫは、通常の機能モ
ードにおけるものとしてではなく、性能テスト用の第２
タイミングエッジを供給するために使用される特別のク
ロックであり、図８におけるＡＤＶＡＮＣＥＣＬＫを意
味する。このように信号ＣＯＭＭＯＮＣＬＫはバッファ
６１４を介して出力された図８に示された形を有する。
【図１】 本発明の実施の形態の境界スキャンセルの回
路図
路図
【図２】 本発明の別の実施の形態のスキャンセルの回
路図
路図
【図３】 構造テストを実行する図２のスキャンセルの
タイミング図
タイミング図
【図４】 本発明の実施の形態による性能テストを実行
するためのテストアクセスポートコントローラの部分状
態図
するためのテストアクセスポートコントローラの部分状
態図
【図５】 性能テストを実行する時の図２のスキャンセ
ルのタイミング図
ルのタイミング図
【図６】 本発明の別の実施の形態のスキャンセルの回
路図
路図
【図７】 構造テストを実行するのに用いられる図６の
スキャンセルのタイミング図
スキャンセルのタイミング図
【図８】 性能テストを実行するのに用いられる図６に
よるスキャンセルのタイミング図
よるスキャンセルのタイミング図
【図９】 性能テストを実行するのに用いられる図６に
よるスキャンセルの要部のタイミング図
よるスキャンセルの要部のタイミング図
【図１０】 図６の回路に用いられるスキャンセルの回
路例
路例
【図１１】 図６のスキャンセルの回路例の概略図
【図１２】 図１１の回路の入力段の詳細図
【図１３】 図１１の回路の出力段の詳細図
【図１４】 構造テスト又は性能テストを実行しうるＴ
ＡＰコントローラのブロック回路図、
ＡＰコントローラのブロック回路図、
【図１５】 ＴＡＰコントロールのクロックジェネレー
タを示すブロック回路図
タを示すブロック回路図
【図１６】 境界スキャンテストの実施可能な集積回路
のブロック図
のブロック図
【図１７】 境界テスト回路に使用する公知の境界スキ
ャンセルのブロック図
ャンセルのブロック図
【図１８】 構造テストを実行するためのテストアクセ
スポートコントローラの部分状態図
スポートコントローラの部分状態図
【図１９】 ハーフラッチを用いる同期式スキャンラッ
チの実施例を示す図
チの実施例を示す図
５ 組合せ論理回路 ５６ａ 捕捉ハーフラッチ ５８ａ，８２ａ 更新ハーフラッチ ６０ａ，８４ａ 開放ハーフラッチ ２６ａ 入力マルチプレクサ １８ａ 出力マルチプレクサ １２ ＴＡＰコントローラ ６ａ，７ａ スキャンセル ５１０ クロックジェネレータ ５２０ 命令レジスタ ５１８ マルチプレクサ ＬＧ１，ＬＧ２ 論理ゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−89120（ＪＰ，Ａ) 特開 平３−248067（ＪＰ，Ａ) 米国特許5056094（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193
Claims (11)
- 【請求項１】 スキャンラッチチェーンによりスキャン
テストを実施するテストアクセスポートコントローラに
おいて、当該コントローラは、 スキャンラッチに複数の制御信号を出力する論理回路
と、 前記スキャンラッチにテストデータを出力するデータ出
力端と、 予測値と比較し得るように前記スキャンラッチから結果
データを受信するデータ入力端と、 前記スキャンラッチにタイミング信号を出力する信号発
生器と、 前記論理回路と前記信号発生器とに接続され、当該コン
トローラの動作モードを、予め決められた現存するテス
トデータのセットに応答して発生する結果データを供給
する第１の構造テストモードと、テストデータの第１の
セットからテストデータの第２のセットへの変化に応答
して発生する結果データを制御可能な期間内に供給する
第２の性能テストモードとから選択する状態指示器とを
具え、 前記論理回路が構造テストと性能テストを実行する制御
信号をそれぞれ出力する第１セットの論理ゲートと第２
セットの論理ゲートを含み、前記状態指示器が第１セッ
ト及び第２セットの論理ゲートの何れか一方を適宜選択
するように構成されていることを特徴とするテトスアク
セスポートコントローラ。 - 【請求項２】 第１及び第２セットの論理ゲートの出力
に接続されたマルチプレクサを含み、前記状態指示器が
マルチプレクサの切り換えを制御する信号を出力し、選
択されたテストモードに対応する出力を供給することを
特徴とする請求項１に記載のテトスアクセスポートコン
トローラ。 - 【請求項３】 前記論理回路は、前記状態指示器からの
信号に応答してセットできるように構成されたプログラ
ム可能な論理列を含むことを特徴とする請求項１に記載
のテトスアクセスポートコントローラ。 - 【請求項４】 前記状態指示器は、コントローラの命令
レジスタに保持された制御ビットにより与えられること
を特徴とする請求項１〜３のいずれか１つに記載のテス
トアクセスポートコントローラ。 - 【請求項５】 前記状態指示器は、コントローラの命令
レジスタに記憶されたコードを含むことを特徴とする請
求項１〜３のいずれか１つに記載のテストアクセスポー
トコントローラ。 - 【請求項６】 複数の状態を連続的に循環動作するマシ
ンであって、各状態を指定する状態論理回路と、前記循
環動作を制御し、前記論理回路に状態コマンドを出力す
る状態レジスタとを含む状態マシンを具えることを特徴
とする請求項１〜５のいずれか１つに記載のテストアク
セスポートコントローラ。 - 【請求項７】 前記信号発生器は、性能テストが選択さ
れたとき、前記制御可能な期間を指定する２つの信号を
出力できることを特徴とする請求項１〜６のいずれか１
つに記載のテストアクセスポートコントローラ。 - 【請求項８】 スキャンラッチチェーンと、 スキャンラッチチェーンによりスキャンテストを実施す
るテストアクセスポートコントローラとを含み、該コン
トローラが、 スキャンラッチに複数の制御信号を出力する論理回路
と、 前記スキャンラッチにテストデータを出力するデータ出
力端と、 予測値と比較し得るように前記スキャンラッチから結果
のデータを受信するデータ入力端と、 前記スキャンラッチにタイミング信号を出力する信号発
生器と、 前記論理回路と前記信号発生器とに接続され、前記コン
トローラの動作モードを、予め決められた現存するテス
トデータのセットに応答して発生する結果データを供給
する第１の構造テストモードと、テストデータの第１の
セットからテストデータの第２のセットへの変化に応答
して発生する結果データを制御可能な期間内に供給する
第２の性能テストモードとから選択する状態指示器とを
含み、 前記論理回路が構造テストと性能テストと実行する制御
信号をそれぞれ出力する第１セットの論理ゲートと第２
セットの論理ゲートを含み、前記状態指示器が第１セッ
ト及び第２セットの論理ゲートの何れか一方を適宜選択
するように構成されことを特徴とする集積回路。 - 【請求項９】 第１及び第２セットの論理ゲートの出力
に接続されたマルチプレクサを含み、前記状態指示器が
マルチプレクサの切り換えを制御する信号を出力し、選
択されたテストモードに対応する出力を供給することを
特徴とする請求項８に記載の集積回路。 - 【請求項１０】 各スキャンラッチは、 データ入力信号を受信するよう接続されたデータ入力端
子と、スキャン入力信号を受信するよう接続されたスキ
ャン入力端子と、制御信号を受信するよう接続された制
御端子と、出力端子とを有するマルチプレクサと、 マルチプレクサの出力端子に接続された入力端子と、ク
ロック信号を受信するよう接続されたクロック端子と、
中間出力端子とを有する捕捉ハーフラッチと、 入力端子と、制御信号を受信するよう接続された制御端
子と、スキャン出力端子とを有する開放ハーフラッチ
と、 入力端子と、制御信号を受信するよう接続された制御端
子と、データ出力端子とを有する更新ハーフラッチとを
具え、 マルチプレクサがその制御端子の制御信号により制御さ
れ、データ入力信号又はスキャン入力信号を捕捉ハーフ
ラッチに選択的に供給するよう構成され、且つスキャン
ラッチは更に捕捉ハーフラッチの中間出力端子と開放ハ
ーフラッチ及び更新ハーフラッチの入力端子との間に接
続されたクロック端子を有するクロック素子を具え、該
クロック端子が開放ハーフラッチ又は更新ハーフラッチ
を制御するクロック信号を受信するよう配置され、更新
ハーフラッチ及び開放ハーフラッチの状態がそれらの制
御端子の制御信号により選択的にイネーブルされるよう
構成されていることを特徴とする請求項８〜９のいずれ
か１つに記載の集積回路。 - 【請求項１１】 スキャンラッチに単一のクロック信号
を供給する単一のクロックツリーを具え、単一のスキャ
ン信号により前記制御可能な期間を定めることを特徴と
する請求項８〜１０のいづれか１つに記載の集積回路。
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